JP2001513293A - 適応デュアルフィルタによるエコーキャンセレーション - Google Patents

Abstract

(57)【要約】 エコーキャンセレーションの計算のために用いられるディジタル信号プロセッサ１００が開示され、このディジタル信号プロセッサ１００は、並列乗算器／加算器１０２／１０４および１０６／１０８と、入力信号サンプルメモリ１２０と、行われた計算の結果を一時的に記憶するための複数のアキュムレータ１１２、１１４、１１６、１１８と、を含む。従って、計算結果の全てが外部データメモリ１３６、１３８内へセーブされなければならないわけではなく、このことが、データ転送のボルトネックを最小化し、ディジタル信号プロセッサ１００の計算効率を顕著に増大させる。それにより、適応フィルタ係数の更新は遥かに高速で計算可能となり、その適応フィルタ係数は、一方のフィルタから他方のフィルタへ遥かに高速でコピーされうる。ディジタル信号プロセッサ１００の計算の複雑度は、従来のディジタル信号プロセッサのそれよりも著しく低い。

Description

【発明の詳細な説明】 適応デュアルフィルタによるエコーキャンセレーション 発明の背景 発明の技術分野 本発明は、一般的には電気通信の分野に関し、特に電話システムにおけるエコ ーキャンセレーションに関する。 関連技術の説明 「エコー」は、電話システムにおいて、送信された音声信号エネルギーの一部 が送信機へ反射される時に生じうる現象である。これらの反射は、電話ネットワ ークのアナログ部分におけるインピーダンス不整合により生じる。エコー源には 、例えば、公衆電話交換網（ＰＳＴＮ）の加入者インタフェースにおいて４線式 線路を２線式線路に変換するハイブリッド回路、または移動体電話機における音 響漏話、のような多くの異なるものがありうる。実質的遅延（例えば、物理距離 遅延または処理遅延）を伴うエコーの存在は、処理されている音声信号の品質を 著しく劣化させる。 エコーキャンセラは、長距離トラヒック内のエコーを抑制または除去するため に、電話システムにおいて通常用いられる装置である。例えば、セルラ公衆地上 移動電話網（ＰＬＭＮ）においては、エコーキャンセラは、音声トラヒック内の エコーを抑制または除去するために、移動交換局（ＭＳＣ）において用いられる 。エコーキャンセラはまた、移動体電話機および「ハンドフリー」電話装置にお いても、音響エコーを補償するために用いられる。現存のエコーキャンセレーシ ョン技術の一般的説明は、スウェーデン、ルンド（Ｌｕｎｄ）大学、電気工学お よ の「コヒーレンスに基づくダブルトーク検出器（Ａ Ｄｏｕｂｌｅ Ｔａｌｋ Ｄｅｔｅｃｔｏｒ Ｂａｓｅｄ ｏｎ Ｃｏｈｅｒｅｎｃｅ）」と題する論文に 見出されうる。 図１は、従来のエコーキャンセラ１０の、簡単化された概略ブロック図である 。 そのようなエコーキャンセラの主要部品は、適応有限インパルス応答（ＦＩＲ） フィルタ１２である。（例えば、ソフトウェアにより実行される）適応アルゴリ ズムの制御を受けて、フィルタ１２は、エコー経路のインパルス応答をモデル化 する。一般に、フィルタ１２は、最小２乗平均（ＬＭＳ）アルゴリズムを用いて 適応せしめられる。非線形プロセッサ（ＮＬＰ）１４は、入力信号の線形処理の 後に残りうる残留エコーを除去するために用いられる。 電話コールに含まれる信号の性質は、非定常的である。従って、エコーキャン セラ１０は、一般にダブルトーク検出器（ＤＴＤ）１６を含み、これは、エコー 信号対「近端」信号の比が、フィルタ１２をさらに適応させてもエコー経路推定 がさらに改善されえない値を有する時、適応プロセスを制御し禁止するために用 いられる。しかし、エコー経路の変化を追跡しうるためには、あまりに頻繁に適 応を禁止することは不可能であり、そのような条件下では、もしエコー信号対雑 音の比が悪化すればエコー経路推定のある劣化が起こる。１８により示されてい るブロックは、「遠端」信号ｘ（ｔ）および「近端」信号ｖ（ｔ）の関数として の「所望」信号ｙ（ｔ）を発生する電話システムのエコー源を表す。 この劣化問題に対処するために提案されたデュアルフィルタ構造は、１９７７ 年６月の、通信に関するＩＥＥＥ会報（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ）、第ＣＯＭ−２５巻、第６号に所載の、 カズオ・オチアイ（Ｋａｚｕｏ Ｏｃｈｉａｉ）外著の「２つのエコー経路モデ ルを有するエコーキャンセラ（Ｅｃｈｏ Ｃａｎｃｅｌｌｅｒ ｗｉｔｈ Ｔｗ ｏ Ｅｃｈｏ Ｐａｔｈ Ｍｏｄｅｌｓ）」と題する文献に説明されている。図 ２に一般的に示されているように、この文献に説明されている技術は、エコーキ ャンセレーションのために固定フィルタ２０を、またエコー経路推定のために適 応フィルタ２２を用いる。もし適応フィルタ２２により、十分によいエコー経路 推定を得ることができれば、適応フィルタの係数は固定フィルタ２０へコピーさ れる。従って、もしエコー経路推定が悪化すれば、これらのもっと良い経路がキ ャンセレーションのために用いられうる。 上述したデュアルフィルタ構造のための制御戦略の改善は、ジョニー・カール セン（Ｊｏｈｎｎｙ Ｋａｒｌｓｅｎ）外に対する「適応デュアルフィルタによ るエコーキャンセレーションの方法（Ａｎ Ａｄａｐｔｉｖｅ Ｄｕａｌ Ｆｉ ｌｔｅｒ Ｅｃｈｏ Ｃａｎｃｅｌｌａｔｉｏｎ Ｍｅｔｈｏｄ）」と題する、 権利者を共通とするスウェーデン特許第９５０３６４０−６号に開示されている 。そこに説明されている方法によれば、両フィルタがエコーキャンセレーション のために用いられ、フィルタの係数は両方向へ転送されうる。この特許は、２つ のフィルタ出力ｅ_aまたはｅ_fのいずれがエコーキャンセラのための出力として用 いられるべきであるか、またいつ係数が１つのフィルタから他のフィルタへ転送 されるべきであるか、を決定するために用いられる、ある条件を説明している。 これらの決定は、関係する信号における電力および相関推定の比較に基づくので 、用いられるアルゴリズムは高度にデータに依存するものとなる。 たいていの現存のエコーキャンセラは、中央計算素子として、汎用ディジタル 信号プロセッサ（ＤＳＰ）を用いている。図３には、エコーキャンセレーション のための用いられている一般的な汎用ＤＳＰアーキテクチャが示されている。例 えば、図３を参照すると、エコーキャンセレーションのために用いられているＤ ＳＰ３０は、２つのデータメモリセクション３２および３４および対応するデー タバス３２ａおよび３４ａと、アドレスアーキテクチャユニット（ＡＡＵ）３６ と、乗算器セクション３８と、論理演算装置（ＡＬＵ）４０と、シフタ４２と、 を含む。 また、オチアイ外の文献においては、エコーキャンセラを、上述の適応アルゴ リズムの機能ブロックに対応する計算ブロックから組立てることができた（図２ ）。しかし、そこに説明されているフィルタ適応技術は、最初はフィルタリング プロセスが行われた後にのみ得られうる現在のエラー信号ｅ（ｔ）の使用に基づ いているので、オチアイのアルゴリズムにおける機能ブロックに対応する動作は 、とにかく直列に実行されなければならず、顕著な効率は得られない。さらに、 そのような機能を実現するために必要なハードウェアの実質的な量も、エコーキ ャンセラの全体的パフォーマンスを顕著には改善しない。 もし適応エコーキャンセレーションのために「長い」フィルタ（例えば、Ｎ＝ ５１２またはそれ以上）が用いられるならば、比較的多数の計算が行われなけれ ばならないので、問題が起こる。その場合には、プロセッサのアーキテクチャを 、 使用されているアルゴリズムの機能に整合するように最適化することが極めて重 要である。同時に、使用されているハードウェアリソースの量を、適度な限度内 に保つこともまた重要である。 エコーキャンセレーションのために用いられる汎用ＤＳＰ（例えば、図３のＤ ＳＰ３０）は、２つのデータバス（例えば、３２ａ、３４ａ）のみを有する。従 って、そのようなＤＳＰは、クロックサイクル毎に最大２回のメモリアクセス（ 例えば、メモリセクション３２および３４のそれぞれに対する１回のアクセス） を行いうるのみである。従って、ＤＳＰの計算効率を顕著に低下させる、データ 転送のボルトネックが存在した。 例えば、そのようなＤＳＰにより実行されるアルゴリズムにおけるＬＭＳ更新 方程式は、次のように表される。 ただし、もし基本ＬＭＳ値が用いられればα（ｔ）＝μｅ（ｔ）であり、もし正 規化ＬＭＳ値が用いられれば、 である。いずれにせよ、α（ｔ）は、それぞれのサンプル間隔における定数乗数 である。上記方程式１において、ｘ_n（ｔ）は時刻ｔにおけるｎ番目の信号サン プルであり、ｈ_n（ｔ）は時刻ｔにおけるｎ番目の適応フィルタ係数であり、ｅ （ｔ）はエラー信号であり、μはサンプルのステップサイズを表す小さい定数で ある。 たいていの信号プロセッサにおいては、乗数α（ｔ）は乗数レジスタ内に記憶 され、全てのフィルタ係数が更新され終わるまでそこに保持されうる。その後、 ＬＭＳ更新方程式（方程式１）は、メモリセクションからの２回の読取り動作と 、係数メモリセクションへの１回の書込み動作と、を必要とする。これらの動作 は、単一クロックサイクル中に２つのデータバスによっては行われえず、従って 、Ｎのそれぞれの値における更新を行うために２つのクロックサイクルが必要と なる。 一般にＮは、関係するエコー経路のインパルス応答の長さにより決定される。Ｎ の値としては５１２が、典型的なエコーキャンセレーションアプリケーションの ために極めて一般的に用いられる。しかし、音響エコーキャンセレーションアプ リケーションのためには、数千という高い値になりうる。 ＦＩＲフィルタによる入力信号のフィルタリングのプロセスは、 のように表され、これは明らかに、出力サンプルｙ（ｔ）を計算するために、Ｎ の値毎に１つのクロックサイクルを必要とする。前述のデュアルフィルタ技術は 、２つのＦＩＲフィルタを用いるので、対応する２つの出力サンプルを計算する ためには、Ｎの値毎に２つのクロックサイクルを必要とすることになる。 ２つのＦＩＲフィルタの係数は、信号に依存する制御アルゴリズムにより行わ れる決定により、一方から他方へコピーされる。上で仮定されたように、もしＮ の値毎に単一クロックサイクルにより、ＦＩＲフィルタリングを行うことが所望 されるならば、両フィルタの係数は、一方のメモリセクション内に置かれるべき であり、信号サンプルｘ（ｔ）は、他方のメモリセクション内に置かれるべきで ある。この構成は、１つのフィルタ係数のコピー動作が同じメモリセクションへ の２回のアクセスを必要とするために、係数のコピー動作がＮの値毎に２つのサ イクルを要することを意味する。 従って、上述のデュアルフィルタアプローチの完全なフィルタリング部分の最 高の複雑性は、汎用ＤＳＰにおいては６^*Ｎとして測定される。換言すれば、汎 用ＤＳＰは、フィルタ計算を完成するために６^*Ｎサイクルを要する。しかし、 この複雑性のレベルは、エコーキャンセラアプリケーションにおいて必要とされ る大きいＮの値に対しては比較的高く、アルゴリズムの制御部分と、他の必要な エコーキャンセラ機能と、のためには、（たとえあるとしても）比較的小さい処 理能力が残されるのみである。 発明の要約 従って、本発明は、エコーキャンセレーションのために用いられるディジタル 信号プロセッサの計算時間を最小化することを目的とする。 本発明のもう１つの目的は、エコーキャンセレーションのために用いられるデ ィジタル信号プロセッサにおけるデータ転送のボルトネックを最小化することで ある。 本発明のさらにもう１つの目的は、エコーキャンセレーションのために用いら れるディジタル信号プロセッサの最小２乗平均の更新、フィルタリング、および 係数をコピーする計算、の速度を最大化することである。 本発明のさらにもう１つの目的は、効率的な適応デュアルフィルタエコーキャ ンセラを実現することである。 本発明によれば、以上の目的およびその他の目的は、エコーキャンセレーショ ンの計算のために用いられるディジタル信号プロセッサにより達成され、そのデ ィジタル信号プロセッサは、並列乗算器／加算器と、入力信号サンプルメモリと 、行われた計算の結果を一時的に記憶するための複数のアキュムレータと、を含 む。従って、計算結果の全てが外部データメモリ内へセーブされなければならな いわけではなく、このことが、データ転送のボルトネックを最小化し、ディジタ ル信号プロセッサの計算効率を顕著に増大させる。それにより、適応フィルタ係 数の更新は遥かに高速で計算可能となり、その適応フィルタ係数は、一方のフィ ルタから他方のフィルタへ遥かに高速でコピーされうる。ディジタル信号プロセ ッサの計算の複雑度は、従来のディジタル信号プロセッサのそれよりも著しく低 い。 図面の簡単な説明 本発明の方法および装置の、より完全な理解は、添付図面と共に以下の詳細な 説明を参照することにより得られうる。添付図面において、 図１は、従来のエコーキャンセラの簡単化された概略ブロック図であり、 図２は、現存のデュアルフィルタエコーキャンセラの簡単化された概略ブロッ ク図であり、 図３は、エコーキャンセレーションのために用いられてきた一般的な汎用ディ ジタル信号プロセッサのブロック図であり、 図４は、本発明の実施例により機能するように構成された、エコーキャンセレ ーションに用いるデュアルフィルタディジタル信号プロセッサのブロック図であ る。 図面の詳細な説明 本発明の実施例およびその利点は、添付図面の図１から図４までを参照するこ とにより最もよく理解され、諸図の同じ部品および対応する部品に対しては同じ 番号が用いられている。 図４は、本発明の実施例により機能するように構成された、エコーキャンセレ ーションに用いるデュアルフィルタＤＳＰのブロック図である。例えば、専用集 積回路（ＡＳＩＣ）により実現されうるこの実施例においては、デュアルフィル タＤＳＰ１００は、３つの基本計算ユニットと、１対の乗算器／加算器ユニット １０２／１０４および１０６／１０８と、ＢビットＡＬＵ／バレルシフタ１１０ と、を含む。好ましくは、１対の乗算器／加算器ユニットのそれぞれの物理的お よび電気的特性は、（予期される公差内で）同じとする。これらの計算ユニット の全ては、４つのＢビットアキュムレータ１１２、１１４、１１６、および１１ ８のセットにより、計算結果の処理および一時記憶のために互いに結合せしめら れる。好ましくは、この実施例においては４つのアキュムレータが用いられるが 、２つより多くの任意の適切な数のアキュムレータが用いられうる。また、入力 信号サンプルを記憶するためのＮ個のワードメモリ位置を有するサンプルメモリ １２０も含まれている。入力サンプルは、上述のＬＭＳ更新方程式（方程式３） 内に示されている式ｘ（ｔ）により表される。注意すべきことは、図４に示され ている処理アーキテクチャは好ましくはＤＳＰにより実現されるが、本発明はそ のように制限されないように意図されていることである。例えば、図４に示され ているアーキテクチャは、図４に関連して前述した機能を十分に行いうる任意の 適切な処理装置により実現されうる。 サンプルメモリ１２０は、レジスタ１２２を経て乗算器１０２および１０６の 入力に接続されている。１対のアラインメントユニット１２４および１２６は、 乗算器１０２および１０６のそれぞれの出力に接続され、もし所望ならば、それ ぞれの乗算結果のいずれもが、アラインメントの目的のために左へ１ビットだけ シフトされうる。メモリレジスタのそれぞれの対１２８、１３０および１３２、 １３４は、入力／出力レジスタのそれぞれの対１２９、１３１および１３３、１ ３５を経てそれぞれの乗算器１０２および１０６に接続されている。メモリレジ スタ１２８、１３０、１３２、および１３４は、データバスによりデータメモリ １３６および１３８に接続され、該データバスはそれらの間でデータを転送する 。２つのデータメモリ１３６および１３８は、図４に示されている実施例におい てはＤＳＰコアの外部に配置されているが、データメモリをＤＳＰコアの内部に 配置することは本発明の範囲内にある。レジスタ（ｍｓｒ０）１４０は、Ｂビッ トＡＬＵ１１０に接続され、それは、もし指定されたならば、該ＡＬＵがシフト すべきビット位置の数を示すために用いられる。 動作に際しては、処理されるべき入力信号サンプル（例えば、Ｎ個のワード） がサンプルメモリ１２０内に記憶される。全ての他のデータ変数は、データメモ リ１３６および１３８内に記憶される。それぞれのサンプル間隔中において、サ ンプルメモリ１２０内の最も古い入力信号サンプルは、得られた最も新しいサン プルにより置換される。好ましくは、サンプルメモリのアクセスには、循環形増 加後アドレス指定（ｃｉｒｃｕｌａｒ ｐｏｓｔ−ｉｎｃｒｅｍｅｎｔ ａｄｄ ｒｅｓｓｉｎｇ）モードを用いる。 メモリレジスタ１２８、１３０、１３２、１３４内の全てのビットは、データ メモリ１３６および１３８の双方からロードすることができ、あるいはデータメ モリ１３６および１３８の双方へ記憶させうる。メモリレジスタとデータメモリ とを接続するデータバスは、ｂビットの幅を有し、このｂは、信号サンプルおよ びフィルタ係数を適切に表すために必要な数である。この実施例においては、ア キュムレータ１１２、１１４、１１６、１１８およびＡＬＵ１１０は、含まれる 変数のＢ≧２ｂ＋ｌｏｇ₂Ｎビット表示を可能にするように設計されている。こ のＢビットの選択は、使用されているプロセッサが固定小数点演算で動作してい ることを仮定している。もし浮動小数点計算ユニットが用いられるべきであれば 、ｂ＝Ｂを用いることが自然な選択となる。しかし、好ましくは固定小数点装置 であるこの実施例（図４）においては、値ｂ＝１６およびＢ＝４０を用いうる。 この実施例においては、基本的に、図４に示されているデュアルフィルタエコ ーキャンセラＤＳＰにより行われる３つの動作が存在する。すなわち、（１）係 数の更新、（２）フィルタリング、および（３）係数のコピーイングである。好 ましくは、両フィルタの係数は、２つのデータメモリ１３６および１３８へ平等 に分割される。例えば、適応フィルタの奇数インデックスを有する係数は、第１ のデータメモリ１３６内へ記憶され、適応フィルタの偶数インデックスを有する 係数は、第２のデータメモリ１３８内へ記憶されることができ、あるいはこの逆 に記憶されることができる。この例においては、固定フィルタの偶数インデック スを有する係数は第１のデータメモリ１３６内へ記憶され、固定フィルタの奇数 インデックスを有する係数は第２のデータメモリ１３８内へ記憶される。入力信 号サンプルｘ_nは、サンプルメモリ１２０内へ記憶される。 ＤＳＰが、更新ループを開始する前に係数更新動作を行うためには、定数乗数 α（ｔ）を一方のデータメモリ（例えば、１３６）から検索し、例えば、ｍｘ０ レジスタ１２８内に記憶することができる。また、第１係数ｈ_o（ｔ）は、その データメモリから検索し、アキュムレータの１つ（例えば、ｍａ０すなわち１１ ２）に記憶することができる。次に、係数更新ループの第１サイクル中に、第２ 係数を第２データメモリ（例えば、１３８）から検索し、もう１つのアキュムレ ータ（例えば、ｍａ１すなわち１１４）に記憶することができる。同じサイクル 中に、乗算器１０２は、サンプルメモリ１２０からの第１データサンプルに、ｍ ｘ０レジスタ１２８からの定数α（ｔ）を乗算する。Ｂビット加算器１０４は、 この乗算の積を、アキュムレータ（ｍａ０）１１２からの第１係数に加算し、結 果をその同じアキュムレータに記憶させる。 係数更新ループの第２サイクル中には、第３係数が第１データメモリ１３６か ら読取られて、アキュムレータ（例えば、ｍａ２すなわち１１６）に記憶される 。また、同じサイクル中に、乗算器１０２は、サンプルメモリ１２０からの第２ データサンプルに、レジスタｍｘ０からの定数α（ｔ）を乗算する。Ｂビット加 算器１０４は、この乗算の積を、アキュムレータ（ｍａ１）１１４からの第２係 数に加算し、結果をその同じアキュムレータに記憶させる。 係数更新ループの第３サイクル中には、第４係数が第２データメモリ１３８か ら読取られて、アキュムレータ（例えば、ｍａ３すなわち１１８）に記憶される 。また、同じサイクル中に、乗算器１０２は、サンプルメモリ１２０からの第３ データサンプルに、レジスタｍｘ０からの定数α（ｔ）を乗算する。Ｂビット加 算 器１０４は、この乗算の積を、アキュムレータ（ｍａ２）１１６からの第３係数 に加算し、結果をその同じアキュムレータに記憶させる。さらに、このサイクル 中に、アキュムレータ（ｍａ０）１１２から第１の更新された係数が、第１のデ ータメモリ１３６内の、第１係数の原位置に記憶される。次に、上述の動作が、 データメモリ内の全てのフィルタ係数が更新され終わるまで繰返される。 ＤＳＰがそれぞれのクロックサイクル中にフィルタリング動作を行うために、 １つの固定フィルタ係数および対応する適応フィルタ係数が、それぞれのデータ メモリ位置から読取られ、例えば、ｍｘ０およびｍｘ１レジスタ内に記憶される 。同時に、前に記憶された固定フィルタ係数および適応フィルタ係数が、ｍｘ０ およびｍｘ１レジスタから読取られ、それぞれの乗算器１０２および１０６によ り、サンプルメモリ１２０からの対応する信号サンプルと乗算される。それぞれ の結果は、２つのアキュムレータ（例えば、ｍａ０およびｍａ１）に格納され、 累算される。 従って、本発明によれば、固定フィルタおよび適応フィルタの対応する係数は 異なるデータメモリ内に記憶されうるので、これらの係数は、追加の遅延を生じ ることなく一時に１つコピーされうる。さらに、適応デュアルフィルタによるエ コーキャンセレーションアルゴリズムにおける全ての基本動作（すなわち、ＬＭ Ｓ係数更新、２つのフィルタからの出力信号の計算、および係数のコピーイング ）は、図４に示されているＤＳＰアーキテクチャを用い、サンプル毎に１クロッ クサイクル以内に行われうる。そのようなわけで、図４に示されているＤＳＰア ーキテクチャの計算上の複雑性は、現存の汎用エコーキャンセレーションＤＳＰ における計算上の複雑性が６^*Ｎであるのに反し、３^*Ｎにすぎない。 注目すべきこととして、図４に示されているような１対の乗算器／加算器の組 合せの使用はまた、デュアルフィルタの動作を制御し且つ必要な比較を行うため に用いられる、電力および相関の推定を効率的に計算するためのプラットホーム をも与える。また、効率の観点から、ＢビットＡＬＵ１１０は、例えば、図１に 示されているＮＬＰおよびＤＴＤ機能のような、他のエコーキャンセラ機能を処 理するために用いられうる。さらに、複数（例えば、４つ）のアキュムレータの 使用は、計算動作の中間結果の記憶において、実質的な計算上の柔軟性を与え、 これはデータメモリに対して行われるアクセスの数を顕著に減少させる。 本発明の方法および装置の実施例を、添付図面に示し、また以上の詳細な説明 において説明したが、本発明は、開示した実施例へ制限されるものではなく、以 下の請求の範囲により提示され且つ定められる本発明の精神から逸脱することな く、多くの再構成、改変、および置換が可能であることを理解すべきである。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，ＬＳ，Ｍ Ｗ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ， ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，Ｅ Ｓ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＧＭ，ＧＷ，ＨＵ，ＩＤ ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ， ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，Ｍ Ｇ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ， ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，Ｙ Ｕ，ＺＷ (72)発明者 トランプ，トヌ スウェーデン国，ストックホルム，バベル バックスグランド 95

Claims (1)

1. 【特許請求の範囲】 1. 適応フィルタのエコーキャンセレーション情報の処理に用いる装置におい て、 複数の入力信号サンプルを記憶するためのサンプルメモリと、 複数の乗算器であって、該複数の乗算器のそれぞれの少なくとも１つの入力が 前記サンプルメモリの出力に結合している前記複数の乗算器と、 複数の加算器であって、前記複数の乗算器のそれぞれの出力が前記複数の加算 器の少なくとも１つに結合している前記複数の加算器と、 複数の一時記憶装置であって、該複数の一時記憶装置のそれぞれの入力および 出力が、前記複数の乗算器および前記複数の加算器の少なくとも１つに選択的に 結合せしめられる前記複数の一時記憶装置と、 を含む、前記装置。 2. 複数のデータメモリ装置であって、該複数のデータメモリ装置のそれぞれ が前記複数の乗算器の少なくとも１つの入力に結合している、前記複数のデータ メモリ装置をさらに含む、請求項１に記載の装置。 3. 前記複数のデータメモリ装置のそれぞれが、前記複数の一時記憶装置の少 なくとも１つに結合している、請求項２に記載の装置。 4. 前記装置がディジタル信号プロセッサを含む、請求項１に記載の装置。 5. 前記ディジタル信号プロセッサのコア内に配置された複数のデータメモリ 装置をさらに含む、請求項４に記載の装置。 6. 前記ディジタル信号プロセッサのコアの外部に配置された複数のデータメ モリ装置をさらに含む、請求項４に記載の装置。 7. 前記一時記憶装置のそれぞれがアキュムレータを含む、請求項１に記載の 装置。 8. 論理演算装置をさらに含み、該論理演算装置の入力および出力が、前記複 数の一時記憶装置の少なくとも１つに、前記複数の乗算器の少なくとも１つに、 および前記複数の加算器の少なくとも１つに結合している、請求項１に記載の装 置。 9. バレルシフタをさらに含む、請求項８に記載の装置。 10．前記複数の乗算器が２つの乗算器を含む、請求項１に記載の装置。 11．前記複数の加算器が２つの加算器を含む、請求項１０に記載の装置。 12．前記複数の一時記憶装置が４つのアキュムレータを含む、請求項１２に記 載の装置。 13．前記複数の入力信号サンプル値がＮ個の入力信号サンプル値を含む、請求 項１に記載の装置。 14．適応多重フィルタエコーキャンセレーション信号プロセッサにおけるフィ ルタ係数の更新方法において、 複数の入力信号サンプル値をサンプルメモリ位置に記憶するステップと、 第２記憶位置に定数乗数値を記憶するステップと、 第１データメモリ位置から第１フィルタ係数値を検索するステップと、 前記第１フィルタ係数値を第１一時記憶位置に記憶するステップと、 第２データメモリ位置から第２フィルタ係数値を検索するステップと、 前記第２フィルタ係数値を第２一時記憶位置に記憶するステップと、 前記複数の入力信号サンプル値の第１入力信号サンプル値に前記定数乗数値を 乗算するステップと、 前記乗算ステップの積を前記第１フィルタ係数値に加算し、かつ該加算ステッ プの結果を前記第１一時記憶位置に記憶するステップと、 を含む、前記方法。 15．第３フィルタ係数値を第３データメモリ位置から検索するステップと、 前記第３フィルタ係数値を第３一時記憶位置に記憶し、前記複数の入力信号サ ンプル値の第２入力信号サンプル値に前記定数乗数値を乗算するステップと、 前記乗算の積を前記第２フィルタ係数値に加算し、該加算の結果を前記第２一 時記憶位置に記憶するステップと、 をさらに含む、請求項１４に記載の方法。 16．第４フィルタ係数値を第４データメモリ位置から検索するステップと、 前記第４フィルタ係数値を第４一時記憶位置に記憶し、前記複数の入力信号サ ンプル値の第３入力信号サンプル値に前記定数乗数値を乗算するステップと、 前記乗算の積を前記第３フィルタ係数値に加算し、該加算の結果を前記第３一 時記憶位置に記憶するステップと、 前記第１一時記憶位置からの前記結果を前記第１データメモリ位置に記憶する ステップと、 をさらに含む、請求項１５に記載の方法。 17．前記第１一時記憶位置、第２一時記憶位置、第３一時記憶位置、および第 ４一時記憶位置のそれぞれが、アキュムレータを含む、請求項１６に記載の方法 。 18．前記諸ステップがディジタル信号プロセッサにおいて行われる、請求項１ に記載の方法。