JP2001505680A

JP2001505680A - コンピュータシステムにおいて使用する同期インフラストラクチャー

Info

Publication number: JP2001505680A
Application number: JP51467298A
Authority: JP
Inventors: ポインボーイフ，マイケル，ケイ．; ミロ，ジェフレイ，ダブリュ．; アンソニー，ウィリアムズ，ロバート; ワーナー，ロス，ジー．
Original assignee: シリコングラフィックス，インコーポレイテッド
Priority date: 1996-09-23
Filing date: 1997-08-19
Publication date: 2001-04-24
Also published as: WO1998012878A1; EP0928545A1; US5764965A

Abstract

(57)【要約】コンピュータシステムで使用される同期バックボーンが記載され、そのコンピュータシステムは、ディジタルデータを処理する少なくとも１つの中央処理装置を含むシステムボードと、システムボードに接続されディジタルデータを記憶するメモリと、複数のサブシステムと、システムボード、メモリ、及び複数のサブシステムの間で電気信号を伝送するバス構造と、を備える。同期バックボーンは、種々のサブシステム間で専門的な質の同期を可能とするインフラストラクチャーを提供する。クロック生成器は、各サブシステムへ伝送されるシステムクロックを生成するために使用される。指定されたサブシステムのサンプルレートがディジタル同期信号として使用される。選択されたディジタル同期信号がそれ以外の各サブシステムへ伝送される。同期回路は、ディジタル同期信号及びシステムクロックに従って、他のサブシステムに関連するサンプルレートを調整する。未調整のシステム時間、メディアストリームのカウント、又はその２つの結合を通じて同期が達成される。

Description

【発明の詳細な説明】コンピュータシステムにおいて使用する同期インフラストラクチャー発明の分野本発明は、コンピュータシステム内の様々の装置を同期させるための、安価で高精度な同期メカニズムに関する。各装置は、ディジタルメディアの複数のストリームを含むことができ、それら各々は個別のクロックレートを有する。発明の背景マルチメディアアプリケーションの出現に伴い、今日、コンピュータは、オーディオからビデオ、更には実写的な３次元グラフィックス情報にまで渡る非常に様々な異なる表現でデータを受け取り、処理する能力を有している。リアルタイムシミュレーション、ビデオ遠隔会議、インターネット関連の活動、コンピュータゲーム、電気通信、バーチャルリアリティなど、オーディオ、ビデオ及びグラフィックスの混合に関連した無数のアプリケーションが存在する。マルチメディアアプリケーションの急増の背景にある理由は、画像や音声によれば、テキストや数字に比べてかなり多くの情報を伝達し、容易に理解できるという事実に起因する。高度なユーザインターフェースの他にも、コンピュータはメディア自体を完成された製品として作り出すために使用されることが増えている。例えば、映画スタジオではしばしば能力の高いワークステーションを使用して映画又はコンピュータアニメフィルムの特殊効果を作り出している。レコーディングスタジオは、しばしば専門的な品質のＣＤ、テープ及びサウンドトラックの製造のための洗練されたコンピュータを使用している。しかし、そのようなコンピュータシステムの設計のために増加する複雑さの程度はとてつもないものである。克服しなければならない一つの問題は同期に関連する。ビデオデータはオーディオデータと比較して異なるレート又は速度を有するので、それらを同期させなければならない。加えて、いくつかの異なるビデオフォーマットが存在し、それら各々は固有の規定レートを有する。同様に、オーディオ及びグラフィックスデータも異なるフォーマット及びレートを有することがある（例えば、コンパクトディスク、ディジタルオーディオテープ、ｍｐｅｇなど）。これら異なるレートの全てを同期させるためのあるインフラストラクチャーが存在しない限り、ビデオ、オーディオ及びグラフィックスの捕捉、操作及び再生は支離滅裂となり、調和しない。例えば、ビデオクリップの再生は５分間続くが、それに対応するオーディオセグメントは７分間続くことになるかもしれない。従って、オーディオをビデオと整合させ、それらが異なる潜在的データレートを有する場合でも同一の期間を有するようにすることが必要である。同期は個々の長さを整合させるのみでなく、正しい整列をもたらす。過去において、サウンドトラックをフィルムに対して確実に正確に整列させるために、映画においてクラップボード(clapboard)が使用された。正しい整列により、銃の発砲が表示されるのと同時に爆発音が起きる。このように、同期は異なるレートで進行する種々のデータの正しい整列をも提供する。比較的小さな誤差が、時間の経過により顕著な同期の問題を作り出すことがある。例えば、ビデオレートとオーディオレートの若干の不一致は最初はあまり重要ではない。しかし、映画が２時間にもわたれば、この不一致は終了に向かうにつれて非常に顕著な誤差を作り得る(例えば、俳優の口の動きにせりふが追いてゆかないなど)。従来の技術では、この問題を回避するために同期を提供する主たる方法は、全てを単一の“マスター” クロック信号に結びつけることであった。全ての“スレーブ”装置はこのマスタークロック信号から外れて参照された。ほとんどの専門的な映画編集／製作施設は、高精度の“ハウス”同期を提供するために専用の、特殊な、そして時には特注のケーブル、ルーティング及びインターフェースを使用する。従って、類似性の無いフォーマット及び速度レートを有するデータの同期を提供するコンピュータシステム中の装置及び方法に対する要求が存在する。本発明は、専門的なディジタルメディアの要求に見合う程度の精度を有する同期装置及び方法を提供する。また、本発明による同期の解決策は比較的安価で、高度な柔軟性を有し、非常に正確である。本発明により、異なるレートで動作する複数の装置が正確に同期する。発明の概要本発明は、コンピュータシステムにおいて使用する同期アーキテクチャに関連し、そのアーキテクチャは、ディジタルデータを処理する少なくとも１つの中央処理装置を含むシステムボードと、ディジタルデータを記憶するメインメモリと、複数のサブシステム（例えば、オーディオ、ビデオ、グラフィックス、他）と、コンピュータシステムを通してデータ、制御及びタイミング信号をルーティングするバス構造と、を備える。同期アーキテクチャは、種々のサブシステム間で専門的な質の同期を提供するために使用される。最初に、システムボード上のクロック生成器を使用してシステムクロックを生成する。このシステムクロックを各サブシステムに配給する。それは、均一で、単調増加するタイムラインを提供し、それを便利で、信頼性が高く、高度に正確な基準として使用することができる。次に、選択されたソース（例えばビデオ）から第１のタイミング信号（例えばビデオタイミング信号）を得る。この第１のタイミング信号を、同期が必要な各サブシステム（例えば、オーディオ、ビデオ、グラフィックス、midi、他）へ入力として送る。第１のタイミング信号をシステムクロックと比較して基準を確立する。同様に、第２の信号（例えばオーディオ信号）をこの同じシステムクロックと比較してその基準を決定することができる。これら２つの基準を比較することにより、第２の信号（例えばオーディオサンプル）が第１のタイミング信号（例えばビデオストリーム）に対して時間的に整列しているか、進んでいるか、遅れているかを決定することができる。さらに、それらの基準をある時間に渡って比較することにより、第２の信号（例えばオーディオサンプル）が第１のタイミング信号（例えばビデオストリーム）に対して速いか、遅いか、又は同一レートであるかを決定することができる。最後に、上記のように決定された整列及び速度判定基準に基づいて、周波数シンセサイザーを使用して非常に高い分解能で広範囲のサンプルレート周波数を発生する。これらのサンプルレートを種々のサブシステムにより使用して、記録及び再生のためにディジタルオーディオ／ビデオストリームをクロック・イン及びクロック・アウトする。周波数シンセサイザーが出力するサンプルレートは同期回路に従って調整される。同期回路は、オーディオサンプルをビデオフレームと同期させるために、サンプルクロックの期間を延長又は短縮する。現在において好適な実施形態では、ソフトウェア制御下でいずれかのサブシステムを指定し、そのサンプルレートクロックをディジタル同期信号として提供することができる。こうして周波数シンセサイザーを使用してサブシステムの個々のサンプルレートを調整することにより、他のサブシステムを選択されたビデオサブシステムと緊密に整列及び同期させる。図面の簡単な説明本発明を、限定としてではなく例示として、添付図面中の形態に図示し、添付図面において同一の参照番号は類似の要素を示す。図１は、本発明の同期信号の配給を実施するコンピュータシステムの現在の好適な実施形態のブロック図である。図２は、現在好適なUST_CLK前面バッファのトポロジーを示す。図３Ａは、本発明を実施するコンピュータシステム内の機能ユニットの構造的ブロック図である。図３Ｂは、複数のノード又はコンピュータを有する環境で本発明を使用する方法を示す。図３Ｃは、本発明により同期される多数のメディア及びシリアルストリームを示す図である。図４は、現在好適なDGTL_SYNC配給バッファのトポロジーを示す。図５は、ビデオストリーム、第１オーディオストリーム及び第２オーディオストリームの３つのデータストリームのグラフを示す。図６は、UST_CLK、DGTL_SYNC_IN及びDGTL_SYNC_OUTの同期信号からなる同期“ バックボーン”を含むワークステーションの一部を示す。図７は、本発明による例示的クロック生成器の入出力図を示す。図８は、本発明による多周波数シンセサイザーを含む例示的クロック生成器の内部回路ブロック図である。図９Ａは、位相増加に対する分子Ｎと分母Ｄの間の複素位相／合成領域におけるマッピングを示す。図９Ｂは、本発明によるFIRM（整数剰余法）周波数シンセサイザーのブロック図である。図９Ｃは、D/N＝4+1/5＝＝＞R＝1、M＝5について示されたFIRM周波数シンセサイザーの出力タイミング図であり、それはジッタ減少メカニズムが動作する様子をも示す。図９Ｄは、D/N＝4+4/5＝＝＞R＝4、M＝5について示されたFIRM周波数シンセサイザーの出力タイミング図であり、それはジッタ減少メカニズムが動作する様子をも示す。図９Ｅは、D/N＝4+1/2＝＝＞R＝1、M＝2について示されたFIRM周波数シンセサイザーの出力タイミング図であり、それはジッタ減少メカニズムが動作する様子をも示す。図１０Ａは、本発明による例示的ビデオ同期シンセサイザー回路の内部回路ブロック図を示す。図１０Ｂは、本発明によるビデオ同期シンセサイザー回路のDGTL_SYNC_IN受信回路を示す。図１０Ｃは、周波数シンセサイザーの出力を調整するために、KSYNC同期シンセサイザーの誤差値が使用可能である様子を示す状態図である。図１０Ｄは、入力トグル選択有限状態マシン図である。詳細な説明本発明による、コンピュータシステム内で異なるレートで動作する種々の装置を同期させるための、適応性があり、安価で高精度の同期インフラストラクチャーが記載される。以下の記載では、説明の目的で、本発明の完全な理解をもたらすために多くの特定の細部を記載する。しかし、これらの特定の細部以外にも本発明を実施できることは当業者に明白である。他の例においては、本発明が不明確となることを避けるため、周知の構造及び装置をブロック図の形態で示す。図１を参照すると、本発明の同期信号配給を実施するコンピュータシステムの現在の好適な実施形態のブロック図が示される。本実施形態において、コンピュータシステムは幾つかの相互接続されたプリント回路基板、即ち、フロントプレーン１０１、システムボード１０２、バックプレーン１０３、周辺ボード１０４及び外部Ｉ／Ｏボード1１０５を含む。フロントプレーン１０１は、他の各ボードと接続されると共に、種々のデータ、制御、及びクロック信号をあらゆるＩＣチップへ送信するための必要なルーティング資源及びバスを含む。また、フロントプレーン１０１はパケットスイッチングコントローラ回路をも含む。“マザーボード”とも呼ばれるシステムボード１０２はメインボードであり、マイクロプロセッサ又は中央処理装置及びあらゆる支援チップを含む。ＰＣＩバックプレーン１０３は、標準ＰＣＩデバイスを支援するために使用され、これにより、これらの汎用デバイスをコンピュータシステムに接続することができる。多くの周辺ボード１０４を差し込むことにより追加のサブシステムを取り入れることができる。最後に、外部Ｉ／Ｏバス１０５を使用して、コンピュータシステムを別のコンピュータシステム又はさらに大型のコンピュータネットワークに接続することができる。基本的に、UST_CLK、DGTL_SYNC_IN及びDGTL_SYNC_OUTの３つの信号を使用して同期を提供する。これらの信号は低電圧LVTTLであり、ハイ／立ち上がりエッジがアクティブである。さらに、これらのシンク信号全てはポイント・ツー・ポイント相互接続である。複数のチップへのボード内接続はディジーチェーンのトポロジーを通じて行われる。これら３つのシンク信号は、バッファされ、コンピュータシステムに接続された各ＰＣＩボード毎に３つの信号としてＰＣＩバックプレーンを通じてＰＣＩバス上でローカルに配給される。システムボード１０２は、UST_CLK 信号（UST−未調整システム時間）の主たるソースである。その代わりに、別のコンピュータシステムが、本発明のコンピュータシステムが受け取るべき等価な UST_CLK信号を供給することができる。UST_CLK信号は、均一で、単調増加するタイムラインに対応するクロック信号である。これにより、全てのプログラム及びメディアストリームがこのUST_CLK信号を基準とすることができ、UST_CLK信号は共通の未調整システム時間を提供する。対照的に、DGTL_SYNC_IN信号はビデオタイミングに基づく同期信号である。それは、バッファされた入力として、システムボードを含む全てのコンピュータサブシステム（例えばオーディオ、ビデオ、グラフィックス、他）へ送られる。例えば、DGTL_SYNC_IN信号はフロントプレーン１０１からシステムボード１０２、ＰＣＩバックプレーン１０３、周辺ボード１０４及びＩ／Ｏバス１０５の各々へ入力される。これに対応して、DGTL_SYNC_ OUT信号をいずれかのサブシステム（例えばシステムボード１０２、ＰＣＩバックプレーン１０３、周辺ボード１０４、及びＩ／Ｏバス１０５）により生成することができる。どのサブシステムをDGTL_SYNC_OUT信号を生成可能とするかの選択はソフトウェア制御による。サブシステム１０２〜１０５のうちの１つが生成するDGTL_SYNC_OUT信号は、残りのサブシステムに対してDGTL_SYNC_IN信号として作用する。これら３つのシンク信号各々は以下に詳細に説明される。図２は、現在好適なUST_CLKのフロントプレーンバッファのトポロジーを示す。UST_CLK信号は単一のソースから駆動されることを述べておく。入力は、4.7K〜10Kオームの終端により3.3ボルトにプルアップされる。出力は３３〜４７オームで直列に終端される。これらの直列終端は、駆動出力インピーダンス（例えば８オーム）と結合した時に、プリント回路基板の特性インピーダンスＲ₀（例えば５５オーム）と整合する。UST_CLK信号は、システムボードから、又は配給システム中のグローバルクロックから発することができる。システムソフトウェア中の動作は、システム時間に基づいて単調増加するUST カウンタ値を呈することができる。UST_CLK信号は公称５０％のデューティサイクルの非同期ゲートクロックである。UST_CLK信号のレートは、クロック周期毎に整数ナノ秒が存在するように設定される。この規則は、“実際の”時間対未調整システム時間を計算するソフトウェアのタスクを緩和するために使用される。従って、UST_CLKレートは、周波数の代わりに、クロック周期の面で議論される。以下の例における時間周期はシステム時間に対するものである。周期は、システム時間に対して数ナノ秒で指定される。そうして、これらのレートの周波数許容誤差は、システムクロックの相対的周波数許容誤差に依存すると共にそれと等しくなる。本実施形態における好ましい公称UST_CLK周期はほぼ１マイクロ秒に等しい。UST_CLKの最小の推奨周期は240ナノ秒である。UST_CLKの最大推奨周期は5,000ナノ秒であり、周波数200KHzに対応する。この最小値は、少なくとも４つのUST_CLK周期を有する20マイクロ秒のオーディオサンプル周期の分解能に基づく。絶対的な低周波数限界は無いが、200KHzより遅いUST_CLKレートは性能を低下させる。図３Ａは、本発明を実施可能なコンピュータシステム内の機能ユニットの構造的ブロック図である。メモリコントローラ３０１は、メモリ（例えばDRAM、ROM、外部キャッシュ他）へ又はメモリからデータをアクセスするために使用される。メモリコントローラはシステムボード３０２に接続され、システムボード３０２はＣＰＵを含む。スイッチングマトリクス、バスアーキテクチャー又は等価なルーティングスキーム３０３を実行して、グラフィックサブシステム３０４などの種々のサブシステムへデータ、制御及びクロック信号を送る。ブリッジ装置３０５をルーティングリソースブロック３０３へ接続してSCSIボード３０６、Ｉ／Ｏインターフェース３０７、クロック生成器３０８、及び付加的なスペア３０９などの他のボードへの相互接続を提供することができる。種々の構成要素間でデータのパケットを送信すべき方法を指示するためにパケット切り替え通信プロトコルを確立する。ルーティングリソース３０３、メモリコントローラ３０１、ブリッジ３０５、及びクロック生成器３０８の装置は位相同期ループを使用して400MHzの通信プロトコルクロックの微分を生成する。ブリッジ３０５を通じて全てのメディアカードをリセットする間、UST_CLK信号を非アクティブ（ロー）に維持する。このリセットは、PCI_RESET又はUST制御レジスタを通じたリセットのいずれかとすることができる。全てのメディアカードがリセットされると、クロックを動作可能として同時に全てのUSTカウンタをスタートさせる。UST_CLKは非同期でゲートされるので、それは受信装置のクロック領域内で再度同期される（二重にクロックされる）。次に、それをデバウンサー（debouncer）を通じて実行し、そのデバウンサーは、UST_CLKがローの２つのPC I_CLK周期及びそれに続くUST_CLKがハイの２つのPCI_CLK周期を使用してUSTカウンタを増加する。本発明は、伝統的なLAN/WAN及びクライアントーサーバ・コンピュータネットワーク、並びに分散コンピュータアーキテクチャーの複数のノードに適用可能であることを述べておく。図３Ｂは、複数のノード又はコンピュータを有する環境で本発明を使用する方法を示す。４つのノード３２１〜３２４が２つのルータ／ジャンパ３２５〜３２６に接続される。UST_CLK信号はノード３２１〜３２４のうちの１つにより生成される。次に、このUST_CLK信号は、ローカルノードへの配給のためにローカルルータ／ジャンパに入力される。また、ローカルルータ／ジャンパはUST_CLK信号を遠隔の又は外部のルータ／ジャンパへ配給する。次に、これらの遠隔ルータ／ジャンパはUST_CLK信号を、その個々のノードへ配給する。同様に、１つのノード上の選択されたビデオソースによりDIGITAL_SYNC信号を生成する。このDIGITAL_SYNC信号は、ビデオ基準との同期が望まれるサブシステムを有する他の全てのノードへ配給される。これらの信号は、正しく動作するためにレベル変換及び終端しなければならない。図３Ｃは、本発明により同期させることができる多数の総称メディア及びシリアルストリームを示す図である。あらゆる数の種々のメディア、シリアル及び／又はディジタルストリームが複数のシステム３３１〜３３３へ送られる。これらの入力を、周波数又は時間においてUST、MSCのいずれか、若しくは両方に同期させることができる。異なる種類のそのようなストリームの例は、それらに限定されるものではないが、MIDI、オーディオ、ビデオ、グラフィックス、IEEE1394、 VITC、LTC、WWW無線、などを含む。図４は、現在好適なDGTL_SYNC配給バッファのトポロジーを示す。DGTL_SUNC_O UT信号が組み合わせANDゲート４０１に入力される。それら信号は4.7K〜10Kオームの終端により３．３ボルトにプルアップされる。ANDゲート３０１からの出力は、５ＶのTTLから３ＶのLVTTLへのレベル変換を提供するために、非反転バッファ４０２によりバッファされる。次に、多数のドライバを使用してDGTL_SYNC_OUT信号を駆動する。出力は３３〜４７オームで直列に終端される。これらの直列終端は、ドライバの出力インピーダンス（例えば８オーム）と結合されて、プリント回路基板の特性インピーダンスＲ₀（例えば５５オーム）と整合する。 DGTL_SYNC信号は、公称５０％のデューティサイクルから、偶数フィールドの垂直同期の立ち上がりエッジと一致する２５％のデューティサイクル及び奇数フィールドの垂直同期の立ち上がりエッジと一致する７５％のデューティサイクルへ変調される。装置は、２５％／７５％のDGTL_SYNC_INクロック間のライン数をカウントすることによりNTSCとPALのタイミングを対比して検知することができる。カウント値５２５はNTSCのタイミングに対応し、カウント値６２５はPALのタイミングに対応する。検出回路の内部クロックレートで動作するダウンカウンターにより、２５％／５０％／７５％のデューティサイクルを検出することができる。図５は、ビデオストリーム５０１、第１オーディオストリーム５０２及び第２オーディオストリーム５０３の３つのメディアのストリームのグラフを示す。これらのメディアのストリームは、UST値対それら個々のメディアストリームカウンタ（MSC）値の関数としてプロットしてある。MSC値はメディアデータのサンプルフレームの連続的カウントを示す。例えば、ビデオストリーム５０１は毎秒５０フィールドの更新レートで動作することができる。一方、第１オーディオストリーム５０２は毎秒48,000サンプルのレートを有するステレオ左右オーディオ信号に対応することができる。同様に、第２オーディオストリーム５０３は僅かに遅いサンプルレートを有することができる。各データストリームのサンプルレートはそれら個々の傾斜により与えられ、傾斜が急なほどそれらのサンプリングレートは速くなる。従って、目標は、あらゆる所定の時間間隔について、特定のデータストリームラインのどのサンプルがアクセスされるべきかを決定することである。本発明は正確なMSC及びUSTタイミングを送るインフラストラクチャーを提供し、それはMSCがどのようにUSTに関連するかを決定し、それにより異なるデータストリームが同期させように操作可能とするために使用される。最も最近に処理されたサンプルについて、MSCユニット内のそれらサンプルのカウントが決定され、適切なUST時間間隔と整列される。それにより、ＣＰＵは、データストリームを捕捉及び出力する方法を解決するために使用することができ、その結果データストリームは正しく同期され、整列される。例えば、UST時間５０４において、システムはMSCカウント５０５に対応するビデオフレームを表示すべきであり、スピーカからMSCカウント５０６に対応するオーディオサンプルを出力すべきである。また、このプロセスは入力信号にも当てはまり、入力データを捕捉中の対応するUST時間を決定することができる。例えば、マルチメディアファイルの捕捉中に、ビデオサンプルと同一のUST時間に従ってオーディオサンプルが記録される。その結果、再生中に両メディアストリームを整列させることができる。本発明の本実施形態はUST/MSC時間整列、MSC/MSC周波数ロック、及びそれらの組み合わせを提供する。図６は、同期“バックボーン”６０１を含むワークステーション６００の一部を示し、その同期バックボーン６０１は上述のUST_CLK、DGTL_SYNC_IN及びDGTL_ SYNC_OUTの同期信号を含む。オーディオ同期回路６０２はこの同期バックボーン６０１に接続される。回路６０２はオーディオ出力サンプルレートＦsを生成し、それは特定のビデオレートに同期される。これは、クロックシンセサイザーブロック６０４を実施することにより達成される。クロックシンセサイザー６０４は広範囲のクロック速度を非常に細かい分解能で出力する能力を有する。異なるクロック速度は、水晶クロックソース６０６が生成するさらに高い周波数のクロックの関数として得られる。例えば、コンパクトディスクの指定オーディオレートは44.1kHzである。この44.1kHzのオーディオレートをクロックシンセサイザー６０４により生成することができる。更に、クロックシンセサイザー６０４は44.1kHzに近いクロックレート（例えば、43.9kHz、44.0kHz 、44.2kHz、44.3kHz他）を生成する能力を有する。 KSYNCシン七サイザーブロック６０３は、ビデオレートに応じてクロックシンセサイザー６０４のオーディオクロックレートを減速又は加速する。KSYNCシンセサイザーブロック６０３はビデオ時間対水晶クロック時間を測定し、それに応じて値を調整する。特に、KSYNCシンセサイザーブロック６０３は各ビデオラインにおいて生じる水晶クロックサイクル数を正確に決定し、クロックシンセサイザー６０４を調整して、この正確な数を生成する。水晶クロックサイクル数は、 DIGITAL_SYNC信号（例えばビデオ水平事象）の周期にわたる水晶クロックサイクル数の比が、水晶クロックオーバーサンプリング係数の、毎秒の水平ラインにわたるオーディオクロックレート倍の比に等しくなるべきであるという観察に基づく。本実施形態では、水晶クロックのオーバーサンプリング係数は２¹¹又は2048 である。より高い水晶クロックオーバーサンプリングはより高い精度をもたらす。例えば、ビデオレートが１０％速くなったならば、KSYNCシンセサイザーブロック６０３はクロックシンセサイザー６０４を制御して、公称値よりも１０％多いオーディオクロックサイクルを出力するようにする。言い換えれば、KSYNCシンセサイザー６０３は、公称周期に対して出力クロック周期を長く又は短くすることにより、ビデオレートの変化に応じてオーディオサンプリングレートＦsを調整する。任意的に、クロックエッジのジッタを減少させるために、トグル選択ブロック６０５を実行することができる。このトグル選択ブロックは、ジッタ減少メカニズムとしても知られている。それは、改善された分解能で、より精密な出力オーディオクロック信号をもたらす。KSYNCシンセサイザーブロック６０３、クロックシンセサイザー６０４、及びトグル選択ブロック６０５を実行することができる多数の異なる方法が存在する。さらに、Ｆsは、典型的には２の整数累乗、即ち、２^★★ｎ、である乗数によりシステムを通じて調整することができ、ｎは正の整数である。図７を参照すると、本発明による例示的なクロック生成回路７００の入出力図が示されている。クロック生成回路７００は多数の入力クロック信号を受け取る。本発明の実施形態では、クロック生成回路７００はメディアソースからオーディオ及びビデオ入力クロック信号を受け取る。例示的なクロック生成回路７００は、平均して、入力クロック信号周波数の正確な有理分数である周波数で出力オーディオクロック信号を生成する。例示的なクロック生成器７００はオーディオ出力サンプルレートＦsを生成し、それはDGTL_SYNC_INビデオレートと同期させることもさせないことも可能であり、その選択はソフトウェア手段により実行される。例示的なクロック生成器７００は非常に正確な周波数分解能及び高精度で広範囲のクロック速度を出力する能力を有する。異なるクロック速度は、発振器クロック入力信号、補助クロック入力信号、並びにAES及びADATオーディオ入力クロック信号を含む典型的により高い基準周波数のクロック信号の関数として得られる。例えば、コンパクトディスクの指定オーディオレートは44.1kHzである。この44.1kHzのオーディオレートはクロック生成器７００により生成可能である。さらに、クロック生成器７００は、44.1kHzに近いクロックレート（例えば44.099kHz、44 .101kHz、44.056kHzなど）を生成する能力を有する。一組のディジタル同期シンセサイザー８１０、８１２（図８に示す）は、DIGITAL_SYNC_INビデオレートに応じて、４個のFIRM周波数クロックシンセサイザー８４０、８４２、８４４、８４６のうちのいずれかのクロックレートを減速又は加速する。DIGITAL_SYNCビデオ同期及びKSYNCは全て同一の信号を参照する。ディジタル同期シンセサイザー８１０、８１２と４個のFIRM周波数クロックシンセサイザー８４０、８４２、８４４、８４６の間の機能的関係は、以下に示すような正確な同期を提供する。クロック生成回路７００は集積回路上に実施することができ、それはメディアストリームカウンタ（MSC）とUST_CLKを含み、その集積回路のシステムタイミングは PCIクロックから得られる。依然として図７を参照すると、基準クロック入力を介してクロック入力信号がクロック生成回路７００へ供給される。クロック入力は、補助クロック入力バス７０１、AESクロック入力７０２、ADATクロック入力７０４、DGTL_SYNC_INクロック入力７０６、第１発振器クロック入力７０８、及び第２発振器クロック入力７１０を含む。クロック入力信号は、以下に説明する本発明の方法に従ってクロック出力信号を生成するために、クロック生成回路７００へ基準クロックソースを提供する。一組の補助クロック入力信号が補助クロック入力バス７０１へ提供され、そのバス７０９１は２つのラインを有する。補助クロック入力信号は、メディアストリームから、又は水晶発振器から、若しくは他のあらゆるソースからのクロック入力信号を含むことができる。ADAT（Alesisディジタルオーディオテープ規格）入力クロック信号はADATクロック入力７０４へ提供される。本発明の好適な実施形態では、ADAT入力クロック信号は２５６×（２５６×ベースレート）で進行する。ADAT入力クロック信号の最大周波数は12.8MHzである。AES3（オーディオエンジニアリング協会規格）入力クロック信号はAES3クロック入力７０２へ提供される。本発明の好適な実施形態では、AES3ディジタル入力クロック信号はAE S3、AES11、又はIEC958のタイプのディジタル入力信号とすることができる。本発明の好適な実施形態では、AES3入力クロック信号は、オーディオサンプルフレームレートの２５６×（２５６×ベースレート）で進行する。DGTL_SYNC_IN入力７０６は、図１のDGTL_SYNC_IN入力信号を受け取るように接続される。上述のように、DGTL_SYNC_IN入力信号は、クロック生成回路７００へ入力される全てのメディアストリームについてビデオタイミング同期信号を提供する。第１発振器クロック入力信号OSC_CLK_0は第１発振器クロック入力７０８へ提供される。第２発振器クロック入力信号OSC_CLK_1は第２発振器クロック入力７１０へ提供される。本発明の好適な実施形態では、第１及び第２発振器クロック入力信号OSC_CL K_0及びOSC_CLK_1は、それぞれ第１及び第２の自走水晶発振器から得られる。本発明の代替的実施形態では、発振器クロック入力信号OSC_CLK_0及びOSC_CLK_1は、ブラックバースト・コンポジットシンク又はSMPTE-S17.46ディジタルシンクとすることができる。各発振器クロック入力７０８、７１０は102.4MHzまでの周波数に適合することができる。第１発振器クロック入力信号0SC_CLK_0の公称動作周波数は正確には98.3040MHz=48.0KHz^★2048である。この値は2048×48KHzに等しく、それは標準IEEE1394クロックレートである。第２発振器クロック入力信号 OSC_CLK_1の公称動作周波数は正確には90.3168MHz（=44.1KHz^★2048）である。この値は2048×44.1KHzに等しく、44.1KHzはコンパクトディスク（ＣＤ）オーディオクロックレートである。例示的なクロック生成回路７００からのクロック出力信号は、クロック出力を通じて４個の異なるオーディオインターフェースへ提供される。クロック出力は、アナログ−ディジタル（Ａ／Ｄ）出力７１２、ディジタル−アナログ（Ｄ／Ａ）出力７１４、AES出力７１６、及びADAT出力７１８を含む。Ａ／Ｄ出力７１２は出力クロック信号をアナログ−ディジタル（Ａ／Ｄ）変換器インターフェース（図示せず）へ提供する。Ｄ／Ａ出力７１４は出力クロック信号をディジタル− アナログ（Ｄ／Ａ）変換器インターフェース（図示せず）へ提供する。AES出力７１６はAES3出力クロック信号をAES3タイプのインターフェースへ提供する。AD AT出力７１８はディジタル出力クロック信号をADATタイプのインターフェースへ提供する。本発明による例示的なクロック生成回路７００の内部回路ブロック図が示される。図８は、図７を参照して説明したクロック入力７０１、７０２、７０４、７０６、７０８及び７１０を示す。また、図８は、図７を参照して説明したクロック出力７１２、７１４、７１６及び７１８を示す。AESマスタークロック位相同期ループ（AES MPLL）８０２は、AES入力バス７０２を介してAES入力クロック信号を受け取るように接続される。AES MPLL８０２は８倍の周波数の乗算を提供する。AES MPLL８０２の入力に提供されるAES入力クロック信号は２５６倍（２５６×ベースレート）で進むので、AES MPLL８０２の出力は2048倍（2048×ベースレート）で進む。AES MPLL８０２の出力は周波数乗算AESクロック信号を第１のPLLマルチプレクサ（第１のPLL MUX）８０６の第１の入力へ提供する。また、第１のPLL MUX８０６は第２の入力を含み、それは第２の発振器クロック入力７１０を介して第２の発振器クロック入力信号 OSC_CLK_1（90.3168MHz）を受け取るように接続される。第１のPLL MUX８０６は第１の基準信号Ｆ_R1をマスタークロック選択バス８２０へ提供する。第１のPLL MUX８０６は主として失敗モード能力において使用される。AES MPLL８０２が AESクロック入力信号にロックすることに失敗した場合、第１のPLL MUX８０６はマスタークロック選択バス８２０に第２の発振器クロック入力信号OSC_CLK_1 を与える。 ADAT復調器８９０はADATクロック信号を受信及び復調するように接続される。 ADAT復調器８９０はADAT信号を復調し、ADAT入力クロック信号をADAT入力クロックバス７０４へ提供する。ADAT入力クロックバス７０４は、ADAT入力クロック信号をADATマスタークロック位相ロックループ（ADAT MPLL）８０４へ提供するように接続される。ADAT MPLL８０４は８倍の周波数乗算を提供する。ADATMPLL８０４の入力に提供されるADAT入力クロック信号は256倍(２５６×ベースレート) で進むので、ADAT MPLL８０４の出力は2048倍（2048×ベースレート）で進む。A DAT MPLL８０４は出力信号を第２のPLLマルチプレクサ（第２PLL MUX）８０８の第１の入力へ提供する。第２のPLL MUX８０８は第２の入力をも含み、それは第２の発振器クロック入力信号OSC_CLK_1を受け取るように接続される。第２のP LL MUX８０８は第２の基準信号Ｆ_R2をマスタークロック選択バス８２０へ提供する。第２のPLL MUX８０８は主として失敗モード能力で使用される。ADAT MP LL８０４がADAT入力クロック信号にロックすることに失敗した場合、第２のPLL MUX８０８はマスタークロック選択バス８２０に、第２の発振器クロック入力信号OSC_CLK_1と等しい基準信号Ｆ_R2を与える。ADAT MPLL８０４がADAT入力クロック信号にロックした場合、第２のPLL MUX８０８はマスタークロック選択バス８２０に、乗算されたADAT入力クロック信号と等しい基準信号Ｆ_R2を与える。ADAT MPLL８０４はADAT入力クロック信号に対するジッタ減衰を提供する。MPLL８０２、８０４の出力基準信号Ｆ_R1及びＦ_R2はマスタークロック選択バス８２０へ提供される。AES MPLL８０２及びADAT MPLL８０４は以下にさらに説明される。第１のビデオ同期シンセサイザー８１０は第１の入力を有し、それはDGTL_CLK _IN入力７０６を介してDGTL_CLK_IN入力信号（図１）を受け取るように接続される。また、第１ビデオ同期シンセサイザー８１０は第２の入力を有し、それは第１の発振器クロック信号OSC_CLK_0を受け取るように接続される。第１のビデオ同期シンセサイザー８１０の第１の出力は、マスタークロック選択バス８２０へ第１の同期エラー値Ｅ₀を提供するように接続される。DGTL_SYNC_IN信号は水平ビデオ同期信号（水平同期信号）を含み、それは第１のビデオ同期シンセサイザー８１０の入力で検出される。第１のビデオ同期シンセサイザー８１０のレジスタには、水平同期信号の立ち上がりエッジ間に測定される時間周期内におけるOS C_CLK_0の予測数を示す値がロードされる。第１のビデオ同期シンセサイザー８１０内のカウンタは、水平同期信号の立ち上がりエッジ間に測定される時間周期内のOSC_CLK_0周期数をカウントする。第１の同期エラー値Ｅ₀は、水平同期信号周期毎のOSC_CLK_0周期数を示す測定値と公称値との間の差を示す。第１の同期エラー値Ｅ₀は、受信され、FIRM周波数シンセサイザー８４０、８４２、８４４及び８４６によりエラー訂正の目的で使用されることができる。第１のビデオ同期シンセサイザー８１０の第２の出力は、KSX1信号をマスタークロック選択バス８２０へ提供するように接続される。KSX1信号は、DGTL_SYNC_INクロックレートで進む制御信号である。KSX1信号は、FIRM周波数シンセサイザーが以下に説明するエラー訂正を実行可能とするために使用される。第２のビデオ同期シンセサイザー８１２は第１の入力を有し、それはDGTL_SYN C_IN入力７０６を介してDGTL_SYNC_IN入力信号（図１）を受け取るように接続される。また、第２のビデオ同期シンセサイザー８１２は第２の入力を有し、それは第２の発振器クロック入力信号OSC_CLK_1を受け取るように接続される。本発明の好適な実施形態では、OSC_CLK_1が第２のビデオ同期シンセサイザー８１２の第２の入力に提供される前に第２の発振器クロック入力信号OSC_CLK_1をバッファするためのバッファを使用する。また、OSC_CLK0も同様にバッファされる。第２のビデオ同期シンセサイザー８１２の第１の出力は、マスタークロック選択バス８２０へ第２の同期エラー値Ｅ₁を提供する。第２のビデオ同期シンセサイザー８１２のレジスタには、水平同期信号の立ち上がりエッジ間に測定される時間周期内におけるOSC_CLK_1周期の予測数を示す値がロードされる。第２のビデオ同期シンセサイザー８１２内のカウンタは、水平同期信号の立ち上がりエッジ間に測定される時間周期内のOSC_CLK_1周期数をカウントする。第２の同期エラー値Ｅ₁は、水平同期信号周期毎のOSC_CLK_1周期数を示す測定値と公称値との間の差を示す。第２の同期エラー値Ｅ₁は、受信され、FIRM周波数シンセサイザーによりエラー訂正の目的で使用されることができる。第２のビデオ同期シンセサイザー８１２の第２の出力は、KSX1信号をマスタークロック選択バス８２０へ提供するように接続される。KSX1信号は、DGTL_SYNC_INクロックレートで進む制御信号である。KSX1信号は、FIRM周波数シンセサイザーが以下に説明するエラー訂正を実行可能とするために使用される。第１及び第２のビデオ同期シンセサイザー８１０、８１２の更に詳細な議論を以下に示す。マスタークロック選択バス８２０は６個のマスタークロック基準信号を受け取るように接続され、それは、第１及び第２のPLL MUX８０６、８０８の出力から伝送された第１及び第２の基準信号Ｆ_R1及びＦ_R2；第１の発振器クロック入力信号OSC_CLK_0；第２の発振器クロック入力信号OSC_CLK_1；第１の補助クロック入力信号；及び、第２の補助クロック入力信号を含む。また、第１の同期エラー値Ｅ₀、第２の同期エラー信号Ｅ₁、KSX0、及び、KSX₁もマスタークロック選択バス８２０へ提供される。基準及び出力クロックのセット各々は１つ又は２つの信号からなる。フレームクロックは、ADATを除く全ての場合にワードクロック（WCLK）の形態を採り、AD ATの場合はフレームクロックはフレームシンクロナイザー（FSYNCH）の形態を採る。フレームクロックはオーディオサンプルレート（例えば48KHz、44.1KHz、32 KHz、他）で進む。マスタークロック選択バス８２０は、マスタークロック基準信号を４個のマスタークロック選択マルチプレクサ８３０、８３２、８３４及び８３６へ提供するように接続される。本発明の好適な実施形態では、マスタークロック選択マルチプレクサ８３０、８３２、８３４及び８３６の各々は、（6,2, 2）バスを通じてマスタークロック選択バス８２０へ接続される。マスタークロック選択マルチプレクサ８３０、８３２、８３４及び８３６は、マスタークロック選択バス８２０へ提供される上記のマスタークロック基準信号から選択する。各マスタークロック選択マルチプレクサ８３０、８３２、８３４及び８３６は、本発明によるFIRM周波数シンセサイザーを駆動する。４個のFIRM周波数シンセサイザー８４０、８４２、８４４及び８４６の各々は、４個のFIRM入力バスを有する。第１のマスタークロック選択マルチプレクサ８３０は、４個のFIRM入力信号を第１のFIRM周波数シンセサイザー８４０へ提供する。第２のマスタークロック選択マルチプレクサ８３２は、４個のFIRM入力信号を第２のFIRM周波数シンセサイザー８４２へ提供する。第３のマスタークロック選択マルチプレクサ８３４は、４個のFIRM入力信号を第３のFIRM周波数シンセサイザー８４４へ提供する。第４のマスタークロック選択マルチプレクサ８３６は、４個のFIRM入力信号を第４のFIRM周波数シンセサイザー８４６へ提供する。４個のFIRM入力信号は、以下のものを含む：１］６個のマスタークロックソース（MPLLO、MPLLI、AUX_CLK_0、AUX_CLK_1、 OSC_CLK_0、及びUSC_CLK_0)のうちの１つ、２］、３］ OSC_CLK_Nの選択に従うKSXｎ、４］ max（830,832,834,836）の状態を示すEX_EN。以下の表は、FIRMがDGTL_SYNCの関数として周期／周波数を適合させる様子を示す。依然として図８を参照すると、各FIRM周波数シンセサイザー８４０、８４２、８４４、８４６への第１及び第２入力は、第１及び第２の同期エラー値の組（E0 、KSX0）及び（E1、KSX1）を受け取ることができる。KSX信号はDGTL_SYNC_INクロックレートで進む。KSX信号は、FIRM周波数シンセサイザーがエラー訂正を行うことを可能とするために使用される。各FIRM周波数シンセサイザー８４０、８４２、８４４、８４６への第３の入力はエラー訂正イネーブル信号EC_ENを受け取る。各FIRM周波数シンセサイザー８４０、８４２、８４４、８４６への第４の入力は、６個のマスタークロック基準ソースのうちの１つからの基準周波数信号を受け取り、その６個のマスタークロック基準ソースは、OSC_CLK_0、OSC_CLK_1、AUX_CLK_0、AUX_CLK_1、第１の基準周波数信号Ｆ_R1（第１のPLL MUX８０６から）、及び第２の基準信号Ｆ_R2（第２のPLL MUX８０８から）を含む。同期エラー値（FIRM周波数シンセサイザー８４０、８４２、８４４、８４６が受信する）が０未満である場合、DGTL_SYNC_IN信号は、ビデオ同期シンセサイザー８１０、８１２の１つにより、ゆっくり進むように決定される。この場合、FI RM周波数シンセサイザー８４０、８４２、８４４、８４６の（公称周期に対する）出力クロック周期を長くすることにより、FIRM周波数シンセサイザー８４０、８４２、８４４、８４６を応答可能とすることができる。同期エラー値（FIRM周波数シンセサイザー８４０、８４２、８４４、８４６が受信する）が０より大きい場合、受信されたDGTL_SYNC_IN信号は、ビデオ同期シンセサイザー８１０、８１２の１つにより、速く進むように決定される。この場合、FIRM周波数シンセサイザー８４０、８４２、８４４、８４６の（公称周期に対する）FIRM出力クロック周期を短くすることにより、FIRM周波数シンセサイザー８４０、８４２、８４４、８４６を応答可能とすることができる。４個のFIRM周波数シンセサイザー８４０、８４２、８４４、８４６の各々は、FIRM出力信号を平滑化位相ロックループの入力バス（SPLL入力バス）８４９へ提供するように接続される。外部平滑化位相ロックループ（外部SPLL）回路８５０は、SPLL入力バス８４９を通じてFIRM 出力信号を受け取るように接続された入力を有する。外部SPLL回路８５０は、電圧制御水晶発振器にロックされた位相ロックループである。外部SPLL回路８５０は、高精度のジッタの無い専門クロックレートをワードクロックバス（WCLKバス）８５２へ出力するために時間領域フィルタリングを提供する。 WCLKバス８５２は４個のワードクロック分周器を駆動し、その各々は本発明によるWCLK分周器及びクロック再同期ブロックを有する。WCLK分周器８５６、８６０、８６４、８７０は、各オーディオサンプル信号のフレーミングを提供し、図３のコンピュータシステム内のコンピュータにより読みとり可能なメモリユニットへダイレクトメモリアクセス（DMA）を提供する。WCLK分周器８５６、８６０、８６４、８７０は、２５６倍のサンプルクロック周波数入力に基づいて、１倍の周波数（Ｆs／２５６）を生成する。クロック再同期ブロック８５８、８６２、８６６、８６８は、WCLK信号を関連する２５６倍クロックの立ち下がりエッジに再同期させるために使用される。出力選択マルチプレクサへつながる６個の２５６倍／１倍のクロックの組の各々は、これらのブロックの１つから生じる。これらのブロックの２つは、ADAT及びAESのWCLKをそれら個々の２５６倍クロックに再同期させる。この再同期は、ADATの場合にMPLLジッタ減衰器により導入されるスキュー及びAESの場合に受信機スキューと結合される外部スキューを取り上げるために要求される。これらブロックの両方が２５６倍クロックの立ち下がりエッジに再同期するので、これらブロックは両クロックに1/512サンプル遅延（4 0.7ns＠48KHz）を導入する。４個の出力選択マルチプレクサ８７０、８７２、８７４、８７６は各インターフェースについて適当な２５６倍クロック／WCLKワードクロックの組を選択する。選択がなされるべき６個の組が存在する。全ての出力は２５６倍オーバーサンプルクロック及びWCLKワードクロックを使用する。クロック生成器のクロックを使用する唯一の“受信機”はＡからＤである。それは、２５６倍オーバーサンプルクロックを使用し、他の物理的インターフェースと周波数同期して進むことができる。Ｄ／Ａ出力７１４は、それに適用されるCONVクロックを有する。ディジタル−アナログレンジ（D/A）のレンジ選択周波数シンセサイザーブロック８８０は、Ｄ／Ａ出力バス７１４へ変換クロック信号を提供する。このクロック信号Ｈ、変換周波数（２５６倍サンプルクロックの２〜４倍）の５１２倍から１０２４倍の範囲内である。このサンプルクロックは他のＤ／Ａクロックと非同期である。このクロックの目的は、Ｄ／Ａ出力バス７１４を通じてＤ／Ａクロック出力信号を受け取るように接続されたディジタル−アナログ変換器へ、PLL内部についての固定でジッタがなく自走する基準を提供することである。（Ｄ／Ａ）レンジ選択周波数シンセサイザーブロック８８０から出力される変換クロック信号の自走周波数は、SelRange［4:0］を修正することにより動的に変更可能である。５１２倍から１０２４倍の比は、このクロックの範囲の最小／最大限界である。ディジタル−アナログ変換CONVクロック値の動的動作は、ジッタを有するWC LK入力についてのAD1859の動的PLL動作と等価である。依然としで図８を参照すると、ビデオ同期検出器８８４は、ソフトウェアが受信入力クロック信号のビデオレートを決定することを可能とする。ビデオ同期検出器８８４は、DGTL_SYNC_IN入力７０６を通じてDGTL_SYNC_IN入力信号（図１）を受け取るように接続される。ビデオ同期検出器８８４は２つの信号、ODD_Fiel d及びEVEN_Fieldを生成する。ODD_Field事象が検出されると、１つのPCI_CLKについてODD_Fieldはハイとなる。EVEN_Field事象が検出されると、１つのPCI_CLK についてEVEN_Fieldはハイとなる。いずれの事象も検出されないと、両入力はローを保つ。これらの２つのビットはステータスＤＭＡ内に報告され、DGTL_SYNC_ IN入力信号がＰＡＬ（位相交番ライン）フォーマットとＮＴＳＣ（国際テレビジョン規格委員会）フォーマットのいずれであるかをソフトウェアが決定するために使用される。検出される事象の定義を以下に示す： EVEN_Field:２０％〜３０％DGTL_SYNC_INデューティサイクル NO_Event:４５％〜５５％DGTL_SYNC_INデューティサイクル ODD_Field：７０％〜８０％DGTL_SYNC_INデューティサイクルビデオ同期検出器８８４の実施は、１２ビットカウンタを含み、それはDGTL_S YNC_IN入力信号がハイである時にインクリメントされ、DGTL_SYNC_IN入力信号がローである時にデクリメントされ、各DGTL_SYNC_IN入力信号周期の開始時にクリアされる。各DGTL_SYNC_IN入力信号周期の終了時に、カウンタ内に残った値をデコードしてフィールド事象が検出されたか否かを決定する。PCI_CLKはこのカウンタをクロックするために使用される。ビデオ同期検出器８８４はＮＴＳＣ及びＰＡＬビデオ規格（DGTL_SYNC_INの周期が約６４μｓ）で動作するように設計されているが、ビデオ同期検出器８８４が正確に動作する場合、DGTL_SYNC_IN入力信号周期の実際の範囲は４０μｓ〜１００μｓである。EVEN_Field及びODD_Fiel dビットはステータスＤＭＡ内で報告され、それは0.5ms毎に１回生じる。“１” の報告は、先のステータスＤＭＡ以降個々のフィールド事象が検出されたことを示す。各ステータスＤＭＡは全体として、それに関連するUST値を有する。ＰＡＬビデオ基準は、連続するEVEN_Field（又はODD_Field）事象間のUST距離が約４０ms（＝１／（25Hz））であることをソフトウェアで測定することにより検出できる。ＮＴＳＣビデオ基準は、連続するEVEN_Field(又はODD_Field)事象間のUST 距離が約３３ms[=1001／(30Hz^★1000)] であることをソフトウェアで測定することにより検出できる。図８を参照すると、FIRM（整数＋剰余／係数）周波数シンセサイザー８４０、８４２、８４４、８４６は、基準クロックを整数（I）プラス比（R/M）で割る原理で動作し、出力クロック遷移毎に平均して正確にI+R/M入力クロックサイクルが存在するようになる。FIRM周波数シンセサイザー８４０、８４２、８４４、８４６は、Ｉ、Ｒ、Ｍから容易に得られるレジスタ内の値の組を有するようにソフトウェアによりプログラムされ、FIRM周波数シンセサイザー８４０、８４２、８４４、８４６は、出力クロック信号を生成し、その出力信号の遷移は基準クロックのエッジで量子化されると共に、基準クロックレートのＮ／Ｄ＝１／（I+R/M ）倍に等しいレートである。良好なジッタ特性の出力を作るため、このパルス列はトグル選択装置を駆動することができる。この装置の出力は最終的なシンセサイザー出力につながる。図９Ａは、Ｎ、Ｄ、位相インクリメントｎ、及び遷移間のラジアン周期π間の複素位相／合成領域内のマッピングを示す。以下の関係式（１）がこのマッピングを示す。Ｎ＝＞，ｎ、Ｄ＝＞π （１）Ｎと２Ｄの一元比は、以下の関係式（２）に示すように、Ｎと２Ｄが整数の共通比Ｎ_Uを共用する比として定義され、ここでＤ_LCは分数の最小公分母である。Ｎ_U／２Ｄ＝Ｎ_U／(Ｎ_U(２^★Ｄ_LC))＝１／(２Ｄ_LC) （２）Ｄはπを示すので、２Ｄの係数はＤの代わりに使用され、フルサイクル（立ち上がりエッジから立ち下がりエッジ）は（２^★π）ラジアン（２つの遷移）を必要とする。一元比について量子化ジッタは存在しない。非一元比について最小量子化ジッタ周波数はＦ_R／（２Ｄ_LC）である。非一元比について、平均出力パルスレートは瞬時レートと等しく、位相量子化ジッタは存在しない。Ｎ／ＤとＩ＋Ｒ／Ｍの関係は、以下の関係式（３）、（４）、（５）に示される。Ｉ＋（Ｒ／Ｍ）＝Ｄ／Ｎ（３）Ｉ＝ｔｒｕｎｃ（Ｄ／Ｎ）（４）Ｒ／Ｍ＝ｄｒｅｍ（Ｄ／Ｎ）（５）ここで、Ｄ、Ｎ、Ｉ、Ｒ、及びＭは全て整数であり、truncは最大長さ除算の整数結果であり、dremは剰余である。よって、ＭはFIRMシンセサイザーの係数である。Ｎ／２Ｄについての一元比と等価なＩ、Ｒ及びＭについての数はＲ／Ｍ＝０又は１となる全ての数である。図９Ｂを参照すると、本発明による例示的FIRM周波数シンセサイザー９００の内部回路ブロック図が示される。例示的FIRM周波数シンセサイザー９００は、図８のFIRM周波数シンセサイザー８４０、８４２、８４４、８４６を実施するために使用できる。“I-1”レジスタ９０２は（I-1）整数信号を受け取る。本発明の好適な実施形態では、（I-1）整数信号は８ビット信号である。“R”レジスタ９０４は１６ビット剰余信号を受け取る。“-M”レジスタ９０６は１６ビット入力信号を受け取る。さらに図９Ｂを参照すると、第２のFIRM加算器９０５は第１の入力を有し、それは“R”レジスタ９０４の出力から、ラッチされた剰余信号を受け取るように接続されている。第１のFIRM加算器９０５は第２の入力を有し、それは分数位相累積器９１０の出力を受け取るように接続されている。第２のFIRM加算器９０７は第１の入力を有し、それは“-M”レジスタ９０６の出力から、ラッチされた信号を受け取るように接続されている。第２のFIRM加算器９０７は、また、第２の入力を有し、それは第１のFIRM加算器９０５の出力を受け取るように接続されている。マルチプレクサ９０９は第１の入力を有し、それは第１のFIRM加算器９０５の出力を受け取るように接続されている。また、マルチプレクサ９０９は第２の入力も有し、それは第２のFIRM加算器９０７の第１の出力から信号を受け取るように接続されている。FIRMマルチプレクサ９０９は選択入力を有し、それは第２のFIRM加算器９０７の第２の出力からSG N信号を受け取る。分数位相累積器９１０は、マルチプレクサ９０９からの出力信号を受け取るように接続されている。図９Ｂの例示的FIRM周波数シンセサイザー９００の各構成要素は基準周波数入力Ｆrに同期され、その入力Ｆrはソフトウェア制御により選択される。トグル選択有限状態マシン（トグル選択FSM）９５５は、FIRM出力クロック信号Ｆsについての時間領域位相−ノイズシェイピングを提供する。トグル選択FSM ９５５は、１又は２の係数で、基準クロックの有限レートに起因する位相量子化の振幅を減少させ、同時に位相ノイズジッタスペクトルの基本波の周波数を２倍にする。基本波の周波数を２倍にすることはジッタスペクトルを拡げさせ、一方、振幅を半分にすることは基本波のジッタ変調ポテンシャルを減少させるとともにその各高調波を６ｄＢ減少させる。スペクトルを拡げることと振幅を減少させることとの結合は、単位帯域毎のRMSジッタ変調ポテンシャルを１２ｄＢ減少させる。トグル選択FSM９５５は、トグルフリップフロップ（９３０）の直接出力（立ち上がりエッジ）と、同一信号の1/2サイクル遅延バージョン（立ち下がりエッジ）の間で選択する。トグル選択イネーブル（TS_EN）信号はトグル選択FSM ９５５へ提供される。SGNビットは“延長されたサイクル”を示すために提供される。即ち、整数カウンタ９２０は、次の出力クロックサイクルについて終端カウント信号（TC信号）を生成する前に１つの特別の基準クロックをカウントする。TCビットは整数カウンタ９２０の終端カウントを示し、次の基準クロッタの立ち上がりエッジの表示はトグルを生じさせる。トグル選択FSMへの別の入力である“＜1/2”は、R/Mの値が1/2未満であることを示す。トグル選択FSM９１５の出力はマルチプレクサの選択である。マルチプレクサの選択、EARLY_CLOCK、LATE_CLOCK信号は結合して “危険の無い”結合論理回路（９３１）を形成する。いくつかのサンプルタイミング図を以下に示し、その中でRとMの種々の比が、対応するEARLY/LATE信号、EARLY_CLOCK／LATE_CLOCKS、及びOUTPUTクロックと共に示されている。これら全ての例において、整数分周器の値は４として示されている。図９Ｃを参照すると、R/M＝1/5について、出力クロックエッジの主要部はLATE _CLOCKから選択される。一般的に、R/M＜1/2の値はこの動作を示す。図９Ｄを参照すると、R/M＝4/5について、出力クロックエッジの主要部はEARLY_CLOCKから選択される。一般的に、R/＞＝1/2の値はこの動作を示す。図９Ｅを参照すると、R/M=1/2のこれらの値について、位相量子化誤差は存在せず、トグル選択FSM９０５は継続的に１つのクロック、この特定の実施においてはLATE_CLOCKを選択することができる。図１０Ａ、１０Ｂ、及び１０Ｃを参照すると、本発明による例示的なビデオ同期シンセサイザー回路1000及びその関連回路の図が示される。例示的ビデオ同期シンセサイザー回路1000は、図８の第１及び第２のビデオ同期シンセサイザー８１０、８１２を実施するために使用できる。例示的ビデオ同期シンセサイザー回路1000は多数のレジスタを含む。発振器クロック入力信号OSC_CLK_0及びOSC_CLK _1のうちの１つを、例示的ビデオ同期シンセサイザー回路1000中の各レジスタのためのクロックとして使用する。OSC_CLK_0 は、第１のビデオ同期シンセサイザー８１０内の各レジスタのためのクロックとして使用される。OSC_CLK_1は、第２のビデオ同期シンセサイザー８１２内の各レジスタのためのクロックとして使用される。図１０Ａを参照すると、例示的ビデオ同期シンセサイザー回路1000は、“I-1 ”レジスタ1002、“R”レジスタ1004、及び“-M”レジスタ1006を含む。ビデオ同期回路におけるこれらレジスタの使用は、FIRM周波数シンセサイザー８４０、８４２、８４４、８４６内での対応する“I-1”、“R”及び“-M”レジスタの使用と非常に類似している。“I-1”レジスタ1002は、CTL-REG2から、DGTL_SYNC_I N信号の各立ち上がりエッジ間に予測される発振器クロック周期数より１小さい整数成分を示す入力信号を受け取る。“R”レジスタは、CTL-_REG1_Rから、DGTL _SYNC_IN信号の各立ち上がりエッジ間に予測される発振器クロック周期数の分数成分の分子を示す１６ビット入力信号を受け取る。“-M”レジスタは、CTL-_REG 1_Mから、DGTL_SYNC_IN信号の各立ち上がりエッジ間に予測される発振器クロック周期数の分数成分の分母を示す１６ビット入力信号を受け取る。依然として１０Ａを参照すると、第１の加算器1010は第１の入力を有し、それは“R”レジスタ1004の出力からラッチされた剰余信号を受け取るように接続される。第１の加算器1010は第２の入力を有し、それは分数位相累積器1030の出力を受け取るように接続される。第２の加算器1015は第１の入力を有し、それは“ -M”レジスタ1006の出力からラッチされた係数信号を受け取るように接続される。第２の加算器1015は第２の入力をも有し、それは第１の加算器1010の出力を受け取るように接続される。マルチプレクサ1020は第１の入力を有し、それは第１の加算器1010の出力を受け取るように接続される。マルチプレクサ1020は第２の入力も有し、それは第２の加算器1015の第１の出力から信号を受け取るように接続される。マルチプレクサ1020は選択入力を有し、それは第２の加算器1015の第２の出力からSGN_INV_ EFF信号を受け取るように接続される。分数位相累積器1030は、マルチプレクサ1 020からの出力信号を受け取るように接続される。分数位相累積器1030は、分数成分の分子の追跡を維持する。フリップフロップ1030は、SGN_VALIDが“０”の時にクリアされ、HPULSEがロードされる。ダウンカウンタ1008は“I-1”レジスタから出力信号を受け取る。ダウンカウンタ1008は、HPULSEが“１”である時に “I-1”をロードする。ERROR_OUTレジスタ1020は、ERROR_SUM信号とHPULSE信号の関数である。図１０Ｂを参照すると、DGTL_SYNC_IN受信回路1040が示される。DGTL_SYNC_IN 受信回路1040は７個のレジスタを含む。DGTL_SYNC_IN受信回路1040は、ビデオ同期シンセサイザー回路1000の副次的回路である。第１のDGTL_SYNC_INレジスタ10 42はDGTL_SYNC_IN信号を受信する。第２のDGTL_SYNC_INレジスタ1044は第１のDG TL_SYNC_INレジスタ1042の出力からの信号を受信する。第２のDGTL_SYNC_INレジスタ1044からの出力信号は、ANDゲート1046の第１入力へ提供されると共に、第３のDGTL_SYNC_INレジスタ1048の入力へ提供される。第３のDGTL_SYNC_INレジスタ1048は出力信号をANDゲート1046の第２の入力へ提供する。第４のDGTL_SYNC_I Nレジスタ1050は入力を有し、それは第３のDGTL_SYNC_INレジスタ1048からの出力信号を受信する。第４のDGTL_SYNC_INレジスタ1050は、反転出力信号をANDゲート1046の第３の入力へ提供する。ANDゲート1046は反転出力信号をチェックし、DGTL_SYNC_IN信号が２クロック周期に渡ってハイであるかを決定する。ANDゲート1046 は第５のレジスタ1052へ出力信号を提供する。第５のレジスタ1052の出力はHPUL SE信号を提供する。HPULSE信号はDGTL_SYNC_IN信号の水平ビデオクロックレート成分である。第６のレジスタ1054は入力を有し、それはHPULSE信号を受け取るように接続される。ORゲート1056への第１の入力はHPULSE信号を受け取るように接続される。ORゲート1056の第２の入力は第６のレジスタ1054からの出力を受け取るように接続される。第７のレジスタ1058はORゲート1056からの出力信号を受け取るように接続される。第７のレジスタ1058の出力はKSX制御信号を提供する。K SX0、KSX1はそれら個々のビデオシンクシンセサイザーのKSX出力である。図１０Ｃを参照すると、Eo及びKSX値を使用してビデオに同期するために有限状態マシンが示される。図１０Ｄは入力トグル選択有限状態マシンの図を示す。図８へ戻ると、本発明のクロック生成回路７００を動作させる３つの例が示される。第１の例は、出力のためのオンボード水晶発振器を基準にした自走アナログ出力（ＤからＡ）動作のためのものである。自走動作のために、OSC_CLK_0又はOSC_CLK_1のいずれかをFIRMシンセサイザーの周波数基準として選択する。FIR Mシンセサイザーの設定は、希望サンプルレートの正確に２５６倍に設定すべきである。例えば、希望レート４８KHzについては12.288MHzである。98.304MHzの基準クロックの場合の値I、R及びMは、48KHzのディジタルアナログレートについては単純にI=4、R=0、M=0（又はドントケア）であり、48.952KHzのディジタルアナログレートについては、I=24、R=0、M=1000である。希望のFIRMシンセサイザーの出力は、クロック生成器出力マルチプレクサ＃２（ディジタルアナログ出力マルチプレクサ）をクロックするために選択される。ディジタルアナログレンジ設定は、ディジタルアナログへのCONVクロックがディジタルアナログの希望サンプルレートの512倍から1024倍で動作するように選択される。第２の例は、同期ソースとしてAES入力を参照するためのものであり、アナログ−ディジタル入力をその周波数基準に対してFIRMレートで走らせる。この場合、MPLL1がFIRMシンセサイザーのためのソースとして選択される。MPLL1のクロックレートはAESの２５６倍クロック（又は１倍のオーディオサンプルレートの204 8倍）の８倍に設定される。これにより、30KHzから102.400MHzのAES入力周波数を追跡するクロックを得る。AES入力が48KHzの１倍のレートで動作しているとすると、8×256×MPLL1出力クロックは98.304MHzで動作する。よって、アナログ− ディジタルの希望レートがAES入力と等時性の44.1KHzとすべきならば、FIRMはI= 4、R=52及びM=147に設定する必要があるであろう。出力マルチプレクサ８７０から生じるアナログ−ディジタルクロックが選択される。第３の例は、AESディジタル入力へフレームロックしたADATを通じてディジタル出力を動作させるためのものである。AES入力にフレームロックしたADATを動作させるために、ADAT出力マルチプレクサ８７６がAES11×256信号及びAES11 W CLK信号を選択するように設定することにより、周波数シンセサイザーがバイパスされる。この場合、ADAT出力マルチプレクサ８７６はADAT256×及びFSYNC信号にそれぞれ出力する。ADATフレーム同期はAESのワードクロックと等しいレートで動作する。次に、有理分数の導入を示す。関心のあるディジタルメディアのレートのいくつかを単一の数で記述することは非常に容易である。例えば、ＣＤオーディオについての規格上のサンプリング周波数は正確に44.1KHzである。いくつかの他のレート、及びそれらとの関係は、正確な表示にそれほど簡単には屈服しない。例えば、NTSC ビデオフレームの公称時間中に経過する秒数は、十進数の形態の有限個数の数字では正確に示すことができない。0.0333666として、その数を十進数で示すことはできるが、最後の６はその表示の後に配置されるもっと多くの６を示すという障害が伴い、より近いものがその値を正確に記述するようになる。残念なことに、有限な数字の列では正しい値を正確に得ることはできない。そのような数字を使用する多くの場合、十進数（又は２進数、又は８進数、他）形態の単一の値の記述は手近のタスクへの適当な正確性を提供し、数字的誤差の大きさは結びつけられ、非常によく理解される。他の場合、人は真に正確な関係を使用することを必要とし、又は欲することができる。（例えば、エラーの分析を行うより、正確な関係を維持する方が容易かもしれない。）数学では、上述したような量についての便利かつ正確な表示が存在する：有理分数である。有理分数は２つの整数間の比であり、それのみ、即ち整数の組として容易に示すことができる。公称NTSC フレーム時間の正確な表示は1001/30000秒（1/(30×1000／1001)）である。本発明は、有理分数の特性を利用してディジタルメディアレート及びそれらの間の関係を記述及び処理する。特に関心が深いのは、分子及び分母が共に正の整数である有理分数である。（正の整数は“自然数”とも呼ばれる。）有理分数の１つの性質は煩雑さである。同一の量を記述する無限数の有理分数が存在する。上述の量は、1001/30000のみでなく、2002/60000、とも表現することができ、さらに300300/9000000、などと表現することもできる。幸い、この特定の値を示すために唯一の“減少した”有理分数が存在すると言うことができる。減少した分数は、１以外に共通因数が無い場合である。即ち、１以外のいずれの自然数によっても分子と分母の両方を均一に割ることができない。一般的に、有理分数を伴う我々の作業は、それらが減少したものであると仮定する。上記の例では、1001/30000はその量を正確に記述する唯一の有理分数である。Ｌｐベクトルに対応する有理分数の代替的な表示を説明する。正の整数各々は因数分解として、“素因数分解”と呼ばれる素数の乗算により代替的に示すことができる。例えば、ＣＤのオーディオサンプルレートは： 44.1KHz＝44100Hz＝２^★２^★３^★３^★５^★５^★７^★７^★７Hz 減少した有理分数の分子及び分母がそれらの素因数分解により示される場合、ある興味深い性質が現れる。例えば、NTSCフレームの周期は： 1001/30000秒＝７^★１１^★１３／２^★２^★２^★２^★３^★５^★５^★５^★５分子と分母は常に互いに素である。分子と分母の両方についての同一な素数因数は決して生じない。ディジタルメディアについては、規格上のディジタルオーディオ及びビデオ専門レートの全てのカバーするために必要な素数の数、及びそれらの関係は小さく、６のみであることがわかっている。即ち、素数２、３、５、７、１１、１３が必要な素因数の全てである。これら及び他の性質を利用するために、有理分数の新たな表現Ｌｐを導入する。Ｌｐの要素は減少した有理分数の素数因数の整数指数を示す。Ｌｐは、２から始まり、増加していく順序の素数の指数のリストとして構成される。特定の大きさのＬｐはある計算について要求され、又は便利である。これは、Ｌpnとして示され、ここでｎは要素の数である。以下の定義が本発明に適用される。Ｒは零ではなく、正の減少した有理分数である。Ｌｐは有限サイズのベクトルである。その各要素は整数である。ｌｐ(R) はベクトルＬpを生成する関数である。略式に、ｌｐ(R)をＬｐ(R)として示す。r (Lp)は有理分数Ｒを生成する関数である。要約は、Ｒ＝ｒ（Lp(R)）である。簡単に言えば、有理分数の等価な記述のと有理分数のこれらの記述の一つとの間を前後移動することができ、これらの記述の一つはＬｐである。Ｌｐベクトルの性質を以下に示す：Ｌｐベクトルは対数と類似した性質を有する（よって、Ｌ表記）：Ｌpn(Ra)＋Ｌpn(Rb)＝Ｌpn(Ra^★Rb) Ｌｐ領域における加算は対応する有理分数の乗算と等価である。Ｌpn(Ra)−Ｌpn(Rb)＝Ｌpn(Ra／Rb) Ｌｐ領域における減算は対応する有理分数の除算と等価である。Ｌｐベクトルの加算及び減算の結果は常にＬｐベクトルである。ＬｐベクトルのFIRMパラメータへのマッピングを説明する。本システムのASIC 実施であるRADチップ中の２つのシステムは“FIRM”パラメータによるプログラミングを必要とする。オーディオクロックレート生成器（FIRM周波数シンセサイザーとして知られる）と、FIRMシンセサイザーと関連するビデオ同期シンセサイザー。パラメータの生成のために使用される数学は両者について同一である。これらは、より高いレートの入力クロックから出力クロックを得る。入力クロック対出力クロックの比は有理分数であり、D/Nとして示され、ＤはＮより大きい。プログラムされたパラメータはI-1、R、及び-Mであり、それらはD/N=I+R/Mとしての有理分数の等価表示であり、そこでＩは除算の整数結果であり、R/Mは分数の剰余である。第１のステップは、上記のＬｐの性質を利用して、又は他の手段を通じて、ＤとＮを生成することである。I、R及びMは単純な動作により容易に続く。幸い、ＤとＮが相対的に素（それらはD/Nが減少した有理分数であることを思い出させる）ならば、（ＤモジュロＮ）とＮも相対的に素であり、よって減少される。R/M分数の剰余は更なる因数分解を要しないであろう。ビデオ同期シンセサイザーのためのパラメータについて詳細に説明する。Ksyncシンセサイザーは、関心のあるビデオ規格の公称ラインレートと関連するオーディオマスタークロックソースレート2048×Ｆsとの比によりプログラムされ、ここでＦsは44．1KHz又は48kHzのいずれかである。（また、）2048 ×Ｆsのマスタークロックも、関連するオーディオクロックレートのFIRM周波数シンセサイザーへのクロックソースである。即ち、KsyncシンセサイザーのI+(R/ M)値は、ビデオ水平タイミング周期内に名目上生じる2048×Ｆsクロックの数に対応する。 D/N＝I+r/m＝2048×Ｆs／Ｆhであり、ここでＦhはビデオ水平レートである。Ｌp表示を使用して、 Lp6(Ksync)=Lp6(2048)+Lp6(Fs)-Lp6(Fh) [１１０００００]=Lp6(2048) [４２６０-1-1]=Lp6(FhNTSC) [００６０００]=Lp6(FhPAL) [２２２２００]=Lp6(44.1kHz) [７１３０００]=Lp6(48kHz) ４つの基本的なセットアップが存在する：NTSCと48kHz、NTSCと44.1kHz、PAL と48kHz、及びPALと44.1kHz。以下の表２：ビデオ同期シンセサイザーのパラメータ値、は簡略化された結果を示し、結果値はＤ、Ｎ、Ｉ、ｒ及びｍである。同一の手順を使用して、真の30 Hzのビデオフレーム、又は他の2048×Ｆ'sのオーディオクロックソースについて適切な結果を生成することができる。表２：ＫＳＹＮＣのシンセサイザーパラメータ値次に、ある“一元”レートについてのFIRM周波数シンセサイザーのプログラミングのためのパラメータを詳細に説明する。FIRM周波数シンセサイザーは512× Ｆと、関連するオーディオマスタークロックソースレートＦr＝2048×Ｆsとの比によりプログラムされ、Ｆは希望オーディオクロックレートであり、Ｆsは44.1k Hz又は48kHzのいずれかである。 D/N=I+R/M=(2048×Ｆs)／(512^★Fa) 又は、他の項において、 Lp6(FIRM)=(Lp6(2048)+Lp6(Fs))-(Lp6(512)+Lp6(Fa)) 本発明の特定の実施形態の上記の記述は、図示及び説明の目的で示されたものである。それらは徹底的又は本発明を開示された詳細な形態に限定することを意図してはおらず、上記の教示に基づいて多くの修正や変形が可能であることは明白である。実施形態は、本発明の原理及びその実際的な適用を最良に説明し、それにより当業者が本発明を最良に使用することができるように選択及び記述されたものであり、種々の修正を伴う種々の実施形態は考慮された特定の使用に適合するものである。本発明の範囲は添付に請求の範囲及びその等価物によって規定されることが意図される。

───────────────────────────────────────────────────── フロントページの続き (72)発明者ミロ，ジェフレイ，ダブリュ. アメリカ合衆国，94024 カリフォルニア州，ロスアルトス，トーパードライヴ 1437 (72)発明者アンソニー，ウィリアムズ，ロバートアメリカ合衆国，94022 カリフォルニア州，ロスアルトス，ロールレスドライヴ 1167 (72)発明者ワーナー，ロス，ジー. アメリカ合衆国，94062 カリフォルニア州，ウッドサイド，グレンウッドアヴェニュー 104

Claims

【特許請求の範囲】１．コンピュータシステム内でオーディオデータストリームをビデオデータストリームと同期させる方法において、前記コンピュータシステムは、第１の周波数で動作する未調整システム時間に対応する第１のクロック信号と、第２の周波数で動作するビデオデータストリームに対応する第２のクロック信号と、第３の周波数で動作するオーディオデータストリームに対応する第３のクロック信号と、を有し、前記方法は、同期を必要とする各サブシステムへ第１のクロック信号を配給する工程と、第２のクロック信号を選択する工程と、同期を必要とする各サブシステムへ第２のクロック信号を配給する工程と、第１のクロック信号を第２のクロック信号の基準とする工程と、第３のクロック信号を、第２のクロック信号に対する第１のクロック信号の関数として調整する工程であって、第３のクロック信号の周期は、第１のクロック信号に対する第２のクロック信号の変化に応じて延長又は短縮される工程と、調整された第３のクロック周波数でオーディオサンプルを出力する工程と、を有する方法。２．前記第１のクロック信号は、均一で単調増加するタイムラインに対応する請求項１に記載の方法。３．前記第２のクロック信号は、単一のソースのみにより生成可能である請求項２に記載の方法。４．第１のクロック信号及び第２のクロック信号に従ってサブシステムのクロックを調整することにより、あるメディアサブシステムを別のメディアサブシステムに同期させる工程を有する請求項１に記載の方法。５．コンピュータシステムにおいて、ディジタルデータを処理するための少なくとも１つの中央処理装置を含むシステムボードと、システムボードに接続され、ディジタルデータを記憶するためのメモリと、システムボードに接続され、異なるオーディオサンプルレートでディジタルオーディオデータを記録及び再生するオーディオサブシステムと、システムボードに接続され、ビデオサンプルレートでディジタルビデオデータを記録及び再生するビデオサブシステムと、システムボードと、メモリと、オーディオシステムと、ビデオシステムの間で電気信号を伝送するバス構造と、バス構造に接続され、同期のためにオーディオサブシステムとビデオサブシステムに伝送されるクロック信号を生成するクロック生成器と、クロック信号に対するビデオサンプルレートの関数として、オーディオサンプルレートの周期を延長又は短縮することにより、オーディオサンプルレートをビデオサンプルレートに同期させる同期回路と、を備え、前記オーディオデータは同期したオーディオレートで再生されるコンピュータシステム。６．未調整システム時間に対応するクロック信号を、コンピュータシステム内の同期を必要とする全てのサブシステムへ送るルーティングソースを備え、前記サブシステムの各サンプルレートはクロック信号と等時性である請求項５に記載のコンピュータシステム。７．前記クロック信号は均一で単調増加するタイムラインに対応する請求項５に記載のコンピュータシステム。８．前記クロック信号は、単一のソースのみにより生成可能である請求項７に記載のコンピュータシステム。９．前記サブシステムのうちの１つはディジタル同期信号を生成し、前記ディジタル同期信号は、他の全てのサブシステムに入力されると共に、ディジタル同期信号に従ってサンプルレートを調整するために他の全てのサブシステムにより使用される請求項７に記載のコンピュータシステム。１０．グラフィックサブシステムを備え、前記グラフィックサブシステムは、未調整システム時間のクロック信号とディジタル同期信号とに従って前記グラフィックサブシステムの周波数を調整することにより、オーディオサブシステム及びビデオサブシステムに同期する請求項９に記載のコンピュータシステム。１１．コンピュータシステム内で種々のサブシステム間に同期を提供するための同期アーキテクチャーにおいて、前記コンピュータシステムは、ディジタルデータを処理するための少なくとも１つの中央処理装置を含むシステムボードと、システムボードに接続され、ディジタルデータを記憧するためのメモリと、複数のサブシステムと、システムボード、メモリ、及び複数のサブシステムの間で電気信号を伝送するためのバス構造と、を備え、前記アーキテクチャは、バス構造に接続され、各サブシステムへ伝送される基準クロック信号を生成するクロック生成器と、指定されたサブシステム内に含まれ、前記指定されたサブシステム以外のサブシステムへ伝送されるディジタル同期信号を生成するサンプルレートクロックと、サブシステムに関連するサンプルレートを調整する同期回路と、を備え、個々のサンプルレートの周期は、基準クロックと比較した時に、ディジタル同期信号に従って延長又は短縮され、サブシステムに関連するサンプルレートはディジタル同期信号と同期するアーキテクチャー。１２．コンピュータシステム内の同期を必要とする全てのサブシステムへ基準信号を送るルーティングリソースを備え、サブシステムの各サンプルレートは基準クロック信号と等時性である請求項１１に記載の同期アーキテクチャー。１３．基準クロック信号は単一のソースのみにより生成可能であり、ディジタル同期信号はソフトウェア制御下でいずれかのサブシステムにより生成可能である請求項１１に記載の同期アーキテクチャー。１４．前記サブシステムは、ディジタルビデオデータを記録及び再生するビデオサブシステムと、ディジタル同期信号及び基準クロック信号の関数として、ディジタルビデオデータと同期してディジタルオーディオデータを記録及び再生するオーディオサブシステムと、を備える請求項１１に記載の同期アーキテクチャー。１５．前記基準クロック信号は、均一で単調増加するタームベースを提供する請求項１１に記載の同期アーキテクチャー。１６．水晶クロックソースから得られる広範囲のクロック周波数を生成するクロックシンセサイザーを備え、前記クロックシンセサイザーは、前記同期回路により適応調整されてディジタル同期信号及び基準クロック信号に従って出力クロックレートを変化させる請求項１１に記載の同期アーキテクチャー。