JP2001358588A - Ａ／ｄ変換装置 - Google Patents

Abstract

(57)【要約】 【課題】 高分解能のＡ／Ｄ変換装置を低コストで実現
する。 【解決手段】 １チップのマイクロコンピュータ２０に
は、８ビットの分解能のＡ／Ｄ変換器２と８チャネルの
マルチプレクサ１０とが備えられている。サンプリング
周期Ｔｓの期間中に、マルチプレクサ１０とＡ／Ｄ変換
器２とは、８チャネルの入力を切換えて、Ａ／Ｄ変換
を、マイクロコンピュータ２０に備えられているマルチ
モードの動作として行う。マイクロコンピュータ２０の
ＣＰＵ１９は、Ａ／Ｄ変換器２からの８ビットのデジタ
ルデータを、８回加算し、サンプリング周期Ｔｓにおけ
る１１ビットのデジタルデータとして導出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、オーディオ機器や
意声確認装置などで、アナログ信号をデジタル信号に変
換するＡ／Ｄ変換装置に関する。

【０００２】

【従来の技術】従来から、各種制御などに利用される入
力データは、各種センサなどによって外界の物理量に対
応するアナログ信号を発生させ、アナログ／デジタル変
換したものを用いている。Ａ／Ｄ変換器の主要な性能
は、分解能と変換速度とで表すことができる。分解能
は、変換されるデジタル信号が表すデータのビット数に
対応し、２のビット数乗分の１となる。たとえば、８ビ
ットであれば、２５６分の１が分解能となる。変換速度
は、アナログ信号をデジタル信号に変換するのに要する
時間に対応する。一般に、Ａ／Ｄ変換器は、高速でかつ
高分解能となるほど高価になる。

【０００３】特開平９−８６５８号公報には、Ａ／Ｄ変
換器の精度を上げずに高精度なＡ／Ｄ変換機能を確保で
きる信号処理として、Ａ／Ｄ変換器がアナログ電気信号
を連続して複数回取込み、取込んだデジタルデータを記
憶手段にそれぞれ記憶し、信号演算手段が記憶手段に取
込んだ複数回のデジタルデータを加算した後に平均する
信号演算を行う構成が開示されている。また、特開平１
１−２０５１３９号公報には、マルチプレクサのチャン
ネル切換機能の良／不良の検出のために、マルチプレク
サに直流電圧と交流電圧とを入力し、チャンネル切換え
を行ってチャンネル切換機能の良／不良を検出する考え
方が示されている。

【０００４】

【発明が解決しようとする課題】近年、オーディオ機器
でも、デジタル信号プロセッサ（ＤＳＰ）を利用したデ
ジタル信号処理が行われ、オーディオ信号をＡ／Ｄ変換
装置によってデジタル信号に変換することが多くなって
いる。また、音声認識装置でも、入力される音声信号を
Ａ／Ｄ変換装置によって、デジタル信号に変換する必要
がある。オーディオ信号のＡ／Ｄ変換や音声認識装置の
Ａ／Ｄ変換では、１２〜１６ビットの高分解能が要求さ
れており、高価なＡ／Ｄ変換器を使用しなければならな
い。特開平９−８６５８号公報に開示されている考え方
を用いると、分解能が低いＡ／Ｄ変換器が使用可能とな
るけれども、複数回のサンプリング結果を記憶する記憶
手段や、記憶手段に記憶されたサンプリング結果を加算
して平均値を算出する信号演算手段が必要となるので、
Ａ／Ｄ変換器としては低コスト化を図ることができると
しても、全体としてのコスト低減の効果はあまり期待す
ることができない。特開平１１−２０５１３９号公報に
開示されている構成は、Ａ／Ｄ変換の高分解能化につい
ては直接利用することができない。

【０００５】オーディオ信号のＤＳＰ処理や音声認識装
置での音声認識処理などの用途では、直流（ＤＣ）や低
い周波数成分などについては、高い分解能を必要としな
い。したがって、これらの用途では、比較的高い周波数
成分に対してのみ高分解能が要求される。

【０００６】本発明の目的は、所定のサンプリング周期
で所定のビット数でのアナログ／デジタル変換を、所定
のビット数よりも小さいビット数の分解能を有するＡ／
Ｄ変換器を用いて行うことができるＡ／Ｄ変換装置を提
供することである。

【０００７】

【課題を解決するための手段】本発明は、アナログ信号
を予め定めるサンプリング周期で、予め定めるビット数
のデジタル信号に変換するＡ／Ｄ変換装置において、該
サンプリング周期内の予め定める区間で、予め定める回
数のタイミング信号を発生するタイミング発生手段と、
タイミング発生手段からのタイミング信号に応答して、
該区間内で、該アナログ信号を該ビット数に対応する整
数値の該回数分の１の整数値に対応するビット数のデジ
タル信号に変換するＡ／Ｄ変換器と、タイミング発生手
段からのタイミング信号、およびＡ／Ｄ変換器からのデ
ジタル信号が入力され、該サンプリング周期毎に、入力
されるデジタル信号が表すデータを加算して、加算結果
のデータを表すデジタル信号を導出する加算手段とを含
むことを特徴とするＡ／Ｄ変換装置である。

【０００８】本発明に従えば、アナログ信号を予め定め
るサンプリング周期で、予め定めるビット数のデジタル
信号に変換するＡ／Ｄ変換装置は、タイミング発生手段
と、Ａ／Ｄ変換器と、加算手段とを含む。タイミング発
生手段は、予め定めるサンプリング周期内の予め定める
区間で、予め定める回数のタイミング信号を発生する。
Ａ／Ｄ変換器は、タイミング発生手段からのタイミング
信号に応答して、アナログ信号を、予め定めるビット数
に対応する整数値をタイミング信号の回数で除算した結
果の整数値に対応するビット数のデジタル信号に変換す
る。加算手段は、サンプリング周期毎に、Ａ／Ｄ変換器
からのデジタル信号が表すデータを加算して、加算結果
のデータを表すデジタル信号を導出する。Ａ／Ｄ変換器
がアナログ信号から変換するデジタル信号が表すデータ
を各区間で加算すると、予め定めるサンプリング周期で
は、予め定めるビット数のデータを得ることができる。
Ａ／Ｄ変換器から導出されるデジタル信号が表すデータ
を加算するだけで、記憶したり平均値を求める演算を行
ったりする必要はないので、高精度のアナログ／デジタ
ル変換を安価な構成で行うことができる。

【０００９】本発明で前記Ａ／Ｄ変換器の入力側には、
前記整数個の入力を、前記タイミング発生手段からのタ
イミング信号に応答して切換えて、１個の出力を導出す
るマルチプレクサが設けられ、該マルチプレクサの該整
数個の入力は、共通接続されて、前記アナログ信号が入
力されることを特徴とする。

【００１０】本発明に従えば、Ａ／Ｄ変換器の入力側に
はマルチプレクサが設けられる。マルチプレクサは、Ａ
／Ｄ変換装置としての分解能を表す予め定めるビット数
がＡ／Ｄ変換器のデジタル信号が表すデータのビット数
に対して何倍になっているかを示す倍数に対応する整数
値の入力をタイミング発生手段からのタイミング信号に
応答して切換えて１個の出力を導出する。マルチプレク
サの整数個の入力は、共通接続されて、前記アナログ信
号が入力される。したがって、マルチプレクサの入力を
順次切換えて一巡すると、予め定めるサンプリング周期
内でのアナログ信号のデジタル変換を区間毎に繰返して
行うことができ、Ａ／Ｄ変換の区切りとしてマルチプレ
クサによる入力の切換えを利用することができる。

【００１１】本発明で前記マルチプレクサ、前記Ａ／Ｄ
変換器および前記タイミング発生手段は、１チップマイ
クロコンピュータとして同一の半導体集積回路上に形成
され、前記加算手段としての加算およびその結果の導出
は、該マイクロコンピュータの演算処理によって行われ
ることを特徴とする。

【００１２】本発明に従えば、１チップマイクロコンピ
ュータは、マルチプレクサ、Ａ／Ｄ変換器およびタイミ
ング発生手段として機能する。マルチプレクサとＡ／Ｄ
変換器とを備える１チップマイクロコンピュータでは、
マルチプレクサで入力を１つずつ切換えてＡ／Ｄ変換を
行うような動作を容易に利用することができ、サンプリ
ング周期内で区間毎にＡ／Ｄ変換してその回数などか
ら、区間の合計がサンプリング周期に達しているか否か
の判断などを行う必要がなく、演算処理を簡略化するこ
とができる。

【００１３】

【発明の実施の形態】図１は、本発明の実施の一形態と
してのＡ／Ｄ変換装置１の概略的な電気的構成と、その
動作のタイミングを示す。図１（ａ）はＡ／Ｄ変換装置
１の電気的構成を示し、図１（ｂ）は高分解能化したＡ
／Ｄ変換装置１としてのサンプリング周期を示し、図１
（ｃ）は実際のサンプリング周期を示す。

【００１４】図１（ａ）に示すように、Ａ／Ｄ変換装置
１には、Ａ／Ｄ変換器２、制御回路３、コンデンサ４、
サンプリングスイッチ５およびマルチプレクサ１０が含
まれる。Ａ／Ｄ変換器２は、８ビットの分解能で、入力
されるアナログ信号をデジタル信号に変換する。Ａ／Ｄ
変換器２からの出力されるデジタル信号は、０〜２５５
のデジタルデータを表すことができる。制御回路３は、
タイミング発生手段として、Ａ／Ｄ変換器２の動作タイ
ミングなどを表すタイミング信号を発生する。コンデン
サ４は、Ａ／Ｄ変換器２の入力側に接続され、サンプリ
ングスイッチ５が導通している間に入力信号によって充
電され、サンプリングスイッチ５が遮断すると入力信号
をホールドする。すなわち、コンデンサ４とサンプリン
グスイッチ５とは、サンプルホールド回路を構成し、制
御回路３からのタイミング信号に応じて入力されるアナ
ログ信号のサンプリングを行う。このようなサンプルホ
ールド回路は、一般的にＡ／Ｄ変換器の入力側に用いら
れ、Ａ／Ｄ変換の動作中に入力されるアナログ信号のレ
ベルが変動して誤差を生じるのを防いでいる。

【００１５】本実施形態のＡ／Ｄ変換装置１では、サン
プリングスイッチ５の入力側に、マルチプレクサ１０が
接続される。マルチプレクサ１０は、８チャネルの入力
を１つずつ選択するためのスイッチ１１〜１８を有す
る。マルチプレクサ１０のスイッチ１１〜１８の切換え
も、制御回路３から出力されるタイミング信号に同期し
て行われる。Ａ／Ｄ変換装置１としての構成部分とマル
チプレクサ１０とは、加算手段であるＣＰＵ１９などを
備える１チップのマイクロコンピュータ２０内に形成さ
れている。このような１チップのマイクロコンピュータ
では、たとえば８ビットなど特定のビット数のＡ／Ｄ変
換器２が標準的に用意されている。ただし、より分解能
が大きなＡ／Ｄ変換器に代えようとしても、そのような
高分解能のＡ／Ｄ変換器が標準的に用意されていなけれ
ば、改めて半導体集積回路として設定して製造しなけれ
ばならず、非常にコスト高になってしまう。本実施形態
では、マルチプレクサ１０の８チャネル分の入力を、マ
イクロコンピュータ２０としての入力信号端子２１に共
通に接続している。

【００１６】図１（ｂ）は、Ａ／Ｄ変換装置１として要
求されるサンプリング周期Ｔｓを示す。Ａ／Ｄ変換装置
１は、このサンプリング周期ＴｓのタイミングでＡ／Ｄ
変換を行い、後述するように１１ビットの分解能を得る
ことができる。

【００１７】図１（ｃ）は、制御回路３から出力される
タイミング信号に基づいて、Ａ／Ｄ変換器２がＡ／Ｄ変
換する実際のサンプリング周期ｔｓを示す。本実施形態
では、Ｔｓの周期内の部分的な区間ΔＴｓに、ｔｓの周
期で８回ずつの高速Ａ／Ｄ変換を行う。マイクロコンピ
ュータ２０のＣＰＵ１９は連続して得られる８回のデー
タを加算した値を、Ｔｓのサンプリング周期で測定した
データとして利用する。このような８回の連続したサン
プリングによるＡ／Ｄ変換は、マイクロコンピュータ２
０がマルチモード入力の機能として標準的に備えている
機能を利用することができる。

【００１８】マルチプレクサ１０を用いないで、８回の
Ａ／Ｄ変換結果を加算しても本実施形態と同等の結果を
得ることができるけれども、そのような処理のために
は、ＣＰＵ１９がＡ／Ｄ変換回数を１回毎に確認し、８
回目になったら変換結果を出力するようなプログラム動
作を行う必要がある。本実施形態のＡ／Ｄ変換装置１で
は、マルチプレクサ１０を備えるマイクロコンピュータ
２０の機能を利用して、プログラム処理を簡略化するこ
とができる。

【００１９】図２は、図１のＡ／Ｄ変換装置１で、分解
能を向上させることができる原理を示す。本実施形態で
は、アナログ信号の変化が直線で近似することができる
期間に連続して複数のサンプリングを行ってＡ／Ｄ変換
を行う。一般に、入力信号の電圧を故意に均等に変動さ
せれば、この間に複数（ｎ）回Ａ／Ｄ変換を行うことに
よって、ｎ倍の高分解能化が可能である。また、変動さ
せる電圧を、Ａ／Ｄ変換器の分解能より大きな値とすれ
ば、量子化誤差を低減させることもできる。ただし、入
力信号の電圧を故意に均等に変動させるためには、何ら
かの電気的回路構成の追加が必要であり、回路構成が複
雑化し、特に１チップマイクロコンピュータ２０などを
用いて実現することは困難になる。本実施形態のＡ／Ｄ
変換装置１は、入力信号の電圧を故意に均等に変動させ
るのではなく、入力信号波形が直線近似できるような時
間内に、高速にＡ／Ｄ変換を連続して行い、同様な効果
を得ることができる。

【００２０】図３は、入力信号の電圧を故意に均等に変
動させることによって、高分解能化が可能な原理を示
す。図３（ａ）に示すように、入力電圧に変動がなけれ
ば、たとえば８ビットの分解能を有するＡ／Ｄ変換器２
では、ｎの変換値が得られる。図３（ｂ）に示すよう
に、入力信号の電圧を故意に均等に変動させて５回のＡ
／Ｄ変換を行うと、たとえばｎ＋１を２回、ｎ，ｎ−
１，ｎ−２をそれぞれ１回ずつ出力して、合計は５ｎ−
１の変換値を出力する。図３（ａ）のように、入力信号
が一定であれば、フルスケールは２５６であり、ｎの変
換値は、ｎ／２５６と表すことができる。これに対し
て、図３（ｂ）に示すように、入力信号の電圧を故意に
均等に変動させて５回のＡ／Ｄ変換を行う場合は、フル
スケールは２５６×５となるので、変換結果は次の第１
式に示すように表すことができる。 （５ｎ−１）／（２５６×５）＝（５ｎ−１）／１２８０ ＝（ｎ−０．２）／２５６ …（１）

【００２１】図３（ａ）では分解能が１／２５６で８ビ
ットに相当するのに対し、図３（ｂ）では分解能が１／
１２８０となり、分解能を１０．３ビット相当に向上さ
せることができる。図１（ａ）のＡ／Ｄ変換装置１で
は、８ビットのＡ／Ｄ変換を８回連続して行って加算す
るので、２５６×８＝２０４８＝２¹¹から、１１ビット
相当の分解能が得られる。

【００２２】図４は、本実施形態のＡ／Ｄ変換装置１
で、高分解能が得られる条件を示す。図４（ａ）は比較
的高い周波数成分に対するＡ／Ｄ変換のタイミングを示
し、図４（ｂ）は直流（ＤＣ）または比較的低い周波数
成分に対するＡ／Ｄ変換のタイミングを示す。図４
（ａ）に示す比較的高い周波数成分に対しては、入力信
号の変化が大きな部分を利用して、図３（ｂ）に示すよ
うな入力信号を故意に変動させる場合と同様の効果を得
ることができる。ただし、図４（ｂ）に示すような直流
や低い周波数成分に対しては、複数回のＡ／Ｄ変換で、
同一のアナログ電圧を対象として行うことになるので、
分解能の向上を図ることができない。したがって、本実
施形態のＡ／Ｄ変換装置１では、Ａ／Ｄ変換による入力
電圧波形の測定において、比較的高い周波数成分におい
てのみ高い分解能が要求される場合に、低コストの低い
分解能のＡ／Ｄ変換器２を用いて実現可能となる。特
に、マルチプレクサ１０とＡ／Ｄ変換器２とを内蔵して
いるマイクロコンピュータ２０等では、外部回路なしで
高分解能のＡ／Ｄ変換が可能となる。ただし、Ａ／Ｄ変
換装置１としてのフルスケール誤差、非線形誤差、オフ
セット誤差等は、本来使用しているＡ／Ｄ変換器２の精
度に依存する。

【００２３】

【発明の効果】以上のように本発明によれば、予め定め
るサンプリング周期内で予め定めるビット数でのアナロ
グ／デジタル変換を、そのビット数よりも小さなビット
数でのデジタル／アナログ変換能力を有するＡ／Ｄ変換
器を用いて行うことができる。Ａ／Ｄ変換器によって変
換されるデジタルデータを加算して、予め定めるビット
数のデジタルデータにするので、サンプリング周期内で
のデジタルデータを全て記憶するような記憶手段や、記
憶手段に記憶されたデータの平均値を演算するような演
算手段は不要であり、高分解能のＡ／Ｄ変換装置を安価
に構成することができる。

【００２４】また本発明によれば、アナログ信号をマル
チプレクサを介して入力してデジタル信号に変換するの
で、１チップのマイクロコンピュータなどにマルチプレ
クサとともに備えられているＡ／Ｄ変換器などを容易に
高分解能化することができる。

【００２５】また本発明によれば、１チップマイクロコ
ンピュータに備えられているマルチプレクサとＡ／Ｄ変
換器とを用いて、外部回路なしで、簡単な演算処理でア
ナログ／デジタル変換の高分解能化を図ることができ
る。

【図面の簡単な説明】

【図１】本発明の実施の一形態のＡ／Ｄ変換装置１の概
略的な電気的構成を示すブロック図およびそのＡ／Ｄ変
換のタイムチャートである。

【図２】図１のＡ／Ｄ変換装置１でＡ／Ｄ変換器２の分
解能よりも高分解能化可能な原理を示すグラフである。

【図３】一般に入力信号の電圧を故意に均等に変動させ
て、Ａ／Ｄ変換の精度を高める原理を示すグラフであ
る。

【図４】図１の実施形態のＡ／Ｄ変換装置１で比較的高
い周波数成分に対しては高分解能化が可能で、比較的低
い周波数成分に対しては高分解能化が不可能なことを示
すグラフである。

【符号の説明】

１ Ａ／Ｄ変換装置 ２ Ａ／Ｄ変換器 ３ 制御回路 ４ コンデンサ ５ サンプリングスイッチ １０ マルチプレクサ １１〜１８ スイッチ １９ ＣＰＵ ２０ マイクロコンピュータ ２１ 入力信号端子

Claims (3)

【特許請求の範囲】
1. 【請求項１】 アナログ信号を予め定めるサンプリング
   周期で、予め定めるビット数のデジタル信号に変換する
   Ａ／Ｄ変換装置において、 該サンプリング周期内の予め定める区間で、予め定める
   回数のタイミング信号を発生するタイミング発生手段
   と、 タイミング発生手段からのタイミング信号に応答して、
   該区間内で、該アナログ信号を該ビット数に対応する整
   数値の該回数分の１の整数値に対応するビット数のデジ
   タル信号に変換するＡ／Ｄ変換器と、 タイミング発生手段からのタイミング信号、およびＡ／
   Ｄ変換器からのデジタル信号が入力され、該サンプリン
   グ周期毎に、入力されるデジタル信号が表すデータを加
   算して、加算結果のデータを表すデジタル信号を導出す
   る加算手段とを含むことを特徴とするＡ／Ｄ変換装置。
2. 【請求項２】 前記Ａ／Ｄ変換器の入力側には、前記整
   数個の入力を、前記タイミング発生手段からのタイミン
   グ信号に応答して切換えて、１個の出力を導出するマル
   チプレクサが設けられ、 該マルチプレクサの該整数個の入力は、共通接続され
   て、前記アナログ信号が入力されることを特徴とする請
   求項１記載のＡ／Ｄ変換装置。
3. 【請求項３】 前記マルチプレクサ、前記Ａ／Ｄ変換器
   および前記タイミング発生手段は、１チップマイクロコ
   ンピュータとして同一の半導体集積回路上に形成され、 前記加算手段としての加算およびその結果の導出は、該
   マイクロコンピュータの演算処理によって行われること
   を特徴とする請求項２記載のＡ／Ｄ変換装置。