JP2001358140A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Abstract

(57)【要約】 【課題】 信号ラインの直列抵抗成分を充分に下げると
共に，例えば大電力用のＭＭＩＣで採用しても電力利得
をさらに上げることが可能な半導体装置及びその製造方
法を提供する。 【解決手段】 所定の素子が形成された半導体基板上
に，層間膜と上下２層配線構造の信号ラインを含むマイ
クロストリップライン線路が形成される半導体装置であ
って，前記半導体基板の所定位置には所定深さの略凹部
溝が形成され，前記半導体基板上に前記略凹部溝の形状
を維持するように形成された略均一厚さの第１層間膜
と，前記第１層間膜の前記略凹部溝底部に形成された下
層配線と，前記第１層間膜及び前記下層配線上に前記略
凹部溝の形状を維持するように形成された第２層間膜と
を有し，前記上層配線は，前記第２層間膜の前記略凹部
溝上に形成されて，前記第２層間膜の前記略凹部溝の所
定深さ分だけ厚く形成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は，半導体装置素子及
その製造方法に関し，さらに詳細には，所定の素子が形
成された半導体基板上に，層間膜と上下２層配線構造の
信号ラインを含むマイクロストリップライン線路が形成
される半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】従来における，例えばＭＭｌＣ（モノリ
シックマイクロ波ＩＣ）などの半導体装置は，ＦＥＴ等
の能動素子やインダクタ等の受動素子が形成された例え
ばＧａＡｓなどの半導体基板上に，上記素子，キャパシ
タ，ボンディングパッドなどを電気的に接続して高周波
信号が伝送するために，例えば上下２層配線構造の信号
ラインが形成される。
【０００３】以下，図４及び図５に基づいて，ＭＭｌＣ
などの半導体装置で形成される信号ラインの構造を説明
する。
【０００４】まず，図４に示すように，上下２層配線構
造の信号ラインを有するマイクロストリップライン４０
０が形成される。以下，かかる信号ラインの配線構造
を，図５に基づいて説明する。図５は，図４に示すマイ
クロストリップラインのＢ−Ｂ’線の横断面図である。
【０００５】図５に示すように，例えばＧａＡｓ基板４
０２上に略均一厚さの第１層間膜４０４が形成され，第
１層間膜４０４の所定位置には，蒸着法により下層配線
４０６が形成されている。
【０００６】第１層間膜４０４及び下層配線４０６上に
は，第２層間膜４０８が形成され，さらに，下層配線４
０６を開放するように第２層間コンタクトホール４１０
形成されている。第２層間コンタクトホール４１０上に
は，上層配線４１２がメッキ法により形成され，下層配
線４０６と電気的に導通している。また，上層配線４１
２が形成された第２層間膜４０８上には，保護膜４１４
が形成されている。このとき，上層配線４１２は，第２
層間膜４０８上の上層配線形成用レジスト膜（図示せ
ず）の開口部に，上層配線用メタルをメッキ法により埋
め込んで形成されるので，上層配線形成用レジスト膜の
厚さにより上層配線の厚さが決定される。
【０００７】従来における信号ラインでは，信号ライン
を上下２層配線構造としてし，さらに，上層配線形成用
レジスト膜をより高く形成して，上層配線を厚く形成す
ることにより，信号ラインの低抵抗化を図っている。
【０００８】
【発明が解決しようとする課題】しかしながら，例えば
大電力用ＭＭＩＣなどの場合には，従来の配線構造では
直列抵抗成分を充分に下げることができないため，ＭＭ
ＩＣの電力利得を上げることができなかった。また，上
層配線の厚さを増加させれば直流抵抗値を下げることは
できるが，上層配線形成用レジスト膜を形成する厚さに
も限界があるため，レジスト膜性能以上に上層配線の厚
さを増加させることができない。
【０００９】したがって，本発明の目的は，信号ライン
の直列抵抗成分を充分に下げると共に，例えば大電力用
のＭＭＩＣで採用しても電力利得をさらに上げることが
可能な新規かつ改良された半導体装置及びその製造方法
を提供することにある。
【００１０】
【課題を解決するための手段】上記課題を解決するた
め，請求項１に記載の発明では，所定の素子が形成され
た半導体基板上に，層間膜と上下２層配線構造の信号ラ
インを含むマイクロストリップライン線路が形成される
半導体装置であって，前記半導体基板の所定位置には所
定深さの略凹部溝が形成され，前記半導体基板上に前記
略凹部溝の形状を維持するように形成された略均一厚さ
の第１層間膜と，前記第１層間膜の前記略凹部溝底部に
形成された下層配線と，前記第１層間膜及び前記下層配
線上に前記略凹部溝の形状を維持するように形成された
第２層間膜とを有し，前記上層配線は，前記第２層間膜
の前記略凹部溝上に形成されて，前記第２層間膜の前記
略凹部溝の所定深さ分だけ厚く形成されていることを特
徴とする半導体装置が提供される。
【００１１】本項記載の発明では，半導体装置の厚さを
維持したまま，上層配線の厚さのみを従来以上に増加さ
せることができるので，信号ラインの直列抵抗成分を従
来と比較して充分に下げることができると共に，例えば
大電力用ＭＭＩＣの電力利得を向上させることができ
る。
【００１２】また，上記課題を解決するため，請求項２
に記載の発明では，所定の素子が形成された半導体基板
上に，層間膜と上下２層配線構造の信号ラインを含むマ
イクロストリップライン線路が形成される半導体装置の
製造方法であって，前記半導体基板をエッチングにより
所定位置に所定深さの略凹部溝を形成する工程と，前記
半導体基板上の前記略凹部溝の形状を維持しながら，略
均一厚さの第１層間膜を形成する工程と，前記第１層間
膜の略凹部溝底部に下層配線を形成する工程と，前記第
１層間膜の略凹部溝形状を維持しながら，前記第１層間
膜及び前記下層配線上に略均一厚さの第２層間膜を形成
する工程と，前記第２層間膜を貫通し，前記下層配線を
露出する第２層間コンタクトホールを形成する工程と，
前記第２層間コンタクトホールが形成された前記第２層
間膜上に，上層配線用レジスト膜を形成する工程と，前
記上層配線用レジスト膜を前記第２層間コンタクトホー
ルと連通するように，その底部に前記略凹部溝の形状を
維持するレジスト膜開口部を形成する工程と，前記上層
配線用レジスト膜の前記略凹部溝の形状を維持する底部
を有する前記レジスト膜開口部に上層配線を形成する工
程と，を有することを特徴とする半導体装置の製造方法
が提供される。
【００１３】本項記載の発明では，上層配線用レジスト
膜の開口部底部が略凹部溝形状を維持しているので，上
層配線用レジスト膜の厚さ以上の上層配線を形成するこ
とができる。したがって，従来と同一厚さの上層配線用
レジスト膜を形成しても，上層配線の厚さは，略凹部溝
深さ分だけ増加させることができる。このとき，上層配
線用レジスト膜の厚さは従来と変わらないので，半導体
装置の厚さが増加することはない。この結果，信号ライ
ンの直列抵抗成分は，従来と比較して充分に下げること
ができると共に，例えば大電力用ＭＭＩＣの電力利得を
向上させることができる。
【００１４】
【発明の実施の形態】以下，本発明の好適な実施の形態
について，添付図面を参照しながら詳細に説明する。
尚，以下の説明および添付図面において，同一の機能及
び構成を有する構成要素については，同一符号を付する
ことにより，重複説明を省略する。
【００１５】（第１の実施の形態）まず，図１及び図２
を参照しながら，第１の実施の形態について説明する。
本実施形態においては，例えばＭＭｌＣ（モノリシック
マイクロ波ＩＣ）などの半導体装置で形成される信号ラ
インの構造を例にを説明する。
【００１６】本実施形態にかかるＭＭｌＣ（モノリシッ
クマイクロ波ＩＣ）などの半導体装置は，従来と同様
に，ＦＥＴ等の能動素子やインダクタ等の受動素子が形
成された例えばＧａＡｓなどの半導体基板上に，上記素
子，キャパシタ，ボンディングパッドなどを電気的に接
続して高周波信号が伝送するために，例えば上下２層配
線構造の信号ラインが形成される。本実施形態にかかる
信号ラインは，従来と異なり，ＧａＡｓ基板上の略凹部
溝上に形成される。
【００１７】以下，本実施形態にかかる信号ライン構造
を，図１〜図３に基づいて説明する。なお，図１は，本
実施形態にかかる半導体装置のマイクロストリップライ
ンを示す上面図である。図２は，本実施形態にかかる半
導体装置の信号ラインの構造を説明するための，マイク
ロストリップラインのＡ−Ａ’線の横断面図である。
【００１８】本実施形態にかかる半導体装置では，図１
に示すように，上下２層配線構造の信号ラインからなる
マイクロストリップライン１００が形成される。
【００１９】このマイクロストリップライン１００の構
造は，図２に示すように，従来と異なり，ＧａＡｓ基板
１０２上の所定位置に所定深さの略凹部溝１０４が形成
され，この略凹部溝１０４上に上下２層配線構造の信号
ラインが形成される。
【００２０】即ち，ＧａＡｓ基板１０２上に形成された
略凹部溝１０４が形成され，さらに略凹部形状を維持す
るように略均一厚さの第１層間膜１０６が形成されてい
る。また，第１層間膜１０６の略凹部溝の底部には例え
ば蒸着法により下層配線１０８が形成され，第１層間膜
１０６及び下層配線１０８上には略凹部溝形状を維持す
るように略均一厚さの第２層間膜１１０が形成され，さ
らに下層配線１０８と上層配線１１４を電気的に導通す
るための第２層間コンタクトホール１１２が形成されて
いる。このとき，下層配線１０８上に形成される第２層
間膜１１０は略凹部溝形状であるので，例えばメッキ法
により形成される上層配線１１４は，略凹部溝の深さ分
だけ厚く形成される。さらに，第２層間膜１１０及び上
層配線１１４上には，保護膜１１６が成膜されている。
【００２１】上記のように，本実施形態においては，信
号ラインを半導体基板に形成された略凹部溝上に形成す
るので，上層配線の厚さのみを従来以上に増加させるこ
とができる。
【００２２】次に，図３に基づいて，本実施形態にかか
る半導体装置の製造方法を説明する。図３は，本実施形
態にかかる半導体装置の製造方法を示す断面図である。
【００２３】まず，図３（ａ）に示すように，所定の素
子が形成されたＧａＡｓ基板１０２上の所定位置に，エ
ッチングにより所定深さの略凹部溝１０４を形成する。
次いで，略凹部溝１０４が形成されたＧａＡｓ基板１０
２上に，略凹部溝形状を維持するように略均一厚さの第
１層間膜１０６を形成する。
【００２４】さらに，第１層間膜１０６の略凹部溝底部
に，蒸着法により下層配線１０８を形成する。次いで，
第１層間膜１０６及び下層配線１０８上に，略凹部溝形
状を維持するように略均一厚さの第２層間膜１１０を形
成し，さらに，所定の方法で第２層間膜１１０の下層配
線１０８を開口するように第２層間コンタクトホール１
１２を形成する。
【００２５】次いで，図３（ｂ）に示すように，第２層
間コンタクトホール１１２が形成された第２層間膜１１
０上に，上層配線形成用レジスト膜１２０を塗布する。
さらに，第２層間コンタクトホール１１２上の上層配線
形成用レジスト膜１２０を所定の方法で開口し，その底
部が略凹部溝の形状を有するレジスト膜開口部１２２を
形成する。
【００２６】さらに，図３（ｃ）に示すように，レジス
ト膜開口部１２０に，例えばメッキ法により上層配線１
１４を形成する。このとき，第２層間膜１１０は，Ｇａ
Ａｓ基板１０２の略凹部溝１０４の形状が維持するよう
に形成されているので，略凹部溝の所定深さ分だけ上層
配線１１４のメッキ厚を厚く形成することができる。
【００２７】その後，上層配線形成用レジスト膜１２０
を除去し，保護膜を形成する。
【００２８】以上のように，本実施形態では，上層配線
用レジスト膜の開口部底部が略凹部溝形状を維持してい
るので，上層配線用レジスト膜の厚さ以上の上層配線を
形成することができる。したがって，従来と同一厚さの
上層配線用レジスト膜を形成しても，上層配線の厚さ
は，略凹部溝深さ分だけ増加させることができる。この
とき，上層配線用レジスト膜の厚さは従来と変わらない
ので，半導体装置の厚さが増加することはない。この結
果，信号ラインの直列抵抗成分は，従来と比較して充分
に下げることができると共に，例えば大電力用ＭＭＩＣ
の電力利得を向上させることができる。
【００２９】以上，本発明に係る好適な実施の形態につ
いて説明したが，本発明はかかる構成に限定されない。
当業者であれば，特許請求の範囲に記載された技術思想
の範囲内において，各種の修正例および変更例を想定し
得るものであり，それらの修正例および変更例について
も本発明の技術範囲に包含されるものと了解される。
【００３０】例えば，上記実施形態においては，所定の
素子が形成される基板としてＧａＡｓ基板を採用した構
成を例に挙げて説明したが，Ｓｉ基板，ＩｎＰ基板など
他の半導体基板でも実施することができる。
【００３１】
【発明の効果】以上のように本発明では，半導体基板に
形成された略凹部溝上に信号ラインを形成するので，上
層配線の厚さのみを従来以上に増加させることができ
る。この結果，信号ラインの直列抵抗成分を従来と比較
して充分に下げることができると共に，例えば大電力用
ＭＭＩＣの電力利得を向上させることができる。また，
上層配線用レジスト膜の開口部底部が略凹部溝形状を維
持しているので，上層配線用レジスト膜の厚さ以上の上
層配線を形成することができる。したがって，従来と同
一厚さの上層配線用レジスト膜を形成しても，上層配線
の厚さは，略凹部溝深さ分だけ増加させることができ
る。このとき，上層配線用レジスト膜の厚さは従来と変
わらないので，半導体装置の厚さが増加することはな
い。
【図面の簡単な説明】
【図１】本実施形態にかかる半導体装置のマイクロスト
リップラインを示す上面図である。
【図２】本実施形態にかかる半導体装置の信号ラインの
構造を説明するための，マイクロストリップラインのＡ
−Ａ’線の横断面図である。
【図３】本実施形態にかかる信号ライン構造を形成する
ための半導体装置の製造方法を示す断面図である。
【図４】従来における半導体装置のマイクロストリップ
ラインを示す上面図である。
【図５】従来における半導体装置の信号ラインの構造を
説明するための，マイクロストリップラインのＢ−Ｂ’
線の横断面図である。
【符号の説明】
１００ マイクロストリップライン １０２ ＧａＡｓ基板 １０４ 略凹部溝 １０６ 第１層間膜 １０８ 下層配線 １１０ 第２層間膜 １１２ 第２層間コンタクトホール １１４ 上層配線 １１６ 保護膜 １２０ 上層配線形成用レジスト膜 １２２ レジスト膜開口部

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 所定の素子が形成された半導体基板上
    に，層間膜と上下２層配線構造の信号ラインを含むマイ
    クロストリップライン線路が形成される半導体装置であ
    って，前記半導体基板の所定位置には所定深さの略凹部
    溝が形成され，前記半導体基板上に前記略凹部溝の形状
    を維持するように形成された略均一厚さの第１層間膜
    と，前記第１層間膜の前記略凹部溝底部に形成された下
    層配線と，前記第１層間膜及び前記下層配線上に前記略
    凹部溝の形状を維持するように形成された第２層間膜と
    を有し，前記上層配線は，前記第２層間膜の前記略凹部
    溝上に形成されて，前記第２層間膜の前記略凹部溝の所
    定深さ分だけ厚く形成されていることを特徴とする半導
    体装置。
  2. 【請求項２】 所定の素子が形成された半導体基板上
    に，層間膜と上下２層配線構造の信号ラインを含むマイ
    クロストリップライン線路が形成される半導体装置の製
    造方法であって，前記半導体基板をエッチングにより所
    定位置に所定深さの略凹部溝を形成する工程と，前記半
    導体基板上の前記略凹部溝の形状を維持しながら，略均
    一厚さの第１層間膜を形成する工程と，前記第１層間膜
    の略凹部溝底部に下層配線を形成する工程と，前記第１
    層間膜の略凹部溝形状を維持しながら，前記第１層間膜
    及び前記下層配線上に略均一厚さの第２層間膜を形成す
    る工程と，前記第２層間膜を貫通し，前記下層配線を露
    出する第２層間コンタクトホールを形成する工程と，前
    記第２層間コンタクトホールが形成された前記第２層間
    膜上に，上層配線用レジスト膜を形成する工程と，前記
    上層配線用レジスト膜を前記第２層間コンタクトホール
    と連通するように，その底部に前記略凹部溝の形状を維
    持するレジスト膜開口部を形成する工程と，前記上層配
    線用レジスト膜の前記略凹部溝の形状を維持する底部を
    有する前記レジスト膜開口部に上層配線を形成する工程
    と，を有することを特徴とする半導体装置の製造方法。
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