JP2001350633A - 信号処理装置 - Google Patents
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- JP2001350633A JP2001350633A JP2001109560A JP2001109560A JP2001350633A JP 2001350633 A JP2001350633 A JP 2001350633A JP 2001109560 A JP2001109560 A JP 2001109560A JP 2001109560 A JP2001109560 A JP 2001109560A JP 2001350633 A JP2001350633 A JP 2001350633A
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Abstract
(57)【要約】
【課題】 ＣＰＵ，ＤＳＰの命令で動作する周辺ブロッ
クを、割り込み無効時に入力された割り込みを保持す
る、破棄するそれぞれの処理タイプのＣＰＵ，ＤＳＰに
適合させる。 【解決手段】 ＣＰＵ，ＤＳＰから機能マクロ４への命
令を外部割り込み信号２により無効にするキャンセル回
路５と、選択信号３によりキャンセル回路５の有効、無
効を上記処理タイプに応じて選択する選択回路６とを設
けることにより、機能マクロ４にＣＰＵ，ＤＳＰからの
命令を伝達するか否かを決める。
クを、割り込み無効時に入力された割り込みを保持す
る、破棄するそれぞれの処理タイプのＣＰＵ，ＤＳＰに
適合させる。 【解決手段】 ＣＰＵ，ＤＳＰから機能マクロ４への命
令を外部割り込み信号２により無効にするキャンセル回
路５と、選択信号３によりキャンセル回路５の有効、無
効を上記処理タイプに応じて選択する選択回路６とを設
けることにより、機能マクロ４にＣＰＵ，ＤＳＰからの
命令を伝達するか否かを決める。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＰＵやＤＳＰの
周辺処理装置として用いられる半導体集積回路に適用し
て好適な信号処理装置に関するものである。
周辺処理装置として用いられる半導体集積回路に適用し
て好適な信号処理装置に関するものである。
【０００２】
【従来の技術】近年の半導体集積回路は、プロセスの発
達と共に１チップ内に集積されるトランジスタ数、論理
素子数も１００万をはるかに超える大規模なものへと変
わりつつある。同時にＣＡＤの発達により、より複雑で
大規模な論理設計が短期間で可能になった。これらの事
情を受けて大きく発展している分野がＡＳＩＣ（特定用
途向け専用ＬＳＩ）開発である。
達と共に１チップ内に集積されるトランジスタ数、論理
素子数も１００万をはるかに超える大規模なものへと変
わりつつある。同時にＣＡＤの発達により、より複雑で
大規模な論理設計が短期間で可能になった。これらの事
情を受けて大きく発展している分野がＡＳＩＣ（特定用
途向け専用ＬＳＩ）開発である。
【０００３】従来の装置・システムにおいて汎用ＣＰＵ
（中央処理装置）、ＤＳＰ（ディジタル信号処理装置）
では実現しにくい、または実現できない部分がＡＳＩＣ
で補完されていた。それが現在ではＣＰＵ、ＤＳＰでさ
え１つのコアとなり、ＡＳＩＣを構成する部品となりつ
つある。さらに、そのＣＰＵ、ＤＳＰコアも従来あった
汎用ＣＰＵ、ＤＳＰをそのままの形ではなく、ＣＰＵ、
ＤＳＰ内の基幹部分と周辺ブロック部分とに分けて、そ
れぞれ部品化してユーザに供給する形に成りつつある。
従って、今後のＡＳＩＣ開発は、必要な処理能力を持っ
たＣＰＵ、ＤＳＰの基幹部分＋必要な機能を持った周辺
ブロック群＋特定用途部分（ユーザ独自設計）の形にな
ると考えられる。
（中央処理装置）、ＤＳＰ（ディジタル信号処理装置）
では実現しにくい、または実現できない部分がＡＳＩＣ
で補完されていた。それが現在ではＣＰＵ、ＤＳＰでさ
え１つのコアとなり、ＡＳＩＣを構成する部品となりつ
つある。さらに、そのＣＰＵ、ＤＳＰコアも従来あった
汎用ＣＰＵ、ＤＳＰをそのままの形ではなく、ＣＰＵ、
ＤＳＰ内の基幹部分と周辺ブロック部分とに分けて、そ
れぞれ部品化してユーザに供給する形に成りつつある。
従って、今後のＡＳＩＣ開発は、必要な処理能力を持っ
たＣＰＵ、ＤＳＰの基幹部分＋必要な機能を持った周辺
ブロック群＋特定用途部分（ユーザ独自設計）の形にな
ると考えられる。
【０００４】次に、ＣＰＵ、ＤＳＰの基幹部分と周辺ブ
ロックとの一般的な関係について述べる。周辺ブロック
は、ＣＰＵ、ＤＳＰの基幹部分とアドレスバス、データ
バスで接続され、その動作を制御される。また、周辺ブ
ロックは、その動作の区切りをＣＰＵ、ＤＳＰの基幹部
分に報知するために、割り込み信号をＣＰＵ、ＤＳＰの
基幹部分に出す。これ以外では通常、周辺ブロックはＣ
ＰＵ、ＤＳＰの基幹部分とは独立した動作をする。
ロックとの一般的な関係について述べる。周辺ブロック
は、ＣＰＵ、ＤＳＰの基幹部分とアドレスバス、データ
バスで接続され、その動作を制御される。また、周辺ブ
ロックは、その動作の区切りをＣＰＵ、ＤＳＰの基幹部
分に報知するために、割り込み信号をＣＰＵ、ＤＳＰの
基幹部分に出す。これ以外では通常、周辺ブロックはＣ
ＰＵ、ＤＳＰの基幹部分とは独立した動作をする。
【０００５】ＣＰＵ、ＤＳＰの基幹部分は、周辺ブロッ
クからの上記報知のための割り込み信号を受けること
で、そのブロックが１つの動作を終了したことを知り、
次の動作を命令することができる。逆に言えば、周辺ブ
ロックから上記報知のための割り込み信号をもらうまで
は、ＣＰＵ、ＤＳＰの基幹部分は周辺ブロックがどのよ
うな動作をしているか全くの関知外である。
クからの上記報知のための割り込み信号を受けること
で、そのブロックが１つの動作を終了したことを知り、
次の動作を命令することができる。逆に言えば、周辺ブ
ロックから上記報知のための割り込み信号をもらうまで
は、ＣＰＵ、ＤＳＰの基幹部分は周辺ブロックがどのよ
うな動作をしているか全くの関知外である。
【０００６】周辺ブロックの動作とＣＰＵ、ＤＳＰの基
幹部分の動作とを分ける理由はいくつかある。第１に
は、周辺動作の処理時間がＣＰＵ、ＤＳＰの基幹部分の
動作に比べて非常に長い場合である。こういった処理を
ＣＰＵ、ＤＳＰの基幹部分に割り当てると待ち状態ばか
りとなり、非常に効率が悪くなる。例えば調歩同期など
のデータ転送処理がそれに当たる。
幹部分の動作とを分ける理由はいくつかある。第１に
は、周辺動作の処理時間がＣＰＵ、ＤＳＰの基幹部分の
動作に比べて非常に長い場合である。こういった処理を
ＣＰＵ、ＤＳＰの基幹部分に割り当てると待ち状態ばか
りとなり、非常に効率が悪くなる。例えば調歩同期など
のデータ転送処理がそれに当たる。
【０００７】第２には、ＣＰＵ、ＤＳＰの基幹部分の負
荷に影響されてはいけない動作の場合である。ＣＰＵ、
ＤＳＰの基幹部分には常に様々な外部要因が入るため、
その処理速度は絶えず変化しているが、例えばタイマ動
作などは絶対時間で動作しなければならないため、周辺
ブロックとして独立させる必要がある。第３には、ＣＰ
Ｕ、ＤＳＰの基幹部分では制御できない場合である。例
えばアナログ入出力のＣＰＵ、ＤＳＰの省電力のための
クロック制御や電力制御などがそれに当たる。
荷に影響されてはいけない動作の場合である。ＣＰＵ、
ＤＳＰの基幹部分には常に様々な外部要因が入るため、
その処理速度は絶えず変化しているが、例えばタイマ動
作などは絶対時間で動作しなければならないため、周辺
ブロックとして独立させる必要がある。第３には、ＣＰ
Ｕ、ＤＳＰの基幹部分では制御できない場合である。例
えばアナログ入出力のＣＰＵ、ＤＳＰの省電力のための
クロック制御や電力制御などがそれに当たる。
【０００８】また、ＣＰＵ、ＤＳＰの基幹部分と周辺ブ
ロックとの関係には別の面もある。周辺ブロックには、
上述したように通信制御や時間制御がある。これらの制
御の多くは標準的な手法が確立されているので、他シス
テムとの互換性の上からも必ず同じＩ／Ｆを用いること
が要求される。逆に言えば、周辺ブロックは独自性をあ
まり必要としない部分である。これに対してＣＰＵ、Ｄ
ＳＰの基幹部分は各ベンダーの独自性が必須である。
ロックとの関係には別の面もある。周辺ブロックには、
上述したように通信制御や時間制御がある。これらの制
御の多くは標準的な手法が確立されているので、他シス
テムとの互換性の上からも必ず同じＩ／Ｆを用いること
が要求される。逆に言えば、周辺ブロックは独自性をあ
まり必要としない部分である。これに対してＣＰＵ、Ｄ
ＳＰの基幹部分は各ベンダーの独自性が必須である。
【０００９】次に、ＣＰＵ、ＤＳＰの基幹部分が外部等
からの割り込み信号を受けてからの動作を割り込み処理
と呼ぶ。割り込み処理は、ＣＰＵ、ＤＳＰの基幹部分の
プログラムの流れに対して新たな分岐処理を発生する。
従って、通常は外部からの割り込み信号には優先度を設
定したり、場合によっては割り込み処理対象からはずす
マスクを設定したり（例えば特開平４─１６０６５０号
公報など）することにより、ＣＰＵ、ＤＳＰの基幹部分
のプログラムの全体の流れが乱れないように調節してい
る。
からの割り込み信号を受けてからの動作を割り込み処理
と呼ぶ。割り込み処理は、ＣＰＵ、ＤＳＰの基幹部分の
プログラムの流れに対して新たな分岐処理を発生する。
従って、通常は外部からの割り込み信号には優先度を設
定したり、場合によっては割り込み処理対象からはずす
マスクを設定したり（例えば特開平４─１６０６５０号
公報など）することにより、ＣＰＵ、ＤＳＰの基幹部分
のプログラムの全体の流れが乱れないように調節してい
る。
【００１０】一方、ＡＳＩＣユーザは、システムの能力
を決定するＣＰＵ、ＤＳＰの基幹部分と周辺ブロックと
を、各々独立に選択できる方が便利である。これは、前
者を選択すると後者の一部しか使えないライブラリで
は、設計のフレキシビリティが下がってしまうからであ
る。また、ライブラリを提供するＡＳＩＣベンダーとし
ても、ＣＰＵ、ＤＳＰの基幹部分毎に周辺ブロック群を
準備しようとすれば、その工数は膨大なものになり、結
局、タイムリーな製品のリリースはできなくなる。
を決定するＣＰＵ、ＤＳＰの基幹部分と周辺ブロックと
を、各々独立に選択できる方が便利である。これは、前
者を選択すると後者の一部しか使えないライブラリで
は、設計のフレキシビリティが下がってしまうからであ
る。また、ライブラリを提供するＡＳＩＣベンダーとし
ても、ＣＰＵ、ＤＳＰの基幹部分毎に周辺ブロック群を
準備しようとすれば、その工数は膨大なものになり、結
局、タイムリーな製品のリリースはできなくなる。
【００１１】ＣＰＵ、ＤＳＰの基幹部分と周辺ブロック
とは前述したように、アドレスバス、データバス、割り
込み信号で接続されるので、Ｉ／Ｆ上はどのＣＰＵ、Ｄ
ＳＰの基幹部分と共通な周辺ブロックを開発することは
可能である。そこで問題となるのは、ＣＰＵ、ＤＳＰの
基幹部分が割り込みを認識する条件の違いである。
とは前述したように、アドレスバス、データバス、割り
込み信号で接続されるので、Ｉ／Ｆ上はどのＣＰＵ、Ｄ
ＳＰの基幹部分と共通な周辺ブロックを開発することは
可能である。そこで問題となるのは、ＣＰＵ、ＤＳＰの
基幹部分が割り込みを認識する条件の違いである。
【００１２】図５に従来の周辺ブロックを示す。この周
辺ブロックは、不図示のＣＰＵ、ＤＳＰの基幹部分と接
続されたアドレスバス９及びデータバス１０の内容をデ
コードするアドレスデコーダ８と、機能を担当する機能
マクロ４と、アドレスデコーダ８からの命令を、外部か
らの割り込み信号２により無効とするキャンセル回路５
とにより構成される。アドレスデコーダ８は、機能マク
ロ４へのスタート信号１を生成するものとし、機能マク
ロ４は、外部からの割り込み信号２が立ち下がると、動
作を停止してアイドル状態に戻るものとする。
辺ブロックは、不図示のＣＰＵ、ＤＳＰの基幹部分と接
続されたアドレスバス９及びデータバス１０の内容をデ
コードするアドレスデコーダ８と、機能を担当する機能
マクロ４と、アドレスデコーダ８からの命令を、外部か
らの割り込み信号２により無効とするキャンセル回路５
とにより構成される。アドレスデコーダ８は、機能マク
ロ４へのスタート信号１を生成するものとし、機能マク
ロ４は、外部からの割り込み信号２が立ち下がると、動
作を停止してアイドル状態に戻るものとする。
【００１３】図６に、図５に示した周辺ブロックの動作
タイミングチャートを示す。この周辺ブロックに対する
ＣＰＵ、ＤＳＰの基幹部分からの命令フロー２１のスタ
ート命令の部分は、仮に図８のアセンブラで書かれてい
るものとする。このアセンブラは、周辺ブロックに対す
るスタート命令の前方で割り込み無効命令を発行し、後
方で割り込み有効命令を発行している。これによりＣＰ
Ｕ、ＤＳＰの基幹部分は、図６のように、スタート命令
の前後の期間で、外部からの割り込み無効期間に設定さ
れる。これは前述したように、ソフトの流れを乱さない
ための一般的な手法である。
タイミングチャートを示す。この周辺ブロックに対する
ＣＰＵ、ＤＳＰの基幹部分からの命令フロー２１のスタ
ート命令の部分は、仮に図８のアセンブラで書かれてい
るものとする。このアセンブラは、周辺ブロックに対す
るスタート命令の前方で割り込み無効命令を発行し、後
方で割り込み有効命令を発行している。これによりＣＰ
Ｕ、ＤＳＰの基幹部分は、図６のように、スタート命令
の前後の期間で、外部からの割り込み無効期間に設定さ
れる。これは前述したように、ソフトの流れを乱さない
ための一般的な手法である。
【００１４】図６の機能マクロ動作状態２２において、
実行状態に入った周辺ブロックは、割り込み有効命令の
後で割り込み信号２が立ち下がることにより、アイドル
状態に戻る。尚、通常の割り込み信号２は、ＣＰＵ、Ｄ
ＳＰの基幹部分とは全く独立した外部要因によるものが
多いので、以下の説明では、割り込み信号２は外部割り
込み信号とする。
実行状態に入った周辺ブロックは、割り込み有効命令の
後で割り込み信号２が立ち下がることにより、アイドル
状態に戻る。尚、通常の割り込み信号２は、ＣＰＵ、Ｄ
ＳＰの基幹部分とは全く独立した外部要因によるものが
多いので、以下の説明では、割り込み信号２は外部割り
込み信号とする。
【００１５】図７は、割り込み信号２がスタート命令の
直前で立ち下がった場合を示している。この時点ではＣ
ＰＵ、ＤＳＰの基幹部分も割り込み無効状態になってい
るため、この割り込み信号２はスタート命令の発行には
影響しない。また、周辺ブロックは、割り込み信号２が
立ち下がっているので、キャンセル回路５によりスター
ト命令は無視される。
直前で立ち下がった場合を示している。この時点ではＣ
ＰＵ、ＤＳＰの基幹部分も割り込み無効状態になってい
るため、この割り込み信号２はスタート命令の発行には
影響しない。また、周辺ブロックは、割り込み信号２が
立ち下がっているので、キャンセル回路５によりスター
ト命令は無視される。
【００１６】上記割り込み無効状態での割り込みに対す
る取り扱いとして、ＣＰＵ、ＤＳＰの基幹部分が、その
割り込みを保持するものと、破棄するものとがある。こ
れはＣＰＵ、ＤＳＰの基幹部分の設計仕様に依存してい
る。
る取り扱いとして、ＣＰＵ、ＤＳＰの基幹部分が、その
割り込みを保持するものと、破棄するものとがある。こ
れはＣＰＵ、ＤＳＰの基幹部分の設計仕様に依存してい
る。
【００１７】
【発明が解決しようとする課題】図５および図７で示し
た周辺ブロックは、割り込み無効状態での割り込み直後
のスタート命令はキャンセル回路５により無視される仕
ようになっているが、ＣＰＵ、ＤＳＰの基幹部分が割り
込み無効状態での割り込みを保持するタイプの場合に
は、割り込み有効状態に戻った後に割り込みが有ったこ
とを認識するので、周辺ブロックがスタート命令を無視
したことは容易に類推できる。
た周辺ブロックは、割り込み無効状態での割り込み直後
のスタート命令はキャンセル回路５により無視される仕
ようになっているが、ＣＰＵ、ＤＳＰの基幹部分が割り
込み無効状態での割り込みを保持するタイプの場合に
は、割り込み有効状態に戻った後に割り込みが有ったこ
とを認識するので、周辺ブロックがスタート命令を無視
したことは容易に類推できる。
【００１８】ところが、ＣＰＵ、ＤＳＰの基幹部分が割
り込み無効状態での割り込みを破棄するタイプの場合に
は、周辺ブロックがスタート命令を無視した理由がわか
らず、システムとして破綻する。従って、このようなＣ
ＰＵ、ＤＳＰの基幹部分に適した周辺ブロックの動作と
しては、スタート命令直前に外部からの割り込みが有っ
ても無くても、スタート命令が来たら動作を始めること
ができるということになる。
り込み無効状態での割り込みを破棄するタイプの場合に
は、周辺ブロックがスタート命令を無視した理由がわか
らず、システムとして破綻する。従って、このようなＣ
ＰＵ、ＤＳＰの基幹部分に適した周辺ブロックの動作と
しては、スタート命令直前に外部からの割り込みが有っ
ても無くても、スタート命令が来たら動作を始めること
ができるということになる。
【００１９】このためＣＰＵ、ＤＳＰの基幹部分が割り
込み無効状態での割り込みを保持するか破棄するかにそ
れぞれに適合した機能的には同じ２つの周辺ブロックが
必要となる。このことは、従来の技術で述べたライブラ
リ供給元の開発工数・管理工数が著しく増加したり、あ
るＣＰＵ、ＤＳＰの基幹部分には使えない周辺ブロック
が発生したりするという問題を生じる。
込み無効状態での割り込みを保持するか破棄するかにそ
れぞれに適合した機能的には同じ２つの周辺ブロックが
必要となる。このことは、従来の技術で述べたライブラ
リ供給元の開発工数・管理工数が著しく増加したり、あ
るＣＰＵ、ＤＳＰの基幹部分には使えない周辺ブロック
が発生したりするという問題を生じる。
【００２０】本発明は上記のような問題を解決するため
になされたもので、ＣＰＵ、ＤＳＰの命令で動作する周
辺ブロックを割り込み無効時に入力された割り込みを保
持する、破棄するそれぞれの処理タイプのＣＰＵ、ＤＳ
Ｐに適合させることを目的としている。
になされたもので、ＣＰＵ、ＤＳＰの命令で動作する周
辺ブロックを割り込み無効時に入力された割り込みを保
持する、破棄するそれぞれの処理タイプのＣＰＵ、ＤＳ
Ｐに適合させることを目的としている。
【００２１】
【課題を解決するための手段】上記目的を達成するため
に本発明においては、主処理手段からの所定の命令によ
り動作されると共に、割り込み信号を受けて所定の状態
になるようになされた周辺処理手段と、上記割り込み信
号に応じて上記所定の命令を無効にする命令無効手段
と、選択信号に応じて上記命令無効手段による上記無効
にする動作を行わせるか否かを選択する選択手段とを設
けている。
に本発明においては、主処理手段からの所定の命令によ
り動作されると共に、割り込み信号を受けて所定の状態
になるようになされた周辺処理手段と、上記割り込み信
号に応じて上記所定の命令を無効にする命令無効手段
と、選択信号に応じて上記命令無効手段による上記無効
にする動作を行わせるか否かを選択する選択手段とを設
けている。
【００２２】また、上記主処理手段の処理タイプが、こ
の主処理手段が割り込み無効状態にあるときに入る上記
割り込み信号を破棄するタイプである場合には、上記選
択手段により、上記命令無効手段に上記無効にする動作
を行わせないようにしてよく、また、上記処理タイプ
が、上記割り込み無効状態にあるときに入る上記割り込
み信号を保持するタイプである場合には、上記選択手段
により上記無効にする動作を行わせるようにしてよい。
の主処理手段が割り込み無効状態にあるときに入る上記
割り込み信号を破棄するタイプである場合には、上記選
択手段により、上記命令無効手段に上記無効にする動作
を行わせないようにしてよく、また、上記処理タイプ
が、上記割り込み無効状態にあるときに入る上記割り込
み信号を保持するタイプである場合には、上記選択手段
により上記無効にする動作を行わせるようにしてよい。
【００２３】また、上記主処理手段は、ＣＰＵの基幹部
分、あるいはＤＳＰの基幹部分であってよい。さらに、
上記主処理手段により上記選択信号が設定される設定手
段を設けてもよい。
分、あるいはＤＳＰの基幹部分であってよい。さらに、
上記主処理手段により上記選択信号が設定される設定手
段を設けてもよい。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の第１の実施
の形態を示すブロック図であり、図５と対応する部分に
は同一番号が付されている。図１において、主処理手段
としての不図示のＣＰＵ、ＤＳＰの基幹部分から出され
る命令は、アドレスバス９及びデータバス１０を介して
アドレスデコーダ８に送られ、ここで周辺処理手段とし
ての機能マクロ４を動作させるスタート信号１が生成さ
れる。キャンセル回路５を通じてスタート信号１を受け
た機能マクロ４は動作を開始し、割り込み信号２が発生
すると、機能マクロ４は動作を停止してアイドル状態と
なる。尚、この回路では、外部割り込み発生を割り込み
信号２の立ち下がり波形とする。
て図面を参照して説明する。図１は本発明の第１の実施
の形態を示すブロック図であり、図５と対応する部分に
は同一番号が付されている。図１において、主処理手段
としての不図示のＣＰＵ、ＤＳＰの基幹部分から出され
る命令は、アドレスバス９及びデータバス１０を介して
アドレスデコーダ８に送られ、ここで周辺処理手段とし
ての機能マクロ４を動作させるスタート信号１が生成さ
れる。キャンセル回路５を通じてスタート信号１を受け
た機能マクロ４は動作を開始し、割り込み信号２が発生
すると、機能マクロ４は動作を停止してアイドル状態と
なる。尚、この回路では、外部割り込み発生を割り込み
信号２の立ち下がり波形とする。
【００２５】また、上記ＣＰＵ、ＤＳＰの基幹部分から
出されるスタート信号１を割り込み信号２でキャンセル
する命令無効手段としてのキャンセル回路５と、選択信
号３によりキャンセル回路５の有効、無効を選択する選
択回路６とが設けられている。この選択回路６は、選択
信号が“Ｈ”レベルのときキャンセル回路５を無効とす
るようになされている。
出されるスタート信号１を割り込み信号２でキャンセル
する命令無効手段としてのキャンセル回路５と、選択信
号３によりキャンセル回路５の有効、無効を選択する選
択回路６とが設けられている。この選択回路６は、選択
信号が“Ｈ”レベルのときキャンセル回路５を無効とす
るようになされている。
【００２６】次に、ＣＰＵ、ＤＳＰの基幹部分から出さ
れるスタート信号１の直前で割り込みが発生した場合に
ついて選択信号３のレベル別に説明する。図２は、割り
込み無効状態時に選択信号３を“Ｈ”レベルにした場合
のタイミングチャートである。尚、動作の基になるアセ
ンブラは前述した図８で示すコードであるものとする。
れるスタート信号１の直前で割り込みが発生した場合に
ついて選択信号３のレベル別に説明する。図２は、割り
込み無効状態時に選択信号３を“Ｈ”レベルにした場合
のタイミングチャートである。尚、動作の基になるアセ
ンブラは前述した図８で示すコードであるものとする。
【００２７】図１、図２において、選択回路６はキャン
セル回路５を無効にしている。また、ＣＰＵ、ＤＳＰの
基幹部分から出されるスタート信号１の直前で発生した
割り込み信号２による割り込みは、割り込み無効命令に
より無効になる。従って、スタート命令があれば、機能
マクロ４はアイドル状態から動作を開始する。
セル回路５を無効にしている。また、ＣＰＵ、ＤＳＰの
基幹部分から出されるスタート信号１の直前で発生した
割り込み信号２による割り込みは、割り込み無効命令に
より無効になる。従って、スタート命令があれば、機能
マクロ４はアイドル状態から動作を開始する。
【００２８】上記動作によれば、選択信号を“Ｈ”レベ
ルにしてキャンセル回路５を無効にした場合は、ＣＰ
Ｕ、ＤＳＰの基幹部分が、割り込み無効状態で入った割
り込み信号２を破棄するタイプのものである場合に、こ
の周辺ブロックの動作は、ＣＰＵ、ＤＳＰの基幹部分の
把握する割り込み状態と適合することになる。
ルにしてキャンセル回路５を無効にした場合は、ＣＰ
Ｕ、ＤＳＰの基幹部分が、割り込み無効状態で入った割
り込み信号２を破棄するタイプのものである場合に、こ
の周辺ブロックの動作は、ＣＰＵ、ＤＳＰの基幹部分の
把握する割り込み状態と適合することになる。
【００２９】図３は選択信号３を“Ｌ”レベルにした場
合のタイミングチャートである。動作の基になるアセン
ブラは図８で示すコードである。図１、図３において、
キャンセル回路５は有効に動作する。これによってＣＰ
Ｕ、ＤＳＰの基幹部分から出されるスタート命令の直前
で発生した割り込みは有効となり、スタート命令が入っ
ても、キャンセル回路５がスタート信号１をキャンセル
し、機能マクロ４は動作を開始せず、アイドル状態が続
くことになる。
合のタイミングチャートである。動作の基になるアセン
ブラは図８で示すコードである。図１、図３において、
キャンセル回路５は有効に動作する。これによってＣＰ
Ｕ、ＤＳＰの基幹部分から出されるスタート命令の直前
で発生した割り込みは有効となり、スタート命令が入っ
ても、キャンセル回路５がスタート信号１をキャンセル
し、機能マクロ４は動作を開始せず、アイドル状態が続
くことになる。
【００３０】上記動作によれば、選択信号を“Ｌ”レベ
ルにしてキャンセル回路５を動作させた場合は、ＣＰ
Ｕ、ＤＳＰの基幹部分が、割り込み無効状態で入った割
り込みを保持するタイプのものである場合に、この周辺
ブロックの動作は、ＣＰＵ、ＤＳＰの基幹部分の把握す
る割り込み状態と適合することになる。
ルにしてキャンセル回路５を動作させた場合は、ＣＰ
Ｕ、ＤＳＰの基幹部分が、割り込み無効状態で入った割
り込みを保持するタイプのものである場合に、この周辺
ブロックの動作は、ＣＰＵ、ＤＳＰの基幹部分の把握す
る割り込み状態と適合することになる。
【００３１】このように本実施の形態によれば、タイプ
の異なるＣＰＵ、ＤＳＰの基幹部分に対して、共通の機
能マクロ４を選択信号３を切り替えるだけで適合させる
ことができる。これによってタイプ毎にほぼ同じ機能を
有する周辺ブロックを多数準備する必要がなくなる。
の異なるＣＰＵ、ＤＳＰの基幹部分に対して、共通の機
能マクロ４を選択信号３を切り替えるだけで適合させる
ことができる。これによってタイプ毎にほぼ同じ機能を
有する周辺ブロックを多数準備する必要がなくなる。
【００３２】図４に本発明の第２の実施の形態を示す。
本実施の形態においては、図１の第１の実施の形態で外
部から入力した選択信号３を、アドレスデコーダ８によ
り設定される設定手段としての内部レジスタ１１の出力
としている。本実施の形態による回路を用いて、図２で
示したタイミングチャートと同等の動作をさせるには、
割り込み無効・有効命令の後に、アドレスデコーダ８に
より上記内部レジスタ１１を“１”又は“０”に設定す
ればよい。
本実施の形態においては、図１の第１の実施の形態で外
部から入力した選択信号３を、アドレスデコーダ８によ
り設定される設定手段としての内部レジスタ１１の出力
としている。本実施の形態による回路を用いて、図２で
示したタイミングチャートと同等の動作をさせるには、
割り込み無効・有効命令の後に、アドレスデコーダ８に
より上記内部レジスタ１１を“１”又は“０”に設定す
ればよい。
【００３３】
【発明の効果】以上説明したように本発明によれば、周
辺ブロックとＣＰＵ、ＤＳＰ等の主処理手段からの命令
を外部割り込み信号に応じて無効にするように構成する
と共に、選択信号により上記無効にする動作を行うか否
かを選択できるように構成したことにより、ＣＰＵ、Ｄ
ＳＰの基幹部分等が割り込み無効状態で入力された割り
込みを破棄するタイプ、保持するタイプの両タイプに対
して選択信号を切り替えるだけで適応させることができ
る。このため上記２つのタイプ毎に割り込みの扱いだけ
が異なるほぼ同じ機能の周辺ブロックを複数開発する必
要がなくなり、ライブラリの開発工数・管理工数が激減
するという効果がある。また、開発ＴＡＴが短縮するこ
とにより、ユーザに対して早期にリリースすることがで
きる。また、ＣＰＵ、ＤＳＰの基幹部分のタイプ別に開
発する必要がないため、１つ開発するだけでユーザはど
のＣＰＵ、ＤＳＰの基幹部分とも組み合わすことができ
るという効果がある。
辺ブロックとＣＰＵ、ＤＳＰ等の主処理手段からの命令
を外部割り込み信号に応じて無効にするように構成する
と共に、選択信号により上記無効にする動作を行うか否
かを選択できるように構成したことにより、ＣＰＵ、Ｄ
ＳＰの基幹部分等が割り込み無効状態で入力された割り
込みを破棄するタイプ、保持するタイプの両タイプに対
して選択信号を切り替えるだけで適応させることができ
る。このため上記２つのタイプ毎に割り込みの扱いだけ
が異なるほぼ同じ機能の周辺ブロックを複数開発する必
要がなくなり、ライブラリの開発工数・管理工数が激減
するという効果がある。また、開発ＴＡＴが短縮するこ
とにより、ユーザに対して早期にリリースすることがで
きる。また、ＣＰＵ、ＤＳＰの基幹部分のタイプ別に開
発する必要がないため、１つ開発するだけでユーザはど
のＣＰＵ、ＤＳＰの基幹部分とも組み合わすことができ
るという効果がある。
【図１】本発明の第１の実施の形態を示すブロック図で
ある。
ある。
【図２】第１の実施の形態において選択信号レベル＝
“Ｈ”の場合の動作を示すタイミングチャートである。
“Ｈ”の場合の動作を示すタイミングチャートである。
【図３】第１の実施の形態において選択信号レベル＝
“Ｌ”の場合の動作を示すタイミングチャートである。
“Ｌ”の場合の動作を示すタイミングチャートである。
【図４】本発明の第２の実施の形態を示すブロック図で
ある。
ある。
【図５】従来の信号処理装置のブロック図である。
【図６】従来の周辺ブロックの動作を示すタイミングチ
ャートである。
ャートである。
【図７】従来の周辺ブロックのスタート信号の直前で割
り込みが発生した場合のタイミングチャートである。
り込みが発生した場合のタイミングチャートである。
【図８】周辺ブロックをスタートさせるアセンブラコー
ドの構成図である。
ドの構成図である。
１ スタート信号 ２ 割り込み信号 ３ 選択信号 ４ 機能マクロ ５ キャンセル回路 ６ 選択回路 ７ 出力 ８ アドレスデコーダ ９ アドレスバス １０ データバス １１ 内部レジスタ ２１ 命令フロー ２２ マクロ動作状態
Claims (6)
- 【請求項１】 主処理手段からの所定の命令により動作
されると共に、割り込み信号を受けて所定の状態になる
ようになされた周辺処理手段と、 上記割り込み信号に応じて上記所定の命令を無効にする
命令無効手段と、 選択信号に応じて上記命令無効手段による上記無効にす
る動作を行わせるか否かを選択する選択手段とを備えた
信号処理装置。 - 【請求項２】 上記主処理手段の処理タイプが、この主
処理手段が割り込み無効状態にあるときに入る上記割り
込み信号を破棄するタイプである場合に、上記選択手段
は、上記命令無効手段に上記無効にする動作を行わせな
いことを特徴とする請求項１記載の信号処理装置。 - 【請求項３】 上記主処理手段の処理タイプが、この主
処理手段が割り込み無効状態にあるときに入る上記割り
込み信号を保持するタイプである場合に、上記選択手段
は、上記命令無効手段に上記無効にする動作を行わせる
ようにすることを特徴とする請求項１記載の信号処理装
置。 - 【請求項４】 上記主処理手段が、ＣＰＵの基幹部分で
あることを特徴とする請求項１記載の信号処理装置。 - 【請求項５】 上記主処理手段が、ＤＳＰの基幹部分で
あることを特徴とする請求項１記載の信号処理装置。 - 【請求項６】 上記主処理手段により上記選択信号が設
定される設定手段を設けたことを特徴とする請求項１記
載の信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001109560A JP3652269B2 (ja) | 2001-04-09 | 2001-04-09 | 信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001109560A JP3652269B2 (ja) | 2001-04-09 | 2001-04-09 | 信号処理装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27786697A Division JPH11120004A (ja) | 1997-10-13 | 1997-10-13 | 信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001350633A true JP2001350633A (ja) | 2001-12-21 |
| JP3652269B2 JP3652269B2 (ja) | 2005-05-25 |
Family
ID=18961480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001109560A Expired - Fee Related JP3652269B2 (ja) | 2001-04-09 | 2001-04-09 | 信号処理装置 |
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| Country | Link |
|---|---|
| JP (1) | JP3652269B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005251105A (ja) * | 2004-03-08 | 2005-09-15 | Fujitsu Component Ltd | 入力装置 |
-
2001
- 2001-04-09 JP JP2001109560A patent/JP3652269B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005251105A (ja) * | 2004-03-08 | 2005-09-15 | Fujitsu Component Ltd | 入力装置 |
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| Publication number | Publication date |
|---|---|
| JP3652269B2 (ja) | 2005-05-25 |
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