JPH11288378A - マスク不可能インタ―ラプトを保護する機能を備えたデ―タプロセッサ - Google Patents

Abstract

(57)【要約】 【課題】 データプロセッサにおいて、マスク不可能イ
ンターラプト（ＮＭＩ）により最高位優先度インターラ
プトであるリセットインターラプトのサービスルーチン
が中断されないようにする。 【解決手段】 ＮＭＩのためのイネーブルフィールドを
含み、リセットに対してサービスを行なう時にこのフィ
ールドを自動的にクリアし、データプロセッサのユーザ
が後のＮＭＩをイネーブルにするためにそのフィールド
を設定状態にすることはできるが、自分でＮＭＩをクリ
アすることはできないように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデータプロセッサに
関し、より詳細には、インタラプトに応答するメカニズ
ムに関する。

【０００２】

【従来の技術】データプロセッサは所望の機能を行なう
一連の個別の命令を実行することによってプログラムを
処理する。各個別の命令の実行は幾つかの別々のステッ
プあるいはステージを含んでいる。各命令はメモリから
命令を取り出すステップ、取り出された命令を解読する
ステップ、および解読された命令を実行するステップに
切り離されることができる。他のステップも可能であ
る。一般的に、先端的なデータプロセッサは、幾つかの
命令が所定の時間でデータプロセッサにおいて「インフ
ライト（ｉｎ ｆｌｉｇｈｔ）」の状態となることがで
きるように各ステージに対して専用のロジックを含んで
いる。データプロセッサの異なった部分は命令を次のス
テージに転送する前に典型的には１クロックサイクルの
間で異なった命令を処理する。この設計法はパイプライ
ン方式として知られている。データプロセッサのマイク
ロアーキテクチャ、クロックサイクル長、ロジックの複
雑性およびデータプロセッサへのメモリの集積度といっ
たファクタは各ステージの数および長さに影響してしま
う。

【０００３】データプロセッサによる命令の規則的な実
行は時間的に中断される必要がある。例えば、モデムと
かハードディスクドライブのような入力／出力（Ｉ／
Ｏ）装置はデータブロセッサによって処理されなければ
ならないデータを用意状態にしておくことができる。同
様に、ユーザはキーボードでキーを押すことができる。
このような状況を取り扱うために、データプロセッサに
はインターラプト能力が備わっている。

【０００４】今日まで数多くのインターラプト方式が考
案されている。典型的に、データプロセッサへの幾つか
の入力（外部的にあるいは内部的に発生された）はイン
ターラプト信号形成に専用される。各信号は個々の起こ
り得るインターラプトに対応する。装置あるいはプロセ
スがサービスを必要とする時には、その装置あるいはプ
ロセスはそのインターラプトラインを表明する。次い
で、データプロセッサはその通常のルーチンの実行を停
止し、インターラプトに対してサービスを行なう一連の
命令に分岐する。インターラプトサービスルーチンの開
始アドレスがこの目的のためアクセス可能な記憶位置に
記憶されている。例えば、キーボードがインターラプト
を発生する場合には、データプロセッサはキーボードイ
ンターラプトラインに対応する記憶値を読み出し、その
アドレスで開始する命令に分岐する。これらインターラ
プトサービスルーチン命令は押されたキーをそのデータ
バスで読み出し、値をメモリにロードすることができ
る。インターラプトの後に、データプロセッサはインタ
ーラプトが生じなかった場合に実行されたであろう次の
命令に戻る。

【０００５】インターラプトの処理はそれらの数および
それらのフレキシビリティで複雑になる。往々単一のデ
ータプロセッサには幾つかの種類のインターラプトがあ
る。インターラプトの各種類には他の各種類に関してあ
る重要さが与えられる。そして、１つの種類に１つ以上
のインターラプトがある場合には、種類番号が互いに関
してランク付けされる。従って、高位の優先順位のイン
ターラプトが低位のインターラプトに割込むことが可能
である。また、あるインターラプトは「マスク可能」で
ある。マスクされると、インターラプトに対してデータ
プロセッサは機能を行なわない。しかしながら、マスク
されたインターラプトは後のサンプリングあるいは「ポ
ーリング」のためデータプロセッサにより支配されてい
る必要がある。

【０００６】インターラプト方式のこれらおよび他の特
徴は、表明されかつ全くマスクされていない最も重要な
インターラプトである各サイクルをデータプロセッサが
決定することを要求する。データプロセッサが正しいイ
ンターラプトを決定した後、それが分岐すべき正しいア
ドレスを決定する必要がある。最終的に、データプロセ
ッサは適切なアドレスの命令を取出し始めることができ
る。この結果、インターラプトに対すサービスを行なう
には極めて大きなプロセッサ時間を要することになる。
同時に、データプロセッサは第２のインターラプトの可
能性を考える必要がある。この可能性は通常複雑な制御
回路を必要とする。インターラプトの処理時間を減少す
ると共にそれらの制御回路の複雑化を押えることが、そ
れらの融通性を維持した状態で、所望される。

【０００７】

【発明が解決しようとする課題】発明が解決しようとす
る課題は、データプロセッサにおいて、マスク不可能イ
ンターラプト（ＮＭＩ）により最高位優先度のインター
ラプトであるリセットインターラプトのサービスルーチ
ンが中断されないようにする。

【０００８】

【課題を解決するための手段】本発明はマイクロプロセ
ッサのためにインターラプトメカニズムを与える方法を
提供する。第１のフィールドを有する制御レジスタは第
１の状態のみに対してユーザ書込みが可能である。制御
回路は第１および第２のインターラプト信号に応じてイ
ンターラプトサービスルーチンの実行を行なわせる。制
御回路はまた第１のインターラプトに対するインターラ
プトサービスルーチンの実行時に制御レジスタに第２の
状態を書き込む。この制御レジスタが第１の状態に等し
い値を含む場合に第２のインターラプトサービスルーチ
ンを実行する。

【０００９】

【発明の実施の形態】本発明の特徴および長所は、同様
の参照番号が同様および対応する要素を表す添付図面に
関連して以下の詳細な記載を読めばより明確に理解する
ことができる。

【００１０】図１は本発明が実現されているデータプロ
セッサ１００のブロック図である。データプロセッサ１
００は、パイプライン化した動作と集積化メモリおよび
周辺装置を備えた多重実行ユニットへのスーパースカラ
命令ディスパッチとを組み込んでいる先端的な電子装置
である。これらの機能は通常の動作時に命令スループッ
トを向上する。更にまた、データプロセッサ１００は非
通常動作時のインターラプトの処理を加速するために非
常に複雑なインターラプト手法を組み入れている。デー
タプロセッサ１００はリセットインターラプト、マスク
不可能インターラプト（ＮＭＩ）および多数のマスク可
能インターラプト（ＭＩ_４〜ＭＩ_１５）をサポートす
る。

【００１１】ＮＭＩは第２の最高位優先度のインターラ
プトである。通常、ＮＭＩはマスク可能ではない。ＮＭ
Ｉがある装置あるいはプロセスにより表明されると、デ
ータプロセッサ１００はその動作を停止して、ＮＭＩサ
ービスルーチンに分岐する。通常、これはマスク不可能
インターラプトの目的である。しかしながら、この中断
は、データプロセッサ１００がリセットインターラプト
を既に処理している場合には好ましくないものとなって
しまう。この場合に、リセット処理を一時停止すること
は好ましくない。逆に、データプロセッサ１００のユー
ザがＮＭＩをマスクすることができるようにすることは
好ましくない。ユーザがＮＭＩをマスクできたとした
ら、ユーザは不注意にもＮＭＩをマスクしてしまう恐れ
がある（それをしてしまっては不適切な時に）。本発明
の１つの特徴によれば、データプロセッサ１００はそれ
がリセットインターラプトを処理する時にＮＭＩを自動
的に「マスク」する。次いで、ユーザはＮＭＩをマスク
解除してリセットルーチンの間にあるいはその後すなわ
ちリセットルーチンの後にＮＭＩ処理ができるようにす
る。しかしながら、ユーザは自分でＮＭＩをマスクする
ことはできない。この手法により、ＮＭＩインターラプ
トはリセットルーチンを中断せず、それが不用意に無能
化されることはない。

【００１２】図１に戻ると、データプロセッサ１００は
中央処理ユニットすなわちコア１０２と、プログラムメ
モリ１０４と、データメモリ１０６と、メモリ周辺装置
１０８と、他の周辺装置１１０とを含んでいる。コア１
０２はバス１１２によってプログラムメモリ１０４に、
バス１１４および１１６によってデータメモリ１０６
に、そしてバス１１８によって他の周辺装置１１０に双
方向的に接続されている。メモリ周辺装置１０８はバス
１２０によってプログラムメモリ１０４に、バス１２２
によってデータメモリ１０６に、そしてバス１２４によ
って他の周辺装置１１０に双方向的に接続されている。
メモリ周辺装置１０８はバス１２６によって外部装置に
接続されている。同様に、他の周辺装置１１０はバス１
２８によって外部装置に接続されている。

【００１３】コア１０２はプログラムフェッチロジック
１３０、命令ディスパッチロジック１３２、命令デコー
ドロジック１３４およびデータパスロジック１３６を含
んでいる。プログラムフェッチロジック１３０はバス１
１２によりによってプログラムメモリ１０４に、また接
続（図示せず）によって命令ディスパッチロジック１３
２に接続されている。同様に、命令ディスパッチロジッ
ク１３２は命令デコードロジック１３４に接続され、命
令デコードロジック１３４はデータパスロジック１３６
に接続されている。データパスロジック１３６は第１の
レジスタファイル１３８と、４つの実行ユニットすなわ
ち単純な演算論理ユニット（ＡＬＵ）１４０、複雑なＡ
ＬＵ１４２、乗算ユニット１４４およびロード／記憶ユ
ニット１４６とを含んでいる。レジスタファイル１３８
および実行ユニット１４０から１４６はセットとして動
作し、記号Ａを付して示されている。レジスタ１３８は
実行ユニット１４０から１４６のそれぞれと双方向的に
接続されている。データパスロジック１３６は、また、
第２のレジスタファイル１４８と、４つの実行ユニット
すなわち単純な演算論理ユニット（ＡＬＵ）１５０、複
雑なＡＬＵ１５２、乗算ユニット１５４およびロード／
記憶ユニット１５６とを含んでいる。レジスタファイル
１４８および実行ユニット１５０から１５６はセットと
して動作し、記号Ｂを付して示されている。レジスタ１
４８は実行ユニット１５０から１５６のそれぞれと双方
向的に接続されている。ロード／記憶ユニットＡおよび
ロード／記憶ユニットＢは、また、レジスタファイルＢ
およびレジスタファイルＡにそれぞれ双方向的に接続さ
れている。コア１０２は、また、制御レジスタ１５８お
よび制御ロジック１６０の組を含んでいる。制御レジス
タ１５８および制御ロジック１６０はコア１０２の残り
の回路に接続されている。

【００１４】プログラムメモリ１０４およびデータメモ
リ１０６は、例えば、静的ランダムアクセスメモリ（Ｓ
ＲＡＭ）、動的ランダムアクセスメモリ（ＤＲＡＭ）、
読出し専用メモリ（ＲＯＭ）、消去可能プログラマブル
読出し専用メモリ（ＥＰＲＯＭ）といった、データプロ
セッサ１００が使用のために意図されている特定のアピ
リケーションによって要求される幾つかのメモリ技術の
ものの１つあるいはそれ以上で実現されてもよい。

【００１５】メモリ周辺装置１２６は直接メモリアクセ
ス（ＤＭＡ）装置と外部メモリインターフェースとを含
んでいる。コア１０２によってプログラムされると、Ｄ
ＭＡ装置は大ブロックのデータを外部メモリシステム
（図示せず）とデータメモリ１０６との間で自動的に転
送することができる。外部メモリインターフェースは
（１）プログラムメモリ１０４、データメモリ１０６お
よびＤＭＡ装置と（２）外部メモリシステムとの間での
メモリ転送を調節する。メモリ周辺装置１２６は他のメ
モリ関連装置を含んでもよい。

【００１６】他の周辺装置１１０はタイマー、直列ポー
ト、および特定のアピリケーションによって要求される
ような他の周辺装置を含んでいる。

【００１７】データプロセッサ１００の一般的な動作は
図２に関連して以下に説明される。データプロセッサ１
００のインターラプト動作は図３から図１３に関連して
後に説明される。インターラプトポーリングは図１４に
関連して後に説明される。

【００１８】一般的動作 図２は図１で示されたデータプロセッサ１００によって
実行される命令のタイミング図を示す。上述のように、
データプロセッサ１００はパイプライン接続したスーパ
ースカラ装置である。パイプライン接続装置において、
命令は組み立てラインを通る自動車のように種々のステ
ージを通って逐次的に流れる。理想的には、各ステージ
は実行の異なった段階での異なった命令を含んでいる。
スーパースカラ装置において、各ステージは２つあるい
はそれ以上の命令を含んでいる。命令の相互依存性は任
意のステージで同時に処理される命令の数を最大量より
も少なく制限してしまう。ここで説明されている実施例
において、命令の実行は３つのステージ、すなわちフェ
ッチ、デコードおよび実行に分離される。フェッチステ
ージにおいて、データプロセッサ１００は実行のための
各命令あるいは命令群をメモリ記憶システムから取り出
す。フェッチステージは４つの相、すなわちプログラム
発生（ＰＧ）、プログラム送出（ＰＳ）、プログラム待
機（ＰＷ）およびプログラム用意（ＰＲ）に分割され
る。デコードステージにおいて、データプロセッサ１０
０は各命令を正しい実行ユニットに経路決めする。デコ
ードステージは２つの相、すなわちディスパッチ（Ｄ
Ｐ）およびデコード（ＤＣ）に分割される。実行ステー
ジにおいて、データプロセッサ１００は命令オプコード
で指定されているように各命令を操作する。データプロ
セッサ１００は実行される命令のオペランドとしてレジ
スタフィールド１３８および１４８からの値を使用す
る。実行ユニット１４０から１４６および１５０から１
５６はそれらの名称で表されているように特定の種類の
命令を実行する。単純なＡＬＵ１４０および１５０はシ
フト動作を除く全ての論理機能を実行する。複雑なＡＬ
Ｕ１４２および１５２はシフト動作を含む全ての論理機
能を実行する。乗算ユニット１４４および１５４は乗算
命令を実行する。ロード／記憶ユニット１４６および１
５６はメモリ転送動作と、アドレス決定モードに関連し
たある論理命令とを実行する。実行ステージは５つの相
Ｅ１からＥ５に分割される。

【００１９】フェッチステージ プログラム発生（ＰＧ）相 ＰＧ相の間に、プログラムフェッチロジック１３０は実
行する次の命令のアドレスを計算する。制御レジスタ群
１５８の１つの制御レジスタがこのアドレスのために保
持されている。通常プログラムフェッチロジック１３０
はこのレジスタの内容を各サイクルで３２だけ進める。
（ここで説明している実施例は各サイクルで８つの４バ
イト命令を取り出す）。他の時間で、新たな命令ストリ
ームに分岐するかあるいはインターラプトサービスルー
チンを取り出すため他の値がレジスタに入力されてもよ
い。

【００２０】プログラム送出（ＰＳ）相 ＰＳ相の間に、プログラムフェッチロジック１３０はＰ
Ｇ相で計算されたアドレスをプログラムメモリ１０４に
送出する。

【００２１】プログラム待機（ＰＷ）相 ＰＷ相の間に、プログラムメモリ１０４はＰＳ相で要求
されたデータをアクセスする。ここで説明している実施
例において、プログラムメモリ１０４はより大きな外部
メモリシステム（図示せず）に含まれているメモリ値の
サブセットを含んでいる。プログラムメモリ１０４は後
の迅速なアクセスのため新しく使用されたデータメモリ
を「キャッシュ」する。プログラムメモリ１０４が要求
された命令を含む場合には、次の相でそれら命令をプロ
グラムフェッチロジック１３０に送出する。プログラム
メモリ１０４が要求されたデータを含まない場合には、
プログラムメモリ１０４はデータを外部メモリシステム
からメモリ周辺装置１０８を介して取り出す必要があ
る。この場合に、データプロセッサ１００は、外部メモ
リシステムがデータをプログラムメモリ１０４に戻す間
に全ての動作を一時停止する。

【００２２】プログラム用意（ＰＲ）相 プログラム用意相の間に、プログラムメモリ１０４はＰ
Ｇ相で計算されたアドレスで開始する８つの命令（フェ
ッチパケット）をコア１０２に戻す。

【００２３】デコードステージ ディスパッチ（ＤＰ）相 ＤＰ相の間に、命令ディスパッチロジック１３２は、同
一のサイクルで８つの命令のうちのどれほど多くが実行
され得るかを決定する。ここに説明されている実施例に
おいて、各命令はｐビットフィールドを含んでおり、こ
れは後続の命令が並列的に実行され得るかどうかを指示
する。命令デコードロジック１３４はフェッチパケット
を１つあるいはそれ以上の実行パケットに切り離す。実
行パケットは並列的に実行され得る一群の命令である。
他の実施例においては、各フェッチパケットを１つある
いはそれ以上の実行パケットに切り離すプロセスはコア
１０２でｐビットを使用せずに行なわれ得る。

【００２４】デコード（ＤＣ）相 ＤＣ相の間に、命令デコードロジック１３４は現在の実
行パケットの命令を適切な命令ユニットに経路決めす
る。ここに説明されている実施例において、各命令は宛
先フィールドを含んでおり、これはその宛先実行ユニッ
トを指示する。他の実施例において、各命令を正しい実
行ユニットに向けるプロセスはコアユニット１０２によ
り宛先フィールドを使用せずに行なわれ得る。

【００２５】実行ステージ Ｅ１相 Ｅ１相の間に、全ての命令のための条件が評価され、オ
ペランドが読み出される。ここに説明されている実施例
において、各命令は条件フィールドを含んでおり、これ
は試験を行なう１つの条件レジスタとこの条件レジスタ
に適用する特定の試験を指示する。条件レジスタに適用
される試験が正しい場合に、命令が実行される。そうで
なければ、命令は放棄され、以後の処理は不用となる。
他の命令は種々の条件レジスタに値を書き入れ、それに
より命令の実行を前の命令の結果とリンクすることがで
きるようになる。ロード／記録ユニット１４６および１
５６はこの相でのそれらのメモリ宛先およびソースのア
ドレスを計算する。非乗算の結果、非ロード／記憶命令
がこの相で計算され、レジスタフィールド１３８および
１４８の宛先レジスタに書き込まれる。

【００２６】Ｅ２相 Ｅ２相の間に、ロード／記憶ユニット１４６および１５
６はそれらのアドレスをデータメモリ１０６に送出す
る。乗算命令のような複雑な命令は終了し、それらの結
果をレジスタフィールド１３８および１４８に書き戻
す。全ての命令がＥ２相を必要とする訳ではない。

【００２７】Ｅ３相 Ｅ３相の間に、データメモリ１０６はロード／記憶ユニ
ット１４６および１５６によって指定されたメモリアク
セスを行なう。ここに説明されている実施例において、
データメモリ１０６はより大きな外部メモリシステムに
含まれているメモリ値のサブセットを含んでいる。デー
タメモリ１０６は後の迅速なアクセスのため新しく用さ
れたデータメモリを「キャッシュ」する。データメモリ
１０６が要求されたデータを含む場合には、データメモ
リ１０６は高速に応答できる。データメモリ１０６に存
在するデータに対するロードの場合には、データメモリ
１０６はそれを後続のサイクルでロード／記憶ユニット
１４６あるいは１５６に送出する。データメモリ１０６
に存在するデータに対する記憶の場合には、データメモ
リ１０６はロード／記憶ユニット１４６からのデータを
適切なメモリ位置に記憶する。データメモリ１０６が要
求されたデータを含んでいない場合には、プログラムメ
モリ１０６はデータをメモリ周辺装置１０８を介して外
部メモリシステムから取り出す必要がある。この場合
に、データプロセッサ１００は、外部メモリシステムが
データをデータメモリ１０６に戻す間に全ての動作を一
時停止する。全ての命令がＥ３相を必要とする訳ではな
い。

【００２８】Ｅ４相 Ｅ４相の間に、ロード動作からのデータがあればこれは
ロード／記憶ユニット１４６あるいは１５６に入力され
る。全ての命令がＥ４相を必要とする訳ではない。

【００２９】Ｅ５相 Ｅ５相の間に、ロード動作からのデータがあればこれは
レジスタファイル１３８および１４８のターゲットレジ
スタに記憶される。全ての命令がＥ５相を必要とする訳
ではない。

【００３０】ここに説明されている実施例において、メ
モリ周辺装置１０８および他の周辺装置１１０はデータ
プロセッサ１００のメモリ空間にマッピングされてい
る。例えば、ＤＭＡ動作とタイマを始動するために、ロ
ード／記憶ユニット１４６あるいは１５６はこれら周辺
装置に関連したメモリアドレスに特定の値を書き込むた
めに使用される。次いで、周辺装置はこれら値をメモリ
転送のための開始アドレスとしてあるいはカウントダウ
ンを始める値として使用する。

【００３１】インターラプト動作 データプロセッサ１００のインターラプト動作はデータ
プロセッサ１００の３つのアーキテクチャの特徴、すな
わち１４のインターラプト信号、８つの制御レジスタお
よびインターラプトサービステーブル（ＩＳＴ）の相互
作用によって説明される。

【００３２】インターラプト信号 データプロセッサ１００はリセット、マスク不可能イン
ターラプト（ＮＭＩ）、１２のマスク可能インターラプ
ト（ＭＩ_４〜ＭＩ_１５）の３つの種類に分けられる１４
までの個別のインターラプトをサポートする。これらの
インターラプトは必要に応じて外部あるいは内部装置と
関連付けられる。それぞれの相対優先度は表１で図式的
に表される。

【００３３】

【表１】

【００３４】リセットは最高位優先度のインターラプト
である。リセットはそれが表明されるとどのような処理
をも中断する。データプロセッサ１００内でリセット
は、それが電力減の場合に「表明」されることができる
ようにアクティブ低信号となっている。

【００３５】ＮＭＩは２番目に高位の優先度のインター
ラプトである。通常、ＮＭＩもマスク不可能である。Ｎ
ＭＩがある装置あるいはプロセスによって表明される
と、データプロセッサ１００はその動作を停止し、ＮＭ
Ｉサービスルーチンを行なう。データプロセッサ１００
は、それがリセットインターラプトを処理する時にＮＭ
Ｉを自動的に「マスク」する。しかしながら、ユーザは
自分でＮＭＩをマスクすることはできない。ユーザはリ
セットサービスルーチンの間にあるいはその後にＮＭＩ
をマスク解除することができる。この方式はＮＭＩがリ
セットサービスルーチンを中断しないようにする。ＮＭ
Ｉのマスク操作／マスク解除操作は図４および図１０に
関連して後に説明される。

【００３６】１つの種類としての１２のマスク可能イン
ターラプトは最下位優先度のインターラプトである。イ
ンターラプトＭＩ_４〜ＭＩ_１５はリセットインターラプ
トおよびＮＭＩの両方にとっては下級のものである。他
のマスク可能インターラプトに関して、ＭＩｊはＭＩ
_１５までＭＩｊ＋１にとって上級である（ここで、ｊは
４から１４までの範囲の整数の添数である）。ＭＩ_４〜
ＭＩ_１５のマスク操作／マスク解除操作は図４に関連し
て後に説明される。

【００３７】制御レジスタ 図３から図８はインターラプト処理の際に使用される図
１に示されたデータプロセッサ１００の種々の制御レジ
スタを図式的に表す。更に２つの他のレジスタ（図示せ
ず）がインターラプトの取り扱いに関与する。

【００３８】制御ステータスレジスタ（ＣＳＲ） 図３において、ＣＳＲ３００はインターラプトの取り扱
いに関連した２つのフィールド、すなわち大域インター
ラプトイネーブルビット（ＧＩＥ、ビット０）および先
行大域インターラプトイネーブルビット（ＰＧＩＥ、ビ
ット１）を含んでいる。ＧＩＥ＝１の場合には、データ
プロセッサ１００はＭＩ_４〜ＭＩ_１５をラッチしてそれ
に対するサービスを行なう。（ＮＭＩＥ、低も設定され
る必要がある）。データプロセッサ１００は図５に関連
して後に説明するようにインターラプトをインターラプ
トフラグレジスタにラッチする。ＧＩＥ＝０の場合に
は、データプロセッサはインターラプトをラッチする
が、それに対するサービスは行なわない。データプロセ
ッサはラッチされたインターラプトを時間的に後にポー
リングすることができる。インターラプトのポーリング
は図１４に関連して後に説明される。データプロセッサ
１００は、ＧＩＥがインターラプトルーチンに分岐する
時にそれをＰＧＩＥに自動的に記憶する。データプロセ
ッサ１００はインターラプトを終了した後にＰＧＩＥを
ＧＩＥに自動的に戻す。

【００３９】インターラプトイネーブルレジスタ（ＩＥ
Ｒ） 図４において、ＩＥＲ４００は中断の取り扱いに関連し
た１３の単一ビットフィールド、すなわちマスク不可能
インターラプトイネーブル（ＮＭＩＥ、ビット１）およ
びインターラプトイネーブル４〜インターラプトイネー
ブル１５（ＩＥ４〜ＩＥ１５、ビット４〜ビット１５）
を含んでいる。ＮＭＩ＝１である場合には、データプロ
セッサ１００はＮＭＩをラッチしてそれに対してサービ
スを行なう。ＮＭＩＥ＝０の場合には、データプロセッ
サ１００はＮＭＩをラッチするが、それに対するサービ
スは行なわない。データプロセッサ１００がリセットイ
ンターラプトに対してサービスする時には、それはＮＭ
ＩＥを０に自動的に設定する。ユーザは自分でＮＭＩＥ
をクリアすることはできない。ユーザはＮＭＩインター
ラプトをイネーブル状態にするためにＮＭＩＥを設定す
ることができる。ＩＥｊ＝１の場合には、データプロセ
ッサ１００はｊ番目のマスク可能インターラプトをラッ
チしてそれに対してサービスを行なう。（ＧＩＥも設定
される必要がある）。ＩＥｊ＝１の場合には、データプ
ロセッサ１００はｊ番目のマスク可能インターラプトを
ラッチするが、それに対するサービスは行なわない。ユ
ーザはＩＥフィールドをクリアすることができ、かつＩ
ＥＲに書き込みそれから読み出すことによってＩＥフィ
ールドを設定することができる。

【００４０】インターラプトフラグレジスタ（ＩＦＲ） 図５において、ＩＦＲ５００はインターラプトの取り扱
いに関連した１３の単一ビットフィールド、すなわちマ
スク不可能インターラブトフラグ（ＮＭＦ、ビット１）
およびインターラプトフラグ_４〜インターラプトフラグ
_１５（ＩＦ４〜ＩＦ１５、ビット４〜１５）を含んでい
る。全てのフィールドはリセット時に０に設定される。
インターラプトを受けると、データプロセッサ１００は
１をそのインターラプトに対応するフィールドに自動的
にロードする。ユーザはＮＭＩＦおよびＩＦフィールド
を間接的にクリアしかつ設定することができる。ＩＦフ
ィールドの設定およびクリア操作は図７および図８に関
連して後に説明される。

【００４１】インターラプトサービステーブルポインタ
（ＩＳＴＰ） 図６において、ＩＳＴＰ６００はインターラプトの取り
扱いに関連した２つのフィールド、すなわちインターラ
プトサービステーブルベースフィールド（ＩＳＴＢ、ビ
ット１０〜３１）および最高位優先度イネーブルインタ
ーラプトフィールド（ＨＰＥＩＮＴ、ビット５〜９）を
含んでいる。両フィールドはリセットによってクリアさ
れる。ＩＳＴＢフィールドはユーザがアクセス可能で、
全てのインターラプトサービスルーチンのためのベース
アドレスを定める。データプロセッサ１００は各サイク
ルでＨＰＥＩＮＴフィールドを自動的に計算する。ＨＰ
ＥＩＮＴはインターラプトポーリングを容易にするため
にユーザにより読出し可能である。ＨＰＥＩＮＴフィー
ルドは各サイクルで最高位優先度イネーブルインターラ
プトを識別する。ＩＳＴＢおよびＨＰＥＩＮＴフィール
ドの連結したものは各インターラプトサービスルーチン
が開始するバイトアドレスを識別する。ここで説明され
ている実施例において、データプロセッサ１００は各イ
ンターラプトサービスルーチンに対して３２バイトを割
当てる。従って、ＩＳＴＰも５つの最小桁の０を含んで
いる。

【００４２】インターラプト設定レジスタ（ＩＳＲ） 図７において、ＩＳＲ７００はインターラプト取り扱い
に関連した１２の単一ビットフィールド、すなわちイン
ターラプト設定フラグ_４〜インターラプト設定フラグ
_１５（ＩＳ４〜ＩＳ１５、ビット４〜１５）を含んでい
る。ユーザはこのレジスタに１つあるいはそれ以上の０
を書き込むことができる。次いで、データプロセッサ１
００は対応するインターラプトフラグフィールドに１を
書き込む。どのフィールドにも０を書き込むことは効果
を持たない。

【００４３】インターラプトクリアレジスタ（ＩＣＲ） 図８において、ＩＣＲ８００はインターラプト取り扱い
に関連した１２の単一ビットフィールド、すなわちイン
ターラプトクリアフラグ_４〜インターラプトクリアフラ
グ_１５（ＩＳ４〜ＩＳ１５、ビット４〜１５）を含んで
いる。ユーザはこのレジスタに１つあるいはそれ以上の
１を書き込むことができる。次いで、データプロセッサ
１００は対応するインターラプトフラグフィールドに０
を書き込む。どのフィールドにも０を書き込むことは効
果を持たない。

【００４４】インターラプト復帰ポインタ（ＩＲＰ） データプロセッサ１００は、マスク可能インターラプト
のため実行されなかったプログラムの流れの最初の実行
パケットの３２ビットアドレスでＩＲＰを自動的にロー
ドする。ユーザもこのレジスタに書込みを行なうことが
できる。ＩＲＰを用いる分岐命令はこのマスク可能イン
ターラプトに対するサービスを行なうことに先立って前
のプログラムの流れに復帰する。

【００４５】マスク不可能復帰ポインタ（ＮＲＰ） データプロセッサ１００は、ＮＭＩのため実行されなか
ったプログラムの流れの最初の実行パケットの３２ビッ
トアドレスでＮＲＰを自動的にロードする。ユーザもこ
のレジスタに書込みを行なうことができる。ＮＲＰを用
いる分岐命令はＮＭＩに対するサービスを行なうことに
先立って前のプログラムの流れに復帰する。

【００４６】インターラプトサービステーブル（ＩＳ
Ｔ） ＩＳＴはインターラプトサービスルーチンすなわちフェ
ッチパケットの規則的な記憶のためのメモリ構成であ
る。ＩＳＴは１６の継続したメモリブロックから構成さ
れる。各インターラプトは適切なインターラプトサービ
スルーチンを記憶するためにこれらブロック（２つは予
約されている）の１つに割り当てられるかまたは１にリ
ンクされる。リセット後に、ＩＳＴはアドレス０で開始
する。その後、ユーザはＩＳＴＰのＩＳＴＢフィールド
に書込みを行なうことによってＩＳＴを再配置すること
ができる。この場合に、ＩＳＴはＩＳＴＢフィールドと
１０の最下位０の連結したものによって定められるメモ
リ位置で開始する。ここで説明されている実施例におい
て、メモリアドレスの長さは３２ビットであり、ＩＳＴ
Ｂフィールドは２２ビット長であり、３２のインターラ
プトが５ビットＨＰＥＩＮＴフィールドで与えられる
（１６が予約されている）。従って、各ブロックは前の
ブロックの後２^{（３２−２２−５）}すなわち２^５すなわ
ち３２バイトで開始する。次の表２はインターラプトブ
ロックの順序および間隔を図式的に示す。全てのアドレ
スは１６進フォーマットである。

【００４７】

【表２】

【００４８】ＩＳＴＰに関連して上に記載したように、
データプロセッサ１００は１６のブロックのうちのどれ
がインターラプトの場合にＩＳＴＰのＨＰＥＩＮＴによ
り分岐するかを決定する。各サイクルで、データプロセ
ッサ１００はどれが最高位優先度イネーブルインターラ
プトであるかを決定し、そのインターラプトの番号をＨ
ＰＥＩＮＴフィールドに書き込む。ある特定のインター
ラプトに対して、ＩＳＴＢフィールド、そのインターラ
プトによるＨＰＥＩＮＴフィールドおよび５つの最下位
０の連結したものはその特定のインターラプトに割り当
てられたブロックの開始アドレスとなる。例えば、４番
目のマスク可能インターラプトが最高位イネーブルイン
ターラプトである場合に、データプロセッサ１００はＨ
ＰＥＩＮＴフィールドに４つの０ ００１０ｂを書き込
む。５つの最下位０と連結された２進４は００ ０１０
０ ００００ｂすなわち０８０ｈとなる。

【００４９】図９は図１に示されたデータプロセッサ１
００の動作の１つの特徴の流れ図９００を示す。各サイ
クルで、データプロセッサ１００は図９に示されたステ
ップを実行する。最初に、データプロセッサ１００はリ
セットが表明されているかどうかを決定する（ステップ
９０２）。リセットが表明されていれば、データプロセ
ッサはそのリセットを処理する（ステップ９０４）。ス
テップ９０４は図１０に関連して更に説明される。リセ
ットが表明されていなければ、データプロセッサはＮＭ
Ｉが表明されていてイネーブル状態となっているかどう
かを決定する（ステップ９０６）。ＮＭＩが表明されて
いれば、データプロセッサはそのＮＭＩを処理する（ス
テップ９０８）。ステップ９０８は図１１に関連して更
に説明される。ＮＭＩが表明されていなければ、データ
プロセッサはＭＩ_４が表明されていてイネーブル状態と
なっているかどうかを決定する（ステップ９１０）。Ｍ
Ｉ_４が表明されていれば、データプロセッサはそのマス
ク可能インターラプトを処理する（ステップ９１２）。
ステップ９１２は図１２に関連して更に説明される。デ
ータプロセッサ１００は各マスク可能インターラプトを
チェックし続け、表明されていれば、その表明されてい
るマスク可能インターラプトを処理する。最後に、デー
タプロセッサ１００はＭＩ_１５が表明されていてイネー
ブル状態となっているかどうかを決定する（ステップ９
１４）。ＭＩ_１５が表明されていれば、データプロセッ
サ１００はそのマスク可能インターラプトを処理する
（ステップ９１６）。ステップ９１６は、ＭＩ_４につい
ての各参照がＭＩ_１５への参照と置き代っていること
で、ステップ９１２と実質的に類似している。データプ
ロセッサ１００は次のマシンサイクルの開始でステップ
９０２に戻る。データプロセッサ１００は１つ以上のイ
ンターラプトには応じないことを理解されたい。

【００５０】図１０は図９に示されたステップ９０４の
流れ図１０００を示す。リセットを検出すると、データ
プロセッサ１００は０ ００００ｂをＩＳＴＰのＨＰＥ
ＩＮＴフィールドに書き込む（１００２）。次に、デー
タプロセッサ１００はＮＭＩを含む全てのインターラプ
トを無能化する（１００４）。データプロセッサ１００
は０をＩＥＲの各インターラプトイネーブルフィールド
に書き込むことによってＮＭＩおよび各マスク可能イン
ターラプトを無能化する。このステップはＮＭＩあるい
は任意のマスク可能インターラプトがリセットサービス
ルーチンを中断しないようにする。最後に、データプロ
セッサ１００はＩＳＴＰによって指定されたアドレスに
分岐することによって疑似命令を実行する（ステップ１
００６）。データプロセッサ１００はユーザによって書
き込まれたようなリセットサービスルーチンすなわちフ
ェッチパケットを実行する（ステップ１００８）。ユー
ザは、リセットサービスルーチンが完了すれば、あるい
は完了しそうな時、またはその中断がシステム性能に影
響を及ぼさない時にＮＭＩＥフィールドを設定すること
によってＮＭＩを再イネーブルすることができる。ま
た、ユーザはＧＩＥおよびＩＥＲの適切なフィールドを
設定することによってマスク可能インターラプトをイネ
ーブルすることもできる。

【００５１】図１１は図９に示されたステップ９０８の
流れ図１１００を示す。ＮＭＩを検出すると、データプ
ロセッサ１００は処理する次の命令のアドレスをＮＲＰ
にセーブする（ステップ１１０２）。次に、データプロ
セッサ１００はＮＭＩＦフィールドをクリアする（ステ
ップ１１０４）。このステップにより、同一のインター
ラプトを２度サービスしないようになる。再度、データ
プロセッサ１００はＮＭＩを含む全てのインターラプト
を無能化する（ステップ１１０６）。データプロセッサ
１００は０ ０００１ｂをＩＳＴＰのＨＰＥＩＮＴフィ
ールドに書き込む（ステップ１１０８）。最後に、デー
タプロセッサ１００はＩＳＴＰによって指定されるアド
レスに分岐することによって疑似命令を実行する（ステ
ップ１１１０）。データプロセッサ１００はユーザによ
って書き込まれるようなＮＭＩサービスルーチンを実行
する（ステップ１１１２）。ユーザは上で記載したよう
にＮＭＩおよびマスク可能インターラプトを再イネーブ
ルすることができる。典型的には、ＮＭＩサービスルー
チンの最終命令はＮＲＰの内容への分岐となる。次い
で、データプロセッサ１００はそれがＮＭＩに先立って
処理していた命令ストリームに戻る。

【００５２】図１２は図９に示されたステップ９１２の
流れ図１２００を示す。マスク可能インターラプト（こ
こではＭＩ_４）を検出すると、データプロセッサ１００
は処理する次の命令のアドレスをＩＲＰにセーブする
（ステップ１２０２）。次に、データプロセッサ１００
は最高位優先度イネーブルＩＦフィールドをクリアする
（ステップ１２０４）。このステップにより、同一のイ
ンターラプトを２度サービスしないようになる。データ
プロセッサ１００は全てのマスク可能インターラプトを
無能化する（ステップ１２０６）。別々のＩＲＰおよび
ＮＲＰを用いることによりＮＭＩはマスク可能インター
ラプトを中断できるようになる。次に、データプロセッ
サ１００はＧＩＥフィールドの内容を読み出し、それを
ＰＧＩＥフィールドにセーブする（ステップ１２０
８）。データプロセッサ１００は０ ００１０ｂをＩＳ
ＴＰのＨＰＥＩＮＴフィールドに書き込む（ステップ１
２１０）。上に記載したように、データプロセッサ１０
０はどの命令が表明されたかに応じて異なった値をＨＰ
ＥＩＮＴフィールドに書き込む。最後に、データプロセ
ッサ１００はＩＳＴＰによって指定されるアドレスに分
岐することによって疑似命令を実行する（ステップ１２
１２）。データプロセッサ１００はユーザによって書き
込まれるようなＮＭＩサービスルーチンを実行する（ス
テップ１２１４）。ユーザは上で記載したようにマスク
可能インターラプトを再イネーブルすることができる。
典型的には、マスク可能インターラプトサービスルーチ
ンの最終命令はＩＲＰの内容への分岐となる。この命令
はＰＧＩＥの内容をＧＩＥに自動的にロードする。次い
で、データプロセッサ１００はそれがマスク可能インタ
ーラプトに先立って処理していた命令ストリームに戻
る。

【００５３】図１３は図１に示されたデータプロセッサ
１００の一部のブロック図１３００である。ブロック図
１３００で示された部分は各サイクルでＨＰＥＩＮＴを
発生する。ＩＦＲ５００のビット１５から１およびイン
バータ１３０２の出力はアンドゲート１３０４でＩＥＲ
４００の１６の最下位ビットとビット的にアンド結合さ
れる。インバータ１３０２の入力は信号リセットを受け
る。アンドゲート１３０４はイネーブル状態で表明され
ているインターラプトを識別する１６ビットベクターを
発生する。高速検出ロジックブロック１３０６はアンド
ゲート１３０４の１６ビット出力のうちでどれが最も適
正に表明されたビットであるかを決定する。最後に、エ
ンコーダ１３０８は高速検出ロジックブロック１３０６
の出力を「１がホット」の形態から２進重み付形態に変
換する。

【００５４】インターラプトポーリング図１４は図１に
示されたデータプロセッサを動作する方法の流れ図１４
００を示す。流れ図１４００はマスク可能インターラプ
トを無能化することが所望される時に有用なステップを
示す。ある場合には、マスク可能インターラプトが時間
が重要ではないプロセスと関連していることでデータプ
ロセッサの通常の動作を中断することが望ましくないか
もしれない。これらの場合において、データプロセッサ
１００はサービスを必要とするインターラプトがあるか
どうか（そうすることが便利である時に）を決定するだ
けでよい。このプロセスはインターラプト「ポーリン
グ」と呼ばれている。流れ図１４００はユーザによって
プログラムされかつデータプロセッサ１００によって実
行される命令を表す。

【００５５】流れ図１４００はステップ１４０２で開始
する。最初に、データプロセッサ１００は最高位優先度
のインターラプトの識別子を抽出する（ステップ１４０
４）。データプロセッサ１００は、ＩＳＴＰを読み出
し、ＩＳＴＰの２２の最上位ビットをクリアしそしてそ
の結果の５つのディジットを右シフトすることによって
最高位優先度のインターラプトの識別子を抽出する。こ
の結果の値は２進重み付形態の最高位優先度イネーブル
インターラプトとなる。次に、データプロセッサ１００
はこのフィールドがゼロに等しいかどうかを決定する
（ステップ１４０６）。このフィールドが非ゼロであれ
ば、インターラプトはペンディングである。このフィー
ルドがゼロであれば、インターラプトはペンディングで
はない。

【００５６】インターラプトがペンディングであれば、
データプロセッサ１００はそのインターラプトに対して
サービスを行なう前に幾つかの機能を行なう。最初に、
データプロセッサ１００は上級のペンディングインター
ラプトに対応するＩＦＲフィールドをクリアする。デー
タプロセッサ１００は、レジスタに１をロードし、その
１をインターラプト番号に対応する場所の数だけ左方に
シフトしそしてこの値をＩＣＲに書き込むことによって
インターラプトをクリアする。このステップは同一のイ
ンターラプトが２度サービスされないようにする。次
に、データプロセッサ１００はペンディングインターラ
プトに対してサービスを行なった後に復帰すべきアドレ
スを計算する（ステップ１４１０）。典型的には、この
アドレスはデータプロセッサ１００による実行の前にコ
ンパイラによって決定される。データプロセッサ１００
はこの復帰アドレスをＩＲＰにロードする（ステップ１
４１２）。最後に、データプロセッサ１００はＩＳＴＰ
によって指定されているアドレスへの分岐命令を実行す
る。データプロセッサ１００はこのインターラプトサー
ビスルーチンを図１２に関連して上述したようにユーザ
によって書き込まれたように実行する。

【００５７】抽出されたフィールドがステップ１４０６
においてゼロに等しければ、ペンディングインターラプ
トは存在しない。（リセットは常に直ちにサービスされ
ることに注意されたい。ステップ１４０４からのゼロ出
力はインターラプトがペンディングしていないことを表
す。ゼロフィールドはリセットがペンディングであるこ
とを意味しない）。

【００５８】本発明およびその長所を詳細に記載した
が、種々の変更、置換および改善が特許請求の範囲によ
って定められるような発明の精神および適用範囲から逸
脱せずにここにおいてなされ得ることを理解すべきであ
る。

【００５９】以上の説明に関して更に以下の項を開示す
る。 （１）命令を実行しかつ第１および第２のインターラプ
トを受けるように動作できるデータプロセッサにおい
て、第１のフィールドを有しており、第１の論理状態に
対してのみ上記データプロセッサのユーザにより書込み
可能な制御レジスタと、上記第１のインターラプトの表
明時に、第１のインターラプトサービスルーチンを実行
しかつ上記制御レジスタに対して第２の論理状態を書き
込むようになっており、上記第２のインターラプトの表
明時に、上記制御レジスタが上記第１の論理状態に等し
い場合に第２のサービスルーチンを実行する制御回路
と、を具備することを特徴とするデータプロセッサ。

【００６０】（２）データプロセッサにおいて第１のフ
ィールドを記憶するようになっており、書込み指令に応
じて上記第１のフィールドに第１の倫理状態を記憶する
ように動作できるが、上記書込み指令に応じて第２の論
理状態を記憶するようには動作できないインターラプト
イネーブルレジスタと、実行する命令を取り出すフェッ
チロジックと、上記フェッチロジックに結合されてお
り、上記命令を実行するデータパスロジックと、上記フ
ェッチロジックおよび上記インターラプトイネーブルレ
ジスタに結合されており、取り出す第１の命令の第１の
アドレスを第１のインターラプトの表明時に供給しかつ
上記インターラプトイネーブルレジスタの上記第１のフ
ィールドを上記第２の論理状態に設定するようになって
おり、上記インターラプトイネーブルレジスタの上記第
１のフィールドが上記第１の論理状態に対応する場合
に、取り出す第２の命令の第２のアドレスを第２のイン
ターラプトの表明時に供給する制御ロジックと、を具備
することを特徴とするデータプロセッサ。

【００６１】（３）第２項記載のデータプロセッサにお
いて、上記インターラプトイネーブルレジスタは更に第
２のフィールドを備えており、上記インターラプトイネ
ーブルレジスタは書込みに応じて第１の倫理状態あるい
は第２の論理状態を上記第２のフィールドに記憶するよ
うに動作できるようになっており、上記制御ロジックは
上記インターラプトイネーブルレジスタの上記第２のフ
ィールドが上記第１の論理状態に対応する場合に、取り
出す第３の命令の第３のアドレスを第３のインターラプ
トの表明時に更に供給するようになっている、ことを特
徴とするデータプロセッサ。

【００６２】（４）第３項記載のデータプロセッサにお
いて、上記制御ロジックもこれが取り出す上記第２の命
令の上記第２のアドレスを供給する時に、上記インター
ラプトイネーブルレジスタの上記第１のフィールドを上
記第２の論理状態に設定するようにすることを特徴とす
るデータプロセッサ。

【００６３】（５）第２項記載のデータプロセッサにお
いて、上記制御ロジックもこれが取り出す上記第２の命
令の上記第２のアドレスを供給する時に、上記インター
ラプトイネーブルレジスタの上記第１のフィールドを上
記第２の論理状態に設定するようにすることを特徴とす
るデータプロセッサ。

【００６４】（６）データプロセッサのインターラプト
方式はマスク不可能インターラプト（ＮＭＩ）のための
イネーブルフィールドを含んでいる。このフィールドは
それが最高位優先度インターラプト、すなわちリセット
に対してサービスを行なう時にデータプロセッサによっ
て自動的にクリアされる。ユーザはその後のＮＭＩをイ
ネーブルにするためにそのフィールドを設定することは
できるが、自分でＮＭＩをクリアすることはできない。
この方式はＮＭＩがリセットサービスルーチンを中断し
ないようにする。

【図面の簡単な説明】

【図１】本発明が実施されるデータプロセッサのブロッ
ク図を示す。

【図２】図１に示されたデータプロセッサによって実行
される命令のタイミング図を示す。

【図３】インターラプト処理で使用されるデータプロセ
ッサの制御ステータスレジスタの図式図を示す。

【図４】インターラプト処理で使用されるデータプロセ
ッサのインターラプトイネーブルレジスタの図式図を示
す。

【図５】インターラプト処理で使用されるデータプロセ
ッサのインターラプトフラグレジスタの図式図を示す。

【図６】インターラプト処理で使用されるデータプロセ
ッサのインターラプトサービステーブルポインタの図式
図を示す。

【図７】インターラプト処理で使用されるデータプロセ
ッサのインターラプト設定レジスタの図式図を示す。

【図８】インターラプト処理で使用されるデータプロセ
ッサのインターラプトクリアレジスタの図式図を示す。

【図９】図１に示されたデータプロセッサの動作の１つ
の特徴の流れ図を示す。

【図１０】図９に示された１つのステップの流れ図を示
す。

【図１１】図９に示された１つのステップの流れ図を示
す。

【図１２】図９に示された１つのステップの流れ図を示
す。

【図１３】図１に示されたデータプロセッサの一部のブ
ロック図を示す。

【図１４】図１に示されたデータプロセッサを動作する
方法の流れ図を示す。

【符号の説明】

１００ データプロセッサ １０２ 中央処理ユニットすなわちコア １０４ プログラムメモリ １０６ データメモリ １０８ メモリ周辺装置 １１０ 他の周辺装置 １１２ バス １１４ バス １１６ バス １１８ バス １２０ バス １２２ バス １２４ バス １２６ バス １２８ バス １３０ プログラムフェッチロジック １３２ 命令ディスパッチロジック １３４ 命令デコードロジック １３６ データパスロジック １３８ 第１のレジスタファイル １４０ 単純な論理演算ユニット １４２ 複雑な論理演算ユニット １４４ 乗算ユニット １４６ ロード／記憶ユニット １４８ 第２のレジスタファイル １５０ 単純な論理演算ユニット １５２ 複雑な論理演算ユニット １５４ 乗算ユニット １５６ ロード／記憶ユニット １５８ 制御レジスタ群 １６０ 制御ロジック ３００ 制御ステータスレジスタ ４００ インターラプトイネーブルレジスタ ５００ インターラプトフラグレジスタ ６００ インターラプトサービステーブルポインタ ７００ インターラプト設定レジスタ ８００ インターラプトクリアレジスタ １３０２ インバータ １３０４ アンドゲート １３０６ 高速検出ロジック １３０８ エンコーダ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 命令を実行しかつ第１および第２のイン
   ターラプトを受けるように動作できるデータプロセッサ
   において、 第１のフィールドを有しており、第１の論理状態に対し
   てのみ上記データプロセッサのユーザにより書込み可能
   な制御レジスタと、 上記第１のインターラプトの表明時に、第１のインター
   ラプトサービスルーチンを実行しかつ上記制御レジスタ
   に対して第２の論理状態を書き込むようになっており、
   上記第２のインターラプトの表明時に、上記制御レジス
   タが上記第１の論理状態に等しい場合に第２のサービス
   ルーチンを実行する制御回路と、 を具備することを特徴とするデータプロセッサ。