JP2001339300A - Ｐｌｌ周波数シンセサイザ - Google Patents
Ｐｌｌ周波数シンセサイザInfo
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- JP2001339300A JP2001339300A JP2000156326A JP2000156326A JP2001339300A JP 2001339300 A JP2001339300 A JP 2001339300A JP 2000156326 A JP2000156326 A JP 2000156326A JP 2000156326 A JP2000156326 A JP 2000156326A JP 2001339300 A JP2001339300 A JP 2001339300A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 従来のＰＬＬ周波数シンセサイザにおいて
は、ループ帯域幅の狭いＰＬＬ周波数シンセサイザを構
成すると、周波数引き込み時間が長くなるという課題を
有していた。 【解決手段】 電圧制御発振器の電圧制御共振回路を２
系統もち、発振周波数を進み遅れ検出器により位相のず
れを検出した後、１系統は周波数レンジコントローラに
よりデジタル的に所望周波数近傍の周波数に近づけ、も
う１系統をアナログ的引き込みにより所望周波数にロッ
クすることにより、周波数引き込み時間を短縮する。
は、ループ帯域幅の狭いＰＬＬ周波数シンセサイザを構
成すると、周波数引き込み時間が長くなるという課題を
有していた。 【解決手段】 電圧制御発振器の電圧制御共振回路を２
系統もち、発振周波数を進み遅れ検出器により位相のず
れを検出した後、１系統は周波数レンジコントローラに
よりデジタル的に所望周波数近傍の周波数に近づけ、も
う１系統をアナログ的引き込みにより所望周波数にロッ
クすることにより、周波数引き込み時間を短縮する。
Description
【０００１】
【発明の属する技術分野】本発明は、携帯電話、衛星通
信等の無線通信機器における発振器等のＰＬＬ周波数シ
ンセサイザに関するものである。
信等の無線通信機器における発振器等のＰＬＬ周波数シ
ンセサイザに関するものである。
【０００２】
【従来の技術】従来の技術について図を用いて説明す
る。図７は、従来例のＰＬＬ周波数シンセサイザの回路
図である。図７において、１はＴＣＸＯ、２は分周器、
３は電圧制御発振器、４は比較分周器、５はループフィ
ルタ、６は位相比較器（ＰＤ）、１５は負性抵抗回路、
１６は電圧制御発振器共振回路、１７、１８は共振回路
結合コンデンサ、１９は共振用インダクタ、２２、２３
はバリキャップ結合コンデンサ、２６、２７、２８はバ
イアス抵抗、３２、３３は周波数可変用バリキャップで
ある。
る。図７は、従来例のＰＬＬ周波数シンセサイザの回路
図である。図７において、１はＴＣＸＯ、２は分周器、
３は電圧制御発振器、４は比較分周器、５はループフィ
ルタ、６は位相比較器（ＰＤ）、１５は負性抵抗回路、
１６は電圧制御発振器共振回路、１７、１８は共振回路
結合コンデンサ、１９は共振用インダクタ、２２、２３
はバリキャップ結合コンデンサ、２６、２７、２８はバ
イアス抵抗、３２、３３は周波数可変用バリキャップで
ある。
【０００３】従来のＰＬＬ周波数シンセサイザでは周波
数が変更された場合、閉ループのアナログ引き込みによ
り所望の周波数に引き込みロックしていた。そのため、
周波数を引き込んで所望周波数にロックするまでの時間
は、発振回路３の制御電圧に対する周波数感度とループ
フィルタ５のフィルタ特性とにより決まる閉ループゲイ
ンにより決定していた。
数が変更された場合、閉ループのアナログ引き込みによ
り所望の周波数に引き込みロックしていた。そのため、
周波数を引き込んで所望周波数にロックするまでの時間
は、発振回路３の制御電圧に対する周波数感度とループ
フィルタ５のフィルタ特性とにより決まる閉ループゲイ
ンにより決定していた。
【０００４】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、ループ帯域幅の狭いＰＬＬ周波数シンセ
サイザを構成すると、周波数引き込み時間が長くなると
いう課題を有していた。
うな構成では、ループ帯域幅の狭いＰＬＬ周波数シンセ
サイザを構成すると、周波数引き込み時間が長くなると
いう課題を有していた。
【０００５】本発明は、ループ帯域幅が狭くても周波数
引き込み時間の短いＰＬＬ周波数シンセサイザを得るこ
とを目的とするものである。
引き込み時間の短いＰＬＬ周波数シンセサイザを得るこ
とを目的とするものである。
【０００６】
【課題を解決するための手段】この課題を解決するため
に本発明は、発振周波数を進み遅れ検出器により位相の
ずれを検出した後、周波数レンジコントローラによりデ
ジタル的にロック周波数近傍の周波数に近づけ、その
後、アナログ引き込みに切替えることにより、周波数引
き込み時間の短いＰＬＬ周波数シンセサイザを得ること
ができる。
に本発明は、発振周波数を進み遅れ検出器により位相の
ずれを検出した後、周波数レンジコントローラによりデ
ジタル的にロック周波数近傍の周波数に近づけ、その
後、アナログ引き込みに切替えることにより、周波数引
き込み時間の短いＰＬＬ周波数シンセサイザを得ること
ができる。
【０００７】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【０００８】（実施の形態１）図１は本発明の実施の形
態１のＰＬＬ周波数シンセサイザを示す図であり、図２
にその発振周波数を示す。
態１のＰＬＬ周波数シンセサイザを示す図であり、図２
にその発振周波数を示す。
【０００９】図１において、１はＴＣＸＯ、２は分周
器、３は電圧制御発振器、４は比較分周器、５はループ
フィルタ、６は位相比較器（ＰＤ）、７は周波数レンジ
探索コントローラ、８はＤ／Ａコンバータ（ＤＡＣ）、
９は進み遅れ検出器、１０は切替えスイッチ、１１は電
圧制御発振器アナログ電圧制御端子、１２はループフィ
ルタ出力端子、１３は定電圧印可端子、１４は定電圧
源、１５は負性抵抗回路、１６は電圧制御発振器共振回
路、１７、１８は共振回路結合コンデンサ、１９は共振
用インダクタ、２０、２１、２２、２３はバリキャップ
結合コンデンサ、２４、２５、２６、２７、２８、２９
はバイアス抵抗、３０、３１、３２、３３は周波数可変
用バリキャップ、３４は電圧制御発振器デジタル電圧制
御端子、３５はスイッチ切替え制御信号である。
器、３は電圧制御発振器、４は比較分周器、５はループ
フィルタ、６は位相比較器（ＰＤ）、７は周波数レンジ
探索コントローラ、８はＤ／Ａコンバータ（ＤＡＣ）、
９は進み遅れ検出器、１０は切替えスイッチ、１１は電
圧制御発振器アナログ電圧制御端子、１２はループフィ
ルタ出力端子、１３は定電圧印可端子、１４は定電圧
源、１５は負性抵抗回路、１６は電圧制御発振器共振回
路、１７、１８は共振回路結合コンデンサ、１９は共振
用インダクタ、２０、２１、２２、２３はバリキャップ
結合コンデンサ、２４、２５、２６、２７、２８、２９
はバイアス抵抗、３０、３１、３２、３３は周波数可変
用バリキャップ、３４は電圧制御発振器デジタル電圧制
御端子、３５はスイッチ切替え制御信号である。
【００１０】図２はＰＬＬシンセサイザの発振周波数を
示す。この図はレンジ探索コントローラのレンジが５レ
ンジの場合を示す。１０１はＤＡＣ出力電圧１における
閉ループ時の発振周波数、１０２はＤＡＣ出力電圧２に
おける閉ループ時の発振周波数、１０３はＤＡＣ出力電
圧３における閉ループ時の発振周波数、１０４はＤＡＣ
出力電圧４における閉ループ時の発振周波数、１０５は
ＤＡＣ出力電圧５における閉ループ時の発振周波数であ
る。
示す。この図はレンジ探索コントローラのレンジが５レ
ンジの場合を示す。１０１はＤＡＣ出力電圧１における
閉ループ時の発振周波数、１０２はＤＡＣ出力電圧２に
おける閉ループ時の発振周波数、１０３はＤＡＣ出力電
圧３における閉ループ時の発振周波数、１０４はＤＡＣ
出力電圧４における閉ループ時の発振周波数、１０５は
ＤＡＣ出力電圧５における閉ループ時の発振周波数であ
る。
【００１１】動作を以下に示す。周波数がＤＡＣ出力電
圧３の領域１０３内でロックされている場合を示す。電
圧制御発振器３から比較分周器４を介して分周された信
号と、基準信号発生器であるＴＣＸＯ１から分周器２に
て分周された信号により進み遅れ検出器９は周波数ずれ
を検出し、周波数レンジ探索コントローラ７に信号を送
る。
圧３の領域１０３内でロックされている場合を示す。電
圧制御発振器３から比較分周器４を介して分周された信
号と、基準信号発生器であるＴＣＸＯ１から分周器２に
て分周された信号により進み遅れ検出器９は周波数ずれ
を検出し、周波数レンジ探索コントローラ７に信号を送
る。
【００１２】周波数がロックされている場合は周波数探
索レンジコントローラ７は現状を維持する。つまり、Ｄ
ＡＣ８には発振周波数がＤＡＣ出力電圧３の領域１０３
となる信号が送られ、スイッチ切替え制御信号３５によ
り、切替えスイッチ１０はループフィルタ出力端子１２
側に接続される。
索レンジコントローラ７は現状を維持する。つまり、Ｄ
ＡＣ８には発振周波数がＤＡＣ出力電圧３の領域１０３
となる信号が送られ、スイッチ切替え制御信号３５によ
り、切替えスイッチ１０はループフィルタ出力端子１２
側に接続される。
【００１３】一方、比較分周器４の出力とＴＣＸＯ１の
分周信号を位相比較器６にて比較しループフィルタ５、
切替えスイッチ１０を介してＰＬＬ閉ループを構成し、
周波数をロックし続ける。
分周信号を位相比較器６にて比較しループフィルタ５、
切替えスイッチ１０を介してＰＬＬ閉ループを構成し、
周波数をロックし続ける。
【００１４】次に周波数がずれた場合を示す。まず、Ｄ
ＡＣ出力電圧３の領域１０３内において周波数がずれて
ロックがはずれた場合、あるいは分周器２の分周数を変
化させ、ＤＡＣ出力電圧３の領域１０３内の周波数切替
えが行われた場合を示す。
ＡＣ出力電圧３の領域１０３内において周波数がずれて
ロックがはずれた場合、あるいは分周器２の分周数を変
化させ、ＤＡＣ出力電圧３の領域１０３内の周波数切替
えが行われた場合を示す。
【００１５】電圧制御発振器３から比較分周器４を介し
て分周された信号と、基準信号発生器であるＴＣＸＯ１
から分周器２にて分周された信号により進み遅れ検出器
９は周波数ずれを検出し、周波数レンジ探索コントロー
ラ７に信号を送る。
て分周された信号と、基準信号発生器であるＴＣＸＯ１
から分周器２にて分周された信号により進み遅れ検出器
９は周波数ずれを検出し、周波数レンジ探索コントロー
ラ７に信号を送る。
【００１６】周波数探索レンジコントローラ７は周波数
ずれの範囲がＤＡＣ出力電圧３の領域１０３であると判
断し現状を維持する。つまり、ＤＡＣ８には発振周波数
がＤＡＣ出力電圧３の領域１０３となる信号が送られ、
スイッチ切替え制御信号３５により、切替えスイッチ１
０はループフィルタ出力端子１２側に接続されたままと
なる。そのため、アナログ引き込みの動作に入り、ロッ
クが行われる。
ずれの範囲がＤＡＣ出力電圧３の領域１０３であると判
断し現状を維持する。つまり、ＤＡＣ８には発振周波数
がＤＡＣ出力電圧３の領域１０３となる信号が送られ、
スイッチ切替え制御信号３５により、切替えスイッチ１
０はループフィルタ出力端子１２側に接続されたままと
なる。そのため、アナログ引き込みの動作に入り、ロッ
クが行われる。
【００１７】次にＤＡＣ出力電圧３の領域１０３内でロ
ックしており、例えばＤＡＣ出力電圧１の領域１０１に
周波数切替えが行われた場合を示す。
ックしており、例えばＤＡＣ出力電圧１の領域１０１に
周波数切替えが行われた場合を示す。
【００１８】電圧制御発振器３から比較分周器４を介し
て分周された信号と、基準信号発生器であるＴＣＸＯ１
から分周器２にて分周された信号により進み遅れ検出器
９は周波数ずれを検出し、周波数レンジ探索コントロー
ラ７に信号を送る。
て分周された信号と、基準信号発生器であるＴＣＸＯ１
から分周器２にて分周された信号により進み遅れ検出器
９は周波数ずれを検出し、周波数レンジ探索コントロー
ラ７に信号を送る。
【００１９】周波数探索レンジコントローラ７は周波数
ずれの範囲がＤＡＣ出力電圧１の領域１０１であると判
断し、ＤＡＣ８には発振周波数がＤＡＣ出力電圧１の領
域１０１となる信号が出力される。
ずれの範囲がＤＡＣ出力電圧１の領域１０１であると判
断し、ＤＡＣ８には発振周波数がＤＡＣ出力電圧１の領
域１０１となる信号が出力される。
【００２０】また、スイッチ切替え制御信号３５は定電
圧印可端子１３に切替えスイッチ１０を切替える。その
後、再度進み遅れ検出器９は周波数ずれを検出し、周波
数レンジ探索コントローラ７が前の状態と変化していな
い。つまり、発振周波数がＤＡＣ出力電圧１の領域１０
１であると判断した場合、スイッチ切替え制御信号３５
により、ループフィルタ出力端子１２に切替えスイッチ
１０が切り換わる。そして、アナログ引き込みの動作に
入り、ロックが行われる。
圧印可端子１３に切替えスイッチ１０を切替える。その
後、再度進み遅れ検出器９は周波数ずれを検出し、周波
数レンジ探索コントローラ７が前の状態と変化していな
い。つまり、発振周波数がＤＡＣ出力電圧１の領域１０
１であると判断した場合、スイッチ切替え制御信号３５
により、ループフィルタ出力端子１２に切替えスイッチ
１０が切り換わる。そして、アナログ引き込みの動作に
入り、ロックが行われる。
【００２１】上記の構成によれば、ループ帯域幅の狭い
ＰＬＬ周波数シンセサイザにおいても、周波数引き込み
時間の短いＰＬＬ周波数シンセサイザを得ることができ
る。
ＰＬＬ周波数シンセサイザにおいても、周波数引き込み
時間の短いＰＬＬ周波数シンセサイザを得ることができ
る。
【００２２】（実施の形態２）図３は本発明の実施の形
態２のＰＬＬ周波数シンセサイザを示す図であり、図２
にその発振周波数を示す。
態２のＰＬＬ周波数シンセサイザを示す図であり、図２
にその発振周波数を示す。
【００２３】図３において、１はＴＣＸＯ、２は分周
器、３は電圧制御発振器、４は比較分周器、５はループ
フィルタ、６は位相比較器（ＰＤ）、７は周波数レンジ
探索コントローラ、８はＤ／Ａコンバータ（ＤＡＣ）、
９は進み遅れ検出器、１０は切替えスイッチ、１１ａ、
１１ｂは電圧制御発振器差動アナログ電圧制御端子、１
２ａ、１２ｂはループフィルタ差動出力端子、１３ａ、
１３ｂは定電圧印可端子、１４ａ、１４ｂは定電圧源、
１５は負性抵抗回路、１６は電圧制御発振器共振回路、
１７、１８は共振回路結合コンデンサ、１９は共振用イ
ンダクタ、２０、２１、２２、２３はバリキャップ結合
コンデンサ、２４、２５、２６、２７、２８、２９はバ
イアス抵抗、３０、３１、３２、３３は周波数可変用バ
リキャップ、３４ａ、３４ｂは電圧制御発振器差動デジ
タル電圧制御端子、３５はスイッチ切替え制御信号であ
る。
器、３は電圧制御発振器、４は比較分周器、５はループ
フィルタ、６は位相比較器（ＰＤ）、７は周波数レンジ
探索コントローラ、８はＤ／Ａコンバータ（ＤＡＣ）、
９は進み遅れ検出器、１０は切替えスイッチ、１１ａ、
１１ｂは電圧制御発振器差動アナログ電圧制御端子、１
２ａ、１２ｂはループフィルタ差動出力端子、１３ａ、
１３ｂは定電圧印可端子、１４ａ、１４ｂは定電圧源、
１５は負性抵抗回路、１６は電圧制御発振器共振回路、
１７、１８は共振回路結合コンデンサ、１９は共振用イ
ンダクタ、２０、２１、２２、２３はバリキャップ結合
コンデンサ、２４、２５、２６、２７、２８、２９はバ
イアス抵抗、３０、３１、３２、３３は周波数可変用バ
リキャップ、３４ａ、３４ｂは電圧制御発振器差動デジ
タル電圧制御端子、３５はスイッチ切替え制御信号であ
る。
【００２４】図２はＰＬＬシンセサイザの発振周波数を
示す。この図はレンジ探索コントローラのレンジが５レ
ンジの場合を示す。１０１はＤＡＣ出力電圧１における
閉ループ時の発振周波数、１０２はＤＡＣ出力電圧２に
おける閉ループ時の発振周波数、１０３はＤＡＣ出力電
圧３における閉ループ時の発振周波数、１０４はＤＡＣ
出力電圧４における閉ループ時の発振周波数、１０５は
ＤＡＣ出力電圧５における閉ループ時の発振周波数であ
る。
示す。この図はレンジ探索コントローラのレンジが５レ
ンジの場合を示す。１０１はＤＡＣ出力電圧１における
閉ループ時の発振周波数、１０２はＤＡＣ出力電圧２に
おける閉ループ時の発振周波数、１０３はＤＡＣ出力電
圧３における閉ループ時の発振周波数、１０４はＤＡＣ
出力電圧４における閉ループ時の発振周波数、１０５は
ＤＡＣ出力電圧５における閉ループ時の発振周波数であ
る。
【００２５】最初に切替えスイッチ１０の動作及びルー
プフィルタの出力について示す。切替えスイッチ１０は
スイッチ切替え制御信号３５により定電圧源１４ａ、１
４ｂ側とループフィルタ差動出力１２ａ、１２ｂ側に切
り替わる。
プフィルタの出力について示す。切替えスイッチ１０は
スイッチ切替え制御信号３５により定電圧源１４ａ、１
４ｂ側とループフィルタ差動出力１２ａ、１２ｂ側に切
り替わる。
【００２６】また定電圧源１４ａと１４ｂの電位差はル
ープフィルタ差動出力１２ａ、１２ｂの変更可能な電位
差内である。
ープフィルタ差動出力１２ａ、１２ｂの変更可能な電位
差内である。
【００２７】以下に実施の形態２のＰＬＬ周波数シンセ
サイザの周波数引き込み動作を示す。周波数がＤＡＣ出
力電圧３の領域１０３内でロックされている場合を示
す。電圧制御発振器３から比較分周器４を介して分周さ
れた信号と、基準信号発生器であるＴＣＸＯ１から分周
器２にて分周された信号により進み遅れ検出器９は周波
数ずれを検出し、周波数レンジ探索コントローラ７に信
号を送る。
サイザの周波数引き込み動作を示す。周波数がＤＡＣ出
力電圧３の領域１０３内でロックされている場合を示
す。電圧制御発振器３から比較分周器４を介して分周さ
れた信号と、基準信号発生器であるＴＣＸＯ１から分周
器２にて分周された信号により進み遅れ検出器９は周波
数ずれを検出し、周波数レンジ探索コントローラ７に信
号を送る。
【００２８】周波数がロックされている場合は周波数探
索レンジコントローラ７は現状を維持する。つまり、Ｄ
ＡＣ８には差動出力として発振周波数がＤＡＣ出力電圧
３の領域１０３となる信号が送られ、スイッチ切替え制
御信号３５により、切替えスイッチ１０はループフィル
タ出力端子１２側に接続されたままとなる。
索レンジコントローラ７は現状を維持する。つまり、Ｄ
ＡＣ８には差動出力として発振周波数がＤＡＣ出力電圧
３の領域１０３となる信号が送られ、スイッチ切替え制
御信号３５により、切替えスイッチ１０はループフィル
タ出力端子１２側に接続されたままとなる。
【００２９】一方、比較分周器４の出力とＴＣＸＯ１の
分周信号を位相比較器６にて比較しループフィルタ５、
切替えスイッチ１０を介してＰＬＬ閉ループを構成し周
波数をロックし続ける。
分周信号を位相比較器６にて比較しループフィルタ５、
切替えスイッチ１０を介してＰＬＬ閉ループを構成し周
波数をロックし続ける。
【００３０】次に周波数がずれた場合を示す。まず、Ｄ
ＡＣ出力電圧３の領域１０３内において周波数がずれて
ロックがはずれた場合、あるいは分周器２の分周数を変
化させ、ＤＡＣ出力電圧３の領域１０３内の周波数切替
えが行われた場合を示す。
ＡＣ出力電圧３の領域１０３内において周波数がずれて
ロックがはずれた場合、あるいは分周器２の分周数を変
化させ、ＤＡＣ出力電圧３の領域１０３内の周波数切替
えが行われた場合を示す。
【００３１】電圧制御発振器３から比較分周器４を介し
て分周された信号と、基準信号発生器であるＴＣＸＯ１
から分周器２にて分周された信号により進み遅れ検出器
９は周波数ずれを検出し、周波数レンジ探索コントロー
ラ７に信号を送る。
て分周された信号と、基準信号発生器であるＴＣＸＯ１
から分周器２にて分周された信号により進み遅れ検出器
９は周波数ずれを検出し、周波数レンジ探索コントロー
ラ７に信号を送る。
【００３２】周波数探索レンジコントローラ７は、周波
数ずれの範囲がＤＡＣ出力電圧３の領域１０３内である
と判断し現状を維持する。つまり、ＤＡＣ８の差動出力
として発振周波数がＤＡＣ出力電圧３の領域１０３とな
る信号が送られ、スイッチ切替え制御信号３５により、
切替えスイッチ１０はループフィルタ出力端子１２側に
接続されたままとなる。そのためアナログ引き込みの動
作に入りロックが行われる。
数ずれの範囲がＤＡＣ出力電圧３の領域１０３内である
と判断し現状を維持する。つまり、ＤＡＣ８の差動出力
として発振周波数がＤＡＣ出力電圧３の領域１０３とな
る信号が送られ、スイッチ切替え制御信号３５により、
切替えスイッチ１０はループフィルタ出力端子１２側に
接続されたままとなる。そのためアナログ引き込みの動
作に入りロックが行われる。
【００３３】次にＤＡＣ出力電圧３の領域１０３内でロ
ックしており、例えばＤＡＣ出力電圧１の領域１０１に
周波数切替えが行われた場合を示す。
ックしており、例えばＤＡＣ出力電圧１の領域１０１に
周波数切替えが行われた場合を示す。
【００３４】電圧制御発振器３から比較分周器４を介し
て分周された信号と、基準信号発生器であるＴＣＸＯ１
から分周器２にて分周された信号により進み遅れ検出器
９は周波数ずれを検出し、周波数レンジ探索コントロー
ラ７に信号を送る。
て分周された信号と、基準信号発生器であるＴＣＸＯ１
から分周器２にて分周された信号により進み遅れ検出器
９は周波数ずれを検出し、周波数レンジ探索コントロー
ラ７に信号を送る。
【００３５】周波数探索レンジコントローラ７は周波数
ずれの範囲がＤＡＣ出力電圧１の領域１０１であると判
断し、ＤＡＣ８の差動出力として発振周波数がＤＡＣ出
力電圧１の領域１０１となる信号が送られ、スイッチ切
替え制御信号３５により定電圧印可端子１３に切替えス
イッチ１０を切替える。
ずれの範囲がＤＡＣ出力電圧１の領域１０１であると判
断し、ＤＡＣ８の差動出力として発振周波数がＤＡＣ出
力電圧１の領域１０１となる信号が送られ、スイッチ切
替え制御信号３５により定電圧印可端子１３に切替えス
イッチ１０を切替える。
【００３６】その後、再度進み遅れ検出器９は周波数ず
れを検出し、周波数レンジ探索コントローラ７が前の状
態と変化していない。つまり、発振周波数がＤＡＣ出力
電圧１の領域１０１であると判断した場合、スイッチ切
替え制御信号３５によりループフィルタ出力端子１２に
切替えスイッチ１０を切替える。その後アナログ引き込
みの動作に入りロックが行われる。
れを検出し、周波数レンジ探索コントローラ７が前の状
態と変化していない。つまり、発振周波数がＤＡＣ出力
電圧１の領域１０１であると判断した場合、スイッチ切
替え制御信号３５によりループフィルタ出力端子１２に
切替えスイッチ１０を切替える。その後アナログ引き込
みの動作に入りロックが行われる。
【００３７】上記の構成によれば、ループ帯域幅の狭い
ＰＬＬ周波数シンセサイザにおいても、周波数引き込み
時間の短いＰＬＬ周波数シンセサイザを得ることができ
る。
ＰＬＬ周波数シンセサイザにおいても、周波数引き込み
時間の短いＰＬＬ周波数シンセサイザを得ることができ
る。
【００３８】（実施の形態３）図４は本発明の実施の形
態３のＰＬＬ周波数シンセサイザを示す図であり、図２
にその発振周波数を示す。
態３のＰＬＬ周波数シンセサイザを示す図であり、図２
にその発振周波数を示す。
【００３９】図４において、１はＴＣＸＯ、２は分周
器、３は電圧制御発振器、４ａは整数分周器、４ｂは分
数分周器、５はループフィルタ、６は位相比較器（Ｐ
Ｄ）、７は周波数レンジ探索コントローラ、８はＤ／Ａ
コンバータ（ＤＡＣ）、９は進み遅れ検出器、１０はル
ープフィルタ切替えスイッチ、１１は電圧制御発振器ア
ナログ電圧制御端子、１２はループフィルタ出力端子、
１３は定電圧印可端子、１４は定電圧源、１５は負性抵
抗回路、１６は電圧制御発振器共振回路、１７、１８は
共振回路結合コンデンサ、１９は共振用インダクタ、２
０、２１、２２、２３はバリキャップ結合コンデンサ、
２４、２５、２６、２７、２８、２９はバイアス抵抗、
３０、３１、３２、３３は周波数可変用バリキャップ、
３４は電圧制御発振器デジタル電圧制御端子、３５はス
イッチ切替え制御信号、３６は整数分周−分数分周切替
えスイッチ、３７は分周切替え制御信号である。
器、３は電圧制御発振器、４ａは整数分周器、４ｂは分
数分周器、５はループフィルタ、６は位相比較器（Ｐ
Ｄ）、７は周波数レンジ探索コントローラ、８はＤ／Ａ
コンバータ（ＤＡＣ）、９は進み遅れ検出器、１０はル
ープフィルタ切替えスイッチ、１１は電圧制御発振器ア
ナログ電圧制御端子、１２はループフィルタ出力端子、
１３は定電圧印可端子、１４は定電圧源、１５は負性抵
抗回路、１６は電圧制御発振器共振回路、１７、１８は
共振回路結合コンデンサ、１９は共振用インダクタ、２
０、２１、２２、２３はバリキャップ結合コンデンサ、
２４、２５、２６、２７、２８、２９はバイアス抵抗、
３０、３１、３２、３３は周波数可変用バリキャップ、
３４は電圧制御発振器デジタル電圧制御端子、３５はス
イッチ切替え制御信号、３６は整数分周−分数分周切替
えスイッチ、３７は分周切替え制御信号である。
【００４０】図２はＰＬＬシンセサイザの発振周波数を
示す。この図はレンジ探索コントローラのレンジが５レ
ンジの場合を示す。１０１はＤＡＣ出力電圧１における
閉ループ時の発振周波数、１０２はＤＡＣ出力電圧２に
おける閉ループ時の発振周波数、１０３はＤＡＣ出力電
圧３における閉ループ時の発振周波数、１０４はＤＡＣ
出力電圧４における閉ループ時の発振周波数、１０５は
ＤＡＣ出力電圧５における閉ループ時の発振周波数であ
る。
示す。この図はレンジ探索コントローラのレンジが５レ
ンジの場合を示す。１０１はＤＡＣ出力電圧１における
閉ループ時の発振周波数、１０２はＤＡＣ出力電圧２に
おける閉ループ時の発振周波数、１０３はＤＡＣ出力電
圧３における閉ループ時の発振周波数、１０４はＤＡＣ
出力電圧４における閉ループ時の発振周波数、１０５は
ＤＡＣ出力電圧５における閉ループ時の発振周波数であ
る。
【００４１】動作を以下に示す。周波数がＤＡＣ出力電
圧３の領域１０３内でロックされている場合を示す。整
数分周−分数分周切替えスイッチ３６はロック時は整数
分周器４ａに接続されており、電圧制御発振器３から整
数分周器４ａを介して分周された信号と、基準信号発生
器であるＴＣＸＯ１から分周器２にて分周された信号に
より進み遅れ検出器９は周波数ずれを検出し、周波数レ
ンジ探索コントローラ７に信号を送る。
圧３の領域１０３内でロックされている場合を示す。整
数分周−分数分周切替えスイッチ３６はロック時は整数
分周器４ａに接続されており、電圧制御発振器３から整
数分周器４ａを介して分周された信号と、基準信号発生
器であるＴＣＸＯ１から分周器２にて分周された信号に
より進み遅れ検出器９は周波数ずれを検出し、周波数レ
ンジ探索コントローラ７に信号を送る。
【００４２】周波数がロックされている場合は周波数探
索レンジコントローラ７は現状を維持する。つまり、Ｄ
ＡＣ８には発振周波数がＤＡＣ出力電圧３の領域１０３
となる信号が送られ、スイッチ切替え制御信号３５によ
り、ループフィルタ切替えスイッチ１０はループフィル
タ出力端子１２側に接続される。
索レンジコントローラ７は現状を維持する。つまり、Ｄ
ＡＣ８には発振周波数がＤＡＣ出力電圧３の領域１０３
となる信号が送られ、スイッチ切替え制御信号３５によ
り、ループフィルタ切替えスイッチ１０はループフィル
タ出力端子１２側に接続される。
【００４３】一方、整数分周−分数分周切替えスイッチ
３６はロック時は整数分周器４ａに接続されており、整
数分周器４ａの出力とＴＣＸＯ１の分周信号を位相比較
器６にて比較しループフィルタ５、ループフィルタ切替
えスイッチ１０を介してＰＬＬ閉ループを構成し、周波
数をロックし続ける。
３６はロック時は整数分周器４ａに接続されており、整
数分周器４ａの出力とＴＣＸＯ１の分周信号を位相比較
器６にて比較しループフィルタ５、ループフィルタ切替
えスイッチ１０を介してＰＬＬ閉ループを構成し、周波
数をロックし続ける。
【００４４】次に周波数がずれた場合を示す。まず、Ｄ
ＡＣ出力電圧３の領域１０３内において周波数がずれて
ロックがはずれた場合、あるいは分周器２の分周数を変
化させ、ＤＡＣ出力電圧３の領域１０３内の周波数切替
えが行われた場合を示す。
ＡＣ出力電圧３の領域１０３内において周波数がずれて
ロックがはずれた場合、あるいは分周器２の分周数を変
化させ、ＤＡＣ出力電圧３の領域１０３内の周波数切替
えが行われた場合を示す。
【００４５】ロックが外れると周波数探索レンジコント
ローラ７は分周切替え制御信号３７を整数分周−分数分
周切替えスイッチ３６に送り、スイッチを分数分周器４
ｂ側に切替える。
ローラ７は分周切替え制御信号３７を整数分周−分数分
周切替えスイッチ３６に送り、スイッチを分数分周器４
ｂ側に切替える。
【００４６】電圧制御発振器３から分数分周器４ｂを介
して分周された信号と、基準信号発生器であるＴＣＸＯ
１から分周器２にて分周された信号により進み遅れ検出
器９は周波数ずれを検出し、周波数レンジ探索コントロ
ーラ７に信号を送る。
して分周された信号と、基準信号発生器であるＴＣＸＯ
１から分周器２にて分周された信号により進み遅れ検出
器９は周波数ずれを検出し、周波数レンジ探索コントロ
ーラ７に信号を送る。
【００４７】周波数探索レンジコントローラ７は周波数
ずれの範囲がＤＡＣ出力電圧３の領域１０３であると判
断し現状を維持する。つまり、ＤＡＣ８には発振周波数
がＤＡＣ出力電圧３の領域１０３となる信号が送られ、
スイッチ切替え制御信号３５により、切替えスイッチ１
０はループフィルタ出力端子１２側に接続されたままと
なる。その後、アナログ引き込みの動作に入り周波数ず
れが小さくなり、ある値以下になると周波数探索レンジ
コントローラ７は、分周切替え制御信号３７を整数分周
−分数分周切替えスイッチ３６に送り、整数分周器４ａ
側に整数分周−分数分周切替えスイッチ３６を切替え周
波数ロックを続ける。
ずれの範囲がＤＡＣ出力電圧３の領域１０３であると判
断し現状を維持する。つまり、ＤＡＣ８には発振周波数
がＤＡＣ出力電圧３の領域１０３となる信号が送られ、
スイッチ切替え制御信号３５により、切替えスイッチ１
０はループフィルタ出力端子１２側に接続されたままと
なる。その後、アナログ引き込みの動作に入り周波数ず
れが小さくなり、ある値以下になると周波数探索レンジ
コントローラ７は、分周切替え制御信号３７を整数分周
−分数分周切替えスイッチ３６に送り、整数分周器４ａ
側に整数分周−分数分周切替えスイッチ３６を切替え周
波数ロックを続ける。
【００４８】次にＤＡＣ出力電圧３の領域１０３内でロ
ックしており、例えばＤＡＣ出力電圧１の領域１０１に
周波数切替えが行われた場合を示す。
ックしており、例えばＤＡＣ出力電圧１の領域１０１に
周波数切替えが行われた場合を示す。
【００４９】電圧制御発振器３から整数分周器４ａを介
して分周された信号と、基準信号発生器であるＴＣＸＯ
１から分周器２にて分周された信号により進み遅れ検出
器９は周波数ずれを検出し、周波数レンジ探索コントロ
ーラ７に信号を送る。
して分周された信号と、基準信号発生器であるＴＣＸＯ
１から分周器２にて分周された信号により進み遅れ検出
器９は周波数ずれを検出し、周波数レンジ探索コントロ
ーラ７に信号を送る。
【００５０】周波数探索レンジコントローラ７は周波数
ずれの範囲がＤＡＣ出力電圧１の領域１０１であると判
断し、ＤＡＣ８には発振周波数がＤＡＣ出力電圧１の領
域１０１となる信号が出力される。また、スイッチ切替
え制御信号３５は定電圧印可端子１３に切替えスイッチ
１０を切替える。
ずれの範囲がＤＡＣ出力電圧１の領域１０１であると判
断し、ＤＡＣ８には発振周波数がＤＡＣ出力電圧１の領
域１０１となる信号が出力される。また、スイッチ切替
え制御信号３５は定電圧印可端子１３に切替えスイッチ
１０を切替える。
【００５１】同時に周波数探索レンジコントローラ７
は、分周切替え制御信号３７を整数分周−分数分周切替
えスイッチ３６に送り、スイッチを分数分周器４ｂ側に
切替える。
は、分周切替え制御信号３７を整数分周−分数分周切替
えスイッチ３６に送り、スイッチを分数分周器４ｂ側に
切替える。
【００５２】その後、再度進み遅れ検出器９は周波数ず
れを検出し、周波数レンジ探索コントローラ７が前の状
態と変化していない。つまり、発振周波数がＤＡＣ出力
電圧１の領域１０１であると判断した場合、スイッチ切
替え制御信号３５により、ループフィルタ出力端子１２
に切替えスイッチ１０が切り換わる。
れを検出し、周波数レンジ探索コントローラ７が前の状
態と変化していない。つまり、発振周波数がＤＡＣ出力
電圧１の領域１０１であると判断した場合、スイッチ切
替え制御信号３５により、ループフィルタ出力端子１２
に切替えスイッチ１０が切り換わる。
【００５３】その後、アナログ引き込みの動作に入り周
波数ずれが小さくなり、ある値以下になると周波数探索
レンジコントローラ７は、分周切替え制御信号３７を整
数分周−分数分周切替えスイッチ３６に送り、整数分周
器４ａ側に整数分周−分数分周切替えスイッチ３６を切
替え周波数ロックを続ける。
波数ずれが小さくなり、ある値以下になると周波数探索
レンジコントローラ７は、分周切替え制御信号３７を整
数分周−分数分周切替えスイッチ３６に送り、整数分周
器４ａ側に整数分周−分数分周切替えスイッチ３６を切
替え周波数ロックを続ける。
【００５４】上記の構成によれば、ループ帯域幅の狭い
ＰＬＬ周波数シンセサイザにおいても、周波数引き込み
時間の短いＰＬＬ周波数シンセサイザを得ることができ
る。
ＰＬＬ周波数シンセサイザにおいても、周波数引き込み
時間の短いＰＬＬ周波数シンセサイザを得ることができ
る。
【００５５】（実施の形態４）図５は本発明の実施の形
態４のＰＬＬ周波数シンセサイザを示す図であり、図６
にその発振周波数を示す。
態４のＰＬＬ周波数シンセサイザを示す図であり、図６
にその発振周波数を示す。
【００５６】図５において、１はＴＣＸＯ、２は分周
器、３は電圧制御発振器、４は比較分周器、５はループ
フィルタ、６は位相比較器、７は周波数レンジ探索コン
トローラ、８はＤ／Ａコンバータ、９は進み遅れ検出
器、１０は切替えスイッチ、１５は負性抵抗回路、１６
は電圧制御発振器共振回路、１７、１８は共振回路結合
コンデンサ、１９は共振用インダクタ、２２、２３はバ
リキャップ結合コンデンサ、２６、２７、２８はバイア
ス抵抗、３２、３３は周波数可変用バリキャップ、３５
はスイッチ切替え制御信号３７はＤＡＣ出力である。
器、３は電圧制御発振器、４は比較分周器、５はループ
フィルタ、６は位相比較器、７は周波数レンジ探索コン
トローラ、８はＤ／Ａコンバータ、９は進み遅れ検出
器、１０は切替えスイッチ、１５は負性抵抗回路、１６
は電圧制御発振器共振回路、１７、１８は共振回路結合
コンデンサ、１９は共振用インダクタ、２２、２３はバ
リキャップ結合コンデンサ、２６、２７、２８はバイア
ス抵抗、３２、３３は周波数可変用バリキャップ、３５
はスイッチ切替え制御信号３７はＤＡＣ出力である。
【００５７】図６はＰＬＬシンセサイザの発振周波数を
示す。この図はレンジ探索コントローラのレンジが５レ
ンジの場合を示す。１００は電圧制御発振器の制御電圧
に対する発振周波数、１０１はＤＡＣ出力電圧１におけ
る発振周波数、１０２はＤＡＣ出力電圧２における発振
周波数、１０３はＤＡＣ出力電圧３における発振周波
数、１０４はＤＡＣ出力電圧４における発振周波数、１
０５はＤＡＣ出力電圧５における発振周波数である。
示す。この図はレンジ探索コントローラのレンジが５レ
ンジの場合を示す。１００は電圧制御発振器の制御電圧
に対する発振周波数、１０１はＤＡＣ出力電圧１におけ
る発振周波数、１０２はＤＡＣ出力電圧２における発振
周波数、１０３はＤＡＣ出力電圧３における発振周波
数、１０４はＤＡＣ出力電圧４における発振周波数、１
０５はＤＡＣ出力電圧５における発振周波数である。
【００５８】動作を以下に示す。周波数がずれた場合、
周波数レンジ探索コントローラ７は、電圧制御発振器３
から比較分周器４を介して分周された信号と、基準信号
発生器であるＴＣＸＯ１から分周器２にて分周された信
号により、進み遅れ検出器９は周波数ずれを検出し、周
波数レンジ探索コントローラ７に信号を送る。
周波数レンジ探索コントローラ７は、電圧制御発振器３
から比較分周器４を介して分周された信号と、基準信号
発生器であるＴＣＸＯ１から分周器２にて分周された信
号により、進み遅れ検出器９は周波数ずれを検出し、周
波数レンジ探索コントローラ７に信号を送る。
【００５９】周波数探索レンジコントローラ７は周波数
ずれの範囲と、ロックが外れる以前のコントロールデー
タによりＤＡＣへのデータを決定する。例えば、最初に
ロックしていた時のＤＡＣ出力３７が出力電圧３であっ
た場合、アンロックにより進み送れ検出器９は周波数の
ずれを周波数レンジ探索コントローラ７に送る。
ずれの範囲と、ロックが外れる以前のコントロールデー
タによりＤＡＣへのデータを決定する。例えば、最初に
ロックしていた時のＤＡＣ出力３７が出力電圧３であっ
た場合、アンロックにより進み送れ検出器９は周波数の
ずれを周波数レンジ探索コントローラ７に送る。
【００６０】周波数レンジ探索コントローラ７はＤＡＣ
出力電圧３からのずれを計算し、所望周波数に一番近い
周波数となるようなＤＡＣ出力を選定する。それと同時
にスイッチ切替え制御信号３５により切替えスイッチ１
０をオンする。これにより急速に充放電を行い、その後
切替えスイッチ１０をオフにし、通常のアナログ引き込
みによりロックが行われる。
出力電圧３からのずれを計算し、所望周波数に一番近い
周波数となるようなＤＡＣ出力を選定する。それと同時
にスイッチ切替え制御信号３５により切替えスイッチ１
０をオンする。これにより急速に充放電を行い、その後
切替えスイッチ１０をオフにし、通常のアナログ引き込
みによりロックが行われる。
【００６１】上記の構成によれば、ループ帯域幅の狭い
ＰＬＬ周波数シンセサイザにおいても、周波数引き込み
時間の短いＰＬＬ周波数シンセサイザを得ることができ
る。
ＰＬＬ周波数シンセサイザにおいても、周波数引き込み
時間の短いＰＬＬ周波数シンセサイザを得ることができ
る。
【００６２】
【発明の効果】以上のように本発明によれば、発振周波
数を進み遅れ検出器により位相のずれを検出した後、周
波数レンジコントローラによりデジタル的にロック周波
数近傍の周波数に近づけ、その後アナログ的引き込みに
切替えることにより、ループ帯域が狭く、周波数引き込
み時間の短いＰＬＬ周波数シンセサイザを得ることがで
きる。
数を進み遅れ検出器により位相のずれを検出した後、周
波数レンジコントローラによりデジタル的にロック周波
数近傍の周波数に近づけ、その後アナログ的引き込みに
切替えることにより、ループ帯域が狭く、周波数引き込
み時間の短いＰＬＬ周波数シンセサイザを得ることがで
きる。
【図１】本発明の実施の形態１を示す回路図
【図２】本発明の実施の形態１〜３の発振周波数を示す
図
図
【図３】本発明の実施の形態２を示す回路図
【図４】本発明の実施の形態３を示す回路図
【図５】本発明の実施の形態４を示す回路図
【図６】本発明の実施の形態４の発振周波数を示す図
【図７】従来の高周波発振回路の回路図
１ ＴＣＸＯ ２ 分周器 ３ 電圧制御発振器 ４ 比較分周器 ４ａ 整数分周器 ４ｂ 分数分周器 ５ ループフィルタ ６ 位相比較器 ７ 周波数レンジ探索コントローラ ８ Ｄ／Ａコンバータ（ＤＡＣ） ９ 進み遅れ検出器 １０ 切替えスイッチ １１ 電圧制御発振器アナログ電圧制御端子 １１ａ，１１ｂ 電圧制御発振器差動アナログ電圧制御
端子 １２ ループフィルタ出力端子 １２ａ，１２ｂ ループフィルタ差動出力端子 １３，１３ａ，１３ｂ 定電圧印可端子 １４，１４ａ，１４ｂ 定電圧源 １５ 負性抵抗回路 １６ 電圧制御発振器共振回路 １７，１８ 共振回路結合コンデンサ １９ 共振用インダクタ ２０，２１，２２，２３ バリキャップ結合コンデンサ ２４，２５，２６，２７，２８，２９ バイアス抵抗 ３０，３１，３２，３３ 周波数可変用バリキャップ ３４ 電圧制御発振器デジタル電圧制御端子 ３４ａ，３４ｂ 電圧制御発振器差動デジタル電圧制御
端子 ３５ スイッチ切替え制御信号 ３６ 整数分周ー分数分周切替えスイッチ ３７ ＤＡＣ出力 １０１ ＤＡＣ出力電圧１における閉ループ時の発振周
波数 １０２ ＤＡＣ出力電圧２における閉ループ時の発振周
波数 １０３ ＤＡＣ出力電圧３における閉ループ時の発振周
波数 １０４ ＤＡＣ出力電圧４における閉ループ時の発振周
波数 １０５ ＤＡＣ出力電圧５における閉ループ時の発振周
波数
端子 １２ ループフィルタ出力端子 １２ａ，１２ｂ ループフィルタ差動出力端子 １３，１３ａ，１３ｂ 定電圧印可端子 １４，１４ａ，１４ｂ 定電圧源 １５ 負性抵抗回路 １６ 電圧制御発振器共振回路 １７，１８ 共振回路結合コンデンサ １９ 共振用インダクタ ２０，２１，２２，２３ バリキャップ結合コンデンサ ２４，２５，２６，２７，２８，２９ バイアス抵抗 ３０，３１，３２，３３ 周波数可変用バリキャップ ３４ 電圧制御発振器デジタル電圧制御端子 ３４ａ，３４ｂ 電圧制御発振器差動デジタル電圧制御
端子 ３５ スイッチ切替え制御信号 ３６ 整数分周ー分数分周切替えスイッチ ３７ ＤＡＣ出力 １０１ ＤＡＣ出力電圧１における閉ループ時の発振周
波数 １０２ ＤＡＣ出力電圧２における閉ループ時の発振周
波数 １０３ ＤＡＣ出力電圧３における閉ループ時の発振周
波数 １０４ ＤＡＣ出力電圧４における閉ループ時の発振周
波数 １０５ ＤＡＣ出力電圧５における閉ループ時の発振周
波数
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｌ 7/18 Ａ (72)発明者 足立 寿史 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 坂倉 真 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5J106 AA04 BB01 BB10 CC01 CC15 CC21 CC41 CC52 CC53 DD09 DD35 EE10 FF09 GG01 HH03 JJ01 JJ05 KK03 PP03 QQ09 RR17 RR18 RR20
Claims (6)
- 【請求項１】 基準周波数信号を発生する基準周波数信
号発生器と、電圧制御発振器と、比較分周器と、開ルー
プ制御時に所定周波数近傍の発振を行うための進み遅れ
検出器と一定電圧を与えるＤ／Ａコンバータと、周波数
差により開ループから閉ループに切替えを行う周波数レ
ンジ探索コントローラと、閉ループ制御時に所定周波数
にロックするために位相差を検出し電圧に変換する位相
比較器及び位相比較器からの出力の高周波成分を除去す
るループフィルタとを備えたことを特徴とするＰＬＬ周
波数シンセサイザ。 - 【請求項２】 前記電圧制御発振器の共振回路部分が、
開ループ時にデジタル電圧制御を行う第１の共振回路と
閉ループ時にアナログ電圧制御を行う第２の共振回路と
からなり、 前記第１の共振回路には前記Ｄ／Ａコンバータが接続さ
れており、 前記第２の共振回路にはループフィルタが接続されてい
ることを特徴とする請求項１記載のＰＬＬ周波数シンセ
サイザ。 - 【請求項３】 前記第２の共振回路の制御電圧が、前記
ループフィルタの出力とループフィルタから出力が可能
な一定電圧を与える電源の切替えが可能であり、 開ループ時には一定電圧を与える電源に接続されてお
り、 閉ループ時には前記フィルタの出力が制御電圧として供
給されることを特徴とする請求項２記載のＰＬＬ周波数
シンセサイザ。 - 【請求項４】 前記電圧制御発振器の入出力、比較分周
器の入力、及びループフィルタの出力、Ｄ／Ａコンバー
タの出力が差動であることを特徴とする請求項１または
２記載のＰＬＬ周波数シンセサイザ。 - 【請求項５】 前記比較分周器が比較周波数を変化させ
その平均として動作させる分周分数と整数分周の２つの
モードを持ち、開ループの初期は分周分数で動作し、一
定時間後、整数分周で動作することを特徴とする請求項
２または４記載のＰＬＬ周波数シンセサイザ。 - 【請求項６】 前記電圧制御発振器の制御電圧が、前記
ループフィルタの出力と前記Ｄ／Ａコンバータの出力と
に切替えが可能であり、 開ループ時には前記Ｄ／Ａコンバータの出力が制御電圧
として供給され、 閉ループ時には前記フィルタの出力が制御電圧として供
給されることを特徴とする請求項１記載のＰＬＬ周波数
シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000156326A JP2001339300A (ja) | 2000-05-26 | 2000-05-26 | Ｐｌｌ周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000156326A JP2001339300A (ja) | 2000-05-26 | 2000-05-26 | Ｐｌｌ周波数シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001339300A true JP2001339300A (ja) | 2001-12-07 |
Family
ID=18661130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000156326A Pending JP2001339300A (ja) | 2000-05-26 | 2000-05-26 | Ｐｌｌ周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001339300A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2399959A (en) * | 2003-03-22 | 2004-09-29 | Motorola Inc | A frequency synthesiser and a method of modifying a frequency therefor |
| US7276979B2 (en) | 2003-10-24 | 2007-10-02 | Matsushita Electric Industrial Co., Ltd. | Oscillation device and mobile communication apparatus |
| JP2008530871A (ja) * | 2005-02-11 | 2008-08-07 | ローデ ウント シュワルツ ゲーエムベーハー ウント コー カーゲー | 改良ｖｃｏ事前チューニングを有するｐｌｌ合成装置 |
| WO2018123610A1 (ja) * | 2016-12-28 | 2018-07-05 | ソニーセミコンダクタソリューションズ株式会社 | Ｄａｃ及び発振回路 |
| JP2019110363A (ja) * | 2017-12-15 | 2019-07-04 | セイコーエプソン株式会社 | 回路装置、発振器、電子機器及び移動体 |
| CN112600555A (zh) * | 2020-11-05 | 2021-04-02 | 深圳芯盛思技术有限公司 | 一种产生调频连续波信号的方法 |
-
2000
- 2000-05-26 JP JP2000156326A patent/JP2001339300A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2399959A (en) * | 2003-03-22 | 2004-09-29 | Motorola Inc | A frequency synthesiser and a method of modifying a frequency therefor |
| GB2399959B (en) * | 2003-03-22 | 2005-04-13 | Motorola Inc | A frequency synthesiser and a method of modifying a frequency therefor |
| US7276979B2 (en) | 2003-10-24 | 2007-10-02 | Matsushita Electric Industrial Co., Ltd. | Oscillation device and mobile communication apparatus |
| JP2008530871A (ja) * | 2005-02-11 | 2008-08-07 | ローデ ウント シュワルツ ゲーエムベーハー ウント コー カーゲー | 改良ｖｃｏ事前チューニングを有するｐｌｌ合成装置 |
| US11025267B2 (en) | 2016-12-28 | 2021-06-01 | Sony Semiconductor Solutions Corporation | DAC and oscillation circuit |
| US20200091927A1 (en) * | 2016-12-28 | 2020-03-19 | Sony Semiconductor Solutions Corporation | Dac and oscillation circuit |
| WO2018123610A1 (ja) * | 2016-12-28 | 2018-07-05 | ソニーセミコンダクタソリューションズ株式会社 | Ｄａｃ及び発振回路 |
| JP2019110363A (ja) * | 2017-12-15 | 2019-07-04 | セイコーエプソン株式会社 | 回路装置、発振器、電子機器及び移動体 |
| CN110022149A (zh) * | 2017-12-15 | 2019-07-16 | 精工爱普生株式会社 | 电路装置、振荡器、电子设备以及移动体 |
| JP7039986B2 (ja) | 2017-12-15 | 2022-03-23 | セイコーエプソン株式会社 | 回路装置、発振器、電子機器及び移動体 |
| CN110022149B (zh) * | 2017-12-15 | 2023-06-20 | 精工爱普生株式会社 | 电路装置、振荡器、电子设备以及移动体 |
| CN112600555A (zh) * | 2020-11-05 | 2021-04-02 | 深圳芯盛思技术有限公司 | 一种产生调频连续波信号的方法 |
| CN112600555B (zh) * | 2020-11-05 | 2024-05-17 | 深圳芯盛思技术有限公司 | 一种产生调频连续波信号的方法 |
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