JP2001339260A

JP2001339260A - パワーアンプモジュール

Info

Publication number: JP2001339260A
Application number: JP2000158999A
Authority: JP
Inventors: Masashi Takahara; 誠志高原; Minoru Takatani; 稔高谷
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 2000-05-29
Filing date: 2000-05-29
Publication date: 2001-12-07

Abstract

(57)【要約】【課題】小型、高効率でマザーボードヘの実装時に生じ
るクラックや割れの問題を生じないパワーアンプモジュ
ールを提供する。【解決手段】マイクロ波帯を利用した通信機器の送信部
に用いられるパワーアンプモジュールに係る。パワーア
ンプ２１は、入力された信号を増幅して出力する。アイ
ソレータ２２はパワーアンプ２１の後段に備えられてい
る。パワーアンプ２１の出力端と、アイソレータ２２の
入力端との間には、１つのインピーダンス整合回路２１
５が接続されているだけである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロ波帯を利
用した通信機器等において、主に、送信回路部に用いら
れるパワーアンプモジュールに関する。

【０００２】

【従来の技術】近年、携帯電話などのデジタル移動体通
信機器の普及によりマイクロ波帯の送信部に用いられる
電力増幅器（パワーアンプモジュール）への需要が高ま
っている。パワーアンプモジュールは移動体通信機器の
１部品であり、近年、通信機器、特に携帯電話の形状の
小型化、高機能化と共に、低電圧動作化、高効率化及び
軽量化の要望が強くなっている。

【０００３】デジタル移動体通信機器では、アンテナで
受信された信号は、ローノイズアンプ部へ伝達され、ロ
ーノイズアンプ部からミキサ部へ供給されて、変調さ
れ、更にＩＦ部を経てベースバンド部へ送られる。ま
た、ベースバンド部で生成された送信信号は、ミキサ部
で変調され、パワーアンプ回路へ伝えれ、パワーアンプ
回路にて増幅された信号が、デュプレクサ（Duplexer）
を経て送信用アンテナヘ伝えられる。パワーアンプ回路
では、ミキサ部から供給された信号を、必要な電力レベ
ルまで増幅する。パワーアンプ回路から出力された信号
は、非可逆回路素子であるアイソレータへ供給される。

【０００４】アイソレータは、パワーアンプ回路から供
給された信号を、送信用アンテナ側へ伝達するが、送信
用アンテナ側からパワーアンプ回路ヘ戻る信号をカット
する。このアイソレータの働きにより、出力側負荷イン
ピーダンスの変化等に起因する電力の反射、それによる
信号品質劣化（ノイズレベルの増加）、効率劣化、及
び、パワーアンプ回路内部の回路の破壊等が回避され
る。

【０００５】アイソレータから出力された信号は、通
常、電力検出部を通過させ、その電力レベルが検出され
る。そして、電力制御部からパワーアンプ回路に、送信
される電力が常に一定となるように、自動電力制御（Ａ
ＰＣ、Auto Power Contro1）が加わる。このため、パワ
ーアンプ回路からの出力信号が、必要以上に増加した
り、必要以下に減少したりすることなく、必要とされる
電力レベルに常に制御される。電力検出部を通過した信
号は、ローパスフィルタにより、高次高調波成分が除去
され、デュプレクサ（Duplexer）へ伝えられ、更に送信
アンテナに伝達される。

【０００６】パワーアンプ回路及びアイソレータは、同
一の基板上に実装され、パワーアンプモジュールを構成
する。パワーアンプモジュールを構成する基板の材料と
しては、一般に、基板上に形成されるストリップライン
の波長短縮効果による形状小型化と、マイクロ波の伝送
損失低減化のため、高誘電率系、低誘電正接の材料が用
いられる。具体的には、ＢａＯ−ＴｉＯ₂−Ｎｄ₂Ｏ₃系
セラミック材料を用いられている。基板は、このセラミ
ック材料を用いた複数層、例えば６層を積層した構成と
なっている。

【０００７】パワーアンプモジュールに含まれるパワー
アンプ回路の入出力インピーダンス整合回路及び直流バ
イアス回路に必要な受動素子は、この基板内に形成され
る。パワーアンプ回路は、通常、前段半導体素子、後段
半導体素子、及び段間インピーダンス整合回路を含み、
これらを１パッケージ化したＭＭＩＣ（Microwave Mono
lithic IC）の形態をとる。

【０００８】アイソレータも、入インピーダンス整合回
路、出力インピーダンス整合回路、及び、５０Ωの終端
抵抗とともに、１パッケージ化したものが用いられてい
る。アイソレータは、例えばＹＩＧ（イットリウム／鉄
／ガーネット）から構成されるフェリ磁性体と、フェリ
磁性体によって支持されている３つの中心導体と、フェ
リ磁性体に直流磁界を印加するマグネットと、インピー
ダンス整合回路を形成するための誘電体基板と、上シー
ルドケースと、下シールドケースと、端子基板とから構
成される。

【０００９】

【発明が解決しようとする課題】携帯電話等、移動体通
信機器の小型化が進むにつれ、その構成部品の１つであ
るパワーアンプモジュールの形状小型化も要求される。
しかし、従来のパワーアンプモジュールでは、基板にセ
ラミック材料を用いており、その機械的強度の弱さの関
係から、アイソレータ及びパワーアンプを含めて一体化
したパワーアンプモジュールを構成した場合、基板の外
形寸法が大きくなる。このため、小型化に限界を生じ
る。

【００１０】しかも、パワーアンプは、出力インピーダ
ンス整合回路のインピーダンスが５０Ωとなるように調
整されており、アイソレータはこのパワーアンプの出力
インピーダンスに整合すべく、５０Ωの入力インピーダ
ンス整合回路を備える。アイソレータには、この入力イ
ンピーダンス整合回路を構成するための容量基板が備え
られており、その分だけ、アイソレータの形状が大型化
し、それが、パワーアンプモジュールの基板の大型化に
反映される。

【００１１】上述したように、パワーアンプモジュール
を構成する基板の外径寸法が大きくなるため、マザーボ
ード上への実装時、基板にクラックまたは割れが発生
し、パワーアンプモジュールとしての信頼性及び品質を
低下させる。

【００１２】本発明の課題は、小型のパワーアンプモジ
ュールを提供することである。

【００１３】本発明のもう一つの課題は、電力損失を低
減させ、高効率化を図ったパワーアンプモジュールを提
供することである。

【００１４】本発明の更にもう一つの課題は、マザーボ
ードヘの実装時に生じるクラックや割れの問題を解消し
得るパワーアンプモジュールを提供することである。

【００１５】

【課題を解決するための手段】上述した課題を解決する
ため、本発明に係るパワーアンプモジュールは、パワー
アンプと、アイソレータとを含み、通信機器の送信部に
用いられる。前記パワーアンプは、入力された信号を増
幅して出力する。前記アイソレータは、アイソレータを
含み、前記パワーアンプの後段に備えられる。前記パワ
ーアンプの出力端と、前記アイソレータの入力端との間
には１つのインピーダンス整合回路が備えられる。

【００１６】アイソレータは、入力信号を増幅して出力
するパワーアンプの後段に備えられているから、パワー
アンプから供給された信号を、アイソレータを通して、
送信用アンテナ側へ伝達するとともに、送信用アンテナ
側からパワーアンプヘ戻る信号を、アイソレータによっ
てカットすることができる。このアイソレータの働きに
より、出力側負荷インピーダンスの変化等に起因する電
力の反射、それによる信号品質劣化、効率劣化、及び、
パワーアンプ内部の回路の破壊等が回避される。

【００１７】パワーアンプとアイソレータとの間には１
つのインピーダンス整合回路が備えられているだけであ
る。このため、パワーアンプとアイソレータとの間に２
つのインピーダンス整合回路が必要であった従来例と比
較して、パワーアンプとアイソレータとの間に備えられ
るべきインピーダンス整合回路数が半減し、より一層の
小型化が達成できるようになる。

【００１８】本発明に係るパワーアンプモジュールに含
まれる基板は、有機樹脂材料と、セラミック材料との混
合材料でなる層を含む。パワーアンプ及びアイソレータ
は基板に搭載される。このような基板は、セラミック基
板と比較して、曲げ強度が大きく、破損、割れ等を生じ
にくい。

【００１９】また、セラミック材料を含むから、誘電率
の高い誘電体セラミック材料を選択し、有機樹脂基板に
比較して、優れた電気的特性を確保することができる。

【００２０】

【発明の実施の形態】図１はデジタル移動体通信機器
（Ｗ−ＣＤＭＡ対応）における高周波回路部の構成を示
すブロック図である。受信アンテナＡＮＴ２で受信され
た信号は、ローノイズアンプ部ＡＭＰへ伝達され、ミキ
サ部ＭＩＸＲで変調され、更にＩＦ部を経由してベース
バンド部ＢＳＢへ送られる。

【００２１】また、ベースバンド部ＢＳＢで生成された
送信信号は、ミキサ部ＭＩＸＴで変調される。ミキサ部
ＭＩＸＴによる変調は、フェーズロックループＰＬＬか
らミキサ部ＭＩＸＴに供給される信号に基づいて行われ
る。送信信号は、ミキサ部ＭＩＸＴで変調された後、パ
ワーアンプ回路部ＰＷＡへ供給される。パワーアンプ回
路部ＰＷＡは、送信用アンテナＡＮＴ１から出力される
送信信号を、受信者に届く電力になるまで増幅する役割
を担う。パワーアンプ回路部ＰＷＡにて増幅された信号
は、デュプレクサＤＵＰを経て送信用アンテナＡＮＴ１
ヘ伝えられ、送信用アンテナＡＮＴ１から空中に放射さ
れる。

【００２２】図２はパワーアンプ回路部ＰＷＡの詳細を
示すブロック図である。図示されたパワーアンプ回路部
ＰＷＡは、バンドパスフィルタ１、パワーアンプモジュ
ール２、電力検出部３及びローパスフィルタ４を含んで
いる。ミキサ部ＭＩＸＴからパワーアンプ回路部ＰＷＡ
へ供給された変調信号は、バンドパスフィルタ１によ
り、必要な周波数成分のみが抽出され、パワーアンプ２
１ヘ伝えられる。バンドパスフィルタ１を通過した信号
は、パワーアンプモジュール２に供給される。

【００２３】パワーアンプモジュール２は、パワーアン
プ回路回路２１と、アイソレータ２２と、出力インピー
ダンス整合回路２３とを含む。パワーアンプモジュール
２では、バンドパスフィルタ１を通過した信号を、パワ
ーアンプ２１により増幅する。パワーアンプ２１から出
力された信号は、アイソレータ２２へ供給される。

【００２４】アイソレータ２２は、パワーアンプ２１か
ら供給された信号を送信用アンテナＡＮＴ１側へは伝達
するが、送信用アンテナＡＮＴ１側からパワーアンプ２
１ヘ戻る信号をカットする。アイソレータ２２がない
と、動作環境等に起因して出力側負荷インピーダンスが
変化した場合、パワーアンプ２１で増幅された電力が反
射され、パワーアンプ２１ヘ戻り、パワーアンプ２１か
ら出力される信号の品質劣化（ノイズレベルの増加）、
効率劣化、パワーアンプ２１の内部回路の破壊等を招
く。アイソレータ２２は、このような反射による不具合
を防止するために備えられている。

【００２５】アイソレータ２２から出力された信号は、
出力インピーダンス整合回路２３を経て、電力検出部３
に供給される。そして、電力検出部３を通過するとき、
信号の電力レペルが検出される。電力検出信号は、電力
制御部５に供給される。電力制御部５は電力検出部３か
ら供給される電力検出信号に基づき、パワーアンプ２１
にＡＰＣ制御を加え、出力電力を一定化する。

【００２６】電力検出部３を通過した信号は、ローパス
フィルタ４により、高次高調波成分が除去され、デュプ
レクサＤＵＰへ伝えられ、更に、送信用アンテナＡＮＴ
１に伝達される。そして、送信用アンテナＡＮＴ１か
ら、空中へ信号が放射される。

【００２７】図１、図２に示す例は、Ｗ−ＣＤＭＡ対応
のもであり、パワーアンプ２１に要求される主な特性は
以下のとおりである。

【００２８】周波数（ｆｉｎ）＝１９２０〜１９８０ＭＨｚ出力電力（Ｐｏｕｔ）＝２７ｄＢｍ電力付加効率（ＰＡＥ）＝４０％以上隣接チャンネル漏洩電力比（ＡＣＰＲ）ＡＣＰＲ１＝−３８ｄＢｃ以下（ａｔ５ＭＨｚ）ＡＣＰＲ２＝−４８ｄ８ｃ以下（ａｔ１０ＭＨｚ）隣接チャンネル漏洩電力比（ＡＣＰＲ）とは、送信信号
の中心周波数から５．０ＭＨｚ、または、１０．０ＭＨ
ｚ離れた周波数におけるノイズレベルを、中心周波数の
電力レベルに対する相対比で表した値である。電力付加
効率（ＰＡＥ）とは、出力電力と消費電力との割合をパ
ーセントで表示したもので、高いほど好ましい。

【００２９】パワーアンプ２１は、その出力負荷インピ
ーダンスＺＩｏが５０Ωの場合に、上記特性が得られる
ように設計される。実際には、５０Ωの状態が定常的に
持続することはなく、アンテナの角度や、温度条件など
により３０〜７０Ω程度は充分に変化しえる。

【００３０】アイソレータ２２がない場合、前記インピ
ーダンスの変化により、反射電力が直接、パワーアンプ
２１の出力に供給されることとなるので、本来出力され
るパワーアンプ２１の電力が上記特性を満たしていて
も、負荷側（アンテナ側）へ伝達される信号の品質は劣
化する。

【００３１】アイソレータ２２の機能に関して、パワー
アンプ２１の出力負荷インピーダンスＺＩｏ＝５０Ωの
場合と、Ｚｌｏ＝３０Ωの場合において、下記動作条件
におけるＰＡＥ値及びＡＣＰＲ値を示す。

【００３２】動作条件ｆｉｎ＝１９５０ＭＨｚＰｏｕｔ＝２７ｄＢｍＡ．アイソレータ２２がない場合出力負荷インピーダンスＺＩｏ＝５０Ωの場合ＰＡＥ＝４０％ＡＣＰＲ１＝−４５ｄＢｃＡＣＰＲ２＝−５５ｄＢｃ出力負荷インピーダンスＺｌｏ＝３０Ωの場合ＰＡＥ＝２９％ＡＣＰＲ１＝−３１ｄＢｃＡＣＰＲ２＝−４０ｄＢｃＢ．アイソレータ２２がある場合出力負荷インピーダンスＺＩｏ＝５０Ωの場合ＰＡＥ＝４０％ＡＣＰＲ１＝−４５ｄＢＡＣＰＲ２＝−５５ｄＢｃ出力負荷インピーダンスＺＩｏ＝３０Ωの場合ＰＡＥ＝４０％ＡＣＰＲ１＝−４５ｄＢｃＡＣＰＲ２＝−５５ｄＢ上記特性例に示すように、アイソレータ２２がない場合
は、出力負荷インピーダンスＺＩｏの変化により、特性
の劣化が顕著に見られる。これに対し、アイソレータ２
２を接続した場合、アイソレータ２２の出力側のインピ
ーダンスは変化するが、反射してくる電力は、すべてア
イソレータ２２により吸収される。アイソレータ２２の
入力インピーダンスは、通常、４５〜５５Ωのインピー
ダンスに整合されているため、パワーアンプ２１からの
出力信号は、負荷側からの反射電力により、乱されるこ
とがない。

【００３３】図３はパワーアンプモジュール２のブロッ
ク図を示している。図示実施例において、パワーアンプ
２１は、入力インピーダンス整合回路２１１、前段の電
力増幅用半導体素子２１２、段間インピーダンス整合回
路２１３、後段の電力増幅用半導体素子２１４、インピ
ーダンス整合回路２１５及び直流バイアス回路２１６、
２１７を含んでいる。

【００３４】電力増幅用半導体素子２１２、２１４は例
えばＨＢＴ（ヘテロジャンクション・バイポーラ・トラ
ンジスタ）やＦＥＴ（電界効果型トランジスタ）から構
成される。

【００３５】直流バイアス回路２１６は、Ｖｄｄ端子に
供給される直流電圧Ｖｄｄ、及び、Ｖａｐｃ端子に供給
される信号Ｖａｃに基づき、電力増幅用半導体素子２１
２に直流バイアスを印加する。直流バイアス回路２１７
は、Ｖｄｄ端子に供給される直流電圧Ｖｄｄ、及び、Ｖ
ａｐｃ端子に供給される信号Ｖａｃに基づき、電力増幅
用半導体素子２１２に直流バイアスを印加する。

【００３６】バンドパスフィルタ１（図２参照）に接続
されたＰｉｎ端子から、入力インピーダンス整合回路２
１１を経て、電力増幅用半導体素子２１２に供給された
信号は、半導体素子２１２によって電力増幅される。半
導体素子２１２によって電力増幅された信号は、段間イ
ンピーダンス整合回路２１３を経て、電力増幅用半導体
素子２１４に供給され、電力増幅作用を受ける。

【００３７】電力増幅用半導体素子２１４によって電力
増幅を受けた信号は、インピーダンス整合回路２１５を
経て、アイソレータ２２に供給される。インピーダンス
整合回路２１５は、ＭＭＩＣ２０の出力インピーダンス
をアイソレータ２２の入力インピーダンス（１０〜３０
Ω）に変換する。

【００３８】アイソレータ２２は、アイソレータ２２
と、出力インピーダンス整合回路２３とを含む。アイソ
レータ２２は、従来と異なって、それ自体の入力インピ
ーダンス整合回路を持たない。アイソレータ２２とパワ
ーアンプ２１との間のインピーダンス整合は、パワーア
ンプ２１に備えられたインピーダンス整合回路２１５に
よって行われる。このため、パワーアンプ回路の出力イ
ンピーダンス整合回路と、アイソレータの入力インピー
ダンス整合回路の２つのインピーダンス整合回路が必要
であった従来例と比較して、パワーアンプ回路とアイソ
レータとの間に備えられるべきインピーダンス整合回路
数が半減し、より一層の小型化が達成できるようにな
る。

【００３９】出力インピーダンス整合回路２３は、アイ
ソレータ２２の出力インピーダンスを、パワーアンプ２
１の負荷インピーダンスである５０Ωにインピーダンス
変換させるためのもので、Ｃ−Ｌ−Ｃのπ型回路と直流
カット用キャパシタから形成される。

【００４０】図３に示されたパワーアンプモジュールに
おいて、電力増幅用半導体素子２１２、段間インピーダ
ンス整合回路２１３及び電力増幅用半導体素子２１４
は、１パッケージ化されたＭＭＩＣ（Microwave Monoli
thic IC）２０を構成する。ＭＭＩＣ２０の出力インピ
ーダンスは、インピーダンス整合回路２１５、アイソレ
ータ２２及び出力インピーダンス整合回路２３によっ
て、負荷インピーダンスである５０Ωに変換される。

【００４１】図４は図３に示したパワーアンプモジュー
ルの更に詳しい回路図を示している。図４に示す回路に
おいて、入力インピーダンス整合回路２１１は、Ｐｉｎ
端子からバンドパスフィルタ１（図２参照）の側を見た
ときのインピーダンス５０Ωを、ＭＭＩＣ２０の入力イ
ンピーダンスに整合させるもので、インダクタＬ１及び
キャパシタＣ１、Ｃ２を含むＬＣ回路より構成される。
Ｐｉｎ端子に供給された信号は、理想的には、無反射に
てＭＭＩＣ２０に入力される。

【００４２】ＭＭＩＣ２０に入力された信号は、ＭＭＩ
Ｃ２０を構成する電力増幅用半導体半導体素子２１２、
段間インピーダンス整合回路２１３及び電力増幅用半導
体素子２１４により、所望の電力まで増幅される。

【００４３】ＭＭＩＣ２０の出力側に備えられたインピ
ーダンス整合回路２１５は、インダクタＬ２及びキャパ
シタＣ３のＬ型回路と、キャパシタＣ４、インダクタＬ
３及びキャパシタＣ５のπ型回路と、直流阻止用キャパ
シタＣ６とを含んでいる。

【００４４】図５はアイソレータ２２の回路図を示す。
アイソレータ２２はフェリ磁性体に、１２０度の角度で
交差する３つの中心導体Ｌｓ１〜Ｌｓ３を有しており、
マグネットを用いて、フェリ磁性体に直流磁界Ｈｄｃを
印加する構成を持つ。パワーアンプ２１から、端子Ｔ１
に供給された信号は、端子Ｔ２にのみ伝送される。出力
端子Ｔ２に戻る反射電力等は、端子Ｔ３にのみ伝送され
る。端子Ｔ３には、５０Ωの終端抵抗Ｒ１が接続されて
おり、反射電力はこの抵抗Ｒ１によって吸収される。ア
イソレータ２２は、端子Ｔ１〜Ｔ３のそれぞれと、接地
との間にキャパシタＣｓ１〜Ｃｓ３を有する。

【００４５】出力インピーダンス整合回路２３は、キャ
パシタＣ９、インダクタＬ５及びキャパシタＣ１０のπ
型回路と、直流カット用キャパシタＣ１４とを含んでい
る。

【００４６】ＭＭＩＣ２０からの出力は、インピーダン
ス整合回路２１５、アイソレータ２２、出力インピーダ
ンス整合回路２３を通り、無反射で、５０Ω負荷へ伝達
される。

【００４７】図２〜４に示す実施例では、アイソレータ
２２も、ＭＭＩＣ２０のインピーダンス整合回路の１部
分として機能する。このため、アイソレータ２２の入出
力インピーダンスは、５０Ωに設定する必要はない。以
下にインピーダンスの設計例を示す。

【００４８】ＭＭＩＣ２０の出力インピーダンス：１．０Ω インピーダンス整合回路２１５の出力インピーダンス：
２０Ω アイソレータ２２の入力インピーダンス：２０Ω アイソレータ２２の出力インピーダンス：３０Ω 出力インピーダンス整合回路２３の出力インピーダン
ス：５０Ω 上記のように設計することで、従来のアイソレータ２２
の入力インピーダンス整合回路を省略し、回路構成を簡
略化することができる。

【００４９】ＭＭＩＣ２０の出力インピーダンスは、使
用する素子及び回路構成によって種々変化する。一例と
して、１〜１０Ωの範囲で変化するとして、この場合に
効果的なアイソレータ２２の入出力インピーダンスの範
囲は、入力インピーダンス：１０〜３０Ω 出力インピーダンス：２０〜４０Ω である。

【００５０】ＭＭＩＣ２０の出力インピーダンス値がア
イソレータ２２の入力インピーダンス値に近いほど、イ
ンピーダンス整合回路２１５の構成は、簡略化できる。
ＭＭＩＣ２０の出力インピーダンスとアイソレータ２２
の入力インピーダンスが等しい場合、インピーダンス整
合回路２１５は省略可能である。

【００５１】アイソレータ２２から出力された信号は、
その磁気結合により、端子Ｔ３にも伝達されるが、端子
Ｔ３には５０Ωの終端抵抗Ｒ１が接続されているため、
反射することなく、終端抵抗Ｒ１で消費される。このた
め、アイソレータ２２の出力側からその入力側へ信号が
伝達することはなく、アイソレータ２２の入力からアイ
ソレータ２２の出力の方向にしか信号は伝達しない。

【００５２】直流バイアス回路２１６、２１７は、電力
増幅用半導体素子２１２、２１４を動作させるための直
流バイアスを印加し、かつ、増幅電力を外部に漏洩させ
るのを防ぐ役割をもつ。従って、直流バイアス回路２１
６、２１７に含まれるインダクタＬ６、Ｌ７には、電力
増幅用半導体素子２１２、２１４で増幅された信号をＶ
ｄｄ端子へ漏洩させないよう、理想的にはインピーダン
スを無限大にすることが求められる。このため、インダ
クタＬ６、Ｌ７は、波長λに関して、（λ／４）長パタ
ーン、または、（λ／４）長パターンに相当するインピ
ーダンスを持つインダクタ素子により構成される。

【００５３】図６は図３、４に示したパワーアンプモジ
ュールの層構成の一例を示す部分断面図である。図示さ
れたパワーアンプモジュールは、基板７と、ＭＭＩＣ２
０と、アイソレータ２２とを含んでいる。ＭＭＩＣ２０
は、既に述べたように、電力増幅用半導体素子２１２、
段間インピーダンス整合回路２１３及び電力増幅用半導
体素子２１４を含んでいる（図３、４参照）。

【００５４】基板７は、第１の層７１〜第５の層７５の
５つの層を積層した構造となっている。第１の層７１及
び第２の層７２には、キャビティ８１、８２が設けてあ
って、キャビティ８１内にＭＭＩＣ２０を配置し、キャ
ビティ８２内にアイソレータ２２を配置してある。ＭＭ
ＩＣ２０とアイソレータ２２は、その高さ寸法が１．５
（ｍｍ）に達するため、パワーアンプモジュールとして
の高さ寸法の最大値２．０（ｍｍ）を確保するため、基
板７にキャビティを形成し、そのキャビティ内に１パッ
ケージ化されたＭＭＩＣ２０とアイソレータ２２とを実
装してある。

【００５５】基板７を構成する第１の層７１の表面、各
層界面及び第５の層の下面には、図４に図示されたイン
ピーダンス整合回路２１１、２１５、２３、直流バイア
ス回路２１６、２１７を構成するインダクタＬ１〜Ｌ
７、Ｌ８及びキャパシタＣ１〜Ｃ１２が形成されてい
る。

【００５６】図７〜図１２は第１の層７１〜第５の層７
５のパターンを示す図である。図７は、基板１の最上層
を構成する第１の層７１を表面からみた平面図である。
第１の層７１には、キャビティ８１、８２が形成してあ
って、キャビティ８１の内部にＭＭＩＣ２０が配置さ
れ、キャビティ８２の内部にアイソレータ２２が配置さ
れている。キャビティ８１、８２を取り囲む第１の層７
１の表面には、入力インピーダンス整合回路２１１のキ
ャパシタＣ１を構成する導体パターン、キャパシタＣ２
及びインダクタＬ１を構成する導体パターン、直流バイ
アス回路２１６、２１７のキャパシタＣ１２、Ｃ１３、
インピーダンス回路２１５のキャパシタＣ３を構成する
導体パターン、キャパシタＣ６及びインダクタＬ２を構
成する導体パターン、出力インピーダンス整合回路２３
の直流阻止用キャパシタＣ１４、並びに、アイソレータ
２２の端子Ｔ３に接続される終端抵抗Ｒ１が形成されて
いる。

【００５７】図８は第１の層７１と隣接する第２の層７
２の表面を示す平面図である。第２の層７１には、ＭＭ
ＩＣ２０及びアイソレータ２２を配置するキャビティ８
１、８２が形成してある。キャビティ８１、８２の周辺
の表面に、入力インピーダンス整合回路２１１のキャパ
シタＣ１を構成する導体パターン、インピーダンス整合
回路２１５のキャパシタＣ３、Ｃ４を構成する導体パタ
ーン、及び、グランドパターンＧＮＤ１が形成されてい
る。

【００５８】図９は第２の層７２と隣接する第３の層７
３の表面を示す平面図である。第３の層７３には、キャ
ビティ８１と対応する位置に、ＭＭＩＣ２０のための放
熱パターン９１、及び、ＭＭＩＣ２０の端子を接続する
パターン９２が形成されている。キャビティ８１と対応
する周辺の表面に、入力インピーダンス整合回路２１１
のキャパシタＣ１を構成する導体パターン、インピーダ
ンス整合回路２１５のキャパシタＣ３、Ｃ４を構成する
導体パターン、インピーダンス整合回路２１５のキャパ
シタＣ５を構成する導体パターンＣ５、並びに、出力イ
ンピーダンス整合回路２３のキャパシタＣ９、Ｃ１０及
びインダクタＬ５を構成する導体パターンが形成されて
いる。

【００５９】図１０は第３の層７３と隣接する第４の層
７４の表面を示す平面図である。第４の層７４の表面に
はグランドパターンＧＮＤ２が広く形成されている。グ
ランドパターンＧＮＤ２と、第３の層７３の表面に形成
された導体パターンとにより、第３の層７３を誘電体と
するキャパシタＣ１、Ｃ３、Ｃ４、Ｃ５、Ｃ９、Ｃ１０
が取得される。グランドパターンＧＮＤ２の面内には、
グランドパターンＧＮＤ２から電気的に絶縁されたビア
ホール９３が設けられている。

【００６０】図１１は第４の層７４と隣接する第５の層
７５の表面を示す平面図である。第５の層７５には、直
流バイアス回路２１６のインダクタＬ６、直流バイアス
回路２１７のインダクタＬ７、及び、インダクタＬ８を
構成するストリップラインが形成されている。インダク
タＬ６〜Ｌ８は、一端が、ビアホール９３を介して、第
２の層７２に設けられた端子９２に接続される。インダ
クタＬ６、Ｌ７の他端は互いに接続され、Ｖｄｄ端子に
導かれる。インダクタＬ８の他端はＶａｐｃ端子に導か
れる。

【００６１】図１２は第５の層７５の裏面を示す平面図
である。第５の層７５の裏面には、グランドパターンＧ
ＮＤ３、ＧＤ４が形成されている。

【００６２】基板７を構成する第１の層７１〜第５の層
７５において、キャパシタを形成する層、マイクロスト
リッブラインまたはストリッブラインを形成する層で
は、高誘電率系、低誘電正接の材料を用いる。このよう
な材料を用いることにより、波長短縮効果による形状小
型化、マイクロ波伝送損失低減化に供することができ
る。また、インタクタ形成層では、低誘電率、低誘電正
接の材料を用いる。これにより、インダクタ形成層の薄
型化が可能になる。誘電率及び誘電正接は、有機樹脂の
材料選択、セラミック粉末の材料選択、及び、両者の混
合比の選択等によって調整できる。

【００６３】図６〜図１２に示した第１の層７１〜第５
の層７５の積層構造の場合、第１の層７１〜第３の層７
３は高誘電率系、低誘電正接の材料を用いる。有機樹脂
材料としては、ポリビニルベンジルエーテル化合物を用
いることができる。ポリビニルベンジルエーテル化合物
としては、比誘電率が２．５〜３．５の範囲にあり、誘
電正接が０．００２５〜０．００５の範囲にあるものを
用いることが好ましい。セラミック粉末として、ＢａＯ
−Ｔｉ０₂−Ｎｄ₂０₃系セラミックスを用いることがで
きる。

【００６４】この場合、ポリビニルベンジルエーテル化
合物の含有率をａ（ｖｏｌ％）とし、ＢａＯ−Ｔｉ０₂
−Ｎｄ₂０₃系セラミックスの含有率をｂ（ｖｏｌ％）と
し、ａ：ｂ＝（７０：３０）〜（４０：６０）の範囲の割合で混合する。混合材料によれば、比誘電率
＝９〜１４、誘電正接＝０．００６〜０．００３を実現
することができる。

【００６５】一例として、比（ａ：ｂ）を、ａ：ｂ＝７０：３０とした組成では、比誘電率＝９、誘電正接＝０．００３
となった。また、ａ：ｂ＝４０：６０とした組成では、比誘電率＝１２．０、誘電正接＝０．
００３となった。

【００６６】また、基板７の機械的強度を増大させる手
段として、ポリビニルベンジルエーテル化合物と、Ｂａ
Ｏ−Ｔｉ０₂−Ｎｄ₂０₃系セラミックスとの混合物に、
ガラスクロスを埋設してもよい。ガラスクロス材料は、
ＳｉＯ₂を主成分とするもので、基板７の骨格を形成す
る役割を担う。利用できるガラスクロスの組成例を下に
示す。

【００６７】＜ガラスクロスの組成例＞ＳｉＯ₂：５６ｖｏｌ％ＭｇＢ₂Ｏ₃：１０ｖｏｌ％Ａｌ₂Ｏ₃：１７ｖｏｌ％ＣａＯ：１７ｖｏｌ％更にガラスクロスの有無にかかわらず、難燃剤を添加し
てもよい。難燃剤の具体例としては、テトラプロモジフ
ェノールＡ変形またはポリビニルベンジルエーテル化合
物を挙げることができる。ガラスクロスを用いた基板材
料の特性例を、以下に示す。

【００６８】＜ガラスクロスを用いた基板材料の特性例
＞ポリビニルベンジルエーテル化合物の含有率をａ（ｖ
ｏｌ％）とし、ＢａＯ−Ｔｉ０₂−Ｎｄ₂０₃系セラミッ
クスの含有率をｂ（ｖｏｌ％）とし、ガラスクロスの含
有率をｃ（ｖｏｌ％）とし、難燃剤の含有率をｄ（ｖｏ
ｌ％）として、ａ：ｂ：ｃ：ｄ＝３０：４５：２０：５とした例では、比誘電率＝９、誘電正接＝０．００３と
なった。また、ａ：ｂ：ｃ：ｄ＝２５：５０：２０：５とした例では、比誘電率＝１２、誘電正接＝０．００３
となった。

【００６９】インダクタ形成層となる第４の層７４及び
第５の層７５は低誘電率、低誘電正接の材料を用いる。
好ましくは、比誘電率は２．５〜３．５の範囲、誘電正
接は０．００６〜０．００３の範囲とする。その好まし
い材料はポリビニルベンジルエーテル化合物である。比
誘電率を２．５とし、誘電正接を０．００３とした具体
的適用例では、直流バイアス回路２１６、２１７のイン
ダクタＬ６〜Ｌ８を形成する第４の層７４及び第５の層
７５の厚みを０．１５ｍｍまで薄くすることができる。

【００７０】しかも、基板７は、ビニルベンジルエーテ
ル化合物からなる樹脂材料及びセラミック粉末の混合材
料、または、これとガラスクロスとの組み合わせでなる
第１〜第３の層７３〜７３、及び、ビニルベンジルエー
テル化合物からなる樹脂材料でなる第４、第５の層７
４、７５を積層することにより構成されるから、従来の
パワーアンプモジュールの基板に見られた曲げ強度の弱
さを改善でき、かつ、比誘電率と誘電正接の値をセラミ
ック基板並みにとることができる。

【００７１】また、本発明では、図２、３に示したよう
に、電力増幅用半導体素子２１２、段間インピーダンス
整合回路２１３及び電力増幅用半導体素子２１４を、１
パッケージ化したＭＭＩＣ２０を用いている。このよう
なＭＭＩＣ２０は、一例であるが、縦×横×高さ＝３×
３×１．５（ｍｍ）となる。また、ＭＭＩＣ２０とアイ
ソレータ２２との間には、１個のインピーダンス整合回
路２１５があるだけである。従来との比較では、ＭＭＩ
Ｃ２０とアイソレータ２２との間のインピーダンス整合
回路が、２個から、１個に半減している。しかも、この
インピーダンス整合回路２１５及び出力インピーダンス
整合回路２３は、アイソレータ２２に備えるのではな
く、基板７の内部に内蔵されている。このため、アイソ
レータ２２が小型になる。本発明による形状の一例を挙
げると次のとおりである。

【００７２】パワーアンプモジュール縦×横×高さ：６．０×８．０×１．８５（ｍｍ）ＭＭＩＣ２０の形状縦×横×高さ＝３．０×３．０×１．５（ｍｍ）アイソレータ２２の形状縦×横×高さ＝２．０×２．０×１．５（ｍｍ）従来は、パワーアンプモジュール縦×横×高さ：６．０×１０．０×２．０（ｍｍ）ＭＭＩＣ２０縦×横×高さ：３．０×３．０×１．５（ｍｍ）アイソレータ縦×横×高さ＝３．０×３．０×１．５（ｍｍ）であったので、本発明に係るパワーアンプモジュール
は、従来例と比べ、体積比で、約３割削減が可能であ
る。

【００７３】図１３は、本発明に係るパワーアンプモジ
ュールにおいて、アイソレータ２２として用いられる非
可逆回路素子の具体的な構造を示す分解斜視図である。
図示された非可逆回路素子は、端子基板６１、第１のシ
ールドケース６２、絶縁シート６３、フェリ磁性体６
４、マグネット６５及び第２のシールドケース６６を、
この順序で重ねた構造を有する。

【００７４】端子基板６１は、端子Ｔ１〜Ｔ３（図５参
照）を支持するもので、絶縁材料で構成され、その表面
等の適当な位置に、端子Ｔ１〜Ｔ３のための導体が備え
られている。第１及び第２のシールドケース６２、６６
は、フェリ磁性体６４に対する磁気シールドとして機能
するとともに、マグネット６５の生じる磁束に対するヨ
ークとしても機能する。

【００７５】絶縁シート６３は、ポリイミド樹脂等の絶
縁樹脂によって構成され、第１のシールドケース６２と
フェリ磁性体６４との間の電気絶縁を確保するために備
えられている。

【００７６】フェリ磁性体６４は、１２０度の角度で交
差する３つの中心導体を内蔵している。フェリ磁性体６
４としては、ＹＩＧ（イットリウム／鉄／ガーネット）
系磁性材料を用いることができる他、ポリビニルベンジ
ルエーテル化合物と、磁性粉末とを混合した複合磁性材
料を用いることができる。マグネット６５は、フェリ磁
性体６４に直流磁界を印加する。

【００７７】図１４〜図１７は、ポリビニルベンジルエ
ーテル化合物と、磁性粉末とを混合した複合磁性材料を
用いたフェリ磁性体６４の積層構造を、分解して示す斜
視図である。図１４は最上層に現れる第１の層６４１を
表面側から見た平面図である。図１５は第１の層６４１
の裏面（下面）に隣接する第２の層６４２を、第１の層
６４１と隣接する面側から見た平面図、図１６は第２の
層６４２の裏面に隣接する第３の層６４３を、第２の層
６４２と隣接する面側から見た平面図、図１７は第３の
層６４３の裏面に隣接する第４の層６４４を、第３の層
６４３と隣接する面側から見た平面図である。

【００７８】図１５を参照すると、第１の層６４１と、
第２の層６４２とが隣接する界面に、約１２０度の角度
間隔で、３つの中心導体Ｌｓ１１、Ｌｓ２１、Ｌｓ３１
が形成されている。中心導体Ｌｓ１１、Ｌｓ２１、Ｌｓ
３１は、導体パターンとして形成される。中心導体Ｌｓ
１１の内端６７１、６７２は第２の層６４２を貫通し、
その裏面（下面）側に導かれている。中心導体Ｌｓ２１
の内端６７３、６７４は第２の層６４２を貫通し、その
裏面（下面）側に導かれている。中心導体Ｌｓ３１の内
端６７５、６７６は第２の層６４２を貫通し、その裏面
（下面）側に導かれている。

【００７９】次に、図１６を参照すると、第２の層６４
２と、第３の層６３２とが隣接する界面に、約１２０度
の角度間隔で、３つの中心導体Ｌｓ１２、Ｌｓ２２、Ｌ
ｓ３２が形成されている。第２の層６４２と、第３の層
６３２とが隣接する界面に形成された３つの中心導体Ｌ
ｓ１２、Ｌｓ２２、Ｌｓ３２は、第１の層６４１と、第
２の層６４２との隣接界面に形成された３つの中心導体
Ｌｓ１１、Ｌｓ２１、Ｌｓ３１に対して、ほぼ点対称と
なるように形成されている。中心導体Ｌｓ１２の内端６
８１、６８２は、第２の層６４２の表面に形成された中
心導体Ｌｓ１１の内端６７１、６７２に接続されてい
る。中心導体Ｌｓ２２の内端６８３、６８４は、第２の
層６４２の表面に形成された中心導体Ｌｓ２１の内端６
７３、６７４に接続されている。中心導体Ｌｓ３２の内
端６８５、６８６は、第２の層６４２の表面に形成され
た中心導体Ｌｓ３１の内端６７５、６７６に接続されて
いる。第３の層６４３の裏面（下面）には、第４の層６
４４（図１７参照）が積層される。

【００８０】第１の層６４１〜第４の層６４４は、３〜
２０の透磁率が得られるように、ポリビニルベンジエー
テル化合物に磁性粉末を分散させたものである。３〜２
０の透磁率を得るには、磁性粉末の含有量を、３０〜９
０ｗｔ％（残部はポリビニルベンジエーテル化合物）と
すればよい。

【００８１】更に、マグネット６５を、複合マグネット
材によって構成することもできる。複合マグネット材
は、Ｆｅ、Ｆｅ−Ｓｉ、Ｆｅ−Ｎｉ等の金属磁性材料と
樹脂等の有機材料を混合させたもので、金属磁性材料の
含有量は、３０〜５０ｗｔ％（残部は有機材料）とす
る。この含有量によれば、磁束密度が１００〜２００ｍ
Ｔとなるように構成される。

【００８２】既に述べたように、本発明では、ＭＭＩＣ
２０とアイソレータ２２との間には、１個のインピーダ
ンス整合回路２１５があるだけである。しかも、このイ
ンピーダンス整合回路２１５及び出力インピーダンス整
合回路２３は、アイソレータ２２に備えるのではなく、
基板７の内部に内蔵されている。従って、アイソレータ
２２において、インピーダンス整合回路形成用の誘電体
基板を省略できるので、アイソレータ２２の形状を小さ
くできる。例えば２×２（ｍｍ）の形状まで、小型化で
きる。

【００８３】図１８は本発明に係るパワーアンプモジュ
ールの別の実施例を示す図である。図において、基板７
は、第１の層７１〜第８の層７８の８つの層から構成さ
れている。第１の層７１〜第８の層７８のうち、第１の
層７１〜第４の層７４はパワーアンプ２１に含まれる整
合回路Ａを構成し、第６の層７６及び第７の層７７はア
イソレータ２２のフェリ磁性層及びマグネット層Ｂを構
成する。従って、図１８に示す実施例の特徴は、アイソ
レータ２２を、パワーアンプ２１を構成する層と積層
し、基板７により一体化した点にある。第５の層７５及
び第８の層７８は、アイソレータ２２のシールド層を構
成する。

【００８４】図１９〜図２７は第１の層７１〜第８の層
７８のパターンを示す図である。図１９は、基板１の最
上層を構成する第１の層７１を表面からみた平面図であ
る。第１の層７１には、ＭＭＩＣ２０が配置されてい
る。第１の層７１の表面には、更に、入力インピーダン
ス整合回路２１１のキャパシタＣ１を構成する導体パタ
ーン、キャパシタＣ２及びインダクタＬ１を構成する導
体パターン、直流バイアス回路２１６、２１７のキャパ
シタＣ１２、Ｃ１３、インピーダンス回路２１５のキャ
パシタＣ３、Ｃ４を構成する導体パターン、キャパシタ
Ｃ６及びインダクタＬ２、Ｌ３を構成する導体パター
ン、出力インピーダンス整合回路２３の直流阻止用キャ
パシタＣ１４、並びに、アイソレータ２２の端子Ｔ３に
接続される終端抵抗Ｒ１が形成されている。

【００８５】図２０は第１の層７１と隣接する第２の層
７２の表面を示す平面図である。第２の層７１には、入
力インピーダンス整合回路２１１のキャパシタＣ１を構
成する導体パターン、インピーダンス整合回路２１５の
キャパシタＣ３、Ｃ４、Ｃ５を構成する導体パターン、
出力インピーダンス整合回路２３を構成するキャパシタ
Ｃ９、Ｃ１０及びインダクタＬ５のための導体パターン
が形成されている。

【００８６】図２１は第２の層７２と隣接する第３の層
７３の表面を示す平面図である。第３の層７３にはグラ
ンドパターンＧＮＤ５が形成されている。グランドパタ
ーンＧＮＤ５と、第３の層７３の表面に形成された導体
パターンとにより、第３の層７３を誘電体とするキャパ
シタＣ１、Ｃ３、Ｃ４、Ｃ５、Ｃ９、Ｃ１０が取得され
る。

【００８７】図２２は第３の層７３と隣接する第４の層
７４の表面を示す平面図である。第４の層７４の表面に
は、直流バイアス回路２１６のインダクタＬ６、直流バ
イアス回路２１７のインダクタＬ７、及び、インダクタ
Ｌ８を構成するストリップラインが形成されている。イ
ンダクタＬ６、Ｌ７は、互いに接続され、Ｖｄｄ端子に
導かれる。インダクタＬ８はＶａｐｃ端子に導かれる。

【００８８】図２３は第４の層７４と隣接する第５の層
７５の表面を示す平面図である。第５の層７５には、グ
ランドパターンＧＮＤ６が形成されている。このグラン
ドパターンＧＮＤ６は、アイソレータ２２のための上部
シールドとして機能する。

【００８９】基板７を構成する第１の層７１〜第４の層
７４において、キャパシタを形成する層、マイクロスト
リッブラインまたはストリッブラインを形成する層で
は、高誘電率系、低誘電正接の材料を用いる。このよう
な材料を用いることにより、波長短縮効果による形状小
型化、マイクロ波伝送損失低減化に供することができ
る。また、インタクタ形成層では、低誘電率、低誘電正
接の材料を用いる。これにより、インダクタ形成層の薄
型化が可能になる。誘電率及び誘電正接は、有機樹脂の
材料選択、セラミック粉末の材料選択、両者の混合比の
選択等によって調整できること、及び、ガラスクロスに
よる機械的強度増大が可能であること等は、既に述べた
通りである。

【００９０】図示実施例の場合、第１の層７１及び第２
の層７２は高誘電率系、低誘電正接の材料を用いる。具
体的には、有機樹脂材料の含有率ａ（ｖｏｌ％）と、セ
ラミック粉末の含有率ｂ（ｖｏｌ％）との比（ａ：ｂ）
を、ａ：ｂ＝（７０：３０）〜（４０：６０）の範囲の
割合で混合する。有機樹脂材料としては、ポリビニルベ
ンジルエーテル化合物を用いることができ、セラミック
粉末として、ＢａＯ−Ｔｉ０₂−Ｎｄ₂０ ₃系セラミック
スを用いることができる。この有機樹脂材料によれば、
上記組成比で、比誘電率＝９〜１４、誘電正接＝０．０
０６〜０．００３を実現することができる。

【００９１】インダクタ形成層となる第３の層７３及び
第４の層７４は低誘電率、低誘電正接の材料を用いる。
好ましくは、比誘電率は２．５〜３．５の範囲、誘電正
接は０．００６〜０．００３の範囲とする。その好まし
い材料はポリビニルベンジルエーテル化合物である。比
誘電率を２．５とし、誘電正接を０．００３とした具体
的適用例では、直流バイアス回路２１６、２１７のイン
ダクタＬ６〜Ｌ８を挟む第３及び第４の層７３、７４の
厚みを０．１５ｍｍまで薄くすることができる。シール
ド層となる第５の層７５は有機樹脂材料、例えば、ポリ
ビニルベンジエーテル化合物によって構成することがで
きる。

【００９２】図２４は第５の層７５と隣接する第６の層
７６の平面図である。図２４を参照すると、第５の層７
５と、第６の層７６とが隣接する界面に、約１２０度の
角度間隔で、３つの中心導体Ｌｓ１、Ｌｓ２１、Ｌｓ３
１が形成されている。中心導体Ｌｓ１、Ｌｓ２１、Ｌｓ
３１は、導体パターンとして形成される。中心導体Ｌｓ
１は、必要な全長が形成されており、中心導体Ｌｓ２
１、Ｌｓ３１は、必要な全長の半片のみが形成されてい
る。中心導体Ｌｓ２１の内端６９２は第６の層７６を貫
通し、その裏面（下面）側に導かれている。中心導体Ｌ
ｓ３１の内端６９３は第６の層７６を貫通し、その裏面
（下面）側に導かれている。

【００９３】図２５は第６の層７６と隣接する第７の層
７７を表面側からみた平面図である。図２５を参照する
と、第６の層７６と、第７の層７７とが隣接する界面
に、中心導体Ｌｓ２２、Ｌｓ３２が形成されている。中
心導体Ｌｓ２２の内端６９４は、第６の層７６の表面に
形成された中心導体Ｌｓ２１の内端６９２に接続されて
いる。中心導体Ｌｓ３２の内端６９５は、第６の層７６
の表面に形成された中心導体Ｌｓ３１の内端６７３に接
続されている。

【００９４】第６の層７６は、透磁率３〜２０となるよ
うに、ポリビニルベンジエーテル化合物に磁性粉末を分
散させたものである。３〜２０の透磁率を得るには、磁
性粉末の含有量を、３０〜９０ｗｔ％（残部はポリビニ
ルベンジエーテル化合物）とすればよい。

【００９５】第７の層７７は、マグネット層を構成す
る。このマグネット層構成する第７の層７７は、中心導
体を有するフェリ磁性層を構成する第６の層７６に対し
て直流磁界を印加するものであってを、複合マグネット
材によって構成されている。複合マグネット材は、Ｆ
ｅ、Ｆｅ−Ｓｉ、Ｆｅ−Ｎｉ等の金属磁性材料と樹脂等
の有機材料を混合させたものである。金属磁性材料の含
有量は、３０〜５０ｗｔ％（残部は有機材料）とする。
この含有量によれば、磁束密度が１００〜２００ｍＴと
なるように構成される。

【００９６】図２６は第７の層７７と隣接する第８の層
７８を表面側からみた平面図である。図２６を参照する
と、第７の層７７の裏面（下面）と、第８の層７８との
積層界面にグランドパターンＧＮＤ７が形成されてい
る。このグランドパターンＧＮＤ７は、アイソレータ２
２に対する下部シールド層を構成する。

【００９７】図２７は第８の層７８を裏面側からみた底
面図である。図２７に図示するように、第８の層７８の
裏面にも、グランドパターンＧＮＤ８が形成されてい
る。

【００９８】図１８〜図２７に示す例では、アイソレー
タ２２を構成する複合フェライト材の層と複合マグネッ
ト材の層を基板内積層して形成し、上下にシールド用の
グランドパターンＧＮＤ７、ＧＮＤ８を設ける構造であ
るので、従来例との比較において、体積を著しく小さく
することができる。次に、図１８〜図２７に示す実施例
によって得られるパワーアンプモジュールの具体的形状
の一例を示す。

【００９９】パワーアンプモジュール縦×横×高さ＝６．０×６．０×２．０（ｍｍ）ＭＭＩＣ２０の形状縦×横×高さ＝３．０×３．０×１．５（ｍｍ）アイソレータの形状縦×横×高さ＝６．０×６．０×０．４（ｍｍ）従来のパワーアンプモジュールは、縦×横×高さ＝６．０×１０．０×２．０（ｍｍ）であったので、図１８〜図２７に示すパワーアンプモジ
ュールは、従来例と比べ、体積比で、約４割削減が可能
である。

【０１００】

【発明の効果】本発明のパワーアンプモジュールによ
り、下記の効果が得られる。（ａ）小型のパワーアンプモジュールを提供することが
できる。（ｂ）電力損失を低減し、高効率化を図ったパワーアン
プモジュールを提供することができる。（ｃ）マザーボードヘの実装時に生じるクラックや割れ
の問題を解消し得るパワーアンプモジュールを提供する
ことができる。

【図面の簡単な説明】

【図１】本発明に係るパワーアンプモジュールが用いら
れるデジタル移動体通信機器（Ｗ−ＣＤＭＡ対応）おけ
る高周波回路部の構成を示すブロック図である。

【図２】本発明に係るパワーアンプモジュールが用いら
れるパワーアンプ回路部ＰＷＡの詳細を示すブロック図
である。

【図３】本発明に係るパワーアンプモジュールのブロッ
ク図である。

【図４】本発明に係るパワーアンプモジュールの具体的
な回路構成を示す回路図である。

【図５】本発明に係るパワーアンプモジュールにおける
アイソレータの回路図である。

【図６】図３、４に示したパワーアンプモジュールの層
構成の一例を示す部分断面図である。

【図７】図６に示したパワーアンプモジュールにおい
て、基第１の層を表面からみた平面図である。

【図８】図６に示したパワーアンプモジュールにおい
て、第１の層と隣接する第２の層の表面を示す平面図で
ある。

【図９】図６に示したパワーアンプモジュールにおい
て、第２の層と隣接する第３の層の表面を示す平面図で
ある。

【図１０】図６に示したパワーアンプモジュールにおい
て、第３の層と隣接する第４の層の表面を示す平面図で
ある。

【図１１】図６に示したパワーアンプモジュールにおい
て、第４の層と隣接する第５の層の表面を示す平面図で
ある。

【図１２】図６に示したパワーアンプモジュールにおい
て、第５の層の裏面を示す平面図である。

【図１３】本発明に係るパワーアンプモジュールを構成
するアイソレータの具体的な構造を示す分解斜視図であ
る。

【図１４】図１３に示したアイソレータにおいて、最上
層に現れる第１の層を表面側から見た平面図である。

【図１５】図１３に示したアイソレータにおいて、第１
の層の裏面（下面）に隣接する第２の層を、第１の層と
隣接する面側から見た平面図である。

【図１６】図１３に示したアイソレータにおいて、第２
の層の裏面に隣接する第３の層を、第２の層と隣接する
面側から見た平面図である。

【図１７】図１３に示したアイソレータにおいて、第３
の層の裏面に隣接する第４の層を、第３の層と隣接する
面側から見た平面図である。

【図１８】本発明に係るパワーアンプモジュールの別の
実施例を示す図である。

【図１９】図１８に示したパワーアンプモジュールにお
いて、基板の最上層を構成する第１の層を表面からみた
平面図である。

【図２０】図１８に示したパワーアンプモジュールにお
いて、第１の層と隣接する第２の層の表面を示す平面図
である。

【図２１】図１８に示したパワーアンプモジュールにお
いて、第２の層と隣接する第３の層の表面を示す平面図
である。

【図２２】図１８に示したパワーアンプモジュールにお
いて、第３の層と隣接する第４の層の表面を示す平面図
である。

【図２３】図１８に示したパワーアンプモジュールにお
いて、第４の層と隣接する第５の層の表面を示す平面図
である。

【図２４】図１８に示したパワーアンプモジュールにお
いて、第５の層と隣接する第６の層の平面図である。

【図２５】図１８に示したパワーアンプモジュールにお
いて、第６の層と隣接する第７の層を表面側からみた平
面図である。

【図２６】図１８に示したパワーアンプモジュールにお
いて、第７の層と隣接する第８の層を表面側からみた平
面図である。

【図２７】図１８に示したパワーアンプモジュールにお
いて、第８の層を裏面側からみた底面図である。

【符号の説明】

２パワーアンプモジュール２１パワーアンプ２２アイソレータ

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０５Ｋ 1/03 ６１０Ｈ０５Ｋ 1/03 ６１０Ｄ６１０ＨＦターム(参考） 5J013 EA01 FA00 5J067 AA04 AA41 CA75 CA92 FA14 HA06 HA09 HA29 HA33 KA12 KA29 KA42 KA44 KA48 KA68 KS11 KS35 LS12 MA22 QA04 QS04 QS05 QS11 SA14 TA01 5J091 AA04 AA41 CA75 CA92 FA14 HA06 HA09 HA29 HA33 KA12 KA29 KA42 KA44 KA48 KA68 MA22 QA04 SA14 TA01 5J092 AA04 AA41 CA75 CA92 FA14 GR00 HA06 HA09 HA29 HA33 KA12 KA29 KA42 KA44 KA48 KA68 MA22 QA04 SA14 TA01

Claims

【特許請求の範囲】

【請求項１】パワーアンプと、アイソレータとを含
み、通信機器の送信部に用いられるパワーアンプモジュ
ールであって、前記パワーアンプは、入力された信号を増幅して出力
し、前記アイソレータは、前記パワーアンプの後段に備えら
れており、前記パワーアンプの出力端と、前記アイソレータの入力
端との間に、１つのインピーダンス整合回路が接続され
ているパワーアンプモジュール。
【請求項２】請求項１に記載されたパワーアンプモジ
ュールであって、基板を含んでおり、前記基板は、有機樹脂材料と、セラ
ミック材料との混合材料でなる層を含んでおり、前記インピーダンス回路は、前記基板に形成されている
パワーアンプモジュール。
【請求項３】請求項１または２の何れかに記載された
パワーアンプモジュールであって、前記アイソレータは、入力インピーダンスが１０〜３０
Ωの範囲で、出力インピーダンスが２０〜４０Ωの範囲
に設定されているパワーアンプモジュール。
【請求項４】請求項２または３の何れかに記載された
パワーアンプモジュールであって、前記有機樹脂材料はポリビニルベンジルエーテル化合物
を含み、比誘電率が２．５〜３．５の範囲にあり、誘電
正接が０．００２５〜０．００５の範囲にあるパワーア
ンプモジュール。
【請求項５】請求項４に記載されたパワーアンプモジ
ュールであって、前記セラミック材料は誘電体粉末であり、前記ポリビニルベンジルエーテル化合物の含有率をａ
（ｖｏｌ％）とし、ＢａＯ−Ｔｉ０₂−Ｎｄ₂０₃系セラ
ミックスの含有率をｂ（ｖｏｌ％）としたとき、ａ：ｂ＝（７０：３０）〜（４０：６０）を満たすパワーアンプモジュール。
【請求項６】請求項１乃至５の何れかに記載されたパ
ワーアンプモジュールであって、前記アイソレータは、フェリ磁性体を含み、前記フェリ
磁性体は、中心導体を支持するものであって、ポリビニ
ルベンジルエーテル化合物と、磁性粉末とを混合した複
合磁性材料でなるパワーアンプモジュール。
【請求項７】請求項６に記載されたパワーアンプモジ
ュールであって、前記フェリ磁性体は、前記磁性粉末の含有量が３０〜９
０ｗｔ％の範囲にあり、透磁率が３〜２０の範囲にある
パワーアンプモジュール。
【請求項８】請求項１乃至７の何れかに記載されたパ
ワーアンプモジュールであって、前記アイソレータはマグネットを含み、前記マグネット
は、前記フェリ磁性体に直流磁界を印加するものであっ
て、Ｆｅ、Ｆｅ−ＳｉまたはＦｅ−Ｎｉ等の金属磁性材
料と、有機材料と混合した複合マグネット材料でなるパ
ワーアンプモジュール。
【請求項９】請求項８に記載されたパワーアンプモジ
ュールであって、前記マグネットは、前記金属磁性材料の含有量が３０〜
５０ｗｔ％の範囲にあり、磁束密度が１００〜２００ｍ
Ｔの範囲にあるパワーアンプモジュール。
【請求項１０】請求項６乃至９の何れかに記載された
パワーアンプモジュールであって、前記フェリ磁性体及び前記マグネットは積層体を構成す
るパワーアンプモジュール。
【請求項１１】請求項１０に記載されたパワーアンプ
モジュールであって、前記フェリ磁性体及び前記マグネットの少なくとも一方
は、複数備えられるパワーアンプモジュール。
【請求項１２】フェリ磁性体と、マグネットとを含む
非可逆回路素子であって、前記フェリ磁性体は、ポリビニルベンジルエーテル化合
物と、磁性粉末とを混合した複合磁性材料でなり、３つ
の中心導体を支持しており、前記マグネットは、前記フェリ磁性体に直流磁界を印加
するものである非可逆回路素子。
【請求項１３】請求項１２に記載された非可逆回路素
子であって、前記フェリ磁性体は、前記磁性粉末の含有量が３０〜９
０ｗｔ％の範囲にあり、透磁率が３〜２０の範囲にある
非可逆回路素子。
【請求項１４】請求項１２または１３の何れかに記載
された非可逆回路素子であって、前記マグネットは、Ｆｅ、Ｆｅ−ＳｉまたはＦｅ−Ｎｉ
等の金属磁性材料と、有機材料と混合した複合材料でな
る非可逆回路素子。
【請求項１５】請求項１４に記載された非可逆回路素
子であって、前記マグネットは、前記金属磁性材料の含有量が３０〜
５０ｗｔ％の範囲にあり、磁束密度が１００〜２００ｍ
Ｔの範囲にある非可逆回路素子。