JP2001332705A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 強誘電体ＦＥＴからなるメモリセルを備え、
高集積化された大規模の集積回路装置を提供する。 【解決手段】 ｐＭＯＳＦＥＴ，ｎＭＯＳＦＥＴ及び強
誘電体ＦＥＴの各ゲート電極１４及び各ゲート絶縁膜１
３をそれぞれ形成した後、不純物のイオン注入により、
ｎＭＯＳＦＥＴ及び強誘電体ＦＥＴの各ソース領域１５
及び各ドレイン領域１６の形成と、ｐＭＯＳＦＥＴのソ
ース領域１７及びドレイン領域１８の形成とに分けて行
なう。第１の層間絶縁膜２０の上に、強誘電体ＦＥＴの
ゲート電極１４に接続される中間電極２２と強誘電体膜
２３と制御ゲート電極２４とを形成する。第２の層間絶
縁膜３０の上に、制御ゲート電極２４に接続される第１
の配線３３ａと、強誘電体ＦＥＴの中間電極２２に接続
される第２の配線３３ｂとを有し、ＣＭＯＳのゲート電
極１４に接続される配線層３３を形成する。
高集積化された大規模の集積回路装置を提供する。 【解決手段】 ｐＭＯＳＦＥＴ，ｎＭＯＳＦＥＴ及び強
誘電体ＦＥＴの各ゲート電極１４及び各ゲート絶縁膜１
３をそれぞれ形成した後、不純物のイオン注入により、
ｎＭＯＳＦＥＴ及び強誘電体ＦＥＴの各ソース領域１５
及び各ドレイン領域１６の形成と、ｐＭＯＳＦＥＴのソ
ース領域１７及びドレイン領域１８の形成とに分けて行
なう。第１の層間絶縁膜２０の上に、強誘電体ＦＥＴの
ゲート電極１４に接続される中間電極２２と強誘電体膜
２３と制御ゲート電極２４とを形成する。第２の層間絶
縁膜３０の上に、制御ゲート電極２４に接続される第１
の配線３３ａと、強誘電体ＦＥＴの中間電極２２に接続
される第２の配線３３ｂとを有し、ＣＭＯＳのゲート電
極１４に接続される配線層３３を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体キャパシ
タをゲート電位の制御に用いた電界効果型のトランジス
タからなるメモリセルとＣＭＯＳＦＥＴとを備えた半導
体装置の改良に関する。
タをゲート電位の制御に用いた電界効果型のトランジス
タからなるメモリセルとＣＭＯＳＦＥＴとを備えた半導
体装置の改良に関する。
【０００２】
【従来の技術】従来より、ゲート中に強誘電体薄膜から
なる不揮発性の記憶部を含む電界効果型トランジスタで
あって、例えばＭＦＩＳＦＥＴ，ＭＦＳＦＥＴ，ＭＦＭ
ＩＳＦＥＴなどと呼ばれる電界効果型トランジスタ（以
下、この明細書においては、「強誘電体ＦＥＴ」とい
う）を備えた半導体記憶装置が知られている。
なる不揮発性の記憶部を含む電界効果型トランジスタで
あって、例えばＭＦＩＳＦＥＴ，ＭＦＳＦＥＴ，ＭＦＭ
ＩＳＦＥＴなどと呼ばれる電界効果型トランジスタ（以
下、この明細書においては、「強誘電体ＦＥＴ」とい
う）を備えた半導体記憶装置が知られている。
【０００３】図６は、従来のＭＦＩＳＦＥＴ型の強誘電
体ＦＥＴの断面図である。同図に示すように、従来の強
誘電体ＦＥＴは、シリコン基板１０１の上に設けられた
シリコン酸化膜１０２と、シリコン酸化膜１０２の上に
設けられたジルコン−チタン酸鉛（ＰＺＴ）またはタン
タル酸ビスマスストロンチウム（ＳＢＴ）などの金属酸
化物からなる強誘電体膜１０３と、Ｐｔなどの導体材料
からなるゲート電極１０４と、シリコン基板１０１内に
おけるゲート電極１０４の両側方にそれぞれ設けられた
ソース領域１０５及びドレイン領域１０６とを備えてい
る。そして、シリコン基板１０１のうちシリコン酸化膜
１０２の下方に位置する領域がチャネル領域となってい
る。
体ＦＥＴの断面図である。同図に示すように、従来の強
誘電体ＦＥＴは、シリコン基板１０１の上に設けられた
シリコン酸化膜１０２と、シリコン酸化膜１０２の上に
設けられたジルコン−チタン酸鉛（ＰＺＴ）またはタン
タル酸ビスマスストロンチウム（ＳＢＴ）などの金属酸
化物からなる強誘電体膜１０３と、Ｐｔなどの導体材料
からなるゲート電極１０４と、シリコン基板１０１内に
おけるゲート電極１０４の両側方にそれぞれ設けられた
ソース領域１０５及びドレイン領域１０６とを備えてい
る。そして、シリコン基板１０１のうちシリコン酸化膜
１０２の下方に位置する領域がチャネル領域となってい
る。
【０００４】図６に示す構造において、強誘電体膜１０
３中には、ゲート電極−シリコン基板間に印加される電
圧の極性に応じて、上向き（上方が正極となるダイポー
ルモーメントが生じている状態）または下向き（下方が
正極となるダイポールモーメントが生じている状態）の
分極が生じ、電圧の印加を停止した後も分極が残留する
というヒステリシス特性を有している。そして、ゲート
電極１０４に電圧が印加されていない状態では、この相
異なる２種類の残留分極の状態に対応して、強誘電体Ｆ
ＥＴのチャネル領域１０７は、そのポテンシャルの深さ
が相異なる２つの状態にある。一方、強誘電体ＦＥＴの
ソース−ドレイン間の抵抗値は、チャネル領域１０７の
ポテンシャルの深さに応じて変化する。したがって、強
誘電体膜１０３の２種類の残留分極状態に応じて、ソー
ス−ドレイン間の抵抗は高い値と低い値とのいずれかに
定まり、このソース−ドレイン間の抵抗が相異なる２種
類の値のいずれかを示す状態は、強誘電体膜１０３の残
留分極の状態が保持される限り保持（記憶）される。し
たがって、強誘電体ＦＥＴを用いて不揮発性メモリデバ
イスを構成することができる。
３中には、ゲート電極−シリコン基板間に印加される電
圧の極性に応じて、上向き（上方が正極となるダイポー
ルモーメントが生じている状態）または下向き（下方が
正極となるダイポールモーメントが生じている状態）の
分極が生じ、電圧の印加を停止した後も分極が残留する
というヒステリシス特性を有している。そして、ゲート
電極１０４に電圧が印加されていない状態では、この相
異なる２種類の残留分極の状態に対応して、強誘電体Ｆ
ＥＴのチャネル領域１０７は、そのポテンシャルの深さ
が相異なる２つの状態にある。一方、強誘電体ＦＥＴの
ソース−ドレイン間の抵抗値は、チャネル領域１０７の
ポテンシャルの深さに応じて変化する。したがって、強
誘電体膜１０３の２種類の残留分極状態に応じて、ソー
ス−ドレイン間の抵抗は高い値と低い値とのいずれかに
定まり、このソース−ドレイン間の抵抗が相異なる２種
類の値のいずれかを示す状態は、強誘電体膜１０３の残
留分極の状態が保持される限り保持（記憶）される。し
たがって、強誘電体ＦＥＴを用いて不揮発性メモリデバ
イスを構成することができる。
【０００５】そして、従来の強誘電体ＦＥＴを用いた不
揮発性メモリデバイスにおいては、たとえば強誘電体膜
１０３中に下向きの残留分極が生じている状態をデータ
“１”に、強誘電体膜１０３中に上向きの残留分極が生
じている状態をデータ“０”にそれぞれ対応させてい
る。強誘電体膜１０３中に下向きの残留分極を生じさせ
るには、たとえばシリコン基板１０１の裏面部を接地電
位として、ゲート電極１０４に正の電圧を印加した後、
ゲート電極１０４の電圧を接地電位に戻す。また、強誘
電体膜１０３中に上向きの残留分極を生じさせるには、
たとえばシリコン基板１０１の裏面部を接地電位とし
て、ゲート電極１０４に負の電圧を印加した後、ゲート
電極１０４の電圧を接地電位に戻す。
揮発性メモリデバイスにおいては、たとえば強誘電体膜
１０３中に下向きの残留分極が生じている状態をデータ
“１”に、強誘電体膜１０３中に上向きの残留分極が生
じている状態をデータ“０”にそれぞれ対応させてい
る。強誘電体膜１０３中に下向きの残留分極を生じさせ
るには、たとえばシリコン基板１０１の裏面部を接地電
位として、ゲート電極１０４に正の電圧を印加した後、
ゲート電極１０４の電圧を接地電位に戻す。また、強誘
電体膜１０３中に上向きの残留分極を生じさせるには、
たとえばシリコン基板１０１の裏面部を接地電位とし
て、ゲート電極１０４に負の電圧を印加した後、ゲート
電極１０４の電圧を接地電位に戻す。
【０００６】
【発明が解決しようとする課題】しかしながら、従来、
このような強誘電体ＦＥＴを集積回路中で動作させるた
めに適した構造について、十分検討されていなかった。
そのため、強誘電体ＦＥＴをメモリセルとして配置した
メモリセルアレイ及びこれを動作させるための回路や、
プロセッサ等のロジック回路を含めた半導体装置の高集
積化やコストの低減を図ることが困難であった。
このような強誘電体ＦＥＴを集積回路中で動作させるた
めに適した構造について、十分検討されていなかった。
そのため、強誘電体ＦＥＴをメモリセルとして配置した
メモリセルアレイ及びこれを動作させるための回路や、
プロセッサ等のロジック回路を含めた半導体装置の高集
積化やコストの低減を図ることが困難であった。
【０００７】本発明は、強誘電体ＦＥＴからなるメモリ
セルを集積回路中で動作させるために適した，メモリと
メモリを制御するためのトランジスタとを含む混載型半
導体装置を提供することにある。
セルを集積回路中で動作させるために適した，メモリと
メモリを制御するためのトランジスタとを含む混載型半
導体装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板と、上記半導体基板上に設けられ、ゲート絶
縁膜，ゲート電極及びソース・ドレイン領域を有するＭ
ＩＳＦＥＴと、上記半導体基板上に設けられ、強誘電体
膜，該強誘電体膜上に設けられた制御ゲート電極，及び
ソース・ドレイン領域を有する強誘電体ＦＥＴとを備え
ている。
半導体基板と、上記半導体基板上に設けられ、ゲート絶
縁膜，ゲート電極及びソース・ドレイン領域を有するＭ
ＩＳＦＥＴと、上記半導体基板上に設けられ、強誘電体
膜，該強誘電体膜上に設けられた制御ゲート電極，及び
ソース・ドレイン領域を有する強誘電体ＦＥＴとを備え
ている。
【０００９】これにより、強誘電体ＦＥＴとＭＩＳＦＥ
Ｔとが共通の半導体基板上に設けられているので、強誘
電体ＦＥＴをメモリセルとして用い、ＭＩＳＦＥＴをメ
モリセルを駆動するトランジスタとして用いることが可
能になる。つまり、メモリセルとメモリセルを制御する
ためのトランジスタとを含む集積化された混載型半導体
装置の提供を図ることができる。
Ｔとが共通の半導体基板上に設けられているので、強誘
電体ＦＥＴをメモリセルとして用い、ＭＩＳＦＥＴをメ
モリセルを駆動するトランジスタとして用いることが可
能になる。つまり、メモリセルとメモリセルを制御する
ためのトランジスタとを含む集積化された混載型半導体
装置の提供を図ることができる。
【００１０】上記強誘電体ＦＥＴが、上記半導体基板の
うち上記ソース・ドレイン領域間に位置する領域の上に
設けられたゲート絶縁膜と、該ゲート絶縁膜の上に設け
られたゲート電極と、該ゲート電極を覆う層間絶縁膜
と、該層間絶縁膜の上に設けられた中間電極と、該中間
電極と上記ゲート電極とを接続するコンタクト部材とを
さらに備え、上記強誘電体ＦＥＴの強誘電体膜は上記中
間電極の上に設けられていることにより、強誘電体膜と
半導体基板との間に層間絶縁膜が介在しているので、強
誘電体膜の成分元素が半導体基板に拡散することによる
強誘電体ＦＥＴの動作不良の発生を抑制することができ
る。
うち上記ソース・ドレイン領域間に位置する領域の上に
設けられたゲート絶縁膜と、該ゲート絶縁膜の上に設け
られたゲート電極と、該ゲート電極を覆う層間絶縁膜
と、該層間絶縁膜の上に設けられた中間電極と、該中間
電極と上記ゲート電極とを接続するコンタクト部材とを
さらに備え、上記強誘電体ＦＥＴの強誘電体膜は上記中
間電極の上に設けられていることにより、強誘電体膜と
半導体基板との間に層間絶縁膜が介在しているので、強
誘電体膜の成分元素が半導体基板に拡散することによる
強誘電体ＦＥＴの動作不良の発生を抑制することができ
る。
【００１１】上記強誘電体ＦＥＴのゲート電極と、上記
ＭＩＳＦＥＴのゲート電極とが、同じ導体膜から形成さ
れていることにより、製造コストの低減を図ることがで
きる。
ＭＩＳＦＥＴのゲート電極とが、同じ導体膜から形成さ
れていることにより、製造コストの低減を図ることがで
きる。
【００１２】上記中間電極に接続される第１の配線と、
上記制御ゲート電極に接続される第２の配線とをさらに
備え、上記第１の配線と第２の配線との間に印加する電
圧により、上記強誘電体膜に分極を生じさせることが可
能に構成されていることにより、強誘電体膜に下向きの
分極を生じさせるときと上向きの分極を生じさせるとき
とで印加電圧の絶対値を任意に調整することが可能にな
るので、強誘電体膜の分極が次第に弱くなるディスター
ブ現象によってデータの読み出し誤差が生じないような
データの書き込みが可能になる。
上記制御ゲート電極に接続される第２の配線とをさらに
備え、上記第１の配線と第２の配線との間に印加する電
圧により、上記強誘電体膜に分極を生じさせることが可
能に構成されていることにより、強誘電体膜に下向きの
分極を生じさせるときと上向きの分極を生じさせるとき
とで印加電圧の絶対値を任意に調整することが可能にな
るので、強誘電体膜の分極が次第に弱くなるディスター
ブ現象によってデータの読み出し誤差が生じないような
データの書き込みが可能になる。
【００１３】上記強誘電体ＦＥＴを複数個配置して構成
される記憶回路部と、上記ＭＩＳＦＥＴを複数個配置し
て構成され、上記記憶回路部を制御するための制御回路
部とをさらに備えていることが好ましい。
される記憶回路部と、上記ＭＩＳＦＥＴを複数個配置し
て構成され、上記記憶回路部を制御するための制御回路
部とをさらに備えていることが好ましい。
【００１４】本発明の半導体装置の製造方法は、半導体
基板上に、第１チャネル型ＭＩＳＦＥＴのゲート絶縁膜
及びゲート電極と、第２チャネル型ＭＩＳＦＥＴのゲー
ト絶縁膜及びゲート電極と、強誘電体ＦＥＴのゲート絶
縁膜及びゲート電極とを形成する工程（ａ）と、上記第
１又は第２チャネル型ＭＩＳＦＥＴのうちいずれか一方
のＭＩＳＦＥＴ及び上記強誘電体ＦＥＴのゲート電極の
上方からソース・ドレイン形成用の不純物のイオン注入
を行なう工程（ｂ）と、上記第１又は第２チャネル型Ｍ
ＩＳＦＥＴのうち他方のＭＩＳＦＥＴのゲート電極の上
方からソース・ドレイン形成用の不純物のイオン注入を
行なう工程（ｃ）と、上記各ＦＥＴのゲート電極を覆う
層間絶縁膜を形成し、上記層間絶縁膜を貫通して上記強
誘電体ＦＥＴのゲート電極に到達する接続孔を形成した
後、上記接続孔を導体材料で埋めてコンタクト部材を形
成する工程（ｄ）と、上記層間絶縁膜の上に、上記コン
タクト部材に接続される中間電極と、該中間電極の上面
に接する強誘電体膜と、該強誘電体膜を挟んで上記中間
電極に対向する制御ゲート電極とを形成する工程（ｅ）
とを含んでいる。
基板上に、第１チャネル型ＭＩＳＦＥＴのゲート絶縁膜
及びゲート電極と、第２チャネル型ＭＩＳＦＥＴのゲー
ト絶縁膜及びゲート電極と、強誘電体ＦＥＴのゲート絶
縁膜及びゲート電極とを形成する工程（ａ）と、上記第
１又は第２チャネル型ＭＩＳＦＥＴのうちいずれか一方
のＭＩＳＦＥＴ及び上記強誘電体ＦＥＴのゲート電極の
上方からソース・ドレイン形成用の不純物のイオン注入
を行なう工程（ｂ）と、上記第１又は第２チャネル型Ｍ
ＩＳＦＥＴのうち他方のＭＩＳＦＥＴのゲート電極の上
方からソース・ドレイン形成用の不純物のイオン注入を
行なう工程（ｃ）と、上記各ＦＥＴのゲート電極を覆う
層間絶縁膜を形成し、上記層間絶縁膜を貫通して上記強
誘電体ＦＥＴのゲート電極に到達する接続孔を形成した
後、上記接続孔を導体材料で埋めてコンタクト部材を形
成する工程（ｄ）と、上記層間絶縁膜の上に、上記コン
タクト部材に接続される中間電極と、該中間電極の上面
に接する強誘電体膜と、該強誘電体膜を挟んで上記中間
電極に対向する制御ゲート電極とを形成する工程（ｅ）
とを含んでいる。
【００１５】上記工程（ｅ）の後、上記層間絶縁膜の上
に上層の層間絶縁膜を形成する工程（ｆ）と、上記上層
の層間絶縁膜を貫通して上記強誘電体ＦＥＴの中間電極
及び制御ゲート電極に到達する接続孔をそれぞれ形成し
た後、上記各接続孔を導体材料で埋めて上記中間電極及
び制御ゲート電極にそれぞれ接触する第１，第２のコン
タクト部材を形成する工程（ｇ）と、上記上層の層間絶
縁膜の上に、上記第１，第２のコンタクト部材にそれぞ
れ接続される第１，第２の配線を形成する工程（ｈ）と
をさらに含むことが好ましい。
に上層の層間絶縁膜を形成する工程（ｆ）と、上記上層
の層間絶縁膜を貫通して上記強誘電体ＦＥＴの中間電極
及び制御ゲート電極に到達する接続孔をそれぞれ形成し
た後、上記各接続孔を導体材料で埋めて上記中間電極及
び制御ゲート電極にそれぞれ接触する第１，第２のコン
タクト部材を形成する工程（ｇ）と、上記上層の層間絶
縁膜の上に、上記第１，第２のコンタクト部材にそれぞ
れ接続される第１，第２の配線を形成する工程（ｈ）と
をさらに含むことが好ましい。
【００１６】
【発明の実施の形態】（第１の実施形態）次に、本発明
の第１の実施形態に係る半導体装置について説明する。
図１（ａ）〜（ｄ）は、第１の実施形態における半導体
装置の製造工程を示す断面図である。
の第１の実施形態に係る半導体装置について説明する。
図１（ａ）〜（ｄ）は、第１の実施形態における半導体
装置の製造工程を示す断面図である。
【００１７】まず、図１（ａ）に示す工程で、周知の技
術を用いて、シリコン基板１１上に活性領域（ｐＭＯＳ
ＦＥＴ形成領域Ｒpt，ｎＭＯＳＦＥＴ形成領域Ｒnt及び
強誘電体ＦＥＴ形成領域Ｒftなど）を囲むトレンチ型の
素子分離用絶縁膜１２を形成する。次に、熱酸化法によ
り、活性領域の上に熱酸化膜からなるシリコン酸化膜を
形成した後、シリコン酸化膜の上にポリシリコン膜を堆
積し、フォトリソグラフィー及びドライエッチングによ
りポリシリコン膜及びシリコン酸化膜をパターニングし
て、ｐＭＯＳＦＥＴ，ｎＭＯＳＦＥＴ及び強誘電体ＦＥ
Ｔの各ゲート電極１４及び各ゲート絶縁膜１３をそれぞ
れ形成する。
術を用いて、シリコン基板１１上に活性領域（ｐＭＯＳ
ＦＥＴ形成領域Ｒpt，ｎＭＯＳＦＥＴ形成領域Ｒnt及び
強誘電体ＦＥＴ形成領域Ｒftなど）を囲むトレンチ型の
素子分離用絶縁膜１２を形成する。次に、熱酸化法によ
り、活性領域の上に熱酸化膜からなるシリコン酸化膜を
形成した後、シリコン酸化膜の上にポリシリコン膜を堆
積し、フォトリソグラフィー及びドライエッチングによ
りポリシリコン膜及びシリコン酸化膜をパターニングし
て、ｐＭＯＳＦＥＴ，ｎＭＯＳＦＥＴ及び強誘電体ＦＥ
Ｔの各ゲート電極１４及び各ゲート絶縁膜１３をそれぞ
れ形成する。
【００１８】次に、図１（ｂ）に示す工程で、ｐＭＯＳ
ＦＥＴ形成領域Ｒptを覆うレジストマスク１９を形成
し、レジストマスク１９の上からｎ型不純物（例えば砒
素（Ａｓ）のイオン注入を行なうことにより、ｎＭＯＳ
ＦＥＴ及び強誘電体ＦＥＴの各ソース領域１５及び各ド
レイン領域１６を形成する。
ＦＥＴ形成領域Ｒptを覆うレジストマスク１９を形成
し、レジストマスク１９の上からｎ型不純物（例えば砒
素（Ａｓ）のイオン注入を行なうことにより、ｎＭＯＳ
ＦＥＴ及び強誘電体ＦＥＴの各ソース領域１５及び各ド
レイン領域１６を形成する。
【００１９】次に、図１（ｃ）に示す工程で、レジスト
マスク１９を除去した後、ｎＭＯＳＦＥＴ形成領域Ｒnt
及び強誘電体ＦＥＴ形成領域Ｒftを覆うレジストマスク
（図示せず）を形成し、このレジストマスクの上方から
ｐ型不純物（たとえがフッ化ボロン）のイオン注入を行
なうことにより、ｐＭＯＳＦＥＴのソース領域１７及び
ドレイン領域１８をそれぞれ形成する。
マスク１９を除去した後、ｎＭＯＳＦＥＴ形成領域Ｒnt
及び強誘電体ＦＥＴ形成領域Ｒftを覆うレジストマスク
（図示せず）を形成し、このレジストマスクの上方から
ｐ型不純物（たとえがフッ化ボロン）のイオン注入を行
なうことにより、ｐＭＯＳＦＥＴのソース領域１７及び
ドレイン領域１８をそれぞれ形成する。
【００２０】さらに、基板上にシリコン酸化膜からなる
第１の層間絶縁膜２０を堆積し、第１の層間絶縁膜２０
を貫通して強誘電体ＦＥＴのゲート電極１４に到達する
接続孔を開口した後、接続孔をポリシリコンで埋めて、
コンタクト部材であるポリシリコンプラグ２１を形成す
る。さらに、第１の層間絶縁膜２０の上にＰｔ（白金）
膜を堆積した後、Ｐｔ膜をパターニングして、ポリシリ
コンプラグ２１に接続される中間電極２２を形成する。
また、中間電極２２の上に、ジルコン−チタン酸鉛（Ｐ
ＺＴ）またはタンタル酸ビスマスストロンチウム（ＳＢ
Ｔ）などの金属酸化物からなる強誘電体膜２３を形成す
る。このとき、金属酸化物からなる強誘電体膜２３とゲ
ート電極１４との間は第１の層間絶縁膜２０で隔離され
ているので、高温の酸素雰囲気中での処理によって強誘
電体膜２３を焼成しても、強誘電体膜２３の成分元素が
シリコン基板１１まで拡散することはない。さらに、強
誘電体膜２３の上に白金からなる制御ゲート電極２４を
形成する。この制御ゲート電極２４は、強誘電体ＦＥＴ
の動作を制御するための電極である。
第１の層間絶縁膜２０を堆積し、第１の層間絶縁膜２０
を貫通して強誘電体ＦＥＴのゲート電極１４に到達する
接続孔を開口した後、接続孔をポリシリコンで埋めて、
コンタクト部材であるポリシリコンプラグ２１を形成す
る。さらに、第１の層間絶縁膜２０の上にＰｔ（白金）
膜を堆積した後、Ｐｔ膜をパターニングして、ポリシリ
コンプラグ２１に接続される中間電極２２を形成する。
また、中間電極２２の上に、ジルコン−チタン酸鉛（Ｐ
ＺＴ）またはタンタル酸ビスマスストロンチウム（ＳＢ
Ｔ）などの金属酸化物からなる強誘電体膜２３を形成す
る。このとき、金属酸化物からなる強誘電体膜２３とゲ
ート電極１４との間は第１の層間絶縁膜２０で隔離され
ているので、高温の酸素雰囲気中での処理によって強誘
電体膜２３を焼成しても、強誘電体膜２３の成分元素が
シリコン基板１１まで拡散することはない。さらに、強
誘電体膜２３の上に白金からなる制御ゲート電極２４を
形成する。この制御ゲート電極２４は、強誘電体ＦＥＴ
の動作を制御するための電極である。
【００２１】なお、図１（ｃ）においては、強誘電体Ｆ
ＥＴのゲート電極１４にコンタクトしているポリシリコ
ンプラグ２１は活性領域上で形成されているが、実際に
は、ゲート電極１４のうち素子分離用絶縁膜１２の上に
存在する部分にポリシリコンプラグ２１が形成されるこ
とが多い。
ＥＴのゲート電極１４にコンタクトしているポリシリコ
ンプラグ２１は活性領域上で形成されているが、実際に
は、ゲート電極１４のうち素子分離用絶縁膜１２の上に
存在する部分にポリシリコンプラグ２１が形成されるこ
とが多い。
【００２２】次に、図１（ｄ）に示す工程で、第１の層
間絶縁膜２０の上にシリコン酸化膜からなる第２の層間
絶縁膜３０を堆積し、第２の層間絶縁膜３０を貫通して
制御ゲート電極２４及び中間電極２２にそれぞれ到達す
る接続孔を形成した後、各接続孔をタングステン（Ｗ）
で埋めて、コンタクト部材である第１，第２のタングス
テンプラグ３１ａ，３１ｂを形成する。このとき、第２
の層間絶縁膜３０及び第１の層間絶縁膜２０を貫通し
て、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴの各ゲート電極
１４にそれぞれ到達する接続孔を形成した後、各接続孔
をタングステンで埋めてタングステンプラグ３２を形成
する。
間絶縁膜２０の上にシリコン酸化膜からなる第２の層間
絶縁膜３０を堆積し、第２の層間絶縁膜３０を貫通して
制御ゲート電極２４及び中間電極２２にそれぞれ到達す
る接続孔を形成した後、各接続孔をタングステン（Ｗ）
で埋めて、コンタクト部材である第１，第２のタングス
テンプラグ３１ａ，３１ｂを形成する。このとき、第２
の層間絶縁膜３０及び第１の層間絶縁膜２０を貫通し
て、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴの各ゲート電極
１４にそれぞれ到達する接続孔を形成した後、各接続孔
をタングステンで埋めてタングステンプラグ３２を形成
する。
【００２３】図１（ｄ）においては、各ＭＯＳＦＥＴの
ゲート電極１４にコンタクトするタングステンプラグ３
２は活性領域上で形成されているが、実際には、ゲート
電極１４のうち素子分離用絶縁膜１２の上に存在する部
分にタングステンプラグ３２が形成されることが多い。
ゲート電極１４にコンタクトするタングステンプラグ３
２は活性領域上で形成されているが、実際には、ゲート
電極１４のうち素子分離用絶縁膜１２の上に存在する部
分にタングステンプラグ３２が形成されることが多い。
【００２４】さらに、第２の層間絶縁膜３０の上に、ア
ルミ合金膜などの金属膜を形成した後、金属膜をパター
ニングして、各タングステンプラグ３１，３２に接続さ
れる配線層３３を形成する。この配線層３３のうち第１
のタングステンプラグ３１ａを介して制御ゲート電極２
４に接続される配線を第１の配線３３ａとし、配線層３
３のうち第２のタングステンプラグ３１ｂを介して中間
電極２２に接続される配線を第２の配線３３ｂとする。
ルミ合金膜などの金属膜を形成した後、金属膜をパター
ニングして、各タングステンプラグ３１，３２に接続さ
れる配線層３３を形成する。この配線層３３のうち第１
のタングステンプラグ３１ａを介して制御ゲート電極２
４に接続される配線を第１の配線３３ａとし、配線層３
３のうち第２のタングステンプラグ３１ｂを介して中間
電極２２に接続される配線を第２の配線３３ｂとする。
【００２５】なお、図１（ｄ）には図示されていない
が、第１の層間絶縁膜の上、あるいは第２の層間絶縁膜
３０の上にさらに上層の層間絶縁膜形成してその上層の
層間絶縁膜の上に、ｎＭＯＳＦＥＴのソース領域１５及
びドレイン領域１６、ｐＭＯＳＦＥＴのソース領域１７
及びドレイン領域１８、並びに強誘電体ＦＥＴのソース
領域１５及びドレイン領域１６に導体プラグを介して接
続される配線層を形成する。そして、強誘電体ＦＥＴの
各部に接続される配線と、ｎＭＯＳＦＥＴ，ｐＭＯＳＦ
ＥＴの各部に接続される配線とは、いずれかの部位で互
いに接続されている。すなわち、ｎＭＯＳＦＥＴ，ｐＭ
ＯＳＦＥＴを含む制御回路により、強誘電体ＦＥＴから
なるメモリセルにデータを書き込み，読み出し，書き換
えることが可能に構成されている。
が、第１の層間絶縁膜の上、あるいは第２の層間絶縁膜
３０の上にさらに上層の層間絶縁膜形成してその上層の
層間絶縁膜の上に、ｎＭＯＳＦＥＴのソース領域１５及
びドレイン領域１６、ｐＭＯＳＦＥＴのソース領域１７
及びドレイン領域１８、並びに強誘電体ＦＥＴのソース
領域１５及びドレイン領域１６に導体プラグを介して接
続される配線層を形成する。そして、強誘電体ＦＥＴの
各部に接続される配線と、ｎＭＯＳＦＥＴ，ｐＭＯＳＦ
ＥＴの各部に接続される配線とは、いずれかの部位で互
いに接続されている。すなわち、ｎＭＯＳＦＥＴ，ｐＭ
ＯＳＦＥＴを含む制御回路により、強誘電体ＦＥＴから
なるメモリセルにデータを書き込み，読み出し，書き換
えることが可能に構成されている。
【００２６】以上の手順により、強誘電体ＦＥＴと、Ｃ
ＭＯＳデバイスのｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴと
を共通の半導体基板上に設けることができる。つまり、
強誘電体ＦＥＴからなるメモリセルをメモリとして利用
するための周辺回路をメモリセルアレイと同じ基板上に
設けることができる。また、メモリセルアレイと周辺回
路とからなるメモリデバイスだけでなく、演算回路など
を含むロジック回路（例えばプロセッサ）をメモリデバ
イスと混載した，いわゆるシステムＬＳＩなどの大規模
集積回路を形成することもできる。
ＭＯＳデバイスのｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴと
を共通の半導体基板上に設けることができる。つまり、
強誘電体ＦＥＴからなるメモリセルをメモリとして利用
するための周辺回路をメモリセルアレイと同じ基板上に
設けることができる。また、メモリセルアレイと周辺回
路とからなるメモリデバイスだけでなく、演算回路など
を含むロジック回路（例えばプロセッサ）をメモリデバ
イスと混載した，いわゆるシステムＬＳＩなどの大規模
集積回路を形成することもできる。
【００２７】しかも、強誘電体ＦＥＴとして、ゲート電
極１４に接続される中間電極２２を形成し、この中間電
極２２の上に強誘電体膜２３及び制御ゲート電極２４を
設ける構造としているので、後述するように、強誘電体
ＦＥＴからなるメモリセルの情報読み出し精度の向上を
図ることができる。そして、図１（ａ）に示す工程で、
強誘電体ＦＥＴ及び各ＭＯＳＦＥＴのゲート電極１４を
共通のポリシリコン膜から同時にパターニングすること
により形成することができるので、工程の簡素化を図る
ことができる。
極１４に接続される中間電極２２を形成し、この中間電
極２２の上に強誘電体膜２３及び制御ゲート電極２４を
設ける構造としているので、後述するように、強誘電体
ＦＥＴからなるメモリセルの情報読み出し精度の向上を
図ることができる。そして、図１（ａ）に示す工程で、
強誘電体ＦＥＴ及び各ＭＯＳＦＥＴのゲート電極１４を
共通のポリシリコン膜から同時にパターニングすること
により形成することができるので、工程の簡素化を図る
ことができる。
【００２８】また、図１（ｂ）に示す工程で、強誘電体
ＦＥＴとＣＭＯＳデバイスのｎＭＯＳＦＥＴ，ｐＭＯＳ
ＦＥＴとを形成する際に、ｎＭＯＳＦＥＴのソース・ド
レイン形成のための不純物イオンの注入と、強誘電体Ｆ
ＥＴのソース・ドレイン形成のための不純物イオンの注
入とを同時に行なうことができるので、フォトリソグラ
フィー工程を低減することにより、工程の簡素化を図る
ことができる。
ＦＥＴとＣＭＯＳデバイスのｎＭＯＳＦＥＴ，ｐＭＯＳ
ＦＥＴとを形成する際に、ｎＭＯＳＦＥＴのソース・ド
レイン形成のための不純物イオンの注入と、強誘電体Ｆ
ＥＴのソース・ドレイン形成のための不純物イオンの注
入とを同時に行なうことができるので、フォトリソグラ
フィー工程を低減することにより、工程の簡素化を図る
ことができる。
【００２９】また、図１（ｃ）に示す工程で、強誘電体
膜２３の高温焼成工程において、強誘電体膜２３の成分
元素のシリコン基板１１への拡散が第１の層間絶縁膜２
０によって抑制されるので、強誘電体ＦＥＴのソース・
ドレイン間の伝導特性も良好に保持される。
膜２３の高温焼成工程において、強誘電体膜２３の成分
元素のシリコン基板１１への拡散が第１の層間絶縁膜２
０によって抑制されるので、強誘電体ＦＥＴのソース・
ドレイン間の伝導特性も良好に保持される。
【００３０】（第２の実施形態）次に、本発明の第２の
実施形態に係る半導体装置について説明する。図２
（ａ）〜（ｄ）は、第２の実施形態における半導体装置
の製造工程を示す断面図である。
実施形態に係る半導体装置について説明する。図２
（ａ）〜（ｄ）は、第２の実施形態における半導体装置
の製造工程を示す断面図である。
【００３１】まず、図２（ａ）に示す工程で、周知の技
術を用いて、シリコン基板１１上に活性領域（ｐＭＯＳ
ＦＥＴ形成領域Ｒpt，ｎＭＯＳＦＥＴ形成領域Ｒnt及び
強誘電体ＦＥＴ形成領域Ｒftなど）を囲むトレンチ型の
素子分離用絶縁膜１２を形成する。次に、熱酸化法によ
り、活性領域の上に熱酸化膜からなるシリコン酸化膜を
形成した後、シリコン酸化膜の上にポリシリコン膜を堆
積し、フォトリソグラフィー及びドライエッチングによ
りポリシリコン膜及びシリコン酸化膜をパターニングし
て、ｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴの各ゲート電極
１４及び各ゲート絶縁膜１３をそれぞれ形成する。ただ
し、強誘電体ＦＥＴ形成領域Ｒft上には、ゲート酸化膜
及びゲート電極は形成しない。
術を用いて、シリコン基板１１上に活性領域（ｐＭＯＳ
ＦＥＴ形成領域Ｒpt，ｎＭＯＳＦＥＴ形成領域Ｒnt及び
強誘電体ＦＥＴ形成領域Ｒftなど）を囲むトレンチ型の
素子分離用絶縁膜１２を形成する。次に、熱酸化法によ
り、活性領域の上に熱酸化膜からなるシリコン酸化膜を
形成した後、シリコン酸化膜の上にポリシリコン膜を堆
積し、フォトリソグラフィー及びドライエッチングによ
りポリシリコン膜及びシリコン酸化膜をパターニングし
て、ｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴの各ゲート電極
１４及び各ゲート絶縁膜１３をそれぞれ形成する。ただ
し、強誘電体ＦＥＴ形成領域Ｒft上には、ゲート酸化膜
及びゲート電極は形成しない。
【００３２】次に、強誘電体ＦＥＴ形成領域Ｒft及びｐ
ＭＯＳＦＥＴ形成領域Ｒptを覆うレジストマスク（図示
せず）を形成し、レジストマスクの上からｎ型不純物
（例えば砒素（Ａｓ））のイオン注入を行なうことによ
り、ｎＭＯＳＦＥＴのソース領域１５及びドレイン領域
１６を形成する。その後、上記レジストマスクを除去し
た後、強誘電体ＦＥＴ形成領域Ｒft及びｎＭＯＳＦＥＴ
形成領域Ｒntを覆うレジストマスク（図示せず）を新た
に形成し、レジストマスクの上からｐ型不純物（例えば
フッ化ボロン）のイオン注入を行なうことにより、ｐＭ
ＯＳＦＥＴのソース領域１７及びドレイン領域１８を形
成する。
ＭＯＳＦＥＴ形成領域Ｒptを覆うレジストマスク（図示
せず）を形成し、レジストマスクの上からｎ型不純物
（例えば砒素（Ａｓ））のイオン注入を行なうことによ
り、ｎＭＯＳＦＥＴのソース領域１５及びドレイン領域
１６を形成する。その後、上記レジストマスクを除去し
た後、強誘電体ＦＥＴ形成領域Ｒft及びｎＭＯＳＦＥＴ
形成領域Ｒntを覆うレジストマスク（図示せず）を新た
に形成し、レジストマスクの上からｐ型不純物（例えば
フッ化ボロン）のイオン注入を行なうことにより、ｐＭ
ＯＳＦＥＴのソース領域１７及びドレイン領域１８を形
成する。
【００３３】次に、図２（ｂ）に示す工程で、基板上に
シリコン酸化膜を堆積した後、シリコン酸化膜をパター
ニングして、ｎＭＯＳＦＥＴ形成領域Ｒnt及びｐＭＯＳ
ＦＥＴ形成領域Ｒntを覆い、強誘電体ＦＥＴ形成領域Ｒ
ftを開口した第１の層間絶縁膜２０を形成する。その
後、強誘電体ＦＥＴ形成領域Ｒftにおいて、熱酸化膜と
強誘電体膜とＰｔ膜とを形成した後、ゲートパターニン
グ用のレジストマスク４５を形成し、レジストマスク４
５を用いたエッチングにより、ゲート酸化膜４１と、強
誘電体膜４２と、Ｐｔ（白金）膜からなる制御ゲート電
極４３を形成する。強誘電体膜４２は、ジルコン−チタ
ン酸鉛（ＰＺＴ）またはタンタル酸ビスマスストロンチ
ウム（ＳＢＴ）などの金属酸化物により構成されてい
る。このとき、高温の酸素雰囲気中での処理によって強
誘電体膜４２を焼成する。
シリコン酸化膜を堆積した後、シリコン酸化膜をパター
ニングして、ｎＭＯＳＦＥＴ形成領域Ｒnt及びｐＭＯＳ
ＦＥＴ形成領域Ｒntを覆い、強誘電体ＦＥＴ形成領域Ｒ
ftを開口した第１の層間絶縁膜２０を形成する。その
後、強誘電体ＦＥＴ形成領域Ｒftにおいて、熱酸化膜と
強誘電体膜とＰｔ膜とを形成した後、ゲートパターニン
グ用のレジストマスク４５を形成し、レジストマスク４
５を用いたエッチングにより、ゲート酸化膜４１と、強
誘電体膜４２と、Ｐｔ（白金）膜からなる制御ゲート電
極４３を形成する。強誘電体膜４２は、ジルコン−チタ
ン酸鉛（ＰＺＴ）またはタンタル酸ビスマスストロンチ
ウム（ＳＢＴ）などの金属酸化物により構成されてい
る。このとき、高温の酸素雰囲気中での処理によって強
誘電体膜４２を焼成する。
【００３４】次に、図２（ｃ）に示す工程で、制御ゲー
ト電極４３の上方からｎ型不純物（例えば砒素（Ａ
ｓ））のイオン注入を行なって、強誘電体ＦＥＴのソー
ス領域４６及びドレイン領域４７を形成する。
ト電極４３の上方からｎ型不純物（例えば砒素（Ａ
ｓ））のイオン注入を行なって、強誘電体ＦＥＴのソー
ス領域４６及びドレイン領域４７を形成する。
【００３５】次に、図２（ｄ）に示す工程で、基板上に
シリコン酸化膜を堆積した後、ＣＭＰにより基板の上面
を平坦化する。これにより、第２の層間絶縁膜３０を形
成する。次に、第２の層間絶縁膜３０を貫通して強誘電
体ＦＥＴの制御ゲート電極４３に到達する接続孔を形成
した後、接続孔をタングステン（Ｗ）で埋めて、タング
ステンプラグ４８を形成する。このとき、第２の層間絶
縁膜３０及び第１の層間絶縁膜２０を貫通して、ｎＭＯ
ＳＦＥＴ及びｐＭＯＳＦＥＴのゲート電極１４に到達す
る接続孔を形成し、この接続孔をタングステン（Ｗ）で
埋めてタングステンプラグ４９を形成する。
シリコン酸化膜を堆積した後、ＣＭＰにより基板の上面
を平坦化する。これにより、第２の層間絶縁膜３０を形
成する。次に、第２の層間絶縁膜３０を貫通して強誘電
体ＦＥＴの制御ゲート電極４３に到達する接続孔を形成
した後、接続孔をタングステン（Ｗ）で埋めて、タング
ステンプラグ４８を形成する。このとき、第２の層間絶
縁膜３０及び第１の層間絶縁膜２０を貫通して、ｎＭＯ
ＳＦＥＴ及びｐＭＯＳＦＥＴのゲート電極１４に到達す
る接続孔を形成し、この接続孔をタングステン（Ｗ）で
埋めてタングステンプラグ４９を形成する。
【００３６】図２（ｄ）においては、各ＭＯＳＦＥＴの
ゲート電極１４や強誘電体ＦＥＴの制御ゲート電極４３
にコンタクトするタングステンプラグ４８，４９は活性
領域上で形成されているが、実際には、ゲート電極１４
や制御ゲート電極４３のうち素子分離用絶縁膜１２の上
に存在する部分にタングステンプラグ４８，４９が形成
されることが多い。
ゲート電極１４や強誘電体ＦＥＴの制御ゲート電極４３
にコンタクトするタングステンプラグ４８，４９は活性
領域上で形成されているが、実際には、ゲート電極１４
や制御ゲート電極４３のうち素子分離用絶縁膜１２の上
に存在する部分にタングステンプラグ４８，４９が形成
されることが多い。
【００３７】さらに、第２の層間絶縁膜３０の上に、ア
ルミ合金膜などの金属膜を形成した後、金属膜をパター
ニングして、各タングステンプラグ４８，４９に接続さ
れる配線層５０を形成する。
ルミ合金膜などの金属膜を形成した後、金属膜をパター
ニングして、各タングステンプラグ４８，４９に接続さ
れる配線層５０を形成する。
【００３８】なお、図２（ｄ）には図示されていない
が、第２の層間絶縁膜３０の上にさらに第３の層間絶縁
膜を形成して第３の層間絶縁膜の上に、ｎＭＯＳＦＥＴ
のソース領域１５及びドレイン領域１６、ｐＭＯＳＦＥ
Ｔのソース領域１７及びドレイン領域１８、ならびに強
誘電体ＦＥＴのソース領域４７及びドレイン領域４８に
導体プラグを介して接続される配線層を形成することも
できる。
が、第２の層間絶縁膜３０の上にさらに第３の層間絶縁
膜を形成して第３の層間絶縁膜の上に、ｎＭＯＳＦＥＴ
のソース領域１５及びドレイン領域１６、ｐＭＯＳＦＥ
Ｔのソース領域１７及びドレイン領域１８、ならびに強
誘電体ＦＥＴのソース領域４７及びドレイン領域４８に
導体プラグを介して接続される配線層を形成することも
できる。
【００３９】以上の手順により、強誘電体ＦＥＴと、Ｃ
ＭＯＳデバイスのｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴと
を共通の半導体基板上に設けることができる。つまり、
強誘電体ＦＥＴからなるメモリセルをメモリとして利用
するための周辺回路をメモリセルアレイと同じ基板上に
設けることができる。また、メモリセルアレイと周辺回
路とからなるメモリデバイスだけでなく、演算回路など
を含むロジック回路（例えばプロセッサ）をメモリデバ
イスと混載した，いわゆるシステムＬＳＩなどの大規模
集積回路を形成することもできる。
ＭＯＳデバイスのｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴと
を共通の半導体基板上に設けることができる。つまり、
強誘電体ＦＥＴからなるメモリセルをメモリとして利用
するための周辺回路をメモリセルアレイと同じ基板上に
設けることができる。また、メモリセルアレイと周辺回
路とからなるメモリデバイスだけでなく、演算回路など
を含むロジック回路（例えばプロセッサ）をメモリデバ
イスと混載した，いわゆるシステムＬＳＩなどの大規模
集積回路を形成することもできる。
【００４０】（第３の実施形態）図３は、第３の実施形
態におけるメモリ・ロジック混載型の半導体集積回路装
置の平面図である。
態におけるメモリ・ロジック混載型の半導体集積回路装
置の平面図である。
【００４１】同図に示すように、本実施形態の半導体集
積回路装置は、シリコンチップ６１上に設けられた記憶
回路部６２とＣＭＯＳ回路部６３とを備えている。記憶
回路部６２は、強誘電体ＦＥＴからなる複数のメモリセ
ルを配列したメモリセルアレイを有するものである。ま
た、ＣＭＯＳ回路部６３は、記憶回路部６２を駆動する
ための制御回路（周辺回路）と、プロセッサ等のロジッ
ク回路を含むロジック回路とをまとめてブロック化した
ものである。
積回路装置は、シリコンチップ６１上に設けられた記憶
回路部６２とＣＭＯＳ回路部６３とを備えている。記憶
回路部６２は、強誘電体ＦＥＴからなる複数のメモリセ
ルを配列したメモリセルアレイを有するものである。ま
た、ＣＭＯＳ回路部６３は、記憶回路部６２を駆動する
ための制御回路（周辺回路）と、プロセッサ等のロジッ
ク回路を含むロジック回路とをまとめてブロック化した
ものである。
【００４２】図３に示すように、強誘電体ＦＥＴとＣＭ
ＯＳデバイスとを１つの基板上に形成することにより、
不揮発性のメモリセルを配置した記憶回路と、これを制
御する回路と、プロセッサなどのロジック回路とを集積
化してなる大規模の集積回路装置を得ることができる。
ＯＳデバイスとを１つの基板上に形成することにより、
不揮発性のメモリセルを配置した記憶回路と、これを制
御する回路と、プロセッサなどのロジック回路とを集積
化してなる大規模の集積回路装置を得ることができる。
【００４３】ここで、記憶回路部６２には、第１の実施
形態又は第２の実施形態における強誘電体ＦＥＴのいず
れを配置してもよい。これにより、記憶回路部６２を構
成する強誘電体ＦＥＴと、ＣＭＯＳ回路部６３とを構成
するｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴを、共通の半導
体基板上に形成することができる。
形態又は第２の実施形態における強誘電体ＦＥＴのいず
れを配置してもよい。これにより、記憶回路部６２を構
成する強誘電体ＦＥＴと、ＣＭＯＳ回路部６３とを構成
するｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴを、共通の半導
体基板上に形成することができる。
【００４４】−第１の実施形態と第２の実施形態との製
造工程の比較− 第２の実施形態の強誘電体ＦＥＴ全体の高さ寸法は、第
１の実施形態の強誘電体ＦＥＴの高さ寸法に比べると、
大幅に小さいので、第２の層間絶縁膜３０の上面の高さ
をより低くすることができる。その点では、第２の実施
形態の方が有利である。
造工程の比較− 第２の実施形態の強誘電体ＦＥＴ全体の高さ寸法は、第
１の実施形態の強誘電体ＦＥＴの高さ寸法に比べると、
大幅に小さいので、第２の層間絶縁膜３０の上面の高さ
をより低くすることができる。その点では、第２の実施
形態の方が有利である。
【００４５】しかし、第１の実施形態においては、図１
（ｂ）に示す工程で、ｎＭＯＳＦＥＴのソース・ドレイ
ン形成のための不純物イオンの注入と、強誘電体ＦＥＴ
のソース・ドレイン形成のための不純物イオンの注入と
を同時に行なうことができることから第１の実施形態の
方がフォトリソグラフィー工程が少なくて済む。また、
第２の実施形態では、図２（ｃ）に示す工程で、第１の
層間絶縁膜２０の存在により、強誘電体ＦＥＴのソース
・ドレイン形成のための不純物イオンの注入角度に制限
が生じる。さらに、第１の実施形態では、図１（ｃ）に
示す工程で、強誘電体膜２３の高温焼成工程において、
強誘電体膜２３の成分元素のシリコン基板１１への拡散
が第１の層間絶縁膜２０によって抑制されるので、強誘
電体ＦＥＴのソース・ドレイン間の伝導特性も良好に保
持されるが、第２の実施形態では、図２（ｂ）に示す工
程で、強誘電体膜４２の高温焼成を行なう際に、強誘電
体膜４２の成分元素がシリコン基板１１に拡散するおそ
れがある。
（ｂ）に示す工程で、ｎＭＯＳＦＥＴのソース・ドレイ
ン形成のための不純物イオンの注入と、強誘電体ＦＥＴ
のソース・ドレイン形成のための不純物イオンの注入と
を同時に行なうことができることから第１の実施形態の
方がフォトリソグラフィー工程が少なくて済む。また、
第２の実施形態では、図２（ｃ）に示す工程で、第１の
層間絶縁膜２０の存在により、強誘電体ＦＥＴのソース
・ドレイン形成のための不純物イオンの注入角度に制限
が生じる。さらに、第１の実施形態では、図１（ｃ）に
示す工程で、強誘電体膜２３の高温焼成工程において、
強誘電体膜２３の成分元素のシリコン基板１１への拡散
が第１の層間絶縁膜２０によって抑制されるので、強誘
電体ＦＥＴのソース・ドレイン間の伝導特性も良好に保
持されるが、第２の実施形態では、図２（ｂ）に示す工
程で、強誘電体膜４２の高温焼成を行なう際に、強誘電
体膜４２の成分元素がシリコン基板１１に拡散するおそ
れがある。
【００４６】−第１の実施形態と第２の実施形態との性
能の比較− 第２の実施形態の強誘電体ＦＥＴである強誘電体ＦＥＴ
と比較して、第２の実施形態の強誘電体ＦＥＴにおいて
は、データの書き込みにおいて、強誘電体膜２３に下向
きの残留分極（下端が正極で上端が負極となる分極状
態）を生じさせるように書き込むときと、強誘電体膜２
３に上向きの残留分極（上端が正極で下端が負極となる
分極状態）を生じさせるように書き込むときとでは、そ
れぞれ強誘電体膜２３に印加される電圧の絶対値を異な
らせることができる。つまり、第２の実施形態において
は、強誘電体膜４２の分極を生じさせる際には、制御ゲ
ート電極４２−シリコン基板１１の間に電圧を印加する
ために、実際上、強誘電体膜４２に下向きの分極を生じ
させるときと上向きの分極を生じさせるときとで電圧の
絶対値を異ならせることは困難である。それに対し、第
１の実施形態においては、データの書き込み時に、制御
ゲート電極２４−中間電極２２間に電圧を印加して、強
誘電体膜２３の分極を生じさせることができるので、下
向きの分極を生じさせるときと上向きの分極を生じさせ
るときとで、任意に電圧の絶対値を異ならせることがで
きる。以下、第１の実施形態の強誘電体ＦＥＴのデータ
の書き込み，読み出しに適した駆動方法について説明す
る。
能の比較− 第２の実施形態の強誘電体ＦＥＴである強誘電体ＦＥＴ
と比較して、第２の実施形態の強誘電体ＦＥＴにおいて
は、データの書き込みにおいて、強誘電体膜２３に下向
きの残留分極（下端が正極で上端が負極となる分極状
態）を生じさせるように書き込むときと、強誘電体膜２
３に上向きの残留分極（上端が正極で下端が負極となる
分極状態）を生じさせるように書き込むときとでは、そ
れぞれ強誘電体膜２３に印加される電圧の絶対値を異な
らせることができる。つまり、第２の実施形態において
は、強誘電体膜４２の分極を生じさせる際には、制御ゲ
ート電極４２−シリコン基板１１の間に電圧を印加する
ために、実際上、強誘電体膜４２に下向きの分極を生じ
させるときと上向きの分極を生じさせるときとで電圧の
絶対値を異ならせることは困難である。それに対し、第
１の実施形態においては、データの書き込み時に、制御
ゲート電極２４−中間電極２２間に電圧を印加して、強
誘電体膜２３の分極を生じさせることができるので、下
向きの分極を生じさせるときと上向きの分極を生じさせ
るときとで、任意に電圧の絶対値を異ならせることがで
きる。以下、第１の実施形態の強誘電体ＦＥＴのデータ
の書き込み，読み出しに適した駆動方法について説明す
る。
【００４７】−ゲートバイアス− 図４は、強誘電体ＦＥＴにより構成されるメモリセルの
読み出し時におけるゲートバイアス（制御ゲート電極２
４又は４３に印加する電圧）ΔＶｇの設定方法を説明す
るための図である。図４に示すように、ゲートバイアス
Ｖｇを制御ゲート電極２４又は４３に印加せずにデータ
の読み出しを行なうと、データ“１”の状態とデータ
“０”の状態とで読み出し電流の差ΔＩ１が小さい。そ
こで、上記各実施形態においては、読み出し時に制御ゲ
ート電極２４又は４３にバイアスを印加することが好ま
しい。以下、これを前提として、両者の性能を比較す
る。つまり、強誘電体ＦＥＴのソース−ドレイン間電流
Ｉdsのゲートバイアス依存特性において、データ“１”
の状態とデータ“０”の状態とにおける読み出し電流の
差がほぼ最大値ΔＩ２となるゲートバイアスＶｇの値を
ΔＶｇとする。そして、読み出し時におけるゲート電圧
Ｖｇを０からΔＶｇだけずれた位置に設定する。言い換
えると、読み出し信号のＳ／Ｎ比を上げるためにΔＶｇ
のオフセット電圧を制御ゲート電極２４又は４３に印加
する。
読み出し時におけるゲートバイアス（制御ゲート電極２
４又は４３に印加する電圧）ΔＶｇの設定方法を説明す
るための図である。図４に示すように、ゲートバイアス
Ｖｇを制御ゲート電極２４又は４３に印加せずにデータ
の読み出しを行なうと、データ“１”の状態とデータ
“０”の状態とで読み出し電流の差ΔＩ１が小さい。そ
こで、上記各実施形態においては、読み出し時に制御ゲ
ート電極２４又は４３にバイアスを印加することが好ま
しい。以下、これを前提として、両者の性能を比較す
る。つまり、強誘電体ＦＥＴのソース−ドレイン間電流
Ｉdsのゲートバイアス依存特性において、データ“１”
の状態とデータ“０”の状態とにおける読み出し電流の
差がほぼ最大値ΔＩ２となるゲートバイアスＶｇの値を
ΔＶｇとする。そして、読み出し時におけるゲート電圧
Ｖｇを０からΔＶｇだけずれた位置に設定する。言い換
えると、読み出し信号のＳ／Ｎ比を上げるためにΔＶｇ
のオフセット電圧を制御ゲート電極２４又は４３に印加
する。
【００４８】−ディスターブ現象− この読み出し方法によると、読み出し動作時には、強誘
電体ＦＥＴの制御ゲート電極２４又は４３に必ずオフセ
ット電圧ΔＶｇが印加されることになる。たとえば正の
オフセット電圧ΔＶｇを制御ゲート電極に印加すると、
残留分極が下向き（データ“１”の状態）である場合
は、残留分極の方向がゲートバイアスの電界によって誘
起される分極方向に一致するので、その分極状態はゲー
トバイアスによる影響は受けない。しかし、残留分極が
上向き(データ“０”の状態)のときには、残留分極の方
向とゲートバイアスの電界によって誘起される分極の方
向とが逆になるので、制御ゲート電極へのオフセット電
圧ΔＶｇの印加によって、強誘電体膜中の残留分極は少
し弱くなる。さらに、読み出し動作を繰り返すと、制御
ゲート電極にオフセット電圧ΔＶｇを印加する毎に少し
づつ強誘電体膜中の残留分極が弱くなり、最終的には、
強誘電体膜中の残留分極がほぼゼロになる。このよう
に、残留分極を弱める方向の電界を与える電圧をゲート
電圧に繰り返し印加することによってデータが消失して
いく現象をディスターブ現象という。
電体ＦＥＴの制御ゲート電極２４又は４３に必ずオフセ
ット電圧ΔＶｇが印加されることになる。たとえば正の
オフセット電圧ΔＶｇを制御ゲート電極に印加すると、
残留分極が下向き（データ“１”の状態）である場合
は、残留分極の方向がゲートバイアスの電界によって誘
起される分極方向に一致するので、その分極状態はゲー
トバイアスによる影響は受けない。しかし、残留分極が
上向き(データ“０”の状態)のときには、残留分極の方
向とゲートバイアスの電界によって誘起される分極の方
向とが逆になるので、制御ゲート電極へのオフセット電
圧ΔＶｇの印加によって、強誘電体膜中の残留分極は少
し弱くなる。さらに、読み出し動作を繰り返すと、制御
ゲート電極にオフセット電圧ΔＶｇを印加する毎に少し
づつ強誘電体膜中の残留分極が弱くなり、最終的には、
強誘電体膜中の残留分極がほぼゼロになる。このよう
に、残留分極を弱める方向の電界を与える電圧をゲート
電圧に繰り返し印加することによってデータが消失して
いく現象をディスターブ現象という。
【００４９】そして、ディスターブ現象によって分極が
消失してゆくと、データ“０”を保持していた強誘電体
ＦＥＴのチャネル領域のポテンシャルは、データ“１”
のポテンシャルに近づくように変化するため、データ
“０”の状態に対応するソース・ドレイン間電流Ｉdsが
その初期値から次第に変化していくという読み出し回路
の設計上好ましくない現象を呈する。
消失してゆくと、データ“０”を保持していた強誘電体
ＦＥＴのチャネル領域のポテンシャルは、データ“１”
のポテンシャルに近づくように変化するため、データ
“０”の状態に対応するソース・ドレイン間電流Ｉdsが
その初期値から次第に変化していくという読み出し回路
の設計上好ましくない現象を呈する。
【００５０】−好ましいデータの書き込み方法− 図５は、第１の実施形態を利用したデータの書き込み動
作の例を電圧−分極座標上で説明するためのヒステリシ
ス特性図である。図５において、横軸は制御ゲート２４
−中間電極２２（ゲート電極１４）間に印加する電圧を
表し、縦軸は、強誘電体膜２３に生じる分極を下向き方
向を正として表している。なお、以下の説明において
は、シリコン基板１１の電位は常に接地電位であるとし
ている。
作の例を電圧−分極座標上で説明するためのヒステリシ
ス特性図である。図５において、横軸は制御ゲート２４
−中間電極２２（ゲート電極１４）間に印加する電圧を
表し、縦軸は、強誘電体膜２３に生じる分極を下向き方
向を正として表している。なお、以下の説明において
は、シリコン基板１１の電位は常に接地電位であるとし
ている。
【００５１】図５に示すように、データが書き込まれる
前の強誘電体膜２３の分極はほぼゼロであるので、分極
状態は原点Ｏの近傍にある。この強誘電体膜２３にデー
タ“１”を書き込むには、たとえば中間電極２２に接続
された第２の配線３３ｂを接地電位とし、制御ゲート電
極２４に接続された第１の配線３３ａに３Ｖの電圧を印
加すると、分極状態は原点Ｏから点ａ”まで実線に沿っ
て移動する。そののち、制御ゲート電極２４に接続され
た第１の配線３３ａを接地電位とすると、分極状態は点
ａ”から点ａに移動し、強誘電体膜２３には電圧ゼロの
状態で約１０μＣ／ｃｍ2 の電荷（残留分極）がデータ
“１”として保持される。
前の強誘電体膜２３の分極はほぼゼロであるので、分極
状態は原点Ｏの近傍にある。この強誘電体膜２３にデー
タ“１”を書き込むには、たとえば中間電極２２に接続
された第２の配線３３ｂを接地電位とし、制御ゲート電
極２４に接続された第１の配線３３ａに３Ｖの電圧を印
加すると、分極状態は原点Ｏから点ａ”まで実線に沿っ
て移動する。そののち、制御ゲート電極２４に接続され
た第１の配線３３ａを接地電位とすると、分極状態は点
ａ”から点ａに移動し、強誘電体膜２３には電圧ゼロの
状態で約１０μＣ／ｃｍ2 の電荷（残留分極）がデータ
“１”として保持される。
【００５２】続いて、データ“１”をデータ“０”に書
き換えるには、中間電極２２の電位はそのままにして、
制御ゲート電極２４に接続された第１の配線３３ａに、
分極状態を飽和状態まで反転させるために必要な電圧−
３Ｖを印加するのではなく、約−１Ｖの電圧を印加す
る。つまり、分極による電荷が負の飽和状態（約−１０
μＣ／ｃｍ2 ）からほぼ０（約０μＣ／ｃｍ2 ）までを
データ“０”と定義して、当初からデータ“０”として
の分極をおよそ０μＣ／ｃｍ2 に設定する。そこで、制
御ゲート電極２４に接続された第１の配線３３ａに電圧
約−１Ｖを印加すると、図５に示す軌跡のように、分極
状態は点ａから点ｂ’まで移動する。この動作は、制御
ゲート電極２４に接続された第１の配線３３ａを接地電
位とし、中間電極２２に接続された第２の配線３３ｂに
電圧１Ｖを与えることによっても実現される。そのの
ち、制御ゲート電極２４に接続された第１の配線３３ａ
を接地電位とすると、分極状態は点ｂ’から点ｂに移動
し、電圧ゼロの状態で強誘電体膜２３には約０μＣ／ｃ
ｍ2 の電荷がデータ“０”として保持される。
き換えるには、中間電極２２の電位はそのままにして、
制御ゲート電極２４に接続された第１の配線３３ａに、
分極状態を飽和状態まで反転させるために必要な電圧−
３Ｖを印加するのではなく、約−１Ｖの電圧を印加す
る。つまり、分極による電荷が負の飽和状態（約−１０
μＣ／ｃｍ2 ）からほぼ０（約０μＣ／ｃｍ2 ）までを
データ“０”と定義して、当初からデータ“０”として
の分極をおよそ０μＣ／ｃｍ2 に設定する。そこで、制
御ゲート電極２４に接続された第１の配線３３ａに電圧
約−１Ｖを印加すると、図５に示す軌跡のように、分極
状態は点ａから点ｂ’まで移動する。この動作は、制御
ゲート電極２４に接続された第１の配線３３ａを接地電
位とし、中間電極２２に接続された第２の配線３３ｂに
電圧１Ｖを与えることによっても実現される。そのの
ち、制御ゲート電極２４に接続された第１の配線３３ａ
を接地電位とすると、分極状態は点ｂ’から点ｂに移動
し、電圧ゼロの状態で強誘電体膜２３には約０μＣ／ｃ
ｍ2 の電荷がデータ“０”として保持される。
【００５３】つまり、第１の実施形態においては、正の
残留分極が生じている強誘電体膜２３に負の電圧を印加
した後、負の電圧を解除した時に強誘電体膜２３に生じ
る分極（残留分極）がほぼ０になるとすると、上記負の
電圧（抗電圧）にほぼ等しい電圧を印加して、データを
“１”から“０”に書き換えることが可能になる。な
お、強誘電体膜２３にデータが書き込まれていない状態
から強誘電体膜２３にデータ“０”を書き込む場合に
も、図５に示す抗電圧（約−１Ｖ）を強誘電体膜２３に
印加することが好ましい。
残留分極が生じている強誘電体膜２３に負の電圧を印加
した後、負の電圧を解除した時に強誘電体膜２３に生じ
る分極（残留分極）がほぼ０になるとすると、上記負の
電圧（抗電圧）にほぼ等しい電圧を印加して、データを
“１”から“０”に書き換えることが可能になる。な
お、強誘電体膜２３にデータが書き込まれていない状態
から強誘電体膜２３にデータ“０”を書き込む場合に
も、図５に示す抗電圧（約−１Ｖ）を強誘電体膜２３に
印加することが好ましい。
【００５４】データを書き込んだ後は、中間電極２２に
接続された第２の配線３３ｂを接地電位とし、これにつ
ながるゲート電極１４の電位を確定する。つづいて、ス
イッチングトランジスタなどを利用して、中間電極２２
に接続された第２の配線３３ｂを周辺回路から電気的に
遮断する。
接続された第２の配線３３ｂを接地電位とし、これにつ
ながるゲート電極１４の電位を確定する。つづいて、ス
イッチングトランジスタなどを利用して、中間電極２２
に接続された第２の配線３３ｂを周辺回路から電気的に
遮断する。
【００５５】あるいは、データの読み出しの直前に、ま
ず、中間電極２２に接続された第２の配線３３ｂを接地
電位とし、これにつながるゲート電極１４の電位を確定
する。これは、この読み出しまでに実行された書き込み
および読み出しの動作あるいは静止状態で漏れ電流など
としてゲート電極１４に蓄積された不要な電荷を除去す
るためである。つづいて、スイッチングトランジスタな
どを利用して、中間電極２２に接続された第２の配線３
３ｂを周辺回路から電気的に遮断する。その後、データ
を読み出すために、制御ゲート電極２４に接続された第
１の配線３３ａに、読み出し電圧ＶＲを印加する。この
読み出し電圧ＶＲは、強誘電体膜２３に印加される電圧
とシリコン酸化膜１３に印加される電圧とに分割され
る。このとき、強誘電体膜２３の分極が下向き（データ
“１”）の場合は、強誘電体膜２３に印加される電圧に
よって生じる分極の方向と、保持されている分極（電
荷）の方向とは一致しているので、いわゆるディスター
ブ現象が生じることがなく、読み出し電圧ＶＲを除去し
ても分極の向きや大きさは変わらない。
ず、中間電極２２に接続された第２の配線３３ｂを接地
電位とし、これにつながるゲート電極１４の電位を確定
する。これは、この読み出しまでに実行された書き込み
および読み出しの動作あるいは静止状態で漏れ電流など
としてゲート電極１４に蓄積された不要な電荷を除去す
るためである。つづいて、スイッチングトランジスタな
どを利用して、中間電極２２に接続された第２の配線３
３ｂを周辺回路から電気的に遮断する。その後、データ
を読み出すために、制御ゲート電極２４に接続された第
１の配線３３ａに、読み出し電圧ＶＲを印加する。この
読み出し電圧ＶＲは、強誘電体膜２３に印加される電圧
とシリコン酸化膜１３に印加される電圧とに分割され
る。このとき、強誘電体膜２３の分極が下向き（データ
“１”）の場合は、強誘電体膜２３に印加される電圧に
よって生じる分極の方向と、保持されている分極（電
荷）の方向とは一致しているので、いわゆるディスター
ブ現象が生じることがなく、読み出し電圧ＶＲを除去し
ても分極の向きや大きさは変わらない。
【００５６】一方、第２の実施形態の強誘電体ＦＥＴか
らなるメモリセルを利用した場合、強誘電体膜２３の分
極が上向き（データ“０”）の場合は、データの書き込
み時に、強誘電体膜２３に印加される電圧によって生じ
る分極の方向と、保持されている分極（電荷）の方向と
が逆なので、読み出し電圧ＶＲの印加によって強誘電体
膜２３はディスターブを受ける。その結果、ディスター
ブによって分極が消失してゆき、これにともなってデー
タ“０”に対するソース−ドレイン間電流Ｉdsが変化す
る。
らなるメモリセルを利用した場合、強誘電体膜２３の分
極が上向き（データ“０”）の場合は、データの書き込
み時に、強誘電体膜２３に印加される電圧によって生じ
る分極の方向と、保持されている分極（電荷）の方向と
が逆なので、読み出し電圧ＶＲの印加によって強誘電体
膜２３はディスターブを受ける。その結果、ディスター
ブによって分極が消失してゆき、これにともなってデー
タ“０”に対するソース−ドレイン間電流Ｉdsが変化す
る。
【００５７】しかし、第１の実施形態を利用した書き込
み方法においては、当初から分極が約０μＣ／ｃｍ2 の
状態がデータ“０”として保持されている。さらに、制
御ゲート電極２４に接続された第１の配線３３ａに印加
される読み出し電圧ＶＲは、強誘電体膜２３にかかる電
圧が抗電圧を超えないように設定できるので、ディスタ
ーブによって分極が消失してゆくことはなく、また、デ
ータ“０”の状態がデータ“１”へと反転してしまうこ
ともない。したがって、データ“０”を繰り返して読み
出しても、ソース−ドレイン間電流Ｉdsは変化しないこ
とになる。具体的には、強誘電体膜２３に印加される電
圧とゲート酸化膜１３に印加される電圧との比は、中間
電極２２，強誘電体膜２３及び制御ゲート電極２４によ
り構成されるキャパシタの容量と、ゲート電極１４，ゲ
ート酸化膜１３およびシリコン基板１１により構成され
るキャパシタの容量との比によって決まる。この容量比
と読み出し電圧ＶＲとを調整することにより、データ読
み出し時に強誘電体膜２３に印加される電圧を強誘電体
膜２３中の分極の抗電圧以下にできる。
み方法においては、当初から分極が約０μＣ／ｃｍ2 の
状態がデータ“０”として保持されている。さらに、制
御ゲート電極２４に接続された第１の配線３３ａに印加
される読み出し電圧ＶＲは、強誘電体膜２３にかかる電
圧が抗電圧を超えないように設定できるので、ディスタ
ーブによって分極が消失してゆくことはなく、また、デ
ータ“０”の状態がデータ“１”へと反転してしまうこ
ともない。したがって、データ“０”を繰り返して読み
出しても、ソース−ドレイン間電流Ｉdsは変化しないこ
とになる。具体的には、強誘電体膜２３に印加される電
圧とゲート酸化膜１３に印加される電圧との比は、中間
電極２２，強誘電体膜２３及び制御ゲート電極２４によ
り構成されるキャパシタの容量と、ゲート電極１４，ゲ
ート酸化膜１３およびシリコン基板１１により構成され
るキャパシタの容量との比によって決まる。この容量比
と読み出し電圧ＶＲとを調整することにより、データ読
み出し時に強誘電体膜２３に印加される電圧を強誘電体
膜２３中の分極の抗電圧以下にできる。
【００５８】そして、データの保存状態においては、こ
れに先立つデータ書き込み動作の最後の段階で、制御ゲ
ート電極２４に接続された第１の配線３３ａと中間電極
２２に接続された第２の配線３３ｂとを共に接地するこ
とにより、強誘電体膜２３に印加するバイアスをゼロと
する。これにより、データ保持中にバイアスの影響を受
けて分極が変化することはなくなる。
れに先立つデータ書き込み動作の最後の段階で、制御ゲ
ート電極２４に接続された第１の配線３３ａと中間電極
２２に接続された第２の配線３３ｂとを共に接地するこ
とにより、強誘電体膜２３に印加するバイアスをゼロと
する。これにより、データ保持中にバイアスの影響を受
けて分極が変化することはなくなる。
【００５９】よって、第１の実施形態を利用した場合、
データ“１”を残留分極が下向きにある状態に対応さ
せ、データ“０”を残留分極が上向きの飽和状態に達し
ない範囲に対応させて、データの書き込み，書き換え，
保存及び読み出しを行なうことが可能になり、データ
“０”のときのディスターブに起因する読み出し電流の
変化を小さくすることができ、読み出し精度の向上を図
ることができる。
データ“１”を残留分極が下向きにある状態に対応さ
せ、データ“０”を残留分極が上向きの飽和状態に達し
ない範囲に対応させて、データの書き込み，書き換え，
保存及び読み出しを行なうことが可能になり、データ
“０”のときのディスターブに起因する読み出し電流の
変化を小さくすることができ、読み出し精度の向上を図
ることができる。
【００６０】なお、上記各実施形態においては、ＣＭＯ
Ｓデバイスにおいて、ゲート絶縁膜をシリコン酸化膜に
より構成したＭＯＳＦＥＴについて説明したが、ゲート
絶縁膜をシリコン酸窒化膜やシリコン窒化膜などによっ
て構成してもよい。つまり、本発明は、ＭＩＳＦＥＴ全
般について適用することができる。
Ｓデバイスにおいて、ゲート絶縁膜をシリコン酸化膜に
より構成したＭＯＳＦＥＴについて説明したが、ゲート
絶縁膜をシリコン酸窒化膜やシリコン窒化膜などによっ
て構成してもよい。つまり、本発明は、ＭＩＳＦＥＴ全
般について適用することができる。
【００６１】
【発明の効果】本発明の半導体装置又はその製造方法に
よると、強誘電体膜，該強誘電体膜上に設けられた制御
ゲート電極，及びソース・ドレイン領域を有する強誘電
体ＦＥＴと、ゲート絶縁膜，ゲート電極及びソース・ド
レイン領域を有するＭＩＳＦＥＴとを共通の半導体基板
上に設けるようにしたので、強誘電体ＦＥＴをメモリセ
ルとして用い、ＭＩＳＦＥＴをメモリセルを駆動するト
ランジスタとして用いることが可能になり、メモリとメ
モリを制御するためのトランジスタとを含む集積化され
た混載型半導体装置の提供を図ることができる。
よると、強誘電体膜，該強誘電体膜上に設けられた制御
ゲート電極，及びソース・ドレイン領域を有する強誘電
体ＦＥＴと、ゲート絶縁膜，ゲート電極及びソース・ド
レイン領域を有するＭＩＳＦＥＴとを共通の半導体基板
上に設けるようにしたので、強誘電体ＦＥＴをメモリセ
ルとして用い、ＭＩＳＦＥＴをメモリセルを駆動するト
ランジスタとして用いることが可能になり、メモリとメ
モリを制御するためのトランジスタとを含む集積化され
た混載型半導体装置の提供を図ることができる。
【図１】（ａ）〜（ｄ）は、第１の実施形態における半
導体装置の製造工程を示す断面図である。
導体装置の製造工程を示す断面図である。
【図２】（ａ）〜（ｄ）は、第２の実施形態における半
導体装置の製造工程を示す断面図である。
導体装置の製造工程を示す断面図である。
【図３】第３の実施形態におけるメモリ・ロジック混載
型の半導体集積回路装置の平面図である。
型の半導体集積回路装置の平面図である。
【図４】強誘電体ＦＥＴにより構成されるメモリセルの
読み出し時におけるゲートバイアスΔＶｇの設定方法を
説明するための図である。
読み出し時におけるゲートバイアスΔＶｇの設定方法を
説明するための図である。
【図５】第１の実施形態を利用したデータの書き込み動
作の例を電圧−分極座標上で説明するためのヒステリシ
ス特性図である。
作の例を電圧−分極座標上で説明するためのヒステリシ
ス特性図である。
【図６】従来のＭＦＩＳＦＥＴ型の強誘電体ＦＥＴの断
面図である。
面図である。
１１ シリコン基板 １２ 素子分離用絶縁膜 １３，４１ ゲート酸化膜 １４ ゲート電極 １５，１７ ソース領域 １６，１８ ドレイン領域 １９，４５ レジストマスク ２０ 第１の層間絶縁膜 ２１ ポリシリコンプラグ ２２ 中間電極 ２３，４２ 強誘電体膜 ２４，４３ 制御ゲート電極 ３０ 第２の層間絶縁膜 ３１，３２ タングステンプラグ ３３ 配線層 ３３ａ，３３ｂ 配線 ４８，４９ タングステンプラグ ５０ 配線層
Claims (7)
- 【請求項１】 半導体基板と、 上記半導体基板上に設けられ、ゲート絶縁膜，ゲート電
極及びソース・ドレイン領域を有するＭＩＳＦＥＴと、 上記半導体基板上に設けられ、強誘電体膜，該強誘電体
膜上に設けられた制御ゲート電極，及びソース・ドレイ
ン領域を有する強誘電体ＦＥＴとを備えている半導体装
置。 - 【請求項２】 請求項１記載の半導体装置において、 上記強誘電体ＦＥＴは、上記半導体基板のうち上記ソー
ス・ドレイン領域間に位置する領域の上に設けられたゲ
ート絶縁膜と、該ゲート絶縁膜の上に設けられたゲート
電極と、該ゲート電極を覆う層間絶縁膜と、該層間絶縁
膜の上に設けられた中間電極と、該中間電極と上記ゲー
ト電極とを接続するコンタクト部材とをさらに備え、 上記強誘電体ＦＥＴの強誘電体膜は上記中間電極の上に
設けられていることを特徴とする半導体装置。 - 【請求項３】 請求項２記載の半導体装置において、 上記強誘電体ＦＥＴのゲート電極と、上記ＭＩＳＦＥＴ
のゲート電極とは、同じ導体膜から形成されていること
を特徴とする半導体装置。 - 【請求項４】 請求項２又は３記載の半導体装置におい
て、 上記中間電極に接続される第１の配線と、上記制御ゲー
ト電極に接続される第２の配線とをさらに備え、 上記第１の配線と第２の配線との間に印加する電圧によ
り、上記強誘電体膜に分極を生じさせることが可能に構
成されていることを特徴とする半導体装置。 - 【請求項５】 請求項１〜３のうちいずれか１つに記載
の半導体装置において、 上記強誘電体ＦＥＴを複数個配置して構成される記憶回
路部と、 上記ＭＩＳＦＥＴを複数個配置して構成され、上記記憶
回路部を制御するための制御回路部とを備えていること
を特徴とする半導体装置。 - 【請求項６】 半導体基板上に、第１チャネル型ＭＩＳ
ＦＥＴのゲート絶縁膜及びゲート電極と、第２チャネル
型ＭＩＳＦＥＴのゲート絶縁膜及びゲート電極と、強誘
電体ＦＥＴのゲート絶縁膜及びゲート電極とを形成する
工程（ａ）と、 上記第１又は第２チャネル型ＭＩＳＦＥＴのうちいずれ
か一方のＭＩＳＦＥＴ及び上記強誘電体ＦＥＴのゲート
電極の上方からソース・ドレイン形成用の不純物のイオ
ン注入を行なう工程（ｂ）と、 上記第１又は第２チャネル型ＭＩＳＦＥＴのうち他方の
ＭＩＳＦＥＴのゲート電極の上方からソース・ドレイン
形成用の不純物のイオン注入を行なう工程（ｃ）と、 上記各ＦＥＴのゲート電極を覆う層間絶縁膜を形成し、
上記層間絶縁膜を貫通して上記強誘電体ＦＥＴのゲート
電極に到達する接続孔を形成した後、上記接続孔を導体
材料で埋めてコンタクト部材を形成する工程（ｄ）と、 上記層間絶縁膜の上に、上記コンタクト部材に接続され
る中間電極と、該中間電極の上面に接する強誘電体膜
と、該強誘電体膜を挟んで上記中間電極に対向する制御
ゲート電極とを形成する工程（ｅ）とを含む半導体装置
の製造方法。 - 【請求項７】 請求項６記載の半導体装置の製造方法に
おいて、 上記工程（ｅ）の後、上記層間絶縁膜の上に上層の層間
絶縁膜を形成する工程（ｆ）と、 上記上層の層間絶縁膜を貫通して上記強誘電体ＦＥＴの
中間電極及び制御ゲート電極に到達する接続孔をそれぞ
れ形成した後、上記各接続孔を導体材料で埋めて上記中
間電極及び制御ゲート電極にそれぞれ接触する第１，第
２のコンタクト部材を形成する工程（ｇ）と、 上記上層の層間絶縁膜の上に、上記第１，第２のコンタ
クト部材にそれぞれ接続される第１，第２の配線を形成
する工程（ｈ）とをさらに含むことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001064480A JP3593046B2 (ja) | 2000-03-13 | 2001-03-08 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000068338 | 2000-03-13 | ||
| JP2000-68338 | 2000-03-13 | ||
| JP2001064480A JP3593046B2 (ja) | 2000-03-13 | 2001-03-08 | 半導体装置 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003359538A Division JP2004088123A (ja) | 2000-03-13 | 2003-10-20 | 混載型半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001332705A true JP2001332705A (ja) | 2001-11-30 |
| JP3593046B2 JP3593046B2 (ja) | 2004-11-24 |
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ID=26587296
Family Applications (1)
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|---|---|---|---|
| JP2001064480A Expired - Fee Related JP3593046B2 (ja) | 2000-03-13 | 2001-03-08 | 半導体装置 |
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| JP (1) | JP3593046B2 (ja) |
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2001
- 2001-03-08 JP JP2001064480A patent/JP3593046B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP3593046B2 (ja) | 2004-11-24 |
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