JP3593046B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、強誘電体キャパシタをゲート電位の制御に用いた電界効果型のトランジスタからなるメモリセルとＣＭＯＳＦＥＴとを備えた半導体装置の改良に関する。
【０００２】
【従来の技術】
従来より、ゲート中に強誘電体薄膜からなる不揮発性の記憶部を含む電界効果型トランジスタであって、例えばＭＦＩＳＦＥＴ，ＭＦＳＦＥＴ，ＭＦＭＩＳＦＥＴなどと呼ばれる電界効果型トランジスタ（以下、この明細書においては、「強誘電体ＦＥＴ」という）を備えた半導体記憶装置が知られている。
【０００３】
図６は、従来のＭＦＩＳＦＥＴ型の強誘電体ＦＥＴの断面図である。同図に示すように、従来の強誘電体ＦＥＴは、シリコン基板１０１の上に設けられたシリコン酸化膜１０２と、シリコン酸化膜１０２の上に設けられたジルコン−チタン酸鉛（ＰＺＴ）またはタンタル酸ビスマスストロンチウム（ＳＢＴ）などの金属酸化物からなる強誘電体膜１０３と、Ｐｔなどの導体材料からなるゲート電極１０４と、シリコン基板１０１内におけるゲート電極１０４の両側方にそれぞれ設けられたソース領域１０５及びドレイン領域１０６とを備えている。そして、シリコン基板１０１のうちシリコン酸化膜１０２の下方に位置する領域がチャネル領域となっている。
【０００４】
図６に示す構造において、強誘電体膜１０３中には、ゲート電極−シリコン基板間に印加される電圧の極性に応じて、上向き（上方が正極となるダイポールモーメントが生じている状態）または下向き（下方が正極となるダイポールモーメントが生じている状態）の分極が生じ、電圧の印加を停止した後も分極が残留するというヒステリシス特性を有している。そして、ゲート電極１０４に電圧が印加されていない状態では、この相異なる２種類の残留分極の状態に対応して、強誘電体ＦＥＴのチャネル領域１０７は、そのポテンシャルの深さが相異なる２つの状態にある。一方、強誘電体ＦＥＴのソース−ドレイン間の抵抗値は、チャネル領域１０７のポテンシャルの深さに応じて変化する。したがって、強誘電体膜１０３の２種類の残留分極状態に応じて、ソース−ドレイン間の抵抗は高い値と低い値とのいずれかに定まり、このソース−ドレイン間の抵抗が相異なる２種類の値のいずれかを示す状態は、強誘電体膜１０３の残留分極の状態が保持される限り保持（記憶）される。したがって、強誘電体ＦＥＴを用いて不揮発性メモリデバイスを構成することができる。
【０００５】
そして、従来の強誘電体ＦＥＴを用いた不揮発性メモリデバイスにおいては、たとえば強誘電体膜１０３中に下向きの残留分極が生じている状態をデータ“１”に、強誘電体膜１０３中に上向きの残留分極が生じている状態をデータ“０”にそれぞれ対応させている。強誘電体膜１０３中に下向きの残留分極を生じさせるには、たとえばシリコン基板１０１の裏面部を接地電位として、ゲート電極１０４に正の電圧を印加した後、ゲート電極１０４の電圧を接地電位に戻す。また、強誘電体膜１０３中に上向きの残留分極を生じさせるには、たとえばシリコン基板１０１の裏面部を接地電位として、ゲート電極１０４に負の電圧を印加した後、ゲート電極１０４の電圧を接地電位に戻す。
【０００６】
【発明が解決しようとする課題】
しかしながら、従来、このような強誘電体ＦＥＴを集積回路中で動作させるために適した構造について、十分検討されていなかった。そのため、強誘電体ＦＥＴをメモリセルとして配置したメモリセルアレイ及びこれを動作させるための回路や、プロセッサ等のロジック回路を含めた半導体装置の高集積化やコストの低減を図ることが困難であった。
【０００７】
本発明は、強誘電体ＦＥＴからなるメモリセルを集積回路中で動作させるために適した，メモリとメモリを制御するためのトランジスタとを含む混載型半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板と、上記半導体基板上に設けられたゲート絶縁膜，ゲート電極及びソース・ドレイン領域を有するＭＩＳＦＥＴと、上記半導体基板上に設けられたゲート絶縁膜，ゲート電極，ソース・ドレイン領域，上記ゲート電極に電気的に接続される中間電極，該中間電極上に設けられた強誘電体膜，該強誘電体膜上に設けられた制御ゲート電極，上記中間電極に接続される第１の配線，及び上記制御電極に接続される第２の配線を有し、上記第１の配線と第２の配線との間に互いに絶対値の異なる書込み電圧を印加し、その後前記書き込み電圧を解除したときの強誘電体膜に生じる残留分極が、一方の状態はほぼ飽和した状態にあって、もう一方の状態はほぼ０付近にあることが可能に構成されている強誘電体ＦＥＴと、上記強誘電体ＦＥＴを複数個配置して構成される記憶回路部と、上記ＭＩＳＦＥＴを複数個配置して構成され、上記記憶回路部を制御するための制御回路部とを備えている。
【０００９】
これにより、強誘電体ＦＥＴとＭＩＳＦＥＴとが共通の半導体基板上に設けられているので、強誘電体ＦＥＴをメモリセルとして用い、ＭＩＳＦＥＴをメモリセルを駆動するトランジスタとして用いることが可能になる。つまり、メモリセルとメモリセルを制御するためのトランジスタとを含む集積化された混載型半導体装置の提供を図ることができる。
【００１０】
上記強誘電体ＦＥＴが、上記半導体基板のうち上記ソース・ドレイン領域間に位置する領域の上に設けられたゲート絶縁膜と、該ゲート絶縁膜の上に設けられたゲート電極と、該ゲート電極を覆う層間絶縁膜と、該層間絶縁膜の上に設けられた中間電極と、該中間電極と上記ゲート電極とを接続するコンタクト部材とをさらに備え、上記強誘電体ＦＥＴの強誘電体膜は上記中間電極の上に設けられていることにより、強誘電体膜と半導体基板との間に層間絶縁膜が介在しているので、強誘電体膜の成分元素が半導体基板に拡散することによる強誘電体ＦＥＴの動作不良の発生を抑制することができる。
【００１１】
上記強誘電体ＦＥＴのゲート電極と、上記ＭＩＳＦＥＴのゲート電極とが、同じ導体膜から形成されていることにより、製造コストの低減を図ることができる。
【００１２】
上記中間電極に接続される第１の配線と、上記制御ゲート電極に接続される第２の配線とをさらに備え、上記第１の配線と第２の配線との間に印加する電圧により、上記強誘電体膜に分極を生じさせることが可能に構成されていることにより、強誘電体膜に下向きの分極を生じさせるときと上向きの分極を生じさせるときとで印加電圧の絶対値を任意に調整することが可能になるので、強誘電体膜の分極が次第に弱くなるディスターブ現象によってデータの読み出し誤差が生じないようなデータの書き込みが可能になる。
【００１３】
上記強誘電体ＦＥＴを複数個配置して構成される記憶回路部と、上記ＭＩＳＦＥＴを複数個配置して構成され、上記記憶回路部を制御するための制御回路部とをさらに備えていることが好ましい。
【００１４】
本発明の半導体装置の製造方法は、強誘電体ＦＥＴを複数個配置して構成される記憶回路部と、ＭＩＳＦＥＴを複数個配置して構成され、上記記憶回路部を制御するための制御回路部とを備えた半導体装置の製造方法であって、半導体基板上に、第１チャネル型ＭＩＳＦＥＴのゲート絶縁膜及びゲート電極と、第２チャネル型ＭＩＳＦＥＴのゲート絶縁膜及びゲート電極と、強誘電体ＦＥＴのゲート絶縁膜及びゲート電極とを形成する工程（ａ）と、上記第１又は第２チャネル型ＭＩＳＦＥＴのうちいずれか一方のＭＩＳＦＥＴ及び上記強誘電体ＦＥＴのゲート電極の上方からソース・ドレイン形成用の不純物のイオン注入を行なう工程（ｂ）と、上記第１又は第２チャネル型ＭＩＳＦＥＴのうち他方のＭＩＳＦＥＴのゲート電極の上方からソース・ドレイン形成用の不純物のイオン注入を行なう工程（ｃ）と、上記各ＦＥＴのゲート電極を覆う層間絶縁膜を形成し、上記強誘電体ＦＥＴのゲート電極に電気的に接続される中間電極を上記層間絶縁膜の上に形成する工程（ｄ）と、上記中間電極の上面に接する強誘電体膜と、該強誘電体膜を挟んで上記中間電極に対向する制御ゲート電極とを形成する工程（ｅ）とを含んでいる。
【００１５】
上記工程（ｅ）の後、上記層間絶縁膜の上に上層の層間絶縁膜を形成する工程（ｆ）と、上記上層の層間絶縁膜を貫通して上記強誘電体ＦＥＴの中間電極及び制御ゲート電極に到達する接続孔をそれぞれ形成した後、上記各接続孔を導体材料で埋めて上記中間電極及び制御ゲート電極にそれぞれ接触する第１，第２のコンタクト部材を形成する工程（ｇ）と、上記上層の層間絶縁膜の上に、上記第１，第２のコンタクト部材にそれぞれ接続される第１，第２の配線を形成する工程（ｈ）とをさらに含むことが好ましい。
【００１６】
【発明の実施の形態】
（第１の実施形態）
次に、本発明の第１の実施形態に係る半導体装置について説明する。図１（ａ）〜（ｄ）は、第１の実施形態における半導体装置の製造工程を示す断面図である。
【００１７】
まず、図１（ａ）に示す工程で、周知の技術を用いて、シリコン基板１１上に活性領域（ｐＭＯＳＦＥＴ形成領域Ｒｐｔ，ｎＭＯＳＦＥＴ形成領域Ｒｎｔ及び強誘電体ＦＥＴ形成領域Ｒｆｔなど）を囲むトレンチ型の素子分離用絶縁膜１２を形成する。次に、熱酸化法により、活性領域の上に熱酸化膜からなるシリコン酸化膜を形成した後、シリコン酸化膜の上にポリシリコン膜を堆積し、フォトリソグラフィー及びドライエッチングによりポリシリコン膜及びシリコン酸化膜をパターニングして、ｐＭＯＳＦＥＴ，ｎＭＯＳＦＥＴ及び強誘電体ＦＥＴの各ゲート電極１４及び各ゲート絶縁膜１３をそれぞれ形成する。
【００１８】
次に、図１（ｂ）に示す工程で、ｐＭＯＳＦＥＴ形成領域Ｒｐｔを覆うレジストマスク１９を形成し、レジストマスク１９の上からｎ型不純物（例えば砒素（Ａｓ）のイオン注入を行なうことにより、ｎＭＯＳＦＥＴ及び強誘電体ＦＥＴの各ソース領域１５及び各ドレイン領域１６を形成する。
【００１９】
次に、図１（ｃ）に示す工程で、レジストマスク１９を除去した後、ｎＭＯＳＦＥＴ形成領域Ｒｎｔ及び強誘電体ＦＥＴ形成領域Ｒｆｔを覆うレジストマスク（図示せず）を形成し、このレジストマスクの上方からｐ型不純物（たとえがフッ化ボロン）のイオン注入を行なうことにより、ｐＭＯＳＦＥＴのソース領域１７及びドレイン領域１８をそれぞれ形成する。
【００２０】
さらに、基板上にシリコン酸化膜からなる第１の層間絶縁膜２０を堆積し、第１の層間絶縁膜２０を貫通して強誘電体ＦＥＴのゲート電極１４に到達する接続孔を開口した後、接続孔をポリシリコンで埋めて、コンタクト部材であるポリシリコンプラグ２１を形成する。さらに、第１の層間絶縁膜２０の上にＰｔ（白金）膜を堆積した後、Ｐｔ膜をパターニングして、ポリシリコンプラグ２１に接続される中間電極２２を形成する。また、中間電極２２の上に、ジルコン−チタン酸鉛（ＰＺＴ）またはタンタル酸ビスマスストロンチウム（ＳＢＴ）などの金属酸化物からなる強誘電体膜２３を形成する。このとき、金属酸化物からなる強誘電体膜２３とゲート電極１４との間は第１の層間絶縁膜２０で隔離されているので、高温の酸素雰囲気中での処理によって強誘電体膜２３を焼成しても、強誘電体膜２３の成分元素がシリコン基板１１まで拡散することはない。さらに、強誘電体膜２３の上に白金からなる制御ゲート電極２４を形成する。この制御ゲート電極２４は、強誘電体ＦＥＴの動作を制御するための電極である。
【００２１】
なお、図１（ｃ）においては、強誘電体ＦＥＴのゲート電極１４にコンタクトしているポリシリコンプラグ２１は活性領域上で形成されているが、実際には、ゲート電極１４のうち素子分離用絶縁膜１２の上に存在する部分にポリシリコンプラグ２１が形成されることが多い。
【００２２】
次に、図１（ｄ）に示す工程で、第１の層間絶縁膜２０の上にシリコン酸化膜からなる第２の層間絶縁膜３０を堆積し、第２の層間絶縁膜３０を貫通して制御ゲート電極２４及び中間電極２２にそれぞれ到達する接続孔を形成した後、各接続孔をタングステン（Ｗ）で埋めて、コンタクト部材である第１，第２のタングステンプラグ３１ａ，３１ｂを形成する。このとき、第２の層間絶縁膜３０及び第１の層間絶縁膜２０を貫通して、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴの各ゲート電極１４にそれぞれ到達する接続孔を形成した後、各接続孔をタングステンで埋めてタングステンプラグ３２を形成する。
【００２３】
図１（ｄ）においては、各ＭＯＳＦＥＴのゲート電極１４にコンタクトするタングステンプラグ３２は活性領域上で形成されているが、実際には、ゲート電極１４のうち素子分離用絶縁膜１２の上に存在する部分にタングステンプラグ３２が形成されることが多い。
【００２４】
さらに、第２の層間絶縁膜３０の上に、アルミ合金膜などの金属膜を形成した後、金属膜をパターニングして、各タングステンプラグ３１，３２に接続される配線層３３を形成する。この配線層３３のうち第１のタングステンプラグ３１ａを介して制御ゲート電極２４に接続される配線を第１の配線３３ａとし、配線層３３のうち第２のタングステンプラグ３１ｂを介して中間電極２２に接続される配線を第２の配線３３ｂとする。
【００２５】
なお、図１（ｄ）には図示されていないが、第１の層間絶縁膜の上、あるいは第２の層間絶縁膜３０の上にさらに上層の層間絶縁膜形成してその上層の層間絶縁膜の上に、ｎＭＯＳＦＥＴのソース領域１５及びドレイン領域１６、ｐＭＯＳＦＥＴのソース領域１７及びドレイン領域１８、並びに強誘電体ＦＥＴのソース領域１５及びドレイン領域１６に導体プラグを介して接続される配線層を形成する。そして、強誘電体ＦＥＴの各部に接続される配線と、ｎＭＯＳＦＥＴ，ｐＭＯＳＦＥＴの各部に接続される配線とは、いずれかの部位で互いに接続されている。すなわち、ｎＭＯＳＦＥＴ，ｐＭＯＳＦＥＴを含む制御回路により、強誘電体ＦＥＴからなるメモリセルにデータを書き込み，読み出し，書き換えることが可能に構成されている。
【００２６】
以上の手順により、強誘電体ＦＥＴと、ＣＭＯＳデバイスのｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴとを共通の半導体基板上に設けることができる。つまり、強誘電体ＦＥＴからなるメモリセルをメモリとして利用するための周辺回路をメモリセルアレイと同じ基板上に設けることができる。また、メモリセルアレイと周辺回路とからなるメモリデバイスだけでなく、演算回路などを含むロジック回路（例えばプロセッサ）をメモリデバイスと混載した，いわゆるシステムＬＳＩなどの大規模集積回路を形成することもできる。
【００２７】
しかも、強誘電体ＦＥＴとして、ゲート電極１４に接続される中間電極２２を形成し、この中間電極２２の上に強誘電体膜２３及び制御ゲート電極２４を設ける構造としているので、後述するように、強誘電体ＦＥＴからなるメモリセルの情報読み出し精度の向上を図ることができる。そして、図１（ａ）に示す工程で、強誘電体ＦＥＴ及び各ＭＯＳＦＥＴのゲート電極１４を共通のポリシリコン膜から同時にパターニングすることにより形成することができるので、工程の簡素化を図ることができる。
【００２８】
また、図１（ｂ）に示す工程で、強誘電体ＦＥＴとＣＭＯＳデバイスのｎＭＯＳＦＥＴ，ｐＭＯＳＦＥＴとを形成する際に、ｎＭＯＳＦＥＴのソース・ドレイン形成のための不純物イオンの注入と、強誘電体ＦＥＴのソース・ドレイン形成のための不純物イオンの注入とを同時に行なうことができるので、フォトリソグラフィー工程を低減することにより、工程の簡素化を図ることができる。
【００２９】
また、図１（ｃ）に示す工程で、強誘電体膜２３の高温焼成工程において、強誘電体膜２３の成分元素のシリコン基板１１への拡散が第１の層間絶縁膜２０によって抑制されるので、強誘電体ＦＥＴのソース・ドレイン間の伝導特性も良好に保持される。
【００３０】
（第２の実施形態）
次に、本発明の第２の実施形態に係る半導体装置について説明する。図２（ａ）〜（ｄ）は、第２の実施形態における半導体装置の製造工程を示す断面図である。
【００３１】
まず、図２（ａ）に示す工程で、周知の技術を用いて、シリコン基板１１上に活性領域（ｐＭＯＳＦＥＴ形成領域Ｒｐｔ，ｎＭＯＳＦＥＴ形成領域Ｒｎｔ及び強誘電体ＦＥＴ形成領域Ｒｆｔなど）を囲むトレンチ型の素子分離用絶縁膜１２を形成する。次に、熱酸化法により、活性領域の上に熱酸化膜からなるシリコン酸化膜を形成した後、シリコン酸化膜の上にポリシリコン膜を堆積し、フォトリソグラフィー及びドライエッチングによりポリシリコン膜及びシリコン酸化膜をパターニングして、ｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴの各ゲート電極１４及び各ゲート絶縁膜１３をそれぞれ形成する。ただし、強誘電体ＦＥＴ形成領域Ｒｆｔ上には、ゲート酸化膜及びゲート電極は形成しない。
【００３２】
次に、強誘電体ＦＥＴ形成領域Ｒｆｔ及びｐＭＯＳＦＥＴ形成領域Ｒｐｔを覆うレジストマスク（図示せず）を形成し、レジストマスクの上からｎ型不純物（例えば砒素（Ａｓ））のイオン注入を行なうことにより、ｎＭＯＳＦＥＴのソース領域１５及びドレイン領域１６を形成する。その後、上記レジストマスクを除去した後、強誘電体ＦＥＴ形成領域Ｒｆｔ及びｎＭＯＳＦＥＴ形成領域Ｒｎｔを覆うレジストマスク（図示せず）を新たに形成し、レジストマスクの上からｐ型不純物（例えばフッ化ボロン）のイオン注入を行なうことにより、ｐＭＯＳＦＥＴのソース領域１７及びドレイン領域１８を形成する。
【００３３】
次に、図２（ｂ）に示す工程で、基板上にシリコン酸化膜を堆積した後、シリコン酸化膜をパターニングして、ｎＭＯＳＦＥＴ形成領域Ｒｎｔ及びｐＭＯＳＦＥＴ形成領域Ｒｎｔを覆い、強誘電体ＦＥＴ形成領域Ｒｆｔを開口した第１の層間絶縁膜２０を形成する。その後、強誘電体ＦＥＴ形成領域Ｒｆｔにおいて、熱酸化膜と強誘電体膜とＰｔ膜とを形成した後、ゲートパターニング用のレジストマスク４５を形成し、レジストマスク４５を用いたエッチングにより、ゲート酸化膜４１と、強誘電体膜４２と、Ｐｔ（白金）膜からなる制御ゲート電極４３を形成する。強誘電体膜４２は、ジルコン−チタン酸鉛（ＰＺＴ）またはタンタル酸ビスマスストロンチウム（ＳＢＴ）などの金属酸化物により構成されている。このとき、高温の酸素雰囲気中での処理によって強誘電体膜４２を焼成する。
【００３４】
次に、図２（ｃ）に示す工程で、制御ゲート電極４３の上方からｎ型不純物（例えば砒素（Ａｓ））のイオン注入を行なって、強誘電体ＦＥＴのソース領域４６及びドレイン領域４７を形成する。
【００３５】
次に、図２（ｄ）に示す工程で、基板上にシリコン酸化膜を堆積した後、ＣＭＰにより基板の上面を平坦化する。これにより、第２の層間絶縁膜３０を形成する。次に、第２の層間絶縁膜３０を貫通して強誘電体ＦＥＴの制御ゲート電極４３に到達する接続孔を形成した後、接続孔をタングステン（Ｗ）で埋めて、タングステンプラグ４８を形成する。このとき、第２の層間絶縁膜３０及び第１の層間絶縁膜２０を貫通して、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴのゲート電極１４に到達する接続孔を形成し、この接続孔をタングステン（Ｗ）で埋めてタングステンプラグ４９を形成する。
【００３６】
図２（ｄ）においては、各ＭＯＳＦＥＴのゲート電極１４や強誘電体ＦＥＴの制御ゲート電極４３にコンタクトするタングステンプラグ４８，４９は活性領域上で形成されているが、実際には、ゲート電極１４や制御ゲート電極４３のうち素子分離用絶縁膜１２の上に存在する部分にタングステンプラグ４８，４９が形成されることが多い。
【００３７】
さらに、第２の層間絶縁膜３０の上に、アルミ合金膜などの金属膜を形成した後、金属膜をパターニングして、各タングステンプラグ４８，４９に接続される配線層５０を形成する。
【００３８】
なお、図２（ｄ）には図示されていないが、第２の層間絶縁膜３０の上にさらに第３の層間絶縁膜を形成して第３の層間絶縁膜の上に、ｎＭＯＳＦＥＴのソース領域１５及びドレイン領域１６、ｐＭＯＳＦＥＴのソース領域１７及びドレイン領域１８、ならびに強誘電体ＦＥＴのソース領域４７及びドレイン領域４８に導体プラグを介して接続される配線層を形成することもできる。
【００３９】
以上の手順により、強誘電体ＦＥＴと、ＣＭＯＳデバイスのｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴとを共通の半導体基板上に設けることができる。つまり、強誘電体ＦＥＴからなるメモリセルをメモリとして利用するための周辺回路をメモリセルアレイと同じ基板上に設けることができる。また、メモリセルアレイと周辺回路とからなるメモリデバイスだけでなく、演算回路などを含むロジック回路（例えばプロセッサ）をメモリデバイスと混載した，いわゆるシステムＬＳＩなどの大規模集積回路を形成することもできる。
【００４０】
（第３の実施形態）
図３は、第３の実施形態におけるメモリ・ロジック混載型の半導体集積回路装置の平面図である。
【００４１】
同図に示すように、本実施形態の半導体集積回路装置は、シリコンチップ６１上に設けられた記憶回路部６２とＣＭＯＳ回路部６３とを備えている。記憶回路部６２は、強誘電体ＦＥＴからなる複数のメモリセルを配列したメモリセルアレイを有するものである。また、ＣＭＯＳ回路部６３は、記憶回路部６２を駆動するための制御回路（周辺回路）と、プロセッサ等のロジック回路を含むロジック回路とをまとめてブロック化したものである。
【００４２】
図３に示すように、強誘電体ＦＥＴとＣＭＯＳデバイスとを１つの基板上に形成することにより、不揮発性のメモリセルを配置した記憶回路と、これを制御する回路と、プロセッサなどのロジック回路とを集積化してなる大規模の集積回路装置を得ることができる。
【００４３】
ここで、記憶回路部６２には、第１の実施形態又は第２の実施形態における強誘電体ＦＥＴのいずれを配置してもよい。これにより、記憶回路部６２を構成する強誘電体ＦＥＴと、ＣＭＯＳ回路部６３とを構成するｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴを、共通の半導体基板上に形成することができる。
【００４４】
−第１の実施形態と第２の実施形態との製造工程の比較−
第２の実施形態の強誘電体ＦＥＴ全体の高さ寸法は、第１の実施形態の強誘電体ＦＥＴの高さ寸法に比べると、大幅に小さいので、第２の層間絶縁膜３０の上面の高さをより低くすることができる。その点では、第２の実施形態の方が有利である。
【００４５】
しかし、第１の実施形態においては、図１（ｂ）に示す工程で、ｎＭＯＳＦＥＴのソース・ドレイン形成のための不純物イオンの注入と、強誘電体ＦＥＴのソース・ドレイン形成のための不純物イオンの注入とを同時に行なうことができることから第１の実施形態の方がフォトリソグラフィー工程が少なくて済む。また、第２の実施形態では、図２（ｃ）に示す工程で、第１の層間絶縁膜２０の存在により、強誘電体ＦＥＴのソース・ドレイン形成のための不純物イオンの注入角度に制限が生じる。さらに、第１の実施形態では、図１（ｃ）に示す工程で、強誘電体膜２３の高温焼成工程において、強誘電体膜２３の成分元素のシリコン基板１１への拡散が第１の層間絶縁膜２０によって抑制されるので、強誘電体ＦＥＴのソース・ドレイン間の伝導特性も良好に保持されるが、第２の実施形態では、図２（ｂ）に示す工程で、強誘電体膜４２の高温焼成を行なう際に、強誘電体膜４２の成分元素がシリコン基板１１に拡散するおそれがある。
【００４６】
−第１の実施形態と第２の実施形態との性能の比較−
第２の実施形態の強誘電体ＦＥＴである強誘電体ＦＥＴと比較して、第１の実施形態の強誘電体ＦＥＴにおいては、データの書き込みにおいて、強誘電体膜２３に下向きの残留分極（下端が正極で上端が負極となる分極状態）を生じさせるように書き込むときと、強誘電体膜２３に上向きの残留分極（上端が正極で下端が負極となる分極状態）を生じさせるように書き込むときとでは、それぞれ強誘電体膜２３に印加される電圧の絶対値を異ならせることができる。つまり、第２の実施形態においては、強誘電体膜４２の分極を生じさせる際には、制御ゲート電極４２−シリコン基板１１の間に電圧を印加するために、実際上、強誘電体膜４２に下向きの分極を生じさせるときと上向きの分極を生じさせるときとで電圧の絶対値を異ならせることは困難である。それに対し、第１の実施形態においては、データの書き込み時に、制御ゲート電極２４−中間電極２２間に電圧を印加して、強誘電体膜２３の分極を生じさせることができるので、下向きの分極を生じさせるときと上向きの分極を生じさせるときとで、任意に電圧の絶対値を異ならせることができる。以下、第１の実施形態の強誘電体ＦＥＴのデータの書き込み，読み出しに適した駆動方法について説明する。
【００４７】
−ゲートバイアス−
図４は、強誘電体ＦＥＴにより構成されるメモリセルの読み出し時におけるゲートバイアス（制御ゲート電極２４又は４３に印加する電圧）ΔＶｇの設定方法を説明するための図である。図４に示すように、ゲートバイアスＶｇを制御ゲート電極２４又は４３に印加せずにデータの読み出しを行なうと、データ“１”の状態とデータ“０”の状態とで読み出し電流の差ΔＩ１が小さい。そこで、上記各実施形態においては、読み出し時に制御ゲート電極２４又は４３にバイアスを印加することが好ましい。以下、これを前提として、両者の性能を比較する。つまり、強誘電体ＦＥＴのソース−ドレイン間電流Ｉｄｓのゲートバイアス依存特性において、データ“１”の状態とデータ“０”の状態とにおける読み出し電流の差がほぼ最大値ΔＩ２となるゲートバイアスＶｇの値をΔＶｇとする。そして、読み出し時におけるゲート電圧Ｖｇを０からΔＶｇだけずれた位置に設定する。言い換えると、読み出し信号のＳ／Ｎ比を上げるためにΔＶｇのオフセット電圧を制御ゲート電極２４又は４３に印加する。
【００４８】
−ディスターブ現象−
この読み出し方法によると、読み出し動作時には、強誘電体ＦＥＴの制御ゲート電極２４又は４３に必ずオフセット電圧ΔＶｇが印加されることになる。たとえば正のオフセット電圧ΔＶｇを制御ゲート電極に印加すると、残留分極が下向き（データ“１”の状態）である場合は、残留分極の方向がゲートバイアスの電界によって誘起される分極方向に一致するので、その分極状態はゲートバイアスによる影響は受けない。しかし、残留分極が上向き（データ“０”の状態）のときには、残留分極の方向とゲートバイアスの電界によって誘起される分極の方向とが逆になるので、制御ゲート電極へのオフセット電圧ΔＶｇの印加によって、強誘電体膜中の残留分極は少し弱くなる。さらに、読み出し動作を繰り返すと、制御ゲート電極にオフセット電圧ΔＶｇを印加する毎に少しづつ強誘電体膜中の残留分極が弱くなり、最終的には、強誘電体膜中の残留分極がほぼゼロになる。このように、残留分極を弱める方向の電界を与える電圧をゲート電圧に繰り返し印加することによってデータが消失していく現象をディスターブ現象という。
【００４９】
そして、ディスターブ現象によって分極が消失してゆくと、データ“０”を保持していた強誘電体ＦＥＴのチャネル領域のポテンシャルは、データ“１”のポテンシャルに近づくように変化するため、データ“０”の状態に対応するソース・ドレイン間電流Ｉｄｓがその初期値から次第に変化していくという読み出し回路の設計上好ましくない現象を呈する。
【００５０】
−好ましいデータの書き込み方法−
図５は、第１の実施形態を利用したデータの書き込み動作の例を電圧−分極座標上で説明するためのヒステリシス特性図である。図５において、横軸は制御ゲート２４−中間電極２２（ゲート電極１４）間に印加する電圧を表し、縦軸は、強誘電体膜２３に生じる分極を下向き方向を正として表している。なお、以下の説明においては、シリコン基板１１の電位は常に接地電位であるとしている。
【００５１】
図５に示すように、データが書き込まれる前の強誘電体膜２３の分極はほぼゼロであるので、分極状態は原点Ｏの近傍にある。この強誘電体膜２３にデータ“１”を書き込むには、たとえば中間電極２２に接続された第２の配線３３ｂを接地電位とし、制御ゲート電極２４に接続された第１の配線３３ａに３Ｖの電圧を印加すると、分極状態は原点Ｏから点ａ”まで実線に沿って移動する。そののち、制御ゲート電極２４に接続された第１の配線３３ａを接地電位とすると、分極状態は点ａ”から点ａに移動し、強誘電体膜２３には電圧ゼロの状態で約１０μＣ／ｃｍ２ の電荷（残留分極）がデータ“１”として保持される。
【００５２】
続いて、データ“１”をデータ“０”に書き換えるには、中間電極２２の電位はそのままにして、制御ゲート電極２４に接続された第１の配線３３ａに、分極状態を飽和状態まで反転させるために必要な電圧−３Ｖを印加するのではなく、約−１Ｖの電圧を印加する。つまり、分極による電荷が負の飽和状態（約−１０μＣ／ｃｍ２ ）からほぼ０（約０μＣ／ｃｍ２ ）までをデータ“０”と定義して、当初からデータ“０”としての分極をおよそ０μＣ／ｃｍ２ に設定する。そこで、制御ゲート電極２４に接続された第１の配線３３ａに電圧約−１Ｖを印加すると、図５に示す軌跡のように、分極状態は点ａから点ｂ’まで移動する。この動作は、制御ゲート電極２４に接続された第１の配線３３ａを接地電位とし、中間電極２２に接続された第２の配線３３ｂに電圧１Ｖを与えることによっても実現される。そののち、制御ゲート電極２４に接続された第１の配線３３ａを接地電位とすると、分極状態は点ｂ’から点ｂに移動し、電圧ゼロの状態で強誘電体膜２３には約０μＣ／ｃｍ２ の電荷がデータ“０”として保持される。
【００５３】
つまり、第１の実施形態においては、正の残留分極が生じている強誘電体膜２３に負の電圧を印加した後、負の電圧を解除した時に強誘電体膜２３に生じる分極（残留分極）がほぼ０になるとすると、上記負の電圧（抗電圧）にほぼ等しい電圧を印加して、データを“１”から“０”に書き換えることが可能になる。なお、強誘電体膜２３にデータが書き込まれていない状態から強誘電体膜２３にデータ“０”を書き込む場合にも、図５に示す抗電圧（約−１Ｖ）を強誘電体膜２３に印加することが好ましい。
【００５４】
データを書き込んだ後は、中間電極２２に接続された第２の配線３３ｂを接地電位とし、これにつながるゲート電極１４の電位を確定する。つづいて、スイッチングトランジスタなどを利用して、中間電極２２に接続された第２の配線３３ｂを周辺回路から電気的に遮断する。
【００５５】
あるいは、データの読み出しの直前に、まず、中間電極２２に接続された第２の配線３３ｂを接地電位とし、これにつながるゲート電極１４の電位を確定する。これは、この読み出しまでに実行された書き込みおよび読み出しの動作あるいは静止状態で漏れ電流などとしてゲート電極１４に蓄積された不要な電荷を除去するためである。つづいて、スイッチングトランジスタなどを利用して、中間電極２２に接続された第２の配線３３ｂを周辺回路から電気的に遮断する。その後、データを読み出すために、制御ゲート電極２４に接続された第１の配線３３ａに、読み出し電圧ＶＲを印加する。この読み出し電圧ＶＲは、強誘電体膜２３に印加される電圧とシリコン酸化膜１３に印加される電圧とに分割される。このとき、強誘電体膜２３の分極が下向き（データ“１”）の場合は、強誘電体膜２３に印加される電圧によって生じる分極の方向と、保持されている分極（電荷）の方向とは一致しているので、いわゆるディスターブ現象が生じることがなく、読み出し電圧ＶＲを除去しても分極の向きや大きさは変わらない。
【００５６】
一方、第２の実施形態の強誘電体ＦＥＴからなるメモリセルを利用した場合、強誘電体膜２３の分極が上向き（データ“０”）の場合は、データの書き込み時に、強誘電体膜２３に印加される電圧によって生じる分極の方向と、保持されている分極（電荷）の方向とが逆なので、読み出し電圧ＶＲの印加によって強誘電体膜２３はディスターブを受ける。その結果、ディスターブによって分極が消失してゆき、これにともなってデータ“０”に対するソース−ドレイン間電流Ｉｄｓが変化する。
【００５７】
しかし、第１の実施形態を利用した書き込み方法においては、当初から分極が約０μＣ／ｃｍ２ の状態がデータ“０”として保持されている。さらに、制御ゲート電極２４に接続された第１の配線３３ａに印加される読み出し電圧ＶＲは、強誘電体膜２３にかかる電圧が抗電圧を超えないように設定できるので、ディスターブによって分極が消失してゆくことはなく、また、データ“０”の状態がデータ“１”へと反転してしまうこともない。したがって、データ“０”を繰り返して読み出しても、ソース−ドレイン間電流Ｉｄｓは変化しないことになる。具体的には、強誘電体膜２３に印加される電圧とゲート酸化膜１３に印加される電圧との比は、中間電極２２，強誘電体膜２３及び制御ゲート電極２４により構成されるキャパシタの容量と、ゲート電極１４，ゲート酸化膜１３およびシリコン基板１１により構成されるキャパシタの容量との比によって決まる。この容量比と読み出し電圧ＶＲとを調整することにより、データ読み出し時に強誘電体膜２３に印加される電圧を強誘電体膜２３中の分極の抗電圧以下にできる。
【００５８】
そして、データの保存状態においては、これに先立つデータ書き込み動作の最後の段階で、制御ゲート電極２４に接続された第１の配線３３ａと中間電極２２に接続された第２の配線３３ｂとを共に接地することにより、強誘電体膜２３に印加するバイアスをゼロとする。これにより、データ保持中にバイアスの影響を受けて分極が変化することはなくなる。
【００５９】
よって、第１の実施形態を利用した場合、データ“１”を残留分極が下向きにある状態に対応させ、データ“０”を残留分極が上向きの飽和状態に達しない範囲に対応させて、データの書き込み，書き換え，保存及び読み出しを行なうことが可能になり、データ“０”のときのディスターブに起因する読み出し電流の変化を小さくすることができ、読み出し精度の向上を図ることができる。
【００６０】
なお、上記各実施形態においては、ＣＭＯＳデバイスにおいて、ゲート絶縁膜をシリコン酸化膜により構成したＭＯＳＦＥＴについて説明したが、ゲート絶縁膜をシリコン酸窒化膜やシリコン窒化膜などによって構成してもよい。つまり、本発明は、ＭＩＳＦＥＴ全般について適用することができる。
【００６１】
【発明の効果】
本発明の半導体装置又はその製造方法によると、強誘電体膜，該強誘電体膜上に設けられた制御ゲート電極，及びソース・ドレイン領域を有する強誘電体ＦＥＴと、ゲート絶縁膜，ゲート電極及びソース・ドレイン領域を有するＭＩＳＦＥＴとを共通の半導体基板上に設けるようにしたので、強誘電体ＦＥＴをメモリセルとして用い、ＭＩＳＦＥＴをメモリセルを駆動するトランジスタとして用いることが可能になり、メモリとメモリを制御するためのトランジスタとを含む集積化された混載型半導体装置の提供を図ることができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｄ）は、第１の実施形態における半導体装置の製造工程を示す断面図である。
【図２】（ａ）〜（ｄ）は、第２の実施形態における半導体装置の製造工程を示す断面図である。
【図３】第３の実施形態におけるメモリ・ロジック混載型の半導体集積回路装置の平面図である。
【図４】強誘電体ＦＥＴにより構成されるメモリセルの読み出し時におけるゲートバイアスΔＶｇの設定方法を説明するための図である。
【図５】第１の実施形態を利用したデータの書き込み動作の例を電圧−分極座標上で説明するためのヒステリシス特性図である。
【図６】従来のＭＦＩＳＦＥＴ型の強誘電体ＦＥＴの断面図である。
【符号の説明】
１１ シリコン基板
１２ 素子分離用絶縁膜
１３，４１ ゲート酸化膜
１４ ゲート電極
１５，１７ ソース領域
１６，１８ ドレイン領域
１９，４５ レジストマスク
２０ 第１の層間絶縁膜
２１ ポリシリコンプラグ
２２ 中間電極
２３，４２ 強誘電体膜
２４，４３ 制御ゲート電極
３０ 第２の層間絶縁膜
３１，３２ タングステンプラグ
３３ 配線層
３３ａ，３３ｂ 配線
４８，４９ タングステンプラグ
５０ 配線層
【発明の属する技術分野】
本発明は、強誘電体キャパシタをゲート電位の制御に用いた電界効果型のトランジスタからなるメモリセルとＣＭＯＳＦＥＴとを備えた半導体装置の改良に関する。
【０００２】
【従来の技術】
従来より、ゲート中に強誘電体薄膜からなる不揮発性の記憶部を含む電界効果型トランジスタであって、例えばＭＦＩＳＦＥＴ，ＭＦＳＦＥＴ，ＭＦＭＩＳＦＥＴなどと呼ばれる電界効果型トランジスタ（以下、この明細書においては、「強誘電体ＦＥＴ」という）を備えた半導体記憶装置が知られている。
【０００３】
図６は、従来のＭＦＩＳＦＥＴ型の強誘電体ＦＥＴの断面図である。同図に示すように、従来の強誘電体ＦＥＴは、シリコン基板１０１の上に設けられたシリコン酸化膜１０２と、シリコン酸化膜１０２の上に設けられたジルコン−チタン酸鉛（ＰＺＴ）またはタンタル酸ビスマスストロンチウム（ＳＢＴ）などの金属酸化物からなる強誘電体膜１０３と、Ｐｔなどの導体材料からなるゲート電極１０４と、シリコン基板１０１内におけるゲート電極１０４の両側方にそれぞれ設けられたソース領域１０５及びドレイン領域１０６とを備えている。そして、シリコン基板１０１のうちシリコン酸化膜１０２の下方に位置する領域がチャネル領域となっている。
【０００４】
図６に示す構造において、強誘電体膜１０３中には、ゲート電極−シリコン基板間に印加される電圧の極性に応じて、上向き（上方が正極となるダイポールモーメントが生じている状態）または下向き（下方が正極となるダイポールモーメントが生じている状態）の分極が生じ、電圧の印加を停止した後も分極が残留するというヒステリシス特性を有している。そして、ゲート電極１０４に電圧が印加されていない状態では、この相異なる２種類の残留分極の状態に対応して、強誘電体ＦＥＴのチャネル領域１０７は、そのポテンシャルの深さが相異なる２つの状態にある。一方、強誘電体ＦＥＴのソース−ドレイン間の抵抗値は、チャネル領域１０７のポテンシャルの深さに応じて変化する。したがって、強誘電体膜１０３の２種類の残留分極状態に応じて、ソース−ドレイン間の抵抗は高い値と低い値とのいずれかに定まり、このソース−ドレイン間の抵抗が相異なる２種類の値のいずれかを示す状態は、強誘電体膜１０３の残留分極の状態が保持される限り保持（記憶）される。したがって、強誘電体ＦＥＴを用いて不揮発性メモリデバイスを構成することができる。
【０００５】
そして、従来の強誘電体ＦＥＴを用いた不揮発性メモリデバイスにおいては、たとえば強誘電体膜１０３中に下向きの残留分極が生じている状態をデータ“１”に、強誘電体膜１０３中に上向きの残留分極が生じている状態をデータ“０”にそれぞれ対応させている。強誘電体膜１０３中に下向きの残留分極を生じさせるには、たとえばシリコン基板１０１の裏面部を接地電位として、ゲート電極１０４に正の電圧を印加した後、ゲート電極１０４の電圧を接地電位に戻す。また、強誘電体膜１０３中に上向きの残留分極を生じさせるには、たとえばシリコン基板１０１の裏面部を接地電位として、ゲート電極１０４に負の電圧を印加した後、ゲート電極１０４の電圧を接地電位に戻す。
【０００６】
【発明が解決しようとする課題】
しかしながら、従来、このような強誘電体ＦＥＴを集積回路中で動作させるために適した構造について、十分検討されていなかった。そのため、強誘電体ＦＥＴをメモリセルとして配置したメモリセルアレイ及びこれを動作させるための回路や、プロセッサ等のロジック回路を含めた半導体装置の高集積化やコストの低減を図ることが困難であった。
【０００７】
本発明は、強誘電体ＦＥＴからなるメモリセルを集積回路中で動作させるために適した，メモリとメモリを制御するためのトランジスタとを含む混載型半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板と、上記半導体基板上に設けられたゲート絶縁膜，ゲート電極及びソース・ドレイン領域を有するＭＩＳＦＥＴと、上記半導体基板上に設けられたゲート絶縁膜，ゲート電極，ソース・ドレイン領域，上記ゲート電極に電気的に接続される中間電極，該中間電極上に設けられた強誘電体膜，該強誘電体膜上に設けられた制御ゲート電極，上記中間電極に接続される第１の配線，及び上記制御電極に接続される第２の配線を有し、上記第１の配線と第２の配線との間に互いに絶対値の異なる書込み電圧を印加し、その後前記書き込み電圧を解除したときの強誘電体膜に生じる残留分極が、一方の状態はほぼ飽和した状態にあって、もう一方の状態はほぼ０付近にあることが可能に構成されている強誘電体ＦＥＴと、上記強誘電体ＦＥＴを複数個配置して構成される記憶回路部と、上記ＭＩＳＦＥＴを複数個配置して構成され、上記記憶回路部を制御するための制御回路部とを備えている。
【０００９】
これにより、強誘電体ＦＥＴとＭＩＳＦＥＴとが共通の半導体基板上に設けられているので、強誘電体ＦＥＴをメモリセルとして用い、ＭＩＳＦＥＴをメモリセルを駆動するトランジスタとして用いることが可能になる。つまり、メモリセルとメモリセルを制御するためのトランジスタとを含む集積化された混載型半導体装置の提供を図ることができる。
【００１０】
上記強誘電体ＦＥＴが、上記半導体基板のうち上記ソース・ドレイン領域間に位置する領域の上に設けられたゲート絶縁膜と、該ゲート絶縁膜の上に設けられたゲート電極と、該ゲート電極を覆う層間絶縁膜と、該層間絶縁膜の上に設けられた中間電極と、該中間電極と上記ゲート電極とを接続するコンタクト部材とをさらに備え、上記強誘電体ＦＥＴの強誘電体膜は上記中間電極の上に設けられていることにより、強誘電体膜と半導体基板との間に層間絶縁膜が介在しているので、強誘電体膜の成分元素が半導体基板に拡散することによる強誘電体ＦＥＴの動作不良の発生を抑制することができる。
【００１１】
上記強誘電体ＦＥＴのゲート電極と、上記ＭＩＳＦＥＴのゲート電極とが、同じ導体膜から形成されていることにより、製造コストの低減を図ることができる。
【００１２】
上記中間電極に接続される第１の配線と、上記制御ゲート電極に接続される第２の配線とをさらに備え、上記第１の配線と第２の配線との間に印加する電圧により、上記強誘電体膜に分極を生じさせることが可能に構成されていることにより、強誘電体膜に下向きの分極を生じさせるときと上向きの分極を生じさせるときとで印加電圧の絶対値を任意に調整することが可能になるので、強誘電体膜の分極が次第に弱くなるディスターブ現象によってデータの読み出し誤差が生じないようなデータの書き込みが可能になる。
【００１３】
上記強誘電体ＦＥＴを複数個配置して構成される記憶回路部と、上記ＭＩＳＦＥＴを複数個配置して構成され、上記記憶回路部を制御するための制御回路部とをさらに備えていることが好ましい。
【００１４】
本発明の半導体装置の製造方法は、強誘電体ＦＥＴを複数個配置して構成される記憶回路部と、ＭＩＳＦＥＴを複数個配置して構成され、上記記憶回路部を制御するための制御回路部とを備えた半導体装置の製造方法であって、半導体基板上に、第１チャネル型ＭＩＳＦＥＴのゲート絶縁膜及びゲート電極と、第２チャネル型ＭＩＳＦＥＴのゲート絶縁膜及びゲート電極と、強誘電体ＦＥＴのゲート絶縁膜及びゲート電極とを形成する工程（ａ）と、上記第１又は第２チャネル型ＭＩＳＦＥＴのうちいずれか一方のＭＩＳＦＥＴ及び上記強誘電体ＦＥＴのゲート電極の上方からソース・ドレイン形成用の不純物のイオン注入を行なう工程（ｂ）と、上記第１又は第２チャネル型ＭＩＳＦＥＴのうち他方のＭＩＳＦＥＴのゲート電極の上方からソース・ドレイン形成用の不純物のイオン注入を行なう工程（ｃ）と、上記各ＦＥＴのゲート電極を覆う層間絶縁膜を形成し、上記強誘電体ＦＥＴのゲート電極に電気的に接続される中間電極を上記層間絶縁膜の上に形成する工程（ｄ）と、上記中間電極の上面に接する強誘電体膜と、該強誘電体膜を挟んで上記中間電極に対向する制御ゲート電極とを形成する工程（ｅ）とを含んでいる。
【００１５】
上記工程（ｅ）の後、上記層間絶縁膜の上に上層の層間絶縁膜を形成する工程（ｆ）と、上記上層の層間絶縁膜を貫通して上記強誘電体ＦＥＴの中間電極及び制御ゲート電極に到達する接続孔をそれぞれ形成した後、上記各接続孔を導体材料で埋めて上記中間電極及び制御ゲート電極にそれぞれ接触する第１，第２のコンタクト部材を形成する工程（ｇ）と、上記上層の層間絶縁膜の上に、上記第１，第２のコンタクト部材にそれぞれ接続される第１，第２の配線を形成する工程（ｈ）とをさらに含むことが好ましい。
【００１６】
【発明の実施の形態】
（第１の実施形態）
次に、本発明の第１の実施形態に係る半導体装置について説明する。図１（ａ）〜（ｄ）は、第１の実施形態における半導体装置の製造工程を示す断面図である。
【００１７】
まず、図１（ａ）に示す工程で、周知の技術を用いて、シリコン基板１１上に活性領域（ｐＭＯＳＦＥＴ形成領域Ｒｐｔ，ｎＭＯＳＦＥＴ形成領域Ｒｎｔ及び強誘電体ＦＥＴ形成領域Ｒｆｔなど）を囲むトレンチ型の素子分離用絶縁膜１２を形成する。次に、熱酸化法により、活性領域の上に熱酸化膜からなるシリコン酸化膜を形成した後、シリコン酸化膜の上にポリシリコン膜を堆積し、フォトリソグラフィー及びドライエッチングによりポリシリコン膜及びシリコン酸化膜をパターニングして、ｐＭＯＳＦＥＴ，ｎＭＯＳＦＥＴ及び強誘電体ＦＥＴの各ゲート電極１４及び各ゲート絶縁膜１３をそれぞれ形成する。
【００１８】
次に、図１（ｂ）に示す工程で、ｐＭＯＳＦＥＴ形成領域Ｒｐｔを覆うレジストマスク１９を形成し、レジストマスク１９の上からｎ型不純物（例えば砒素（Ａｓ）のイオン注入を行なうことにより、ｎＭＯＳＦＥＴ及び強誘電体ＦＥＴの各ソース領域１５及び各ドレイン領域１６を形成する。
【００１９】
次に、図１（ｃ）に示す工程で、レジストマスク１９を除去した後、ｎＭＯＳＦＥＴ形成領域Ｒｎｔ及び強誘電体ＦＥＴ形成領域Ｒｆｔを覆うレジストマスク（図示せず）を形成し、このレジストマスクの上方からｐ型不純物（たとえがフッ化ボロン）のイオン注入を行なうことにより、ｐＭＯＳＦＥＴのソース領域１７及びドレイン領域１８をそれぞれ形成する。
【００２０】
さらに、基板上にシリコン酸化膜からなる第１の層間絶縁膜２０を堆積し、第１の層間絶縁膜２０を貫通して強誘電体ＦＥＴのゲート電極１４に到達する接続孔を開口した後、接続孔をポリシリコンで埋めて、コンタクト部材であるポリシリコンプラグ２１を形成する。さらに、第１の層間絶縁膜２０の上にＰｔ（白金）膜を堆積した後、Ｐｔ膜をパターニングして、ポリシリコンプラグ２１に接続される中間電極２２を形成する。また、中間電極２２の上に、ジルコン−チタン酸鉛（ＰＺＴ）またはタンタル酸ビスマスストロンチウム（ＳＢＴ）などの金属酸化物からなる強誘電体膜２３を形成する。このとき、金属酸化物からなる強誘電体膜２３とゲート電極１４との間は第１の層間絶縁膜２０で隔離されているので、高温の酸素雰囲気中での処理によって強誘電体膜２３を焼成しても、強誘電体膜２３の成分元素がシリコン基板１１まで拡散することはない。さらに、強誘電体膜２３の上に白金からなる制御ゲート電極２４を形成する。この制御ゲート電極２４は、強誘電体ＦＥＴの動作を制御するための電極である。
【００２１】
なお、図１（ｃ）においては、強誘電体ＦＥＴのゲート電極１４にコンタクトしているポリシリコンプラグ２１は活性領域上で形成されているが、実際には、ゲート電極１４のうち素子分離用絶縁膜１２の上に存在する部分にポリシリコンプラグ２１が形成されることが多い。
【００２２】
次に、図１（ｄ）に示す工程で、第１の層間絶縁膜２０の上にシリコン酸化膜からなる第２の層間絶縁膜３０を堆積し、第２の層間絶縁膜３０を貫通して制御ゲート電極２４及び中間電極２２にそれぞれ到達する接続孔を形成した後、各接続孔をタングステン（Ｗ）で埋めて、コンタクト部材である第１，第２のタングステンプラグ３１ａ，３１ｂを形成する。このとき、第２の層間絶縁膜３０及び第１の層間絶縁膜２０を貫通して、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴの各ゲート電極１４にそれぞれ到達する接続孔を形成した後、各接続孔をタングステンで埋めてタングステンプラグ３２を形成する。
【００２３】
図１（ｄ）においては、各ＭＯＳＦＥＴのゲート電極１４にコンタクトするタングステンプラグ３２は活性領域上で形成されているが、実際には、ゲート電極１４のうち素子分離用絶縁膜１２の上に存在する部分にタングステンプラグ３２が形成されることが多い。
【００２４】
さらに、第２の層間絶縁膜３０の上に、アルミ合金膜などの金属膜を形成した後、金属膜をパターニングして、各タングステンプラグ３１，３２に接続される配線層３３を形成する。この配線層３３のうち第１のタングステンプラグ３１ａを介して制御ゲート電極２４に接続される配線を第１の配線３３ａとし、配線層３３のうち第２のタングステンプラグ３１ｂを介して中間電極２２に接続される配線を第２の配線３３ｂとする。
【００２５】
なお、図１（ｄ）には図示されていないが、第１の層間絶縁膜の上、あるいは第２の層間絶縁膜３０の上にさらに上層の層間絶縁膜形成してその上層の層間絶縁膜の上に、ｎＭＯＳＦＥＴのソース領域１５及びドレイン領域１６、ｐＭＯＳＦＥＴのソース領域１７及びドレイン領域１８、並びに強誘電体ＦＥＴのソース領域１５及びドレイン領域１６に導体プラグを介して接続される配線層を形成する。そして、強誘電体ＦＥＴの各部に接続される配線と、ｎＭＯＳＦＥＴ，ｐＭＯＳＦＥＴの各部に接続される配線とは、いずれかの部位で互いに接続されている。すなわち、ｎＭＯＳＦＥＴ，ｐＭＯＳＦＥＴを含む制御回路により、強誘電体ＦＥＴからなるメモリセルにデータを書き込み，読み出し，書き換えることが可能に構成されている。
【００２６】
以上の手順により、強誘電体ＦＥＴと、ＣＭＯＳデバイスのｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴとを共通の半導体基板上に設けることができる。つまり、強誘電体ＦＥＴからなるメモリセルをメモリとして利用するための周辺回路をメモリセルアレイと同じ基板上に設けることができる。また、メモリセルアレイと周辺回路とからなるメモリデバイスだけでなく、演算回路などを含むロジック回路（例えばプロセッサ）をメモリデバイスと混載した，いわゆるシステムＬＳＩなどの大規模集積回路を形成することもできる。
【００２７】
しかも、強誘電体ＦＥＴとして、ゲート電極１４に接続される中間電極２２を形成し、この中間電極２２の上に強誘電体膜２３及び制御ゲート電極２４を設ける構造としているので、後述するように、強誘電体ＦＥＴからなるメモリセルの情報読み出し精度の向上を図ることができる。そして、図１（ａ）に示す工程で、強誘電体ＦＥＴ及び各ＭＯＳＦＥＴのゲート電極１４を共通のポリシリコン膜から同時にパターニングすることにより形成することができるので、工程の簡素化を図ることができる。
【００２８】
また、図１（ｂ）に示す工程で、強誘電体ＦＥＴとＣＭＯＳデバイスのｎＭＯＳＦＥＴ，ｐＭＯＳＦＥＴとを形成する際に、ｎＭＯＳＦＥＴのソース・ドレイン形成のための不純物イオンの注入と、強誘電体ＦＥＴのソース・ドレイン形成のための不純物イオンの注入とを同時に行なうことができるので、フォトリソグラフィー工程を低減することにより、工程の簡素化を図ることができる。
【００２９】
また、図１（ｃ）に示す工程で、強誘電体膜２３の高温焼成工程において、強誘電体膜２３の成分元素のシリコン基板１１への拡散が第１の層間絶縁膜２０によって抑制されるので、強誘電体ＦＥＴのソース・ドレイン間の伝導特性も良好に保持される。
【００３０】
（第２の実施形態）
次に、本発明の第２の実施形態に係る半導体装置について説明する。図２（ａ）〜（ｄ）は、第２の実施形態における半導体装置の製造工程を示す断面図である。
【００３１】
まず、図２（ａ）に示す工程で、周知の技術を用いて、シリコン基板１１上に活性領域（ｐＭＯＳＦＥＴ形成領域Ｒｐｔ，ｎＭＯＳＦＥＴ形成領域Ｒｎｔ及び強誘電体ＦＥＴ形成領域Ｒｆｔなど）を囲むトレンチ型の素子分離用絶縁膜１２を形成する。次に、熱酸化法により、活性領域の上に熱酸化膜からなるシリコン酸化膜を形成した後、シリコン酸化膜の上にポリシリコン膜を堆積し、フォトリソグラフィー及びドライエッチングによりポリシリコン膜及びシリコン酸化膜をパターニングして、ｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴの各ゲート電極１４及び各ゲート絶縁膜１３をそれぞれ形成する。ただし、強誘電体ＦＥＴ形成領域Ｒｆｔ上には、ゲート酸化膜及びゲート電極は形成しない。
【００３２】
次に、強誘電体ＦＥＴ形成領域Ｒｆｔ及びｐＭＯＳＦＥＴ形成領域Ｒｐｔを覆うレジストマスク（図示せず）を形成し、レジストマスクの上からｎ型不純物（例えば砒素（Ａｓ））のイオン注入を行なうことにより、ｎＭＯＳＦＥＴのソース領域１５及びドレイン領域１６を形成する。その後、上記レジストマスクを除去した後、強誘電体ＦＥＴ形成領域Ｒｆｔ及びｎＭＯＳＦＥＴ形成領域Ｒｎｔを覆うレジストマスク（図示せず）を新たに形成し、レジストマスクの上からｐ型不純物（例えばフッ化ボロン）のイオン注入を行なうことにより、ｐＭＯＳＦＥＴのソース領域１７及びドレイン領域１８を形成する。
【００３３】
次に、図２（ｂ）に示す工程で、基板上にシリコン酸化膜を堆積した後、シリコン酸化膜をパターニングして、ｎＭＯＳＦＥＴ形成領域Ｒｎｔ及びｐＭＯＳＦＥＴ形成領域Ｒｎｔを覆い、強誘電体ＦＥＴ形成領域Ｒｆｔを開口した第１の層間絶縁膜２０を形成する。その後、強誘電体ＦＥＴ形成領域Ｒｆｔにおいて、熱酸化膜と強誘電体膜とＰｔ膜とを形成した後、ゲートパターニング用のレジストマスク４５を形成し、レジストマスク４５を用いたエッチングにより、ゲート酸化膜４１と、強誘電体膜４２と、Ｐｔ（白金）膜からなる制御ゲート電極４３を形成する。強誘電体膜４２は、ジルコン−チタン酸鉛（ＰＺＴ）またはタンタル酸ビスマスストロンチウム（ＳＢＴ）などの金属酸化物により構成されている。このとき、高温の酸素雰囲気中での処理によって強誘電体膜４２を焼成する。
【００３４】
次に、図２（ｃ）に示す工程で、制御ゲート電極４３の上方からｎ型不純物（例えば砒素（Ａｓ））のイオン注入を行なって、強誘電体ＦＥＴのソース領域４６及びドレイン領域４７を形成する。
【００３５】
次に、図２（ｄ）に示す工程で、基板上にシリコン酸化膜を堆積した後、ＣＭＰにより基板の上面を平坦化する。これにより、第２の層間絶縁膜３０を形成する。次に、第２の層間絶縁膜３０を貫通して強誘電体ＦＥＴの制御ゲート電極４３に到達する接続孔を形成した後、接続孔をタングステン（Ｗ）で埋めて、タングステンプラグ４８を形成する。このとき、第２の層間絶縁膜３０及び第１の層間絶縁膜２０を貫通して、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴのゲート電極１４に到達する接続孔を形成し、この接続孔をタングステン（Ｗ）で埋めてタングステンプラグ４９を形成する。
【００３６】
図２（ｄ）においては、各ＭＯＳＦＥＴのゲート電極１４や強誘電体ＦＥＴの制御ゲート電極４３にコンタクトするタングステンプラグ４８，４９は活性領域上で形成されているが、実際には、ゲート電極１４や制御ゲート電極４３のうち素子分離用絶縁膜１２の上に存在する部分にタングステンプラグ４８，４９が形成されることが多い。
【００３７】
さらに、第２の層間絶縁膜３０の上に、アルミ合金膜などの金属膜を形成した後、金属膜をパターニングして、各タングステンプラグ４８，４９に接続される配線層５０を形成する。
【００３８】
なお、図２（ｄ）には図示されていないが、第２の層間絶縁膜３０の上にさらに第３の層間絶縁膜を形成して第３の層間絶縁膜の上に、ｎＭＯＳＦＥＴのソース領域１５及びドレイン領域１６、ｐＭＯＳＦＥＴのソース領域１７及びドレイン領域１８、ならびに強誘電体ＦＥＴのソース領域４７及びドレイン領域４８に導体プラグを介して接続される配線層を形成することもできる。
【００３９】
以上の手順により、強誘電体ＦＥＴと、ＣＭＯＳデバイスのｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴとを共通の半導体基板上に設けることができる。つまり、強誘電体ＦＥＴからなるメモリセルをメモリとして利用するための周辺回路をメモリセルアレイと同じ基板上に設けることができる。また、メモリセルアレイと周辺回路とからなるメモリデバイスだけでなく、演算回路などを含むロジック回路（例えばプロセッサ）をメモリデバイスと混載した，いわゆるシステムＬＳＩなどの大規模集積回路を形成することもできる。
【００４０】
（第３の実施形態）
図３は、第３の実施形態におけるメモリ・ロジック混載型の半導体集積回路装置の平面図である。
【００４１】
同図に示すように、本実施形態の半導体集積回路装置は、シリコンチップ６１上に設けられた記憶回路部６２とＣＭＯＳ回路部６３とを備えている。記憶回路部６２は、強誘電体ＦＥＴからなる複数のメモリセルを配列したメモリセルアレイを有するものである。また、ＣＭＯＳ回路部６３は、記憶回路部６２を駆動するための制御回路（周辺回路）と、プロセッサ等のロジック回路を含むロジック回路とをまとめてブロック化したものである。
【００４２】
図３に示すように、強誘電体ＦＥＴとＣＭＯＳデバイスとを１つの基板上に形成することにより、不揮発性のメモリセルを配置した記憶回路と、これを制御する回路と、プロセッサなどのロジック回路とを集積化してなる大規模の集積回路装置を得ることができる。
【００４３】
ここで、記憶回路部６２には、第１の実施形態又は第２の実施形態における強誘電体ＦＥＴのいずれを配置してもよい。これにより、記憶回路部６２を構成する強誘電体ＦＥＴと、ＣＭＯＳ回路部６３とを構成するｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴを、共通の半導体基板上に形成することができる。
【００４４】
−第１の実施形態と第２の実施形態との製造工程の比較−
第２の実施形態の強誘電体ＦＥＴ全体の高さ寸法は、第１の実施形態の強誘電体ＦＥＴの高さ寸法に比べると、大幅に小さいので、第２の層間絶縁膜３０の上面の高さをより低くすることができる。その点では、第２の実施形態の方が有利である。
【００４５】
しかし、第１の実施形態においては、図１（ｂ）に示す工程で、ｎＭＯＳＦＥＴのソース・ドレイン形成のための不純物イオンの注入と、強誘電体ＦＥＴのソース・ドレイン形成のための不純物イオンの注入とを同時に行なうことができることから第１の実施形態の方がフォトリソグラフィー工程が少なくて済む。また、第２の実施形態では、図２（ｃ）に示す工程で、第１の層間絶縁膜２０の存在により、強誘電体ＦＥＴのソース・ドレイン形成のための不純物イオンの注入角度に制限が生じる。さらに、第１の実施形態では、図１（ｃ）に示す工程で、強誘電体膜２３の高温焼成工程において、強誘電体膜２３の成分元素のシリコン基板１１への拡散が第１の層間絶縁膜２０によって抑制されるので、強誘電体ＦＥＴのソース・ドレイン間の伝導特性も良好に保持されるが、第２の実施形態では、図２（ｂ）に示す工程で、強誘電体膜４２の高温焼成を行なう際に、強誘電体膜４２の成分元素がシリコン基板１１に拡散するおそれがある。
【００４６】
−第１の実施形態と第２の実施形態との性能の比較−
第２の実施形態の強誘電体ＦＥＴである強誘電体ＦＥＴと比較して、第１の実施形態の強誘電体ＦＥＴにおいては、データの書き込みにおいて、強誘電体膜２３に下向きの残留分極（下端が正極で上端が負極となる分極状態）を生じさせるように書き込むときと、強誘電体膜２３に上向きの残留分極（上端が正極で下端が負極となる分極状態）を生じさせるように書き込むときとでは、それぞれ強誘電体膜２３に印加される電圧の絶対値を異ならせることができる。つまり、第２の実施形態においては、強誘電体膜４２の分極を生じさせる際には、制御ゲート電極４２−シリコン基板１１の間に電圧を印加するために、実際上、強誘電体膜４２に下向きの分極を生じさせるときと上向きの分極を生じさせるときとで電圧の絶対値を異ならせることは困難である。それに対し、第１の実施形態においては、データの書き込み時に、制御ゲート電極２４−中間電極２２間に電圧を印加して、強誘電体膜２３の分極を生じさせることができるので、下向きの分極を生じさせるときと上向きの分極を生じさせるときとで、任意に電圧の絶対値を異ならせることができる。以下、第１の実施形態の強誘電体ＦＥＴのデータの書き込み，読み出しに適した駆動方法について説明する。
【００４７】
−ゲートバイアス−
図４は、強誘電体ＦＥＴにより構成されるメモリセルの読み出し時におけるゲートバイアス（制御ゲート電極２４又は４３に印加する電圧）ΔＶｇの設定方法を説明するための図である。図４に示すように、ゲートバイアスＶｇを制御ゲート電極２４又は４３に印加せずにデータの読み出しを行なうと、データ“１”の状態とデータ“０”の状態とで読み出し電流の差ΔＩ１が小さい。そこで、上記各実施形態においては、読み出し時に制御ゲート電極２４又は４３にバイアスを印加することが好ましい。以下、これを前提として、両者の性能を比較する。つまり、強誘電体ＦＥＴのソース−ドレイン間電流Ｉｄｓのゲートバイアス依存特性において、データ“１”の状態とデータ“０”の状態とにおける読み出し電流の差がほぼ最大値ΔＩ２となるゲートバイアスＶｇの値をΔＶｇとする。そして、読み出し時におけるゲート電圧Ｖｇを０からΔＶｇだけずれた位置に設定する。言い換えると、読み出し信号のＳ／Ｎ比を上げるためにΔＶｇのオフセット電圧を制御ゲート電極２４又は４３に印加する。
【００４８】
−ディスターブ現象−
この読み出し方法によると、読み出し動作時には、強誘電体ＦＥＴの制御ゲート電極２４又は４３に必ずオフセット電圧ΔＶｇが印加されることになる。たとえば正のオフセット電圧ΔＶｇを制御ゲート電極に印加すると、残留分極が下向き（データ“１”の状態）である場合は、残留分極の方向がゲートバイアスの電界によって誘起される分極方向に一致するので、その分極状態はゲートバイアスによる影響は受けない。しかし、残留分極が上向き（データ“０”の状態）のときには、残留分極の方向とゲートバイアスの電界によって誘起される分極の方向とが逆になるので、制御ゲート電極へのオフセット電圧ΔＶｇの印加によって、強誘電体膜中の残留分極は少し弱くなる。さらに、読み出し動作を繰り返すと、制御ゲート電極にオフセット電圧ΔＶｇを印加する毎に少しづつ強誘電体膜中の残留分極が弱くなり、最終的には、強誘電体膜中の残留分極がほぼゼロになる。このように、残留分極を弱める方向の電界を与える電圧をゲート電圧に繰り返し印加することによってデータが消失していく現象をディスターブ現象という。
【００４９】
そして、ディスターブ現象によって分極が消失してゆくと、データ“０”を保持していた強誘電体ＦＥＴのチャネル領域のポテンシャルは、データ“１”のポテンシャルに近づくように変化するため、データ“０”の状態に対応するソース・ドレイン間電流Ｉｄｓがその初期値から次第に変化していくという読み出し回路の設計上好ましくない現象を呈する。
【００５０】
−好ましいデータの書き込み方法−
図５は、第１の実施形態を利用したデータの書き込み動作の例を電圧−分極座標上で説明するためのヒステリシス特性図である。図５において、横軸は制御ゲート２４−中間電極２２（ゲート電極１４）間に印加する電圧を表し、縦軸は、強誘電体膜２３に生じる分極を下向き方向を正として表している。なお、以下の説明においては、シリコン基板１１の電位は常に接地電位であるとしている。
【００５１】
図５に示すように、データが書き込まれる前の強誘電体膜２３の分極はほぼゼロであるので、分極状態は原点Ｏの近傍にある。この強誘電体膜２３にデータ“１”を書き込むには、たとえば中間電極２２に接続された第２の配線３３ｂを接地電位とし、制御ゲート電極２４に接続された第１の配線３３ａに３Ｖの電圧を印加すると、分極状態は原点Ｏから点ａ”まで実線に沿って移動する。そののち、制御ゲート電極２４に接続された第１の配線３３ａを接地電位とすると、分極状態は点ａ”から点ａに移動し、強誘電体膜２３には電圧ゼロの状態で約１０μＣ／ｃｍ２ の電荷（残留分極）がデータ“１”として保持される。
【００５２】
続いて、データ“１”をデータ“０”に書き換えるには、中間電極２２の電位はそのままにして、制御ゲート電極２４に接続された第１の配線３３ａに、分極状態を飽和状態まで反転させるために必要な電圧−３Ｖを印加するのではなく、約−１Ｖの電圧を印加する。つまり、分極による電荷が負の飽和状態（約−１０μＣ／ｃｍ２ ）からほぼ０（約０μＣ／ｃｍ２ ）までをデータ“０”と定義して、当初からデータ“０”としての分極をおよそ０μＣ／ｃｍ２ に設定する。そこで、制御ゲート電極２４に接続された第１の配線３３ａに電圧約−１Ｖを印加すると、図５に示す軌跡のように、分極状態は点ａから点ｂ’まで移動する。この動作は、制御ゲート電極２４に接続された第１の配線３３ａを接地電位とし、中間電極２２に接続された第２の配線３３ｂに電圧１Ｖを与えることによっても実現される。そののち、制御ゲート電極２４に接続された第１の配線３３ａを接地電位とすると、分極状態は点ｂ’から点ｂに移動し、電圧ゼロの状態で強誘電体膜２３には約０μＣ／ｃｍ２ の電荷がデータ“０”として保持される。
【００５３】
つまり、第１の実施形態においては、正の残留分極が生じている強誘電体膜２３に負の電圧を印加した後、負の電圧を解除した時に強誘電体膜２３に生じる分極（残留分極）がほぼ０になるとすると、上記負の電圧（抗電圧）にほぼ等しい電圧を印加して、データを“１”から“０”に書き換えることが可能になる。なお、強誘電体膜２３にデータが書き込まれていない状態から強誘電体膜２３にデータ“０”を書き込む場合にも、図５に示す抗電圧（約−１Ｖ）を強誘電体膜２３に印加することが好ましい。
【００５４】
データを書き込んだ後は、中間電極２２に接続された第２の配線３３ｂを接地電位とし、これにつながるゲート電極１４の電位を確定する。つづいて、スイッチングトランジスタなどを利用して、中間電極２２に接続された第２の配線３３ｂを周辺回路から電気的に遮断する。
【００５５】
あるいは、データの読み出しの直前に、まず、中間電極２２に接続された第２の配線３３ｂを接地電位とし、これにつながるゲート電極１４の電位を確定する。これは、この読み出しまでに実行された書き込みおよび読み出しの動作あるいは静止状態で漏れ電流などとしてゲート電極１４に蓄積された不要な電荷を除去するためである。つづいて、スイッチングトランジスタなどを利用して、中間電極２２に接続された第２の配線３３ｂを周辺回路から電気的に遮断する。その後、データを読み出すために、制御ゲート電極２４に接続された第１の配線３３ａに、読み出し電圧ＶＲを印加する。この読み出し電圧ＶＲは、強誘電体膜２３に印加される電圧とシリコン酸化膜１３に印加される電圧とに分割される。このとき、強誘電体膜２３の分極が下向き（データ“１”）の場合は、強誘電体膜２３に印加される電圧によって生じる分極の方向と、保持されている分極（電荷）の方向とは一致しているので、いわゆるディスターブ現象が生じることがなく、読み出し電圧ＶＲを除去しても分極の向きや大きさは変わらない。
【００５６】
一方、第２の実施形態の強誘電体ＦＥＴからなるメモリセルを利用した場合、強誘電体膜２３の分極が上向き（データ“０”）の場合は、データの書き込み時に、強誘電体膜２３に印加される電圧によって生じる分極の方向と、保持されている分極（電荷）の方向とが逆なので、読み出し電圧ＶＲの印加によって強誘電体膜２３はディスターブを受ける。その結果、ディスターブによって分極が消失してゆき、これにともなってデータ“０”に対するソース−ドレイン間電流Ｉｄｓが変化する。
【００５７】
しかし、第１の実施形態を利用した書き込み方法においては、当初から分極が約０μＣ／ｃｍ２ の状態がデータ“０”として保持されている。さらに、制御ゲート電極２４に接続された第１の配線３３ａに印加される読み出し電圧ＶＲは、強誘電体膜２３にかかる電圧が抗電圧を超えないように設定できるので、ディスターブによって分極が消失してゆくことはなく、また、データ“０”の状態がデータ“１”へと反転してしまうこともない。したがって、データ“０”を繰り返して読み出しても、ソース−ドレイン間電流Ｉｄｓは変化しないことになる。具体的には、強誘電体膜２３に印加される電圧とゲート酸化膜１３に印加される電圧との比は、中間電極２２，強誘電体膜２３及び制御ゲート電極２４により構成されるキャパシタの容量と、ゲート電極１４，ゲート酸化膜１３およびシリコン基板１１により構成されるキャパシタの容量との比によって決まる。この容量比と読み出し電圧ＶＲとを調整することにより、データ読み出し時に強誘電体膜２３に印加される電圧を強誘電体膜２３中の分極の抗電圧以下にできる。
【００５８】
そして、データの保存状態においては、これに先立つデータ書き込み動作の最後の段階で、制御ゲート電極２４に接続された第１の配線３３ａと中間電極２２に接続された第２の配線３３ｂとを共に接地することにより、強誘電体膜２３に印加するバイアスをゼロとする。これにより、データ保持中にバイアスの影響を受けて分極が変化することはなくなる。
【００５９】
よって、第１の実施形態を利用した場合、データ“１”を残留分極が下向きにある状態に対応させ、データ“０”を残留分極が上向きの飽和状態に達しない範囲に対応させて、データの書き込み，書き換え，保存及び読み出しを行なうことが可能になり、データ“０”のときのディスターブに起因する読み出し電流の変化を小さくすることができ、読み出し精度の向上を図ることができる。
【００６０】
なお、上記各実施形態においては、ＣＭＯＳデバイスにおいて、ゲート絶縁膜をシリコン酸化膜により構成したＭＯＳＦＥＴについて説明したが、ゲート絶縁膜をシリコン酸窒化膜やシリコン窒化膜などによって構成してもよい。つまり、本発明は、ＭＩＳＦＥＴ全般について適用することができる。
【００６１】
【発明の効果】
本発明の半導体装置又はその製造方法によると、強誘電体膜，該強誘電体膜上に設けられた制御ゲート電極，及びソース・ドレイン領域を有する強誘電体ＦＥＴと、ゲート絶縁膜，ゲート電極及びソース・ドレイン領域を有するＭＩＳＦＥＴとを共通の半導体基板上に設けるようにしたので、強誘電体ＦＥＴをメモリセルとして用い、ＭＩＳＦＥＴをメモリセルを駆動するトランジスタとして用いることが可能になり、メモリとメモリを制御するためのトランジスタとを含む集積化された混載型半導体装置の提供を図ることができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｄ）は、第１の実施形態における半導体装置の製造工程を示す断面図である。
【図２】（ａ）〜（ｄ）は、第２の実施形態における半導体装置の製造工程を示す断面図である。
【図３】第３の実施形態におけるメモリ・ロジック混載型の半導体集積回路装置の平面図である。
【図４】強誘電体ＦＥＴにより構成されるメモリセルの読み出し時におけるゲートバイアスΔＶｇの設定方法を説明するための図である。
【図５】第１の実施形態を利用したデータの書き込み動作の例を電圧−分極座標上で説明するためのヒステリシス特性図である。
【図６】従来のＭＦＩＳＦＥＴ型の強誘電体ＦＥＴの断面図である。
【符号の説明】
１１ シリコン基板
１２ 素子分離用絶縁膜
１３，４１ ゲート酸化膜
１４ ゲート電極
１５，１７ ソース領域
１６，１８ ドレイン領域
１９，４５ レジストマスク
２０ 第１の層間絶縁膜
２１ ポリシリコンプラグ
２２ 中間電極
２３，４２ 強誘電体膜
２４，４３ 制御ゲート電極
３０ 第２の層間絶縁膜
３１，３２ タングステンプラグ
３３ 配線層
３３ａ，３３ｂ 配線
４８，４９ タングステンプラグ
５０ 配線層
Claims (4)
- 半導体基板と、
上記半導体基板上に設けられたゲート絶縁膜，ゲート電極及びソース・ドレイン領域を有するＭＩＳＦＥＴと、
上記半導体基板上に設けられたゲート絶縁膜，ゲート電極，ソース・ドレイン領域，上記ゲート電極に電気的に接続される中間電極，該中間電極上に設けられた強誘電体膜，該強誘電体膜上に設けられた制御ゲート電極，上記中間電極に接続される第１の配線，及び上記制御電極に接続される第２の配線を有し、上記第１の配線と第２の配線との間に互いに絶対値の異なる書込み電圧を印加し、その後前記書き込み電圧を解除したときの強誘電体膜に生じる残留分極が、一方の状態はほぼ飽和した状態にあって、もう一方の状態はほぼ０付近にあることが可能に構成されている強誘電体ＦＥＴと、
上記強誘電体ＦＥＴを複数個配置して構成される記憶回路部と、
上記ＭＩＳＦＥＴを複数個配置して構成され、上記記憶回路部を制御するための制御回路部と
を備えている半導体装置。 - 請求項１記載の半導体装置において、
上記ゲート電極を覆う層間絶縁膜と、
上記層間絶縁膜を貫通して上記ゲート電極に接続されるコンタクト部材とをさらに備え、
上記中間電極は、上記層間絶縁膜の上に設けられ、かつ、上記コンタクト部材に接続されていることを特徴とする半導体装置。 - 請求項１又は２記載の半導体装置において、
上記強誘電体ＦＥＴのゲート電極と、上記ＭＩＳＦＥＴのゲート電極とは、同じ導体膜から形成されていることを特徴とする半導体装置。 - 請求項１〜３のうちいずれか１つに記載の半導体装置において、
上記第２の配線に印可される読み出し電圧は坑電圧を超えないように設定されていることを特徴とする半導体装置。
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