JPH1056088A

JPH1056088A - 強誘電体記憶素子及びその素子を用いた強誘電体記憶装置

Info

Publication number: JPH1056088A
Application number: JP8211486A
Authority: JP
Inventors: Masahiro Shigeniwa; 昌弘茂庭; Yoshifumi Wakahara; 祥史若原; Kenichi Shoji; 健一庄司; Kazunari Torii; 和功鳥居; Masahiko Hiratani; 正彦平谷; Takayuki Kawahara; 尊之河原
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-08-09
Filing date: 1996-08-09
Publication date: 1998-02-24

Abstract

(57)【要約】【課題】材料、プロセスに関する問題が軽微で、動作原
理上リーク電流の影響を受けず、高集積化が可能な１Ｔ
ｒ型強誘電体不揮発性メモリを得る。【解決手段】半導体性強誘電体膜１９に一対の電流入出
力用電極４，５を取り付ける。電流経路にあたる強誘電
体膜の少なくとも一部に対して電圧印加用の一対の制御
電極７，２０を設置する。制御電極の一方をショットキ
ー電極２０として半導体性強誘電体膜中に空乏層を形成
する。この構成をもって、強誘電体メモリ素子とする。
制御電極７，２０に電圧を印加して強誘電体膜中に分極
を誘起する。電圧印加の極性によって異なる均一性の分
極誘起が可能で、均一分極、不均一分極を、それぞれ、
“０”と“１”の記憶情報として定義する。分極の均一
性に基づく電流入出力用電極４，５間の電流コンダクタ
ンスの変化により“０”と“１”の記憶情報の読み出し
を行なう。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は強誘電体を用いた不
揮発性記憶素子及びその素子を用いた不揮発性記憶装置
に係り、特にＭＯＳＦＥＴ（Metal-Oxide-Semiconducto
r Field Effect Transistor）におけるゲート酸化膜の
代わりに強誘電体膜を用いたトランジスタに類似の構造
の素子１個をもって１メモリセルとする１トランジスタ
型（以下、１Ｔｒ型と称する）の強誘電体記憶素子及び
その素子を用いた強誘電体記憶装置に関する。

【０００２】

【従来の技術】先ず、強誘電体の「電束Ｄ（Ｃ／ｃ
ｍ²）−電界Ｅ（Ｖ／ｃｍ）」特性を図２に示す。電界
により強誘電体の構成イオンが変位することにより、そ
の変位が強誘電体結晶の格子歪みとして残留する。この
ため電界印加後、電界Ｅを０としても、一定の分極（残
留分極Ｐｒ）が保存される。分極の極性は、電界印加の
極性により決定される。一般に、強誘電体メモリは、残
留分極Ｐｒを記憶情報として利用する。強誘電体メモリ
は、従来の主記憶装置であるＤＲＡＭ（Dynamic Random
Access Memory）と同等の高速動作性能（分極反転時間
≦１０ｎｓｅｃ）を持つ不揮発性メモリとして注目を
集め、現在急速な発展を遂げつつある携帯用電子機器
（超小型コンピュータ・システム）の将来の主記憶装置
として高く期待されている。

【０００３】従来の１Ｔｒ型強誘電体メモリの構造とし
ては、ＭＦＳ（Metal-Ferroelectric-Semiconductor）
ＦＥＴ、ＭＦＩＳ（Metal-Ferroelectric-Insulator-Se
miconductor）ＦＥＴ、およびＭＦＭＩＳ（Metal-Ferro
electric-Metal-Insulator-Semiconductor）ＦＥＴがあ
り、現在ではＭＦＭＩＳＦＥＴの開発が主流である。し
かし、ＭＦＩＳＦＥＴもＭＦＭＩＳＦＥＴも、ＭＦＳＦ
ＥＴから派生したものであるので、ＭＦＳＦＥＴの説明
から始める。

【０００４】図３に従来のＭＦＳＦＥＴの縦断面図を示
す。図３において参照符号１は半導体基板を示し、この
半導体基板１の上に強誘電体膜２を介してゲート電極３
が設置してある。ゲート電極３の両側には、ソース電極
４およびドレイン電極５が配置してある。ソース電極４
とドレイン電極５がそれぞれ接する半導体基板１の表面
には、電極／半導体間でオーム性接触を得るため、高不
純物濃度層６を形成してある。但し、高不純物濃度層６
の電気伝導極性を基板半導体１と逆極性にしてあるの
で、ソースとドレインの高不純物濃度層６間は電気的に
絶縁されている。半導体基板１の下面には、基板の電位
を制御するために基板電極７が設置してある。すなわ
ち、ＭＯＳＦＥＴのＯ（Oxide）の代わりに強誘電体膜
２を用いた構成となっている。ゲート・バイアスの極性
により、半導体基板１に接する強誘電体膜２表面の分極
電荷極性を反転させる。

【０００５】図３に示したＡ−Ａ’線に沿ってエネルギ
ー・バンド図を描けば、図４及び図５に示すようにな
る。ここでは、ｐ型半導体基板１を用いた例を示す。図
４は、ゲート電極３に正の電圧印加を行なって強誘電体
膜２の基板側１の表面に正の分極電荷を誘起し、しかる
後に電圧印加を零とした場合のバンド図である。強誘電
体膜２表面の正の残留分極（＋Ｐｒ）により生じた正の
残留分極電荷８によって、半導体基板１の表面電位が
（＋）側にシフトしている。ソース及びドレインの高不
純物濃度領域６（基板と逆極性のｎ型）の電子にとって
は、表面近傍において基板１のｐ型領域に流れ込む際の
ポテンシャル・バリアが低下したことになる。このた
め、ソース電極４とドレイン電極５間に電圧を印加する
ことにより、両電極間に電流導通が観測できる。表面電
位の（＋）側へのシフトによって基板表面近傍に空乏層
１２が形成され、空乏層１２中にドーピング不純物（こ
の場合、アクセプタ）による負イオン１１が誘起され、
強誘電体２と基板１との界面に電子９が誘起される。ア
クセプタイオン１１は、残留分極電荷８と電気力線１３
を介して電気的にカップリングしている。また、電子９
は残留分極電荷８を電気的に中和している。この状態
で、熱平衡である。

【０００６】図５は、ゲート電極３に負の電圧印加を行
なって強誘電体膜２の基板側の表面に負の残留分極（−
Ｐｒ）による負の分極電荷を誘起し、しかる後に電圧印
加を零とした場合のバンド図である。強誘電体膜２表面
の負の残留分極電荷８により半導体基板１表面に正孔１
０が引き寄せられている。この場合、半導体基板１はｐ
型なので、表面は空乏ではなく蓄積状態になる。表面電
位の（＋）側へのシフトは起こらず、電子９に対するポ
テンシャル・バリアの低下は生じない。したがって、ソ
ース電極４とドレイン電極５間の電流導通は観測されな
い。なお、引き寄せられた正孔１０は、残留分極電荷８
を電気的に中和している。

【０００７】図４及び図５で述べたメカニズムから、Ｍ
ＦＳＦＥＴ構造においては、強誘電体膜２の分極極性は
ゲート電圧により制御され、その分極極性はソース４と
ドレイン５間の導通の有無を調べることにより検出でき
ることがわかる。これが、１Ｔｒ型強誘電体メモリの原
理である。ここでは、半導体基板１にｐ型を用いた例に
ついて説明したが、ｎ型半導体基板を用いた場合でも極
性が逆になるだけで事情は同じである。

【０００８】なお、未だＭＦＳＦＥＴにおいては十分な
動作特性は得られていない。材料、プロセス上の問題
が、後述するように深刻なためである。代表的な半導体
材料であるＳｉと、ＢａＴｉＯ₃、ＳｒＴｉＯ₃、ＳｒＢ
ｉ₂Ｔａ₂Ｏ₉、ＰｂＴｉＯ₃（ＰＴ）、ＰｂＺｒ_1-xＴｉ_x
Ｏ₃（ＰＺＴ）などの強誘電材料とでは格子定数の整合
がとれず、半導体基板１と強誘電体膜２との界面に高密
度の界面準位ができる。図６に示すように、界面準位１
４は帯電して分極電荷を電気的に中和し、分極電荷の半
導体表面電位に対する影響を遮断してしまう。格子定数
は材料固有のもので変えようがなく、このため格子不整
合の問題は本質的で深刻と言える。一つの解決法とし
て、イクステンディド・アブストラクツ・オブ・ザ・１
９９５・インターナショナル・コンファレンス・オン・
ソリッド・ステート・デバイセズ・アンド・マテリアル
ズの第３００頁〜第３０２頁（Extended Abstracts of
the 1995 International Conference on Solid State D
evices and Materials, pp.300-302）において論じられ
ているように、半導体基板１として強誘電体膜２と同じ
ペロブスカイト結晶構造の常誘電性半導体を用いる試み
がある。しかし、この検討は始まったばかりで、有効性
を議論できる段階にない。現在主流の解決法は、以下に
説明する「緩衝層」を用いる方法である。

【０００９】このＭＦＳＦＥＴの界面の問題を解決する
方法は、半導体基板１と強誘電体膜２の間に緩衝層とし
て「絶縁膜１５（Insulator;Ｉ層）」もしくは「金属膜
１６（Metal）／絶縁膜１５（Insulator）」の２層膜
（ＭＩ層）を挿入して、ＭＦＩＳ構造もしくはＭＦＭＩ
Ｓ構造とするものである。具体的には、例えば非晶質の
ＳｉＯ₂膜（Ｉ層）、さらには強誘電体膜２との界面特
性も考慮して例えばＴｉＮ／ＳｉＯ₂膜（ＭＩ層）を挿
入する。メモリ動作の原理は大筋においてＭＦＳＦＥＴ
と同じである。この緩衝層を用いる方法は、上記の界面
の問題を比較的うまく解決でき、このことから現在の１
Ｔｒ型強誘電体メモリの研究開発においてはＭＦＭＩＳ
ＦＥＴの研究が主流となっている。

【００１０】しかし、ＭＦＭＩＳＦＥＴやＭＦＩＳＦＥ
Ｔにおいては、強誘電体膜２にリーク電流が流れると分
極情報が読み出せなくなるという問題がある。ＭＦＭＩ
Ｓ構造のエネルギー・バンド図を図７及び図８に示す。
なお、ここでＭＦＭＩＳＦＥＴは、図３に示したＭＦＳ
ＦＥＴのＡ−Ａ’線に沿ったゲート電極３直下の構造に
おいて、半導体基板１と強誘電体膜２間に絶縁膜１５と
金属膜１６の２層膜を挿入した構造であるが、その断面
図は省略する。図７には、強誘電体膜２の残留分極電荷
により、ｐ型半導体基板１の表面電位が（＋）側にシフ
トした様子を示す。強誘電体膜２の分極電荷８により金
属膜１６の基板側表面に正孔１０が誘起され、これが半
導体基板１の表面電位を（＋）側にシフトさせている。
この時、金属膜１６の電位は、誘起された正孔１０によ
りゲート電極３および半導体基板１よりも高くなってい
る。このため、基板１とゲート電極３中の電子９が、絶
縁膜１５と強誘電体膜２のリーク電流として僅かずつで
はあるが金属膜１６中に流れ込んでくる。流れ込んだ電
子９は、金属膜１６の基板側表面に誘起されていた正電
荷１０を中和する。正電荷１０の消滅により金属膜１６
と半導体基板１間を結ぶ電気力線１３の数は減少するの
で、リーク電流の流入に伴い、半導体基板１の表面電位
のシフト量は減少してゆく。最終的には、図８に示すよ
うに、分極電荷と半導体基板１の表面電位との電気的な
連携が切れ、ソース電極とドレイン電極間の電流の導通
／不導通による分極状況の読出しはできなくなってしま
う。

【００１１】ＭＦＩＳ構造においても、図９及び図１０
に示すように流れ込んだ電子９が金属膜１６の代わりに
強誘電体２と絶縁膜１５の界面に溜まる点が異なるだけ
で、ＭＦＭＩＳ構造と同様である。なお、ＭＦＩＳＦＥ
Ｔは、図３に示したＭＦＳＦＥＴのＡ−Ａ’線に沿った
ゲート電極３直下の構造において、半導体基板１と強誘
電体膜２間に絶縁膜１５を挿入した構造であるが、その
断面図は省略する。

【００１２】強誘電体膜のエネルギー・ギャップは約２
〜４ｅＶであり、Ｉ層として用いられているＳｉＯ₂の
エネルギー・ギャップ８〜９ｅＶに比べ小さいので、Ｍ
ＦＭＩＳ構造およびＭＦＩＳ構造における電流リークは
主として強誘電体膜２において生ずる。そこで、一例と
してＰＺＴをＭＦＭＩＳ（又はＭＦＩＳ）構造における
Ｆ層すなわち強誘電体膜２として用いた場合を考える。
残留分極Ｐｒは３０〜５０μＣ／ｃｍ²、リーク電流密
度は１０^-7Ａ／ｃｍ²（＠１Ｖ）であるので、分極電荷
８は数１０秒で中和されてしまう計算になる。但し、電
荷が中和されてゆくにつれ接地電位とＩ層の電位の差が
減少するのでそれに伴いリーク電流が減少し、中和が完
了するまでの時間は、正確には、もう少し長くなる。な
お、ＭＦＳＦＥＴにおいては、リーク電流として流れ込
んだ可動電荷（基板１がｐ型の場合は電子９、ｎ型の場
合は正孔１０）は、半導体基板１を通って基板電極７等
からアースにこぼれていくので、リーク電流による読出
し機能喪失の問題はない。

【００１３】ＭＦＭＩＳ構造およびＭＦＩＳ構造におい
ては、印加電界のほとんどがＩ層にかかってしまうとい
う問題もある。一般に強誘電体の比誘電率は大きく（Ｐ
ＺＴでは約１５００）常誘電体の比誘電率は小さい（Ｓ
ｉの場合、３．９）ためである。強誘電体に分極書き込
みするに充分なだけ電界をかけようとすると、書き込み
電圧はかなり大きくなる。これは、低電圧メモリ用途に
は障害となる。

【００１４】

【発明が解決しようとする課題】前述した従来の１Ｔｒ
型強誘電体メモリについて整理すれば、次のようにな
る。１Ｔｒ型強誘電体メモリには、ＭＦＳＦＥＴと、Ｍ
ＦＩＳＦＥＴおよびＭＦＭＩＳＦＥＴとがある。いずれ
も、スケーリング則が適用でき、ギガビットクラスのメ
モリの大規模集積化に必須なメモリセル微小化に対して
適合性が高いという特長を持つ。ＭＦＳＦＥＴは、材
料、プロセス上の問題により、少なくとも現在のところ
は、良好な特性のメモリが得られていない。但し、動作
原理上はリーク電流が流れてメモリ機能を失うような心
配はない。一方、ＭＦＩＳＦＥＴ、ＭＦＭＩＳＦＥＴ
は、材料、プロセス上の問題が比較的軽微なため動作原
理どおりのデバイスが作製できるが、リーク電流により
読出し機能を失うという動作原理に基づく弱点を持つ。

【００１５】尚、他に強誘電体メモリとしては、強誘電
体キャパシタをトランジスタのソース又はドレインと直
列接続して分極反転電荷を検出する構成の１トランジス
タ−１キャパシタ（１Ｔｒ１Ｃ）型強誘電体メモリがあ
るが、この場合トランジスタはキャパシタを選択的にア
クセスするための単なるスイッチとして用いている。こ
の１Ｔｒ１Ｃ型強誘電体では、分極反転電荷量にスケー
リング則が適用できないので、ギガビットクラスの大容
量メモリの実現は困難である。

【００１６】従って、携帯用コンピュータ・システム用
途のギガビットクラスの超高集積の強誘電体不揮発性メ
モリの実現を考えると、材料、プロセスに関し問題が軽
微で、動作原理上リーク電流の影響を受けない１Ｔｒ型
強誘電体メモリの登場が強く望まれる。

【００１７】そこで、本発明の目的は、ギガビットクラ
スの超高集積化が可能で、しかも動作原理上リーク電流
の影響を受けない１Ｔｒ型の強誘電体記憶素子及びその
素子を用いた強誘電体記憶装置を提供することにある。

【００１８】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係る強誘電体記憶素子は、強誘電体の分極
状況を記憶情報として用いる強誘電体記憶装置におい
て、電圧を印加して分極状況を制御する少なくとも１個
の分極制御用電極と、強誘電体の分極状況によって強誘
電体中を流れる電流の大きさの変化を検出する少なくと
も１対の電流入出力用電極とを強誘電体に設けたことを
特徴とするものである。この場合、前記強誘電体が、ｎ
型もしくはｐ型の電気電導性を有する半導体性強誘電体
であれば好適である。

【００１９】また、前記分極制御用電極が、前記半導体
性強誘電体中に空乏層を形成する空乏層形成用の制御電
極であれば好適である。また、前記分極制御用電極が複
数から成る場合、少なくとも１個の分極性御用電極は前
記半導体性強誘電体中に空乏層を形成する空乏層形成用
の制御電極であり、他の少なくとも１個の分極制御用電
極は前記半導体性強誘電体にオーム性接触するオーム性
制御電極であれば好適である。

【００２０】ここで、前記空乏層形成用の制御電極は、
前記半導体性強誘電体とショットキー接触を形成して前
記半導体性強誘電体中に空乏層を形成するショットキー
電極とすればよい。この場合、図２５に示すように、シ
ョットキー電極２０の大きさが、オーム性制御電極７よ
りも大きければ好適である。

【００２１】また、前記空乏層形成用の制御電極は、前
記半導体性強誘電体に設けたｐｎ接合にオーム性接触し
て半導体性強誘電体中にｐｎ接合による空乏層を形成す
るオーム性電極、例えば図２０に示すように、ｐ型半導
体性強誘電体２６とｎ型半導体性強誘電体２５とで形成
するｐｎ接合にオーム性接触するゲート電極３で構成し
てもよい。この場合、前記空乏層形成用のオーム性電極
が接触するｐｎ接合の接合面の大きさが、分極制御用の
オーム性制御電極よりも大きければ好適である。

【００２２】前記強誘電体記憶素子において、前記記憶
情報を読み出す際、前記空乏層に対して逆バイアスとな
る極性の電圧が前記電流入出力用電極に印加されるよう
に構成されていれば好適である。

【００２３】さらに、前記空乏層形成用の制御電極と前
記電流入出力用電極とを、前記強誘電体の異なる面に接
触して設ければ好適である。

【００２４】また、前記強誘電体を、複数の前記分極制
御用電極により挟むと共に電気電導率の異なる複数の層
で構成してもよい。

【００２５】本発明に係る強誘電体記憶装置は、前記い
ずれかの強誘電体記憶素子を常誘電体基板上に形成した
ことを特徴とするものである。この場合、常誘電体基板
は半導体基板とすれば好適である。更に前記強誘電体記
憶装置において、強誘電体記憶素子が、前記半導体基板
上に形成された電気回路と接続されていれば好適であ
り、この場合、前記半導体基板はＳｉ基板またはＧａＡ
ｓ基板とすればよい。

【００２６】

【発明の実施の形態】本発明に係る強誘電体記憶素子の
好適な実施の形態につき、以下説明する。先ず、概要を
説明する。図１は、本発明の１Ｔｒ型強誘電体メモリ素
子の縦断面図である。図１において参照符号１９は半導
体性の強誘電体膜を示し、この強誘電体膜１９に一対の
電流入出力用電極４，５を設け、更に電流経路にあたる
強誘電体膜１９の少なくとも一部に対して電圧印加用の
一対の制御電極７，２０を設ける。

【００２７】このような基本構造を有する１Ｔｒ型強誘
電体メモリ素子は、制御電極２０に電圧を印加して制御
電極７，２０間の強誘電体膜１９中に均一電界を誘起
し、膜中に均一に分極が誘起される。また、制御電極２
０により膜中に不均一電界を誘起すれば、制御電極７，
２０間の強誘電体膜１９中に不均一に分極を誘起するこ
ともできる。この強誘電体膜１９中に誘起された「均一
分極」と「不均一分極」の状態を、それぞれ“０”と
“１”の記憶情報として定義する。本発明に係る強誘電
体記憶素子は、このような分極の均一性に基づく電流入
出力用電極４，５間の電流コンダクタンスの変化をもっ
て“０”と“１”の記憶情報の読み出しを行なう。

【００２８】尚、強誘電体膜１９中への不均一電界、均
一電界を印加すること自体については、１９９４年のフ
ィズィカル・レビュー・レターズ、第７３巻、第１５
号、第２１０７頁〜第２１１０頁（Physical Review Le
tters, Vol. 73, No. 15, pp.2107-2110, 1994）におい
て論じられている。すなわち、強誘電体膜１９にアクセ
プタもしくはドナーを添加して半導体性とし、一方の制
御用電極２０をショットキー接触、もう一方の制御用電
極７をオーム性接触とすることにより、均一分極及び不
均一分極を実現できる。電流入出力用電極４，５はオー
ム性接触にしておく。以下に詳細を説明する。

【００２９】強誘電体のエネルギ・ギャップは、約２〜
４ｅＶである。通常は絶縁体に分類されているが、ワイ
ド・ギャップの半導体と見ることもでき、事実、十分に
ドーピングされた強誘電体は半導体としてふるまう。こ
こでは、ＳｉやＧａＡｓなど一般に半導体として利用さ
れている常誘電材料と区別する意味で、これを半導体性
強誘電体と呼ぶことにする。半導体性強誘電体としては
セラミクス半導体コンデンサとして用いられる、還元雰
囲気での焼成によりｎ型半導体化したチタン酸バリウム
やチタン酸ストロンチウムなどがある。また、ｐ型半導
体化したチタン酸鉛（ＰｂＴｉＯ₃（ＰＴ））などもあ
る。この鉛系の強誘電体材料においては、オゾン雰囲気
中成膜や酸素プラズマアニールなど特別な処理を行なわ
ないかぎり酸素空孔ができやすく、酸素空孔はアクセプ
タとしてふるまうからである。

【００３０】通常、半導体に電極材料をショットキー接
触させれば半導体表面に空乏層ができるが、ショットキ
ー・バリアが形成されるのは半導体性強誘電体でも同様
である。空乏層中には、電界強度が位置に依存した内部
電界が形成される。即ち、強誘電体を半導体性とし、そ
の表面にショットキー電極を設置すれば、電極界面付近
の強誘電体中に不均一電界を形成することができる。強
誘電体膜の裏面に基板電極を設置し、ショットキー電極
と半導体（基板電極）との間に逆バイアスを印加（ｐ型
半導体の場合、半導体側が負）すれば、空乏層幅が広が
るとともに内部電界は増加する。順バイアス（ｐ型半導
体の場合、半導体側が正）を印加すれば、まず低バイア
スで空乏層が縮んでゆき、内蔵電位Ｖ_biを越えるバイア
スでオーム性電導の状態となってショットキー電極と基
板電極間にわたって半導体性強誘電体膜中に均一な電界
が形成される。即ち、ショットキー電極にかけるバイア
スの極性によって、半導体性強誘電体膜の中に不均一電
界を形成したり、均一電界を形成することができる。印
加電界が強誘電体膜の内部で不均一ならば、誘起される
分極の密度も不均一となる。図２より分かるように、分
極には電界依存性があるからである。

【００３１】分極電荷密度の均一性によって電流コンダ
クタンスが変化するメカニズムについて、以下に説明す
る。ショットキー電極に内蔵電位Ｖ_biを越える順バイア
スをかけた場合のように、強誘電体膜内の電界が均一で
ある場合、従って分極密度が均一である場合には、例え
ば図１１に強誘電体膜２を挾んで両端に設けたオーム性
接触する金属電極１６，１６間にバイアスを印加した場
合のエネルギバンドと分極電荷を模式的に示したよう
に、膜中の分極１７の電荷は隣り合う電荷同士で正負相
殺しあって電気的に中性化する。相殺の起きない膜表面
においてのみ、空間電荷（この場合は、表面電荷８）が
発生する。これに対し、ショットキー電極２０に逆バイ
アスをかけた場合など、分極が不均一な場合は、例えば
図１２に半導体性強誘電体膜１９を挾んで一方がオーム
性接触電極１６で他方のショットキー電極２０に逆バイ
アスを印加した場合のエネルギバンドと分極電荷を模式
的に示したように、中和をまぬがれる分極電荷があり、
これが膜中の空間電荷１８としてふるまう。半導体性強
誘電体膜１９の空間電荷は、この不均一分極による空間
電荷１８と、半導体性強誘電体膜１９の本来の空間電荷
であるアクセプタ・イオン１１による空間電荷によって
構成される。なお、図１１及び図１２には示さなかった
が、強誘電体膜２，１９のそれぞれの表面の分極電荷８
は、金属電極１６あるいはショットキー電極２０の表面
に誘起された正孔および電子により中和されている。

【００３２】さて、図１２に示したように、不均一分極
による空間電荷１８の極性は、半導体性強誘電体膜１９
の本来の空間電荷であるドーピング不純物（ｐ型の場
合、アクセプタ）イオン１１の極性とは逆極性である。
したがって、素電荷量をｑ、不均一分極による空間電荷
１８の密度を＋ｑＮ_pol、ドーピング不純物イオン１１
による空間電荷密度を−ｑＮ_Dで表せば、半導体性強誘
電体膜１９における空間電荷密度は、−ｑＮ_D＋ｑＮ_pol
＝−ｑ（Ｎ_D−Ｎ_pol）となる。即ち、不均一分極によっ
て空間電荷１８が発生すると、半導体性強誘電体膜１９
中の空間電荷密度は減少する。これは、実効的にドーピ
ング不純物濃度が減少したことに相当する。ドーピング
不純物濃度が減少すれば、フェルミ・レベルＥ_Fはミッ
ド・ギャップＥ_g／２へ向かってシフトし、空乏層の幅
Ｗは広くなる。Ｗの増えた分、電流の通り道である中性
領域の幅（ｄ−Ｗ）が狭くなり、電流コンダクタンスは
減少する。こうして、分極電荷密度の均一性によって電
流コンダクタンスは変化することになる。

【００３３】特に、半導体性強誘電体膜１９の厚さｄ
を、Ｗ₀＜ｄ≦Ｗ_pol（Ｗ₀：不均一分極による空間電荷
がない場合の空乏層幅、Ｗ_pol：不均一分極による空間
電荷がある場合の空乏層幅）に設計すれば、不均一分極
の時には電流がオフされ、電流コンダクタンスの増減比
を大きくとることができる。

【００３４】ショットキー電極２０にかけるバイアスの
極性によって、半導体性強誘電体膜１９中に「低コンダ
クタンス状態」と「高コンダクタンス状態」を書き込め
ることを説明した。いずれの状態が書き込まれているか
は、もちろん、電流入出力用電極４，５間に電圧をか
け、電流値を検出することによって簡単に読み出せる。
即ち、ここで述べた図１に示した構成の本発明の強誘電
体記憶素子は、１素子型の強誘電体不揮発性メモリ素子
として用いることができる。

【００３５】この強誘電体記憶素子を従来の不揮発性メ
モリであるフラッシュメモリと同様の回路に組み込め
ば、メモリ回路として用いることができる。本発明の強
誘電体記憶素子は、ＭＯＳＦＥＴと同様にオーム性接触
と空乏層により構成された４端子の素子である。ＭＯＳ
ＦＥＴ同様にスケーラビリティが高く、ギガビット以上
の大容量化に求められるセルサイズの微小化にも対応す
ることができる。

【００３６】図１に示すように、本発明に係る強誘電体
記憶素子の半導体性強誘電体膜１９に設けられたオーム
性接触の基板電極７とショットキー電極２０との間に電
圧を印加した時の、順バイアス状態、その後の零バイア
ス状態、逆バイアス状態、その後の零バイアス状態にお
ける半導体性強誘電体１９膜の（ａ）分極−電界ヒステ
リシス・ループ上の動作点、（ｂ）分極状態、（ｃ）エ
ネルギー・バンド図の対応の様子を、それぞれ図１３、
図１４、図１５、図１６に示す。エネルギー・バンドの
曲がりは分極に関するポアソン方程式、ｄｉｖＤ＝ρ，
Ｄ＝ε₀Ｅ＋Ｐ（Ｄ：電束，ρ_D：ドーピング不純物イオ
ンによる空間電荷密度（＝−ｑＮ_D），ε₀：真空の誘電
率、Ｅ：電界，Ｐ：分極）を解いて求めた。ここで、ヒ
ステリシスは傾きα₁，α₂の直線（Ｐ＝α₁Ｅ＋Ｐｒ，
Ｐ＝α₂Ｅ＋Ｐｒ，Ｐ＝α₁Ｅ−Ｐｒ，Ｐ＝α₂Ｅ−Ｐ
ｒ）で構成される平行四辺形により近似（線形近似）し
てある。

【００３７】図１３は、内蔵電位Ｖ_biより大きな順方向
電圧バイアス（半導体のｐｎ接合及びショットキー接触
の理論に示されているように、Ｖ＝Ｖ_biでＥ＝０）をか
けて強誘電体膜１９内に均一に電界を印加し、均一分極
を誘起した状態である。膜内いずれにおいても電界強度
が同じなので、位置ｘ₁，ｘ₂，ｘ₃，ｘ₄，ｘ₅のいずれ
に着目しても、同図（ａ）中に示した黒丸で表示される
動作点はヒステリシス・ループの右上の線（Ｐ＝α₁Ｅ
＋Ｐｒ）の同じ場所にある。尚、同図中でψは静電ポテ
ンシャルを表す。

【００３８】図１４は、順バイアス後、零バイアスに戻
した状態である。同図（ｃ）のエネルギー・バンド図に
見るように、半導体性強誘電体膜１９中に空乏層１２が
形成される。空乏層１２内の電界により、同図（ａ）に
示すように動作点はヒステリシス・ループの左の線（Ｐ
＝α₂Ｅ＋Ｐｒ）上に移動する。空乏層１２内の電界強
度が位置によって異なるため、ヒステリシス・ループの
左の線（Ｐ＝α₂Ｅ＋Ｐｒ）上で動作点は幅をもって分
布する。このヒステリシス・ループの線Ｐ＝α₂Ｅ＋Ｐ
ｒは、傾きが大きい。このため、動作点の場所がわずか
に違っても分極状態すなわち分極密度と極性は、大きく
異なる。既に説明したように、分極状態が不均一な場合
は分極に起因した空間電荷が生じ空乏層１２の幅が広が
る。ここでは、図１４（ｃ）の下部に示した電界Ｅの式
の括弧内に、二重線のアンダーラインで強調してあるよ
うに、半導体性強誘電体１９の膜の厚さｄは、この時の
空乏層幅Ｗよりも薄くなるように設計してある。従っ
て、半導体性強誘電体膜１９は、ショットキー電極２０
との界面から基板電極７との界面までのすべての位置に
おいて空乏化して電流導通経路となる中性領域は遮断さ
れ、低コンダクタンス状態である。尚、同図（ｃ）中の
式において、Ｖ_bi ^OFFは不均一分極時の内蔵電位、ρ_eff
は実効的な空間電荷密度、ρ_polは分極に基づく空間電
荷密度である。

【００３９】逆バイアスを印加したときの状況を、図１
５に示す。半導体性強誘電体膜１９は、同図（ｃ）に示
すように強い電界のもとに完全空乏化している。また、
同図（ａ）に示すように各動作点は、いずれも、ヒステ
リシス・ループの傾きの小さい左下の線（Ｐ＝α₁Ｅ−
Ｐｒ）上にまできている。動作点の分布に幅はあるが、
Ｐ＝α₁Ｅ−Ｐｒの傾きが小さいため分極の電界依存性
は弱く、場所による分極状態の違いは比較的小さい。完
全空乏化している状態の半導体性強誘電体膜１９中にお
ける各位置ｘ₁，ｘ₂，ｘ₃，ｘ₄，ｘ₅の電界Ｅは、同図
（ｃ）の下部に示した式で表される。

【００４０】逆バイアスをかけ、その後バイアスを零に
戻した場合の様子を、図１６に示す。動作点は、同図
（ａ）に示すようにヒステリシス・ループの左下の線
（Ｐ＝α₁Ｅ−Ｐｒ）上を図中右へ移動し、Ｅ＝０へ向
かう。Ｅ＝０になれば正孔１０が空間電荷ρ_Eff（ρ_Eff
＝ρ_D＋ρ_pol，ρ_D＝−ｑＮ_D，ρ_pol＝＋ｑＮ_p）を中和
し、その位置を中性領域２２とする。空乏層１２内の電
界強度は基板電極７側で最も小さく、ショットキー電極
２０との界面において最も大きい。これに対応して、中
性領域２２はバイアスの緩和に伴って基板電極７側から
ショットキー電極２０側へと形成されてゆく。なお、位
置ｘ＝ｘ₅における電界Ｅは、同図（ｃ）の下部に示す
式で表される。

【００４１】中性領域２２にはオーム性電導状態になら
ないかぎり空乏層１２と逆方向の電界はかからないか
ら、動作点はＥ＝０を越えて座標軸の反対側へ出ること
はない。図１６（ａ）に見るように、中性領域２２内の
位置に対応した動作点は皆、ヒステリシス・ループの左
下の線（Ｐ＝α₁Ｅ−Ｐｒ）上の同じところ（Ｅ，Ｐ）
＝（０，−Ｐｒ）にとどまる。すなわち、中性領域内に
おいて分極の不均一性は解消され、分極により導入され
た空間電荷は消滅（ρ_pol＝０，ρ_Eff＝ρ_D＋ρ_pol＝ρ
_D）する。空乏層１２内には電界が残るが、Ｐ＝α₁Ｅ−
Ｐｒの傾きが小さいので、ここでもρ_polはほとんど零
となる。即ち、空乏層幅Ｗは本来のドーピング不純物イ
オン１１による空間電荷の密度で決まり、図に示すよう
に狭くなる。これらのことから、このバイアス状態にお
いては、正孔１０が高密度に存在する導電性の中性領域
２２が、同図（ｃ）に示すように、幅広く形成される
（高コンダクタンス状態）。この後、もし順バイアスを
かけたならば、動作点はＰ＝α₂Ｅ−Ｐｒの線上をたど
って図１３で説明したようにＰ＝α₁Ｅ＋Ｐｒの線上へ
到達する。

【００４２】以上の説明を図１７を用いて要約すると、
次のようになる。強誘電体に電界印加を行えば、動作点
はヒステリシス・ループ上を左回りに移動する。ところ
で、強誘電体中に空乏層を形成すれば、零バイアス状態
においても強誘電体中に電界が印加される。空乏層内の
電界は正負いずれか一方のみの極性を持つ。この空乏層
電界の非対称性をヒステリシス特性に重ね合わせたと
き、強誘電体において空間電荷密度の２値状態すなわち
空乏層幅の２値状態を実現することが可能となる。即
ち、空乏層電界と同極性の電界がかかるバイアスを印加
した後に零バイアスとした場合、動作点はヒステリシス
上の傾きの小さな領域に留まるが、空乏層電界と逆極性
の電界印加をした後に零バイアスとした場合、動作点は
ヒステリシス上の傾きの大きな領域に留まる。

【００４３】空乏層の電界分布により、動作点は分布を
もって存在する。動作点の存在するヒステリシス・ライ
ンの傾き即ち動作点の分布の傾きが大きい場合には、分
極が不均一となって空間電荷が生じる。この空間電荷は
ドーピング不純物イオンによる空間電荷を差し引き、実
効的に強誘電体のドーピング濃度を減少させる。その結
果、強誘電体膜の空乏層幅は増加して電流コンダクタン
スは減少する。これに対し、分極が均一な場合は、空乏
層幅が狭く、高い電流コンダクタンスが得られる。この
コンダクタンスの違いを“０”と“１”の記憶信号とし
て扱うことにより、強誘電体を用いた不揮発性メモリが
得られる。

【００４４】本発明の強誘電体メモリ素子の“０”と
“１”の状態は、ＭＦＳＦＥＴや１Ｔｒ１Ｃ型メモリセ
ルのキャパシタと同様に熱平衡状態であり、中和される
べきところはすべて中和されている。従って、リーク電
流によって状態が変わってしまうことは動作原理上な
い。また、ショットキー接触やオーム性接触の電極形成
には格子整合の必要がないので、材料・プロセスにおけ
る本質的な問題の懸念もない。

【００４５】上記の動作原理の説明では、書き込みバイ
アスの電界強度が図２に示した飽和電界Ｅｓを越えてい
たが、携帯用機器など低電圧で動作させたい用途もあ
る。このような低電圧動作の用途では、書き込みバイア
ス電圧が少し小さめであり、書き込み電圧印加時に空乏
層内の一部の電界の強度が飽和電界Ｅｓよりも小さくな
っている。以下では、補足としてこのようなバイアス電
圧が少し小さめの場合について説明しておく。

【００４６】低コンダクタンス状態を出発点に考える。
この時は、図１４に示す状態にある。半導体性強誘電体
膜１９は完全空乏化している。やや小さめの逆バイアス
をかけた場合の状況を図１８に示す。同図（ａ）に示す
ように、動作点の分布の一部が、Ｐ＝α₂Ｅ＋Ｐｒの線
上にかかっている。そこでは同図（ｂ）から分かるよう
に分極の不均一が大きく、空間電荷密度は他の位置にお
ける密度より低くなっている。空間電荷密度の低下は空
乏層幅の増加をもたらすが、もともと完全空乏化してい
たので、その点においては変わりない。各位置ｘ₁〜ｘ₅
における電界Ｅは、同図（ｃ）の下部に示す式で表され
る。

【００４７】半導体性強誘電体膜１９にかかるバイアス
を零に戻せば、図１９に示す状況になる。同図（ｃ）に
示すように、空乏層はショットキー電極２０の界面近傍
に縮み、それ以外は中性領域２２となる。但し、オーム
性電極７の付近（図中、ｘ＝ｘ₁，ｘ₂）はＥ＝０でも逆
バイアス下での分極不均一が残り、高抵抗層となってい
る。空乏層とオーム性電極近傍の高抵抗層にはさまれた
低抵抗の中性領域２２が電流の通り道になる（高コンダ
クタンス状態）。順バイアスをかけた後、再び零バイア
スに戻せば、図１４に示す状況に戻る（低コンダクタン
ス状態）。尚、図１９（ｃ）の下部に、位置ｘにおける
電界Ｅ、内蔵電位Ｖ_biを表す式を示してある。ここで、
Ｖ_bi ^onは均一分極における内蔵電位を表している。

【００４８】本発明の強誘電体メモリ素子において必要
なものは、分極のヒステリシス特性と空乏層の一極性電
界である。したがって、ショットキー電極２０にかえ
て、図２０に示すように、ｐｎ接合を強誘電体膜表面に
形成しても同じメカニズムで２値メモリ素子が得られ
る。本明細書においては、単純な記述の重複を避けるた
め、ショットキー電極を用いた場合、ｐｎ接合を用いた
場合の双方を、ショットキー電極を用いた場合の記述を
もって代表させている。

【００４９】ショットキー電極に順バイアスを印加した
時には、順方向電流が流れる。電流が流れることは低消
費電力の観点からは好ましくない。そこで順バイアスに
より流れる電荷の量を簡単に見積ってみる。強誘電体の
分極反転に要する時間は１０ナノ秒（１０^-8秒）以下と
言われている。順方向電流密度を１Ａ／ｃｍ²とし、シ
ョットキー電極の接触面積を０．１６×０．１６μｍ²
＝０．０２５６μｍ²（０．０２５６×１０^-8ｃｍ²）と
する。順バイアス書き込みの間に、１０^-8×１×０．０
２５６×１０^-8＝２．５６×１０^-18Ｃの電荷が流れる
ことになる。最小加工寸法０．１６μｍのＤＲＡＭの信
号蓄積電荷量が１５ｆＣ（１．５×１０^-14Ｃ）である
のに比べて大変小さく、問題にならないことがわかる。
以上、本発明の１Ｔｒ型強誘電体メモリ素子の構成と動
作原理を説明した。

【００５０】次に、本発明に係るメモリ素子の基本素子
構造の例を図２１、図２２、図２４、図２５、図２７に
示し、簡単に説明する。図２１（ａ）に示した基本構造
のメモリ素子は、ｐ型半導体性強誘電体２３とｐ^-型半
導体性強誘電体２４の２層構造からなる強誘電体の上面
にショットキー電極２０と一対の電流入出力用電極４，
５を配し、下面に基板電極７を配置した構造を有する。
ｐ^-型半導体性強誘電体２４は高抵抗であり、電流はｐ
型半導体性強誘電体２３中を流れる。ｐ型半導体性強誘
電体２３中の空乏層１２の幅を分極状態により制御し
て、“０”と“１”を記憶する。同図（ｂ）のエネルギ
ー・バンド図に示すように、ショットキー電極２０に逆
方向バイアスをかけて不均一分極としたとき、ｐ型半導
体性強誘電体２３の膜厚より空乏層１２の幅は広くな
り、ショットキー電極２０との接触面からｐ^-型半導体
性強誘電体２４との接触面まで分布する。すなわち、ｐ
^-型半導体性強誘電体２４は、空乏層１２の幅を広くし
て電流入出力用電極４，５間を低コンダクタンス状態と
したとき、ソース電極４／基板電極７／ドレイン電極５
間を電流が流れるのを阻止するために挿入してある。ｐ
^-型半導体性強誘電体２４は中性領域であるので、電圧
はここにはかからず、空乏層１２にのみかかる。即ち、
空乏層１２があるかぎり、ｐ^-型半導体性強誘電体２４
は素子動作に影響しない。但し、同図（ｃ）のエネルギ
ーバンド図に示すように、内蔵電圧Ｖｂｉを越える順方
向バイアスをかけたときには、空乏層１２は消滅する。
この場合は、低抵抗層と高抵抗層の２層膜に電圧をかけ
た形になるので、高抵抗のｐ^-型半導体性強誘電体２４
により多くの電圧がかかる。従って、低抵抗のｐ型半導
体性強誘電体２３に順バイアスを十分にかけて分極反転
書き込みをするためには、比較的高い電圧が求められ
る。

【００５１】図２２および図２５に示すようにｐ^-型半
導体性強誘電体２４を用いない構造で素子を形成するこ
ともできる。図２２（ａ）に示した基本構造のメモリ素
子は、半導体性強誘電体膜１９の上面にオーム性電極
４，５，７を配し、下面にショットキー電極２０を配し
た構造を有する。図２２（ｂ）および（ｃ）に示すよう
に、半導体性強誘電体膜１９とショットキー電極２０と
の界面近傍には空乏層１２ができるので、低コンダクタ
ンス状態におけるソース電極４／半導体性強誘電体膜１
９下側の電極（ショットキー電極２０）／ドレイン電極
５間の電流経路を遮断することができる。尚、図２２
（ｂ）はショットキー電極２０に逆バイアスをかけた不
均一分極時の空乏層の様子を示すであり、低コンダクタ
ンス状態の場合である。また、図２２（ｃ）はショット
キー電極２０に順バイアスをかけた均一分極時の空乏層
の様子を示す図であり、高コンダクタンス状態の場合で
ある。図２５（ａ）に示した基本構造のメモリ素子は、
絶縁性基板２７の上にオーム性電極４，５，７を並べ、
その上に半導体性強誘電体膜１９を介してショットキー
電極２０を配置した構造を有する。図２１（ａ）の構造
との違いは、基板電極７よりもショットキー電極２０の
幅が広いことである。このため、基板電極７が空乏層で
くるまれ、ソース電極４／基板電極７／ドレイン電極５
間の電流経路が遮断される。

【００５２】図２２（ａ）と図２５（ａ）に示したいず
れの素子も、読み出しに際しては、ドレイン電極５を負
にバイアスする。これは、それぞれ図２３および図２６
に読み出し動作時の空乏層１２の様子を示すように、シ
ョットキー電極２０とドレイン電極５間を逆バイアス状
態にしてこの間を絶縁し、ソース側からの電流のみを検
出できるようにするためである。なお、これらの図より
わかるように、基板電極７とソース電極４は同電位であ
る。したがって、図２４および図２７に示すように、こ
れらをひとつの電極で兼用することも可能である。電極
がひとつ減った分だけ素子を微細化することができる。
また、図２３（ａ）、図２４（ｂ）、図２６（ａ）及び
図２７（ｂ）は、それぞれ低コンダクタンス状態の読み
出し動作時の空乏層の様子を示す図であり、図２３
（ｂ）、図２４（ｃ）、図２６（ｂ）及び図２７（ｃ）
は、それぞれ高コンダクタンス状態の読み出し動作時の
空乏層の様子を示す図である。

【００５３】図２２（ａ）の素子において、電流入出力
用電極４，５との接触界面近傍における強誘電体膜１９
を、電流経路にあたる強誘電体膜と同じ電気伝導型で充
分に低抵抗の領域とすれば、寄生抵抗である接触抵抗を
低減することができる。オーム性接触であるべき電流入
出力用電極４，５と強誘電体膜１９との接触部に形成さ
れる意図しないショットキー障壁の実効的な障壁高さ
を、低減するからである。もちろん、意図したショット
キー障壁の形成には障害とならないように、この低抵抗
領域の範囲を注意深く設計する必要がある。

【００５４】また、この低抵抗領域の形成は、読出し電
圧の設計自由度を拡げる効果も有する。図４３（ａ），
（ｂ）に示すように、読出し電圧はショットキー電極２
０に対して逆方向の電圧印加である。従って、読出し時
に、ショットキー電極２０から読出し電極５に向かって
空乏層１２が拡がる。読出し電圧をかけすぎると、ショ
ットキー接触による空乏層１２が読出し電極５に到達
し、その接触部すなわち読出し電極５と強誘電体膜１９
との界面を絶縁してしまう。このため、電位制御電極７
直下のチャネル部となる強誘電体膜１９が、低コンダク
タンス状態か高コンダクタンス状態かの検出ができなく
なるという問題がある。読出し電圧をある程度低い値に
選べばこの問題は回避できるが、高速動作をさせる場合
など読出し電圧を高く設定したい用途もある。読出し電
極５近傍を充分に低抵抗化すれば、低抵抗化領域によっ
て空乏層の拡がりが抑えられる。空乏層による読出し電
極５と強誘電体膜１９との界面の絶縁という問題が回避
でき、読出し電圧の設計自由度が大幅に拡がる。もちろ
ん、この場合も意図したショットキー障壁の障害となら
ないように、意図したショットキー障壁からある程度離
して低抵抗領域を形成する必要がある。

【００５５】なお、ここで示した素子構造の図は、本発
明の強誘電体メモリ素子のみを示したもので、メモリの
駆動回路等にＳｉデバイスを用いる場合には、ここで示
したメモリ素子をＳｉ基板上に形成する。その場合、図
２５における絶縁性基板２７は、Ｓｉ基板上に設けた絶
縁膜と呼ぶべきである。必要に応じて接着層としてＴｉ
Ｎ，Ｔｉ，Ｔａなどを用いる。

【００５６】

【実施例】次に、本発明に係る強誘電体記憶素子及びそ
の素子を用いた強誘電体記憶装置の更に具体的な実施例
につき、添付図面を参照しながら以下詳細に説明する。

【００５７】＜実施例１＞図２８は本発明に係る強誘電
体記憶素子の一実施例を示す断面図であり、実施の形態
で説明した図２１のメモリ素子構造をＳｉ基板上に形成
して、より具体的に示した図である。以下、本実施例の
メモリ素子構造を実現する製造方法について説明する。

【００５８】図２８において参照符号３０はｐ型単結晶
Ｓｉ基板を示し、このｐ型Ｓｉ基板３０の表面にマスク
を用いたイオン打ち込みを行いｎ⁺領域３１を形成し
た。次に、選択酸化法により所定の領域に熱酸化膜３２
を形成した後、スパッタ堆積法により、ＴｉＮ膜３３
と、Ｐｔ膜３４を順次形成した。その上に、パルスレー
ザ堆積法によりＬａ_0.5Ｓｒ_0.5ＣｏＯ₃（以降、ＬＣＯ
と称する）３５を形成した。ＴｉＮ膜３３は、Ｐｔ膜３
４を下地のＳｉ基板３０と熱酸化膜３２に接着する接着
層としての役割をはたすとともに、Ｐｔ膜３４と基板３
０のＳｉとの相互拡散を阻止する拡散バリア層としても
働く。Ｐｔ膜３４は、強誘電体３６と比較的格子整合し
た材料であり、かつＴｉＮ膜３３上に堆積された場合に
＜１１１＞配向しやすいので、＜１１１＞配向の強誘電
体膜を形成するための下地材料として用いた。また、Ｐ
ｔ膜３４は図２１に示した基板電極７に相当するＬＣＯ
３５へ電位を供給するための電極として用いる。ＬＣＯ
３５はｐ⁺型の電気伝導体であり、ｐ型の強誘電体膜３
６に対するオーム性電極である。強誘電体に格子整合す
るので、下地Ｐｔ３４の＜１１１＞配向をこの上に堆積
する強誘電体３６に引き継ぐことができる。マスクを用
いたドライエッチングにより、ＴｉＮ膜３３、Ｐｔ膜３
４、ＬＣＯ３５の積層膜をパターニング即ち、下地電極
となるパターンを形成した。

【００５９】次に、ＬＣＯ３５上にオゾン雰囲気を用い
た反応性蒸着法により、＜１１１＞配向のＰｂＴｉＯ₃
膜３６を堆積した。このＰｂＴｉＯ₃膜３６は、絶縁性
（ｐ^-型）の強誘電体であり、図２１に示した基本素子
構造のｐ^-型半導体性強誘電体２４に相当する。更にこ
の上に、パルスレーザ堆積法を用いて＜１１１＞配向の
ＰｂＴｉＯ₃膜３７を堆積した。このＰｂＴｉＯ₃膜３７
はｐ型の半導体性強誘電体膜であり、図２１の基本素子
構造のｐ型半導体性強誘電体２３に相当する。一般に、
ＰｂＴｉＯ₃やＰｂＺｒ_1-xＴｉ_xＯ₃などのペロブスカイ
ト結晶構造の強誘電体は、＜１１１＞配向において顕著
な強誘電特性を得ることができる。ｐ^-型ＰｂＴｉＯ₃膜
３６とｐ型ＰｂＴｉＯ₃膜３７の２層膜を、マスクを用
いたドライエッチングによりパターニングした。これ
は、メモリ素子領域のバターニングである。この上にオ
ゾン雰囲気でＴＥＯＳ（Tetraethylooxsilane 又は Tet
raethylorthsilicate, Si(OC₂H₅)₄)を用いたＣＶＤ法に
よりＳｉＯ₂膜３９を堆積した。このＳｉＯ₂膜３９は層
間絶縁膜であり、素子分離絶縁膜でもある。オゾンＴＥ
ＯＳ−ＣＶＤ法は現在の半導体プロセスにおいて広く用
いられている技術であり、還元作用が比較的弱いので酸
化物強誘電体の被覆膜堆積法としても好ましい。

【００６０】次に、マスクを用いたドライエッチングに
よりメモリ素子領域上のＳｉＯ₂膜３９に開口部を形成
した。Ｐｔをスパッタ堆積法により堆積し、マスクを用
いたドライエッチングでこれをパターニングしてショッ
トキー電極２０を形成した。再び、オゾンＴＥＯＳ−Ｃ
ＶＤ法により層間絶縁膜としてＳｉＯ₂膜３９を堆積し
た。マスクを用いてこのＳｉＯ₂膜３９をドライエッチ
ングすることにより、素子領域上およびショットキー電
極２０の両脇に開口部を形成した。この上に、スパッタ
堆積法でタングステン膜を形成し、マスクを用いてタン
グステン膜をドライエッチングすることにより、ソース
電極４およびドレイン電極５のパターンを形成した。再
び、オゾンＴＥＯＳ−ＣＶＤ法によりＳｉＯ₂膜３９を
堆積した。マスクを用いたドライエッチングにより各電
極パターン及び基板のｎ⁺領域３１上のＳｉＯ₂膜３９の
一部に電気的な接続用の開口部を形成し、メモリ素子と
して完成した。

【００６１】このようにして形成した本実施例の強誘電
体記憶素子のショットキー電極２０に、正負の電圧を印
加して半導体性強誘電体膜３７中に分極書き込みをした
後、ドレイン電極５に負のバイアスをかけて半導体性強
誘電体膜３７中の電流コンダクタンスを検出することで
分極状態の読み出しを行い、メモリ素子としての動作を
確認した。

【００６２】なお図２８では、説明のため、図２１の基
板電極７に相当するＬＣＯ３５の電気的接続方法として
基板３０中のｎ⁺領域３１を介する端子４０を用いるや
り方と、基板を介さないで直接ＬＣＯ３５に接続した端
子４１を用いるやり方の双方を示したが、実用にあたっ
てはいずれか一方だけで十分である。基板を介するやり
方では、ｎ⁺領域３１に替えてｐ⁺領域を形成し、端子４
０を基板３０の裏面に設ける方法もある。基板を介さな
い場合には、基板にｎ⁺領域３１も熱酸化膜３２の開口
部も設けずにＴｉＮ膜３３の成膜以降の工程から始める
方法でもよい。また、強誘電体としてＰｂＴｉＯ₃膜３
６を用いたが、ＰｂＺｒ_1-xＴｉ_xＯ₃やＳｒＢｉ₂Ｔａ₂
Ｏ₉など他の強誘電体を用いることもできる。

【００６３】＜実施例２＞図２９は本発明に係る強誘電
体記憶素子の別の実施例を示す断面図であり、実施の形
態で説明した図２２のメモリ素子構造をＳｉ基板上に形
成して、より具体的に示した図である。図３０〜図３３
は、図２９に示した構造の強誘電体記憶素子の要部を製
造工程順に示した斜視図である。尚、図２９〜図３３に
おいて、実施例１の図２８に示した構成部分と同一の構
成部分については、同一の参照符号を付してある。以
下、本実施例の強誘電体記憶素子構造を実現する製造方
法について説明する。

【００６４】図２９において参照符号３０はｐ型単結晶
Ｓｉ基板を示し、このｐ型Ｓｉ基板３０の表面にマスク
を用いたイオン打ち込みを行いｎ⁺領域３１を形成し
た。次に、選択酸化法により所定の領域に熱酸化膜３２
を形成した後、スパッタ堆積法により、ＴｉＮ膜３３
と、Ｐｔ膜３４を順次形成した。Ｐｔ膜３４は、図２２
に示した基本素子構造のショットキー電極２０として用
いる。マスクを用いたドライエッチングにより、ＴｉＮ
膜３３とＰｔ膜３４の積層膜をパターニングし、ショッ
トキー電極のパターンを形成した。

【００６５】この上にパルスレーザ堆積法を用いて、＜
１１１＞配向のＰｂＴｉＯ₃膜３７を堆積した。このＰ
ｂＴｉＯ₃膜３７はｐ型の半導体性強誘電体膜であり、
図２２の基本素子構造のｐ型半導体性強誘電体１９に相
当する。ｐ型ＰｂＴｉＯ₃膜３７を、マスクを用いたド
ライエッチングによりパターニングした。これは、メモ
リ素子領域のバターニングである。ｐ型ＰｂＴｉＯ₃膜
３７をパターニング後の様子を、図３０に示す。ただ
し、ここでは上記したショットキー電極のパターニング
の様子は示していない。複数の素子に対する共通電極と
して使うので、ＴｉＮ膜３３とＰｔ膜３４の積層膜で構
成するショットキー電極のパターンは、これより大きく
したためである。この上にオゾン雰囲気を用いたＴＥＯ
Ｓ−ＣＶＤ法によりＳｉＯ₂膜３９を堆積後、マスクを
用いたドライエッチングによりメモリ素子領域上のＳｉ
Ｏ₂膜３９に開口部を形成した。この時の様子を図３１
に示す。

【００６６】次に、スパッタ堆積法でタングステン膜を
堆積した後、マスクを用いてタングステン膜をドライエ
ッチングし、ソース電極４、ドレイン電極５、基板電極
７のパターンを形成した。この時の様子を図３２に示
す。

【００６７】再び、オゾンＴＥＯＳ−ＣＶＤ法によりＳ
ｉＯ₂膜３９を堆積し、マスクを用いたドライエッチン
グにより各電極パターン及び基板のｎ⁺領域３１上のＳ
ｉＯ₂膜３９の一部に電気的な接続用の開口部を形成
し、図３３及び図２９に示すように、メモリ素子として
完成した。

【００６８】このようにして形成した本実施例の強誘電
体記憶素子の基板電極７に、正負の電圧を印加して半導
体性強誘電体膜３７中に分極書き込みをした後、ドレイ
ン電極５に負のバイアスをかけて半導体性強誘電体膜３
７中の電流コンダクタンスを検出することにより分極状
態の読み出しを行い、メモリ素子としての動作を確認し
た。

【００６９】図２４に示した構造の素子は、本実施例で
述べたプロセスにおいて、タングステン膜を加工してソ
ース電極４、ドレイン電極５、基板電極７を形成する際
のマスクのパターン・レイアウトを変えるだけで作製す
ることができる。

【００７０】なお、図２９では説明のために、ＴｉＮ膜
３３とＰｔ膜３４の積層膜で構成するショットキー電極
との電気的接続方法として基板３０中のｎ⁺領域３１を
介する端子４０を用いるやり方と、基板を介さないで直
接ショットキー電極に接続した端子４１を用いるやり方
の双方を示したが、実用にあたってはいずれか一方だけ
で十分である。基板を介するやり方では、端子４０を基
板３０の裏面に設ける方法もある。基板を介さない場合
には、基板にｎ⁺領域３１も熱酸化膜３２の開口部も設
けずにＴｉＮ膜３３の成膜以降の工程から始める方法で
もよい。また、強誘電体膜としてＰｂＴｉＯ₃膜３７を
用いたが、ＰｂＺｒ_1-xＴｉ_xＯ₃膜やＳｒＢｉ₂Ｔａ₂Ｏ₉
膜など他の強誘電体膜を用いることもできる。

【００７１】＜実施例３＞図３４〜図３７は、実施の形
態の項で説明した図２２のメモリ素子構造のより具体的
なまた別の実施例であり、要部を製造工程順に示した斜
視図である。なお図３４〜図３７において、実施例１の
図２８に示した構成部分と同一の構成部分については、
同一の参照符号を付してある。以下、本実施例のメモリ
素子の製造方法について説明する。

【００７２】まず、ｐ型単結晶Ｓｉ基板３０の表面に熱
酸化膜３２を形成した後、スパッタ堆積法により、Ｔｉ
Ｎ膜３３とＰｔ膜３４を順次堆積した。Ｐｔ膜３４は、
図２２に示した基本素子構造のショットキー電極２０と
して用いる。この上にパルスレーザ堆積法を用いて＜１
１１＞配向のＰｂＴｉＯ₃膜３７を堆積した。このＰｂ
ＴｉＯ₃膜３７はｐ型の半導体性強誘電体膜であり、図
２２に示した基本素子構造のｐ型半導体性強誘電体膜１
９に相当する。マスクを用いたドライエッチングによ
り、図３４に示すように、ＴｉＮ膜３３、Ｐｔ膜３４、
およびｐ型ＰｂＴｉＯ₃膜３７からなる３層積層膜をパ
ターニングし、ショットキー電極とメモリ素子領域のパ
ターニングを行なった。

【００７３】この上にオゾン雰囲気を用いたＴＥＯＳ−
ＣＶＤ法により形成したＳｉＯ₂膜３９で、基板及びメ
モリ素子とショットキー電極パターンを被覆した。これ
に異方性ドライエッチングを行って、ＴＥＯＳ−ＣＶＤ
法で堆積したＳｉＯ₂膜３９をメモリ素子とショットキ
ー電極パターンの側壁にのみ残した。即ち、図３５に示
すように、ＳｉＯ₂膜３９のサイドウォールを形成し
た。

【００７４】次に、スパッタ堆積法でタングステン膜を
堆積した後、マスクを用いてこのタングステン膜をドラ
イエッチングすることにより、図３６に示すように、ソ
ース電極４、ドレイン電極５、および基板電極７のパタ
ーンを形成した。再び、オゾンＴＥＯＳ−ＣＶＤ法によ
りＳｉＯ₂膜３９を堆積した後、マスクを用いたドライ
エッチングにより、ソース電極４、ドレイン電極５、基
板電極７、ショットキー電極上のＳｉＯ₂膜３９の一部
に電気的な接続用の開口部を形成し、図３７に示すよう
に、メモリ素子として完成した。なお、その際、ショッ
トキー電極上には強誘電体ＰｂＴｉＯ₃膜３７がのって
いるので、ショットキー電極用開口部形成のために専用
マスクを用い、他の開口部形成とは別工程としてドライ
エッチング加工した。すなわち、ＳｉＯ₂膜３９をエッ
チング除去した後、さらに強誘電体膜３７を除去するこ
とにより、ショットキー電極と外部との電気的接続を可
能とした。

【００７５】このようにして形成した本実施例の強誘電
体記憶素子の基板電極７に、正負の電圧を印加して半導
体性強誘電体膜３７中に分極書き込みをした後、ドレイ
ン電極５に負のバイアスをかけて半導体性強誘電体膜３
７中の電流コンダクタンスを検出することにより分極状
態の読み出しを行い、メモリ素子としての動作を確認し
た。

【００７６】図２４に示した構造の素子は、本実施例で
述べたプロセスにおいて、タングステン膜を加工してソ
ース電極４、ドレイン電極５、および基板電極７を形成
する際のマスクのパターン・レイアウトを変えるだけで
作製することができる。

【００７７】なお、本実施例では、強誘電体膜としてＰ
ｂＴｉＯ₃膜３７を用いたが、ＰｂＺｒ_1-xＴｉ_xＯ₃膜や
ＳｒＢｉ₂Ｔａ₂Ｏ₉膜など他の強誘電体膜を用いること
もできる。

【００７８】＜実施例４＞図３８〜図４１は、実施の形
態の項で説明した図２２のメモリ素子構造のより具体的
な更に別の実施例であり、要部を製造工程順に示した斜
視図及び断面図である。なお図３８〜図４１において、
実施例１の図２８に示した構成部分と同一の構成部分に
ついては、同一の参照符号を付してある。以下、本実施
例のメモリ素子の製造方法について説明する。

【００７９】まず、ｐ型単結晶Ｓｉ基板３０の表面にマ
スクを用いたイオン打ち込みを行ってｎ＋領域３１を形
成した後、スパッタ堆積法により、ＴｉＮ膜３３とＰｔ
膜３４を順次堆積した。Ｐｔ膜３４は、図２２に示した
基本素子構造のショットキー電極２０として用いる。こ
の上にパルスレーザ堆積法を用いて＜１１１＞配向のＰ
ｂＴｉＯ₃膜３７を堆積した。このＰｂＴｉＯ₃膜３７は
ｐ型の半導体性強誘電体膜であり、図２２に示した基本
素子構造のｐ型半導体性強誘電体膜１９に相当する。こ
のｐ型ＰｂＴｉＯ₃膜３７をマスクを用いたドライエッ
チングにより、図３８（ａ）及び図３９（ａ）に示すよ
うに、メモリ素子領域のパターニングを行った。この上
にオゾン雰囲気を用いたＴＥＯＳ−ＣＶＤ法により図３
９（ｂ）に示すように、ＳｉＯ₂膜３９を堆積した。こ
の試料表面をＣＭＰ（Chemical-Mechanical-Polishin
g）法により研磨してＳｉＯ₂膜３９をメモリ素子領域上
においてのみ選択的に削り落とした。即ち、図３８
（ｂ）及び図３９（ｃ）に示すように、メモリ素子領域
上に開口部を形成した。なお、図３９は図３８中のＩ−
Ｉ’線に沿った部分の断面図である。

【００８０】次に、スパッタ堆積法でタングステン膜を
堆積した後、マスクを用いてタングステン膜をドライエ
ッチングすることにより、図４０に示すように、ソース
電極４、ドレイン電極５、および基板電極７のパターン
を形成した。再び、オゾンＴＥＯＳ−ＣＶＤ法によりＳ
ｉＯ₂膜３９を堆積した。マスクを用いたドライエッチ
ングにより、各電極パターン上のＳｉＯ₂膜３９の一部
に電気的な接続用の開口部を形成し、図４１に示すよう
に、メモリ素子として完成した。

【００８１】このようにして形成した本実施例の強誘電
体記憶素子の基板電極７に、正負の電圧を印加して半導
体性強誘電体膜３７中に分極書き込みをした後、ドレイ
ン電極５に負のバイアスをかけて半導体性強誘電体膜３
７中の電流コンダクタンスを検出することにより分極状
態の読み出しを行い、メモリ素子としての動作を確認し
た。なお、図３９（ｂ）ではＴＥＯＳ膜３９の厚さをＰ
ｂＴｉＯ₃膜３７の厚さよりも薄い場合を示したが、も
っと厚くして通常のＣＭＰ法を用いた平坦化処理のよう
にしてもよい。その場合には、次ぎの配線工程でのオー
バーエッチ量を減らすことができ、その分強誘電体のエ
ッチングプラズマによるダメージを低減することができ
る。

【００８２】図２４に示した構造の素子は、本実施例で
述べたプロセスにおいて、タングステン膜を加工してソ
ース電極４、ドレイン電極５、および基板電極７を形成
する際の加工におけるマスクのパターン・レイアウトを
変えるだけで作製することができる。

【００８３】また、本実施例では、強誘電体膜としてＰ
ｂＴｉＯ₃膜３７を用いたが、ＰｂＺｒ_1-xＴｉ_xＯ₃膜や
ＳｒＢｉ₂Ｔａ₂Ｏ₉膜など他の強誘電体膜を用いること
もできる。

【００８４】＜実施例５＞図４２は本発明に係る強誘電
体記憶素子のまた別の実施例を示す断面図であり、実施
の形態の項で説明した図２５のメモリ素子構造をより具
体的に示した図である。

【００８５】図４２において、参照符号２７はＬａＡｌ
Ｏ₃基板を示し、このＬａＡｌＯ３基板２７の表面にパ
ルスレーザ堆積法を用いてＬＣＯ膜を堆積した後、マス
クを用いてドライエッチングすることにより、ソース電
極４、ドレイン電極５、および基板電極７のパターンを
形成した。この上に、パルスレーザ堆積法を用いてＰｂ
ＴｉＯ₃膜３７を堆積した。このＰｂＴｉＯ₃膜３７はｐ
型の半導体性強誘電体膜であり、図２５の基本素子構造
のｐ型半導体性強誘電体１９に相当する。これを再びマ
スクを用いてエッチングすることにより、メモリ素子領
域のバターニングを行なった後、この上にオゾン雰囲気
を用いたＴＥＯＳ−ＣＶＤ法によりＳｉＯ₂膜３９を堆
積した。次に、マスクを用いたドライエッチングにより
メモリ素子領域上のＳｉＯ₂膜３９に開口部を形成し
た。

【００８６】その後、スパッタ堆積法によりＰｔ膜を堆
積し、マスクを用いてこれをエッチングすることによ
り、ショットキー電極２０のパターンを形成した。再
び、オゾンＴＥＯＳ−ＣＶＤ法によりＳｉＯ₂膜３９を
堆積した後、マスクを用いたエッチングにより各電極パ
ターン上のＳｉＯ₂膜３９の一部に電気的接続用の開口
部を形成し、図４２に示すように、メモリ素子として完
成した。

【００８７】このようにして形成した本実施例の強誘電
体記憶素子のショットキー電極２０と基板電極７間に、
正負の電圧を印加して半導体性強誘電体膜３７中に分極
書き込みをした後、ドレイン電極５に負のバイアスをか
けて半導体性強誘電体膜３７中の電流コンダクタンスを
検出することにより分極状態の読み出しを行い、メモリ
素子としての動作を確認した。

【００８８】また、図２７に示した構造の素子は、本実
施例で述べたプロセスにおいて、ＬＣＯ膜を加工してソ
ース電極４、ドレイン電極５、および基板電極７を形成
する際の加工におけるマスクのパターン・レイアウトを
変えるだけで作製することができる。

【００８９】本実施例では、強誘電体膜としてＰｂＴｉ
Ｏ₃膜３７を用いたが、ＰｂＺｒ_1-xＴｉ_xＯ₃膜やＳｒＢ
ｉ₂Ｔａ₂Ｏ₉膜など他の強誘電体膜を用いることができ
る。

【００９０】＜実施例６＞図４４〜図４７は実施の形態
の項で説明した図２２のメモリ素子構造のより具体的な
また別の実施例であり、要部を製造工程順に示した斜視
図である。本実施例は、図２２に示した基本素子構造に
おいて、電流入出力用電極４，５との接触面近傍の強誘
電体膜１９中に低抵抗領域を形成した場合である。な
お、図４４〜図４７において、実施例１の図２８に示し
た構成部分と同一の構成部分については、同一の参照符
号を付してある。以下、本実施例のメモリ素子の製造方
法について説明する。

【００９１】まず、実施例２で説明した製造工程により
図３１に示す構造を形成した後、スパッタ堆積法により
タングステン膜を堆積し、このタングステン膜をマスク
を用いてドライエッチングして、図４４に示すように基
板電極７のパターンを形成した。次に、オゾンＴＥＯＳ
−ＣＶＤ法によりＳｉＯ₂膜３９を図４５に示すように
堆積した後、マスクを用いてドライエッチングにより図
４６に示すようにＳｉＯ₂膜３９に開口部４２を形成し
た。ここで、不活性ガスのＡｒ雰囲気中で５７５℃、２
分間の短時間アニールを行った。即ち、開口部４２から
強誘電体膜１９中の酸素を昇華させて開口部近傍に酸素
欠損による空孔を導入し、開口部４２における強誘電体
膜１９の表面及びその近傍を低抵抗化した。

【００９２】この後、再びスパッタ堆積法によりタング
ステン膜を堆積した後、マスクを用いたドライエッチン
グにより図４７に示すように、ソース電極４及びドレイ
ン電極５のパターンを形成した。再び、オゾンＴＥＯＳ
−ＣＶＤ法によりＳｉＯ₂膜３９を堆積し、マスクを用
いたドライエッチングにより実施例２の図３３で示した
ものと同様に、各電極パターン４，５，７及びＳｉ基板
のｎ⁺領域３１上のＳｉＯ₂膜３９の一部に電気的な接続
用の開口部を形成し、メモリ素子として完成した。

【００９３】このようにして形成することにより、読出
し電極５近傍を充分に低抵抗化でき、この低抵抗化領域
によって空乏層の拡がりが抑えられる。空乏層による読
出し電極５と強誘電体膜１９との界面の絶縁という問題
が回避でき、読出し電圧の設計自由度が大幅に拡がる。
意図したショットキー障壁の障害とならないように、意
図したショットキー障壁からある程度離して低抵抗領域
を形成する必要があることは言うまでもない。

【００９４】なお、本実施例では強誘電体膜としてＰｂ
ＴｉＯ₃膜３７を用いたが、ＰｂＺｒ_1-xＴｉ_xＯ₃膜やＳ
ｒＢｉ₂Ｔａ₂Ｏ₉膜など他の強誘電体膜を用いることも
できる。

【００９５】また、本実施例ではｐ型半導体性強誘電体
膜１９を例に説明したが、図４８（ａ）に示すように、
強誘電体膜がｎ型半導体性強誘電体膜２６’である場合
は、オーム性電極４，５との接触面近傍をｎ⁺型領域４
３’による低抵抗領域とすることにより、図４８
（ｂ），（ｃ）に示すように、空乏層１２の拡がりを阻
止することができ、同様の効果が得られることは勿論で
ある。

【００９６】＜実施例７＞図４９は本発明に係る強誘電
体記憶素子のまた別の実施例を示す図であり、同図
（ａ），（ｂ）は基本素子構造を示し、バイアス印加時
の空乏層の状態も模式的に示した断面図である。本実施
例は、前記実施例までに述べた分極制御用電極がショッ
トキー電極２０とオーム性電極の基板電極７との一対を
有する構成とは異なり、分極制御用電極がショットキー
電極２０の１個だけを有する構成の場合である。すなわ
ち、図４９（ａ）に示すように、ｐ型半導体性強誘電体
膜２３とｐ^-型半導体性強誘電体膜２４の２層構造から
なる強誘電体膜の上面に分極制御用電極のショットキー
電極２０とオーム性電極である一対の電流入出力用電極
４，５とを配置した構造を有する。

【００９７】このような本実施例の構造のメモリ素子に
おいて、ｐ型半導体性強誘電体２３の中性領域（空乏層
１２以外の領域）の電位はオーム性電極４，５と同電位
となるので、オーム性電極４，５のいずれかとショット
キー電極２０の電位差を制御することにより、空乏層に
かかるバイアスを制御することができる。電極の個数を
減らせれば、構造が簡単になることから微細化に有利と
なる。また、基板電極形成に要する工程数が減ることか
ら低コスト化にも有利である。

【００９８】しかし、図４９（ｂ）に示すように、空乏
層の幅１２が広くなって中性領域を分断すると、それ以
降は空乏層に縦方向にはバイアスをかけることができな
くなるので、充分なバイアスをかけて動作させる必要が
ある用途の場合には、前記実施例までの構造のように基
板電極７を設ける必要がある。

【００９９】ここで、図４９で示した基本構造のメモリ
素子の更に具体的な断面構造の一例を図５０に示す。
尚、図５０において実施例１の図２８に示した構成部分
と同一の構成部分には、同一の参照符号を付してある。
本実施例のメモリ素子の動作原理からすれば、ｐ型半導
体性強誘電体膜３７を直接絶縁膜上に形成しても構わな
いが、特性の良好なＰｂＴｉＯ₃（ＰＴ）膜やＰｂＺｒ
ＴｉＯ₃（ＰＺＴ）膜を形成するためには結晶性の制御
のために、ＰｔあるいはＩｒＯ_xを下地とする必要があ
る。図５０に示した素子では、最も多く用いられている
Ｐｔ３４を下地にしている。また、Ｐｔ３４とｐ型半導
体性強誘電体膜３７とを絶縁分離するために、この間に
絶縁性強誘電体膜３６ａを挿入してある。

【０１００】Ｐｔ３４と半導体性強誘電体膜３７との接
触はショットキー接触となり、絶縁層である空乏層が半
導体性強誘電体膜３７の表面に形成されるので、両者は
電気的に絶縁される。従って、絶縁性強誘電体膜３６ａ
は本実施例の素子の動作原理上は不可欠のものではな
い。但し、絶縁性強誘電体膜３６ａを省略すれば、下地
Ｐｔ３４との接触面に形成される空乏層の素子動作に伴
う分布の変化も考慮しなければならなくなるなど設計が
煩雑になる。特に、順バイアスで分極反転させるときに
は、制御電極であるショットキー電極２０の下方の空乏
層も縮小しなければならないため、分極反転電圧を高く
設計しなければならなくなり、低電圧回路への用途には
好ましくはない。従って、絶縁性強誘電体膜３６ａを省
略するか否かは用途によって決めればよい。

【０１０１】絶縁性強誘電体膜３６ａを省略した素子の
構成と構造の例を図５１及び図５２に示す。図５１
（ａ）は、ｐ型半導体性強誘電体膜２３上にあるショッ
トキー電極２０を電位制御して制御電極として用いてい
る（ここでは、電位制御していることは、端子２１を接
続していることにより表現している）。強誘電体膜２３
の下にあるショットキー電極２０ａは電位制御されてお
らず、フローティング状態である。制御電極として用い
るショットキー電極２０による空乏層１２は、下面側の
ショットキー電極２０ａの空乏層１２ａに到達していな
い状態である。従って、制御電極であるショットキー電
極２０とオーム性電極４または５との間に電圧を印加す
れば、導電性領域即ち中性領域２２内に電圧降下が生じ
ないため、空乏層に電圧が印加される。

【０１０２】一方、図５１（ｂ）に示すように、制御電
極のショットキー電極２０による空乏層が、下面側のシ
ョットキー電極２０ａの空乏層に到達している場合は、
ショットキー電極２０とオーム性電極４または５間に電
圧をかけることにより、空乏層１２に電圧が印加され
る。但し、電界はショットキー電極２０と中性領域２２
間の空乏層に集中し、ショットキー電極２０直下の空乏
層にはあまり電界がかからない。

【０１０３】図５２は、このような構成のメモリ素子の
より具体的な例を示した断面構造図である。ｐ型半導体
性強誘電体膜３７の下地としてＰｔ３４を用いて、この
Ｐｔ３４の電位はフローティングである。Ｐｔ３４と半
導体性強誘電体膜３７との接触はショットキー接触であ
るので、絶縁層である空乏層が半導体性強誘電体膜３７
の表面に形成され、両者は電気的に絶縁される。半導体
性強誘電体膜３７のコンダクタンス制御のための空乏層
に対するバイアスは、半導体性強誘電体膜３７の上側の
電位制御しているＰｔからなるショットキー電極２０
と、オーム性接触電極の電流入出力電極４又は５との間
に電圧をかけることにより行う。

【０１０４】＜実施例８＞図５３は本発明に係る強誘電
体記憶素子のまた別の実施例を示す図であり、同図
（ａ），（ｂ）は基本素子構造を示し、バイアス印加時
の空乏層の状態も模式的に示した断面図である。本実施
例は、図５３（ａ）に示すように、分極制御用電極とし
てｐ型半導体性強誘電体膜２３の上面に設けたショット
キー電極２０を用い、下面のショットキー電極２０ａの
電位を固定（０Ｖ）した構成の場合である。すなわち、
図５１で示した分極性御用電極が１個の素子において、
下面ショットキー電極２０ａに端子２１を設けて電位を
固定した場合である。

【０１０５】図５３（ａ）に示すように、制御電極とし
て用いるショットキー電極２０による空乏層１２は、下
面側のショットキー電極２０ａの空乏層１２ａに到達し
ていない状態である。従って、制御電極であるショット
キー電極２０に正負の電圧印加を行って、オーム性電極
４または５との間に電圧を印加すれば、導電性領域即ち
中性領域２２内に電圧降下が生じないため、空乏層に電
圧が印加される。

【０１０６】一方、図５３（ｂ）に示すように、制御電
極のショットキー電極２０による空乏層が、下面側のシ
ョットキー電極２０ａの空乏層に到達している場合は、
ショットキー電極２０とオーム性電極４または５間に電
圧をかけることにより、空乏層１２に電圧が印加され
る。但し、電界はショットキー電極２０と中性領域２２
間の空乏層に集中し、ショットキー電極２０直下の空乏
層にはあまり電界がかからない。

【０１０７】図５４は、このような構成のメモリ素子の
より具体的な例を示した断面構造図である。ｐ型半導体
性強誘電体膜３７の下地としてＰｔ３４を用いて、この
Ｐｔ３４の電位を端子４１により０Ｖに固定している。
なお、Ｐｔ３４と半導体性強誘電体膜３７との接触はシ
ョットキー接触であるので、絶縁層である空乏層が半導
体性強誘電体膜３７の表面に形成され、両者は電気的に
絶縁される。半導体性強誘電体膜３７のコンダクタンス
制御のための空乏層に対するバイアスは、半導体性強誘
電体膜３７の上側の電位制御しているＰｔからなるショ
ットキー電極２０と、オーム性接触電極の電流入出力電
極４又は５との間に電圧をかけることにより行う。前記
実施例７のように下地金属のＰｔ３４をフローティング
にしておくと、その電位は容量結合により周囲の配線の
電位変動の影響を受ける。それに伴い、下地側の空乏層
の幅が変動する。従って、高密度配線の集積回路に前記
実施例７のメモリ素子を用いて強誘電体記憶装置を構成
する場合にはこの影響を無視できないので、周囲の影響
を排除してメモリ素子及び回路の設計を簡潔にするため
に下地金属のＰｔ３４の電位を固定した場合が本実施例
である。これは、分極用制御電極が２個の場合に相当す
る。

【０１０８】＜実施例９＞前記実施例までに説明した本
発明に係るメモリ素子を用いて強誘電体記憶装置、すな
わち強誘電体メモリセルアレーを有する不揮発性メモリ
を構成する場合の一実施例を説明する。図５５は、ｍ行
ｎ列のマトリクス配置したＡＮＤ回路構成のメモリセル
アレーの要部を示す回路図である。図５５において、Ｃ
₁₁〜Ｃ_nmは強誘電体メモリセル、Ｄ₁〜Ｄ_nはデータ線、
Ｗ₁〜Ｗ_mはワード線、ＳＴＤ₁〜ＳＴＤ_nはデータ線側選
択トランジスタ、ＳＴＳ₁〜ＳＴＳ_nは共通ソース線側選
択トランジスタ、ＳＷＤはデータ線側選択トランジスタ
のゲート制御線、ＳＷＳは共通ソース線側選択トランジ
スタのゲート制御信号線、およびＣＳは共通ソース線を
それぞれ示す。第１列目のｍ個の強誘電体メモリセルＣ
₁₁〜Ｃ_m1のソース同士はそれぞれソース線ＳＳ₁に、ド
レイン同士はドレイン線ＤＤ₁に接続されている。他の
列のｍ個の強誘電体メモリセルＣ₁₂〜Ｃ_m2，……，Ｃ_1n
〜Ｃ_mnも同様にそれぞれソース同士はソース線ＳＳ₂，
……，ＳＳ_nに、ドレイン同士はＤＤ₂，……，ＤＤ_nに
接続されている。各ソース線ＳＳ₁〜ＳＳ_nはそれぞれ選
択トランジスタＳＴＳ₁〜ＳＴＳ_nを介して共通ソース線
ＣＳに接続され、各ドレイン線ＤＤ₁〜ＤＤ_nは選択トラ
ンジスタＳＴＤ₁〜ＳＴＤ_nを介して各データ線Ｄ₁〜Ｄ_n
に接続される。ワード線Ｗ₁は、第１行のｎ個のメモリ
セルＣ₁₁〜Ｃ_n1の各制御電極に接続されている。他の行
のワード線Ｗ₂〜Ｗ_mも同様にｎ個ずつの各行のメモリセ
ルＣ₁₂〜Ｃ_1n，……，Ｃ_m1〜Ｃ_mnの各制御電極に接続さ
れる。このように接続配置されたＡＮＤ型構成の強誘電
体メモリセルアレーの書き込み及び読出しの際の電圧の
かけ方は、ＡＮＤ型フラッシュメモリと同様である。

【０１０９】以下、各強誘電体メモリセルＣ₁₁〜Ｃ_mnの
構造としては、実施例２の図２９で示したメモリ素子を
用いた場合を例に説明する。

【０１１０】メモリセルの強誘電体膜厚は、高コンダク
タンス状態の空乏層幅よりやや薄くしておく。即ち、制
御電極７に電圧をかけないときにはメモリセルの記憶状
態にかかわらず空乏層が導電性領域を遮断（ピンチオフ
状態）し、ソース電極４とドレイン電極５との間に電圧
を印加した時にもソース電極４とドレイン電極５間に電
流が流れないようにしておく。

【０１１１】制御電極７に順バイアスをかければ、空乏
層幅は減少する。メモリセルが高コンダクタンス状態の
場合にはピンチオフ状態が解消し、ソース電極４とドレ
イン電極５との間に電圧を印加することによりソース電
極４とドレイン電極５間に電流が流れる。低コンダクタ
ンス状態の時にはピンチオフ状態は解消せず、ソース電
極４とドレイン電極５間に電流は流れない。なお、順バ
イアスによって記憶状態が反転することを回避するた
め、順バイアスは最大電界が半導体性強誘電体膜３７の
抗電圧を越えないようにする。電圧マージンを持たせて
さらに信頼性を確保するためには、半導体性強誘電体膜
３７がフラットバンド状態を越えないように、順バイア
スを内蔵電圧Ｖｂｉ以下に設定する。

【０１１２】例えば、制御電極７がワード線Ｗ₁に、ド
レイン電極５がデータ線Ｄ₂にそれぞれつながっている
メモリセルＣ₁₂を読み出すときは、ワード線Ｗ₁とデー
タ線Ｄ₂の双方に電圧をかける。勿論、このときゲート
制御信号線ＳＷＳ，ＳＷＤによりソース選択トランジス
タＳＴＳ₂及びドレイン選択トランジスタＳＴＤ₂をオン
状態にしておく。データ線Ｄ₂には複数のメモリセルＣ
₂₁〜Ｃ_2mが並列接続されているが、ワード線Ｗ₁につな
がったメモリセル以外は制御電極に電圧がかかっていな
いので、記憶状態によらず電流は流れない。ワード線Ｗ
₁につながったメモリセルは、記憶状態により電流が流
れたり流れなかったりする。即ち、特定のメモリセルを
選択して読み出しを行うことができる。

【０１１３】このメモリセルＣ₁₂に書き込みをする時に
は、他のメモリセルの空乏層にワード線Ｗ₁の電圧がか
からないようにデータ線Ｄ₂の電位を工夫する。即ち、
ワード線Ｗ₁が接続された制御電極がショットキー電極
である場合には、データ線Ｄ₂以外の電位はワード線Ｗ₁
の電位と共に上下させる。ワード線Ｗ₁が接続された制
御電極がオーム性電極であり、基板側の制御電極がショ
ットキー電極で零電位固定である場合には、データ線Ｄ
₂の電位も零電電位に固定しておく。以上により、特定
のメモリセルを選択して書き込みを行うことができる。

【０１１４】ここで、図５６〜図６１を用いて、図５５
に示したメモリ回路の製造方法について４セル分を一例
に、メモリセルのソース・ドレイン間の接続を金属配線
により行う場合について説明する。図５６は、実施例２
の図２９に示した断面構造のメモリ素子の４セル分（４
ビット分）を示す平面図である。Ｐｔ膜３４上に成膜し
たｐ型の半導体性強誘電体膜３７を、素子間の絶縁分離
のためにマスクを用いたドライエッチングにより矩形の
島状に分断した状態、即ち素子形成領域以外をエッチン
グ除去した状態を示している。点線で囲んだ矩形領域が
１セル分である。図５７は、半導体性強誘電体膜３７上
をオゾンＴＥＯＳ−ＣＶＤ法により形成したＳｉＯ₂膜
３９で被覆し、後述するようにＳｉＯ₂膜３９に開口部
４２を形成して露出した表面層をｐ⁺化した領域４３を
形成した状態の平面図である。図６０は、図５７中のα
−β線に沿った部分の製造工程順に示した断面図であ
る。

【０１１５】まず、図６０（ａ）の断面図に示したよう
に、島状の各半導体性強誘電体膜３７間のギャップを埋
めるため、ＳｉＯ₂膜３９は半導体性強誘電体膜３７の
膜厚よりも厚く（例えば、６００ｎｍ）堆積した。その
後の開口部形成や膜堆積などの工程を容易にするため、
図６０（ｂ）に示すように、半導体性強誘電体膜３７上
のＳｉＯ₂膜３９を薄く（例えば、２００ｎｍ）なるま
でＣＭＰ法を用いてエッチバックした。次いで、図６０
（ｃ）に示すように、ソース電極４及びドレイン電極５
と、半導体性強誘電体膜３７とを接触させるため、マス
クを用いたドライエッチングによりＳｉＯ₂膜３７に開
口部４２を形成した。読み出し時の空乏層の広がりが電
流の読み出しを妨げることのないように、開口部４２を
形成後、直ちに非酸化性雰囲気であるＡｒガス中で、６
２０℃、１分間の短時間熱処理を行い、開口部に露出し
た半導体性強誘電体膜３７の表面層をｐ⁺化した領域４
３を形成した。

【０１１６】図５８は、表面にＷ膜を堆積後ドライエッ
チングによりソース電極４及びドレイン電極５を形成
し、再度表面をＳｉＯ₂膜３９で被覆した後、開口部４
２を形成した状態の平面図である。図６１は、図５８中
のα−β線に沿った部分の製造工程順に示した断面図で
ある。

【０１１７】まず、図６１（ａ）の断面図に示したよう
に、Ｗ膜をスパッタ堆積法により成膜し、マスクを用い
たドライエッチングによりソース電極４及びドレイン電
極５のパターンに成形した。次に、オゾンＴＥＯＳ−Ｃ
ＶＤ法を用いてＳｉＯ₂膜３９により再度表面を被覆し
た。その後、制御電極７と半導体性強誘電体膜３７とを
接触させるため、マスクを用いたドライエッチッングに
よりＳｉＯ₂膜３９に開口部４２を形成すれば図５８に
示した平面図のようになる。

【０１１８】次いで、表面にＷ膜をスパッタ堆積法によ
り成膜し、マスクを用いたドライエッチングにより制御
電極７のパターンを成形すると図５９に示した平面図の
ようになる。このときの図５９中にα−β線に沿った部
分の断面構造は、図６１（ｃ）に示した通りである。

【０１１９】更に、この上にオゾンＴＥＯＳ−ＣＶＤ法
を用いてＳｉＯ₂膜３９を堆積し、表面保護膜とした
（不図示）。なお、本実施例ではメモリセルを駆動する
ための周辺回路を示していないが、シリコン基板の表面
に通常のＬＳＩ技術を用いて形成してある。また、半導
体性強誘電体膜下部の電極の電位を制御するための配線
と、この配線と下部電極を接続する開口部は、メモリセ
ルアレーの遠端にあるため、本実施例の図では省略し
た。

【０１２０】＜実施例１０＞図５０に示した断面構造の
メモリ素子を用いて強誘電体記憶装置、すなわち図５５
に示したＡＮＤ回路構成のメモリセルアレーを有する不
揮発性メモリの一実施例について、図６２〜図６５を参
照しながら説明する。本実施例は、メモリセルのソース
・ドレイン間の接続を実施例９のように金属配線で行う
のではなく、半導体性強誘電体膜のｐ⁺化した領域を用
いて行う場合である。

【０１２１】まず、図６２（ａ）の平面図に示すよう
に、Ｐｔ膜３４上に絶縁性強誘電体膜３６ａおよびｐ型
の半導体性強誘電体膜３７を順次成膜した後、メモリ素
子間の絶縁分離のために、マスクを用いたドライエッチ
ングにより強誘電体膜３６ａ，３７を成形した。即ち、
メモリ素子形成領域以外をエッチング除去した。図６２
（ａ）中に、点線で示した矩形領域が１セル分のメモリ
セル領域であり、メモリセルの４セル分即ち４ビット分
を示してある。

【０１２２】次に、図６２（ｂ）の平面図に示すよう
に、ＣＶＤ法によりＳｉＯ₂膜３９を堆積し、レジスト
マスクを用いたドライエッチングによりこれをパターニ
ングした。直ちに非酸化性雰囲気のＡｒガス中で、６２
０℃、１分間の短時間熱処理を行い、露出した半導体性
強誘電体膜３７の表面層をｐ⁺化した領域４３を形成
し、ドライエッチングにより上記ＳｉＯ₂膜３９を除去
すると、図６３（ａ）に示した平面図のようになる。そ
の後、図６３（ｂ）に示すように、再度ＣＶＤ法により
ＳｉＯ₂膜３９を堆積し、マスクを用いたドライエッチ
ングによりＳｉＯ₂膜３９に開口部４２を形成した。

【０１２３】次いで、Ｗ膜をスパッタ堆積法により成膜
し、図６４の平面図に示すように、マスクを用いたドラ
イエッチングによりこれを制御電極７パターンに成形し
た。このときの図６４中にγ₁−γ₂線およびδ₁−δ₂線
で示した沿った部分の断面構造は、図６５（ａ），
（ｂ）に示した通りである。更に、この上にオゾンＴＥ
ＯＳ−ＣＶＤ法によりＳｉＯ２膜３９を堆積し、表面保
護膜とした。図６５（ｂ）より、メモリセルのソース同
士及びドレイン同士がｐ⁺化した領域４３により接続さ
れていることが分かる。

【０１２４】なお、図５９に示した実施例９と同様に、
本実施例でもメモリセルを駆動するための周辺回路は、
シリコン基板３０の表面に通常のＬＳＩ技術を用いて形
成してある。

【０１２５】＜実施例１１＞本発明に係るメモリ素子を
用いて強誘電体記憶装置、すなわち強誘電体メモリセル
アレーを有する不揮発性メモリを構成する場合の別の実
施例を説明する。

【０１２６】図６６は、ｍ行ｎ列のマトリクス配置した
ＮＡＮＤ回路構成のメモリセルアレーの要部を示す回路
図である。図６６において、Ｃ₁₁〜Ｃ_mnは強誘電体メモ
リセル、Ｄ₁〜Ｄ_nはデータ線、Ｗ₁〜Ｗ_mはワード線、Ｓ
ＴＤ₁〜ＳＴＤ_nはデータ線側選択トランジスタ、ＳＴＳ
₁〜ＳＴＳ_nは共通ソース線側選択トランジスタ、ＳＷＤ
はデータ線側選択トランジスタのゲート制御線、ＳＷＳ
は共通ソース線側選択トランジスタのゲート制御信号
線、およびＣＳは共通ソース線をそれぞれ示す。第１列
目のｍ個の強誘電体メモリセルＣ₁₁〜Ｃ_m1は選択トラン
ジスタＳＴＤ₁とＳＴＳ₁間に直列接続されると共に、選
択トランジスタＳＴＳ₁を介して共通ソース線ＣＳに、
選択トランジスタＳＴＤ₁を介してデータ線Ｄ₁に接続さ
れる。他の列のｍ個の強誘電体メモリセルＣ₁₂〜Ｃ_m2，
……，Ｃ_1n〜Ｃ_mnも同様にそれぞれ直列接続されて各共
通ソース線側選択トランジスタＳＴＳ₂〜ＳＴＳ_nを介し
て共通ソース線に、各データ線側選択トランジスタＳＴ
Ｄ₁〜ＳＴＤ_nを介して各データ線Ｄ₂〜Ｄ_nに接続されて
いる。ワード線Ｗ₁は第１行のｎ個のメモリセルＣ₁₁〜
Ｃ_n1の各制御電極に接続されている。他の行のワード線
Ｗ₂〜Ｗ_mも同様にｎ個ずつの各行のメモリセルＣ₂₁〜Ｃ
_2n，……，Ｃ_m1〜Ｃ_mnの各制御電極に接続される。

【０１２７】このように接続配置されたＮＡＮＤ型構成
の強誘電体メモリセルアレーの書き込み及び読出しの際
の電圧のかけ方は、ＮＡＮＤ型フラッシュメモリと同様
である。

【０１２８】制御電極がワード線Ｗ₁に、ドレイン電極
５がデータ線Ｄ₂につながっているメモリセルＣ₁₂を読
み出すときを例に説明する。なお、各メモリセルの半導
体性強誘電体膜の厚さは、高コンダクタンス状態の空乏
層幅より厚く、低コンダクタンス状態の空乏層幅より薄
くしておく。ＮＡＮＤ回路では、ワード線Ｗ₁以外のワ
ード線に順バイアスをかける。これにより、メモリセル
Ｃ₁₂のみの記憶状態を検出できる。

【０１２９】以下、各強誘電体メモリセルＣ₁₁〜Ｃ_mnの
構造として、実施例８の図５４で示したメモリ素子を用
いた場合を例に、図６６に示したメモリ回路の製造方法
を図６７〜図７１を参照しながら説明する。尚、本実施
例は直列接続するメモリセルのソース及びドレイン間の
接続を金属配線ではなく、半導体性強誘電体膜３７のｐ
⁺化した領域を用いた場合である。

【０１３０】図６７は、メモリセルの４個分すなわち４
ビット分を示す平面図である。Ｐｔ膜３４上にｐ型の半
導体性強誘電体膜３７を成膜した後、メモリ素子間の絶
縁分離のために、マスクを用いたドライエッチングによ
り半導体性強誘電体膜３７をパターニングした。即ち、
メモリ素子形成領域以外をエッチング除去した。この状
態を図６７の平面図は示している。

【０１３１】次に、ＣＶＤ法によりＳｉＯ₂膜３９を堆
積し、レジストマスクを用いたドライエッチングにより
これをパターニングして開口部を形成した。直ちに非酸
化性雰囲気のＡｒガス中で、６２０℃、１分間の短時間
熱処理を行い、図６８に示すように、露出した半導体性
強誘電体膜３７の表面層をｐ⁺化した領域４３を形成し
た。

【０１３２】その後、図６９の平面図に示すように、表
面の酸化膜３９をドライエッチングにより除去した後、
ＣＶＤ法により再度ＳｉＯ₂膜３９を堆積し、図７０の
平面図に示すように、マスクを用いたドライエッチング
によりＳｉＯ₂膜３９に開口部４２を形成した。

【０１３３】次いで、Ｗ膜をスパッタ堆積法により成膜
し、図７１の平面図に示すように、マスクを用いたドラ
イエッチングにより制御電極７のパターニングを行っ
た。更に、この上にオゾンＴＥＯＳ−ＣＶＤ法を用いて
ＳｉＯ₂膜３９を堆積し、表面保護膜とした。

【０１３４】なお、図５９に示した実施例９と同様に、
本実施例でもメモリセルを駆動するための周辺回路は、
シリコン基板３０の表面に通常のＬＳＩ技術を用いて形
成してある。また、実施例９と同様に、半導体性強誘電
体膜下部の電極の電位を制御するための配線と、この配
線と下部電極を接続する開口部は、メモリセルアレーの
遠端にあるため、本実施例の図では省略した。

【０１３５】＜実施例１２＞本発明に係るメモリ素子を
用いて強誘電体記憶装置、すなわち強誘電体メモリセル
アレーを有する不揮発性メモリを構成する場合のまた別
の実施例について説明する。

【０１３６】図７２は、ｍ行ｎ列のマトリクス配置した
ＮＯＲ回路構成のメモリセルアレーのワード線４本分を
を示す回路図である。図７２において、Ｃ₁₁〜Ｃ_4nは強
誘電体メモリセル、Ｄ₁〜Ｄ_nはデータ線、Ｗ₁〜Ｗ₄はワ
ード線、およびＣＳは共通ソース線をそれぞれ示す。ワ
ード線Ｗ₁に接続されるメモリセルＣ₁₁，Ｃ₁₂，……，
Ｃ_1nの各ソースは共通ソース線ＣＳに接続されると共に
各ドレインは、ワード線Ｗ₂に接続されるメモリセルＣ
₂₁，Ｃ₂₂，……，Ｃ_2nのドレインにそれぞれ接続され
る。また、ワード線Ｗ₂に接続されるメモリセルＣ₂₁，
Ｃ₂₂，……，Ｃ_2nの各ソースは、ワード線Ｗ₃に接続さ
れるメモリセルＣ₃₁，Ｃ₃₂，……，Ｃ_3nのソースにそれ
ぞれ接続される。ワード線Ｗ₃に接続されるメモリセル
Ｃ₃₁，Ｃ₃₂，……，Ｃ_3nの各ドレインは、ワード線Ｗ₄
に接続されるメモリセルＣ₄₁，Ｃ₄₂，……，Ｃ_4nのドレ
インに接続される。以下、同様に各ワード線に接続され
るメモリセルのドレイン同士及びソース同士が接続され
る。そして、第１列目の各メモリセルＣ₁₁，Ｃ₂₁，
Ｃ₃₁，Ｃ₄₁…のドレインはデータ線Ｄ₁に接続され、第
２列目の各メモリセルＣ₁₂，Ｃ₂₂，Ｃ₃₂，Ｃ₄₂…のドレ
インはデータ線Ｄ２に接続され、以下、同様に第ｎ列目
の各メモリセルＣ_1n，Ｃ_2n，Ｃ_3n，Ｃ_4n…はデータ線Ｄ
_nに接続される。また、全てのメモリセルのソースは共
通ソース線ＣＳに接続される。

【０１３７】このように接続配置されたＮＯＲ型構成の
強誘電体メモリセルアレーの書き込み及び読出しの際の
電圧のかけ方は、ＮＯＲ型フラッシュメモリと同様であ
る。実施例９のＡＮＤ型構成の場合と同様に、メモリセ
ルの半導体性強誘電体膜は高コンダクタンス状態の空乏
層幅よりもやや薄くしておく。

【０１３８】以下、各強誘電体メモリセルＣ₁₁〜Ｃ_mnの
構造として、実施例８の図５４で示したメモリ素子を用
いた場合を例に、図７２に示したメモリ回路の製造方法
を図７３〜図７９を参照しながら説明する。尚、本実施
例はメモリセル同士の各ソース及び各ドレイン間の接続
を金属配線ではなく、半導体性強誘電体膜のｐ⁺化した
領域を用いた場合である。

【０１３９】図７３は、メモリセルの４個分すなわち４
ビット分を示す平面図である。Ｐｔ膜３４上にｐ型の半
導体性強誘電体膜３７を成膜した後、メモリ素子間の絶
縁分離のために、マスクを用いたドライエッチングによ
り半導体性強誘電体膜３７をパターニングした。即ち、
メモリ素子形成領域以外をエッチング除去した。この状
態を図７３の平面図は示している。

【０１４０】次に、ＣＶＤ法によりＳｉＯ₂膜３９を堆
積し、レジストマスクを用いたドライエッチングにより
これをパターニングして開口部を形成した。このＳｉＯ
₂膜３９のパターンは、次のｐ⁺化した領域４３を形成す
るためのマスクとして用いる。上記ＳｉＯ₂膜のパター
ニング後、直ちに非酸化性雰囲気のＡｒガス中で、６２
０℃、１分間の短時間熱処理を行い、図７４に示すよう
に、露出した半導体性強誘電体膜３７の表面層をｐ⁺化
した領域４３を形成した。

【０１４１】その後、図７５の平面図に示すように、表
面の酸化膜３９をドライエッチングにより除去した後、
ＣＶＤ法により再度ＳｉＯ₂膜３９を堆積し、図７６の
平面図に示すように、マスクを用いたドライエッチング
によりＳｉＯ₂膜３９に開口部４２を形成した。

【０１４２】次いで、Ｗ膜をスパッタ堆積法により成膜
し、図７７の平面図に示すように、マスクを用いたドラ
イエッチングにより制御電極７のパターニングを行っ
た。更に、この上にオゾンＴＥＯＳ−ＣＶＤ法を用いて
ＳｉＯ₂膜３９を堆積し、図７８に示すように、マスク
を用いたドライエッチングにより開口部４２ａを形成し
た。この開口部４２ａは、データ線とメモリセルとを接
続するためのコンタクト孔である。

【０１４３】次に、再度Ｗ膜をスパッタ堆積法により成
膜し、マスクを用いたドライエッチングにより、図７９
に示すように、データ線Ｄ₁およびＤ₂を形成した。勿
論、実際にはデータ線はもっと多数形成されるが、ここ
では４セルを接続する２本のデータ線Ｄ₁とＤ₂を一例と
して示した。更に、この上にオゾンＴＥＯＳ−ＣＶＤ法
を用いてＳｉＯ₂膜３９を堆積し、表面保護膜とした。

【０１４４】なお、図５９に示した実施例９と同様に、
本実施例でもメモリセルを駆動するための周辺回路は、
シリコン基板３０の表面に通常のＬＳＩ技術を用いて形
成してある。また、実施例９と同様に、半導体性強誘電
体膜下部の電極の電位を制御するための配線と、この配
線と下部電極を接続する開口部は、メモリセルアレーの
遠端にあるため、本実施例の図では省略した。

【０１４５】以上、本発明の好適な実施例について説明
したが、本発明は前記実施例に限定されることなく、本
発明の精神を逸脱しない範囲内において種々の設計変更
をなし得ることは勿論である。

【０１４６】

【発明の効果】前述した実施例から明らかなように、本
発明の強誘電体記憶素子によれば、動作原理上、リーク
電流によって記憶情報が読み出せなくなってしまう懸念
がなく、しかも格子整合などの材料・プロセスにおける
深刻な問題もない。即ち、材料、プロセスに関する問題
が軽微で、動作原理上リーク電流の影響を受けない１Ｔ
ｒ型の強誘電体不揮発性メモリ素子を実現することがで
きる。

【０１４７】本発明に係る強誘電体記憶素子を用いれ
ば、メモリセルの構成素子数が１素子と小さく、かつ、
メモリセルのスケーラビリティに優れた強誘電体不揮発
性メモリを達成できる。従って、本発明により、ギガビ
ット・スケールの超高集積の強誘電体記憶装置すなわち
強誘電体不揮発性メモリが実現可能となる。

【図面の簡単な説明】

【図１】本発明に係る１Ｔｒ型強誘電体メモリ素子の構
成を示す縦断面図である。

【図２】強誘電体のヒステリシス特性を示す特性線図で
ある。

【図３】従来のＭＦＳＦＥＴの構造を示す断面図であ
る。

【図４】図３中のＡ−Ａ’線に沿ったＭＦＳＦＥＴの強
誘電体膜界面に正の分極電荷が誘起された場合を示すエ
ネルギーバンド図である。

【図５】図３中のＡ−Ａ’線に沿ったＭＦＳＦＥＴの強
誘電体膜界面に負の分極電荷が誘起された場合を示すエ
ネルギーバンド図である。

【図６】図３中のＡ−Ａ’線に沿ったＭＦＳＦＥＴの界
面準位電荷による分極電荷の遮蔽を示す模式図である。

【図７】ＭＦＭＩＳ構造においてリーク電流がＭ層に流
れ込む前の状態を示すエネルギーバンド図である。

【図８】ＭＦＭＩＳ構造においてリーク電流がＭ層に流
れ込んだ後の状態を示すエネルギーバンド図である。

【図９】ＭＦＭＩＳ構造においてリーク電流がＦ／Ｉ界
面に流れ込む前の状態を示すエネルギーバンド図であ
る。

【図１０】ＭＦＭＩＳ構造においてリーク電流がＦ／Ｉ
界面に流れ込んだ後の状態を示すエネルギーバンド図で
ある。

【図１１】強誘電体膜を挾んで両端に設けたオーム性接
触電極によりバイアスを印加した場合の空間電荷分布と
エネルギーバンドを示した図である。

【図１２】半導体性強誘電体膜を挾んで一方に設けたオ
ーム性接触電極と、他方に設けたショットキー電極によ
りバイアスを印加した場合の空間電荷分布とエネルギー
バンドを示した図である。

【図１３】本発明に係る強誘電体メモリ素子に順バイア
スを印加した場合の、（ａ）ヒステリシス・ループ上の
動作点、（ｂ）分極状態、（ｃ）エネルギーバンド構造
の相関を示す図である。

【図１４】本発明に係る強誘電体メモリ素子に順バイア
ス印加後、零バイアスに戻した場合の、（ａ）ヒステリ
シス・ループ上の動作点、（ｂ）分極状態、（ｃ）エネ
ルギーバンド構造の相関を示す図である。

【図１５】本発明に係る強誘電体メモリ素子に逆バイア
スを印加した場合の、（ａ）ヒステリシス・ループ上の
動作点、（ｂ）分極状態、（ｃ）エネルギーバンド構造
の相関を示す図である。

【図１６】本発明に係る強誘電体メモリ素子に逆バイア
ス印加後、零バイアスに戻した場合の、（ａ）ヒステリ
シス・ループ上の動作点、（ｂ）分極状態、（ｃ）エネ
ルギーバンド構造の相関を示す図である。

【図１７】本発明に係る強誘電体メモリ素子の動作点が
ヒステリシス・ループ上を移動する様子を示す図であ
る。

【図１８】本発明に係る強誘電体メモリ素子のバイアス
電圧が小さい場合における、（ａ）ヒステリシス・ルー
プ上の動作点、（ｂ）分極状態、（ｃ）エネルギーバン
ド構造の相関を示す図である。

【図１９】本発明に係る強誘電体メモリ素子の小さいバ
イアス電圧印加後、零バイアスに戻した場合の、（ａ）
ヒステリシス・ループ上の動作点、（ｂ）分極状態、
（ｃ）エネルギーバンド構造の相関を示す図である。

【図２０】本発明に係る強誘電体メモリ素子のショット
キー電極に代えてｐｎ接合を用いた場合の構造を示す断
面図である。

【図２１】本発明に係る強誘電体メモリ素子の（ａ）基
本構造の一実施例を示す断面構造、（ｂ）不均一分極時
のエネルギーバンド、（ｃ）均一分極時のエネルギーバ
ンドを示す図である。

【図２２】本発明に係る強誘電体メモリ素子の（ａ）基
本構造の別の実施例を示す断面構造、（ｂ）不均一分極
時の空乏層分布を示す断面図（ｃ）均一分極時の空乏層
分布を示す断面図である。

【図２３】図２２に示した強誘電体メモリ素子の、
（ａ）低コンダクタンス状態での読み出し動作時の空乏
層分布、（ｂ）高コンダクタンス状態での読み出し動作
時の空乏層分布を示す断面図である。

【図２４】図２２に示した強誘電体メモリ素子の基板電
極とソース電極を一つで兼用した場合の、（ａ）素子の
縦断面構造、（ｂ）低コンダクタンス状態での読み出し
動作時の空乏層分布、（ｃ）高コンダクタンス状態での
読み出し動作時の空乏層分布を示す断面図である。

【図２５】本発明に係る強誘電体メモリ素子の（ａ）基
本構造のまた別の実施例を示す断面構造、（ｂ）不均一
分極時の空乏層分布を示す断面図（ｃ）均一分極時の空
乏層分布を示す断面図である。

【図２６】図２５に示した強誘電体メモリ素子の、
（ａ）低コンダクタンス状態での読み出し動作時の空乏
層分布、（ｂ）高コンダクタンス状態での読み出し動作
時の空乏層分布を示す断面図である。

【図２７】図２５に示した強誘電体メモリ素子の基板電
極とソース電極を一つで兼用した場合の、（ａ）素子の
縦断面構造、（ｂ）低コンダクタンス状態での読み出し
動作時の空乏層分布、（ｃ）高コンダクタンス状態での
読み出し動作時の空乏層分布を示す断面図である。

【図２８】本発明に係る強誘電体記憶素子の一実施例を
示す縦断面図である。

【図２９】本発明に係る強誘電体記憶素子の別の実施例
を示す縦断面図である。

【図３０】図２９に示した強誘電体記憶素子の要部を製
造工程順に示した斜視図である。

【図３１】図３０に示した製造工程の次の工程を示す斜
視図である。

【図３２】図３１に示した製造工程の次の工程を示す斜
視図である。

【図３３】図３２に示した製造工程の次の工程を示す斜
視図である。

【図３４】本発明に係る強誘電体記憶素子の別の実施例
の要部を製造工程順に示した斜視図である。

【図３５】図３４に示した製造工程の次の工程を示す斜
視図である。

【図３６】図３５に示した製造工程の次の工程を示す斜
視図である。

【図３７】図３６に示した製造工程の次の工程を示す斜
視図である。

【図３８】本発明に係る強誘電体記憶素子のまた別の実
施例の要部を製造工程順に示した斜視図である。

【図３９】図３８の斜視図中にＩ−Ｉ’線で示した部分
を製造工程順に示した断面図である。

【図４０】図３８に示した製造工程の次の工程を示す斜
視図である。

【図４１】図４０に示した製造工程の次の工程を示す斜
視図である。

【図４２】本発明に係る強誘電体記憶素子のまた別の実
施例の要部を示す断面図である。

【図４３】オーム性読み出し電極の接触面近傍に低抵抗
領域を設けず、かつ、読み出し電圧を高くした場合の、
（ａ）低コンダクタンス状態での読み出し動作時の空乏
層分布、（ｂ）高コンダクタンス状態での読み出し動作
時の空乏層分布を示す断面図である。

【図４４】本発明に係る強誘電体記憶素子のまた別の実
施例の要部を製造工程順に示した斜視図である。

【図４５】図４４に示した製造工程の次の工程を示す斜
視図である。

【図４６】図４５に示した製造工程の次の工程を示す斜
視図である。

【図４７】図４６に示した製造工程の次の工程を示す斜
視図である。

【図４８】図２２の素子のオーム性読み出し電極の接触
面近傍にｐ⁺領域を設けた場合の、（ａ）素子の断面構
造、（ｂ）低コンダクタンス状態での読み出し動作時の
空乏層分布、（ｃ）高コンダクタンス状態での読み出し
動作時の空乏層分布を示す断面図である。

【図４９】本発明に係る強誘電体記憶素子のまた別の実
施例を示す図であり、バイアス印加時の空乏層の状態も
模式的に示した断面図である。

【図５０】図４９の基本構造の素子を更に具体的に示し
た断面構造図である。

【図５１】図４９の基本構造で絶縁性誘電体膜を省略し
た場合の実施例を示す図であり、バイアス印加時の空乏
層の状態も模式的に示した断面図である。

【図５２】図５１の基本構造の素子を更に具体的に示し
た断面構造図である。

【図５３】本発明に係る強誘電体記憶素子のまた別の実
施例を示す図であり、バイアス印加時の空乏層の状態も
模式的に示した断面図である。

【図５４】図５３の基本構造の素子を更に具体的に示し
た断面構造図である。

【図５５】本発明に係る強誘電体素子を用いた強誘電体
記憶装置の一実施例を示すＡＮＤ型構成のメモリセルア
レー回路図である。

【図５６】図５５に示したメモリセルアレー回路のメモ
リ素子同士のソース間及びドレイン間の接続に金属配線
を用いて形成する場合の製造方法を工程順に示す４セル
分の平面図である。

【図５７】図５６の次の製造工程を示す平面図である。

【図５８】図５７の次の製造工程を示す平面図である。

【図５９】図５８の次の製造工程を示す平面図である。

【図６０】図５７中のα−β線に沿った部分を製造工程
順に示した断面図である。

【図６１】図５８中のα−β線に沿った部分を製造工程
順に示した断面図である。

【図６２】図５５に示したメモリセルアレー回路のメモ
リ素子同士のソース間及びドレイン間の接続にｐ⁺領域
を用いて形成する場合の製造方法を工程順に示す４セル
分の平面図である。

【図６３】図６２の次の製造工程を順に示す平面図であ
る。

【図６４】図６３の次の製造工程を示す平面図である。

【図６５】図６４中の、（ａ）γ₁−γ₂線に沿った部分
の断面図、（ｂ）δ₁−δ₂線に沿った部分の断面図であ
る。

【図６６】本発明に係る強誘電体素子を用いた強誘電体
記憶装置の別の実施例を示すＮＡＮＤ型構成のメモリセ
ルアレー回路図である。

【図６７】図６６に示したメモリセルアレー回路のメモ
リ素子同士のソース間及びドレイン間の接続にｐ⁺化し
た領域を用いて形成する場合の製造方法を工程順に示す
４セル分の平面図である。

【図６８】図６７の次の製造工程を示す平面図である。

【図６９】図６８の次の製造工程を示す平面図である。

【図７０】図６９の次の製造工程を示す平面図である。

【図７１】図７０の次の製造工程を示す平面図である。

【図７２】本発明に係る強誘電体素子を用いた強誘電体
記憶装置のまた別の実施例を示すＮＯＲ型構成のメモリ
セルアレー回路図である。

【図７３】図７２に示したメモリセルアレー回路のメモ
リ素子同士のソース間及びドレイン間の接続にｐ⁺化し
た領域を用いて形成する場合の製造方法を工程順に示す
４セル分の平面図である。

【図７４】図７３の次の製造工程を示す平面図である。

【図７５】図７４の次の製造工程を示す平面図である。

【図７６】図７５の次の製造工程を示す平面図である。

【図７７】図７６の次の製造工程を示す平面図である。

【図７８】図７７の次の製造工程を示す平面図である。

【図７９】図７８の次の製造工程を示す平面図である。

【符号の説明】

１…半導体基板、２…強誘電体膜、３…ゲート電極、４
…電流入出力用電極（ソース電極）、５…電流入出力用
電極（ドレイン電極）、６…高不純物濃度領域、７…基
板電極（制御電極）、８…分極電荷、９…電子、１０…
正孔、１１…ドーピング不純物イオン、１２…空乏層、
１３…電気力線、１４…界面準位、１５…絶縁膜、１６
…金属、１７…分極、１８…不均一分極による空間電
荷、１９…半導体性強誘電体、２０…ショットキー電
極、２１…端子、２２…導電性領域、２３…ｐ型層、２
４…ｐ^-型層、２５…ｎ型半導体性強誘電体、２６…ｐ
型半導体性強誘電体、２６’…ｎ型半導体性強誘電体、
２７…絶縁性基板、２８…接着層、２９…層間絶縁膜、
３０…Ｓｉ基板、３１…ｎ⁺領域、３２…熱酸化膜、３
３…ＴｉＮ膜、３４…Ｐｔ膜、３５…Ｌａ_0.5Ｓｒ_0.5Ｃ
ｏＯ₃（ＬＣＯ）、３６…ｐ^-型ＰｂＴｉＯ₃、３７…ｐ
型ＰｂＴｉＯ₃、３８…Ｗ膜、３９…ＳｉＯ₂膜、４０…
基板を介した基板電極接続端子、４１…基板を介さない
基板電極接続端子、４２…開口部、４３…ｐ⁺化した領
域、４３’…ｎ⁺化した領域。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/108 21/8242 (72)発明者鳥居和功東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者平谷正彦東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者河原尊之東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】強誘電体の分極状況を記憶情報として用い
る強誘電体記憶装置において、電圧を印加して分極状況
を制御する少なくとも１個の分極制御用電極と、強誘電
体の分極状況によって強誘電体中を流れる電流の大きさ
の変化を検出する少なくとも１対の電流入出力用電極と
を強誘電体に設けたことを特徴とする強誘電体記憶素
子。
【請求項２】前記強誘電体が、ｎ型もしくはｐ型の電気
電導性を有する半導体性強誘電体である請求項１記載の
強誘電体記憶素子。
【請求項３】前記分極制御用電極が、前記半導体性強誘
電体中に空乏層を形成する空乏層形成用の制御電極であ
る請求項２記載の強誘電体記憶素子。
【請求項４】前記分極制御用電極が複数から成り、少な
くとも１個の分極制御用電極は前記半導体性強誘電体中
に空乏層を形成する空乏層形成用の制御電極であり、他
の少なくとも１個の分極制御用電極は前記半導体性強誘
電体にオーム性接触するオーム性制御電極である請求項
２記載の強誘電体記憶素子。
【請求項５】前記空乏層形成用の制御電極が、前記半導
体性強誘電体とショットキー接触を形成して前記半導体
性強誘電体中に空乏層を形成するショットキー電極であ
る請求項３または請求項４に記載の強誘電体記憶素子。
【請求項６】前記ショットキー電極の大きさが、前記オ
ーム性制御電極よりも大きい請求項５記載の強誘電体記
憶素子。
【請求項７】前記空乏層形成用の制御電極が、前記半導
体性強誘電体に設けたｐｎ接合にオーム性接触して半導
体性強誘電体中にｐｎ接合による空乏層を形成するオー
ム性電極で構成されて成る請求項３または請求項４に記
載の強誘電体記憶素子。
【請求項８】前記空乏層形成用のオーム性電極が接触す
るｐｎ接合の接合面の大きさが、分極制御用のオーム性
制御電極よりも大きい請求項７記載の強誘電体記憶素
子。
【請求項９】前記記憶情報を読み出す際、前記空乏層に
対して逆バイアスとなる極性の電圧が前記電流入出力用
電極に印加されるように構成されて成る請求項３〜８の
いずれか１項に記載の強誘電体記憶素子。
【請求項１０】前記空乏層形成用の制御電極と前記電流
入出力用電極とが、前記強誘電体の異なる面に接触して
設けられた請求項３〜９のいずれか１項に記載の強誘電
体記憶素子。
【請求項１１】前記強誘電体が、複数の前記分極制御用
電極に挟まれると共に電気電導率の異なる複数の層で構
成されて成る請求項１〜１０のいずれか１項に記載の強
誘電体記憶素子。
【請求項１２】請求項１〜１１のいずれか１項に記載の
強誘電体記憶素子を、常誘電体基板上に形成したことを
特徴とする強誘電体記憶装置。
【請求項１３】前記常誘電体基板が半導体基板である請
求項１２記載の強誘電体記憶装置。
【請求項１４】前記強誘電体記憶素子が、前記半導体基
板上に形成された電気回路と更に接続されて成る請求項
１３記載の強誘電体記憶装置。
【請求項１５】前記半導体基板が、Ｓｉ基板またはＧａ
Ａｓ基板である請求項１３または請求項１４に記載の強
誘電体記憶装置。