JP2001291852A - アクティブマトリクスアレイ基板及びその製造方法 - Google Patents
アクティブマトリクスアレイ基板及びその製造方法Info
- Publication number
- JP2001291852A JP2001291852A JP2000109341A JP2000109341A JP2001291852A JP 2001291852 A JP2001291852 A JP 2001291852A JP 2000109341 A JP2000109341 A JP 2000109341A JP 2000109341 A JP2000109341 A JP 2000109341A JP 2001291852 A JP2001291852 A JP 2001291852A
- Authority
- JP
- Japan
- Prior art keywords
- active matrix
- matrix array
- array substrate
- conductive film
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Liquid Crystal (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 液晶表示装置のガラス基板の面積の有効利
用。 【解決手段】 ２層の導電膜レイヤを用いて検査ライン
を形成し、それぞれの２層間でマスク間のつなぎ位置を
変えてぼけ領域を設けることにより、第１層目のぼけ領
域には第２層目で配線し、第２層目のぼけ領域には第１
層目で配線することで、最終仕上がりのアクティブマト
リクスアレイ基板としてはチップ間にパターンが形成で
きない領域をなくすることができ、生産性の高い液晶表
示装置の製造方法が得られる。
用。 【解決手段】 ２層の導電膜レイヤを用いて検査ライン
を形成し、それぞれの２層間でマスク間のつなぎ位置を
変えてぼけ領域を設けることにより、第１層目のぼけ領
域には第２層目で配線し、第２層目のぼけ領域には第１
層目で配線することで、最終仕上がりのアクティブマト
リクスアレイ基板としてはチップ間にパターンが形成で
きない領域をなくすることができ、生産性の高い液晶表
示装置の製造方法が得られる。
Description
【０００１】
【発明の属する技術分野】本発明は検査ラインをチップ
間に有したアクティブマトリクスアレイ基板、およびそ
の製造方法、および上記アクティブマトリクスアレイ基
板を有する液晶表示装置に関する。
間に有したアクティブマトリクスアレイ基板、およびそ
の製造方法、および上記アクティブマトリクスアレイ基
板を有する液晶表示装置に関する。
【０００２】
【従来の技術】従来、アクティブマトリクスアレイ素子
の検査をアレイ基板状態で行うために以下のような構成
で検査ラインを構成していた。
の検査をアレイ基板状態で行うために以下のような構成
で検査ラインを構成していた。
【０００３】図２は、アレイガラス基板上に１枚のマス
クで左側部分と右側部分とに２回に分けて露光を行い、
アクティブマトリクスアレイのパターンを形成する場合
の、従来の検査ラインの構成を示している。１層の導電
膜レイヤにより検査ラインが構成されており、アレイガ
ラス基板上の左側部分と右側部分とのマスク間のつなぎ
の部分ではパターンがぼける領域があり検査ラインが設
けられない部分がある。図２において、１１はアクティ
ブマトリクスアレイパターン形成ガラス基板である。１
２は表示パネルを形成するアクティブマトリクス素子を
有したチップ領域であり、１３は導電膜レイヤにより形
成された検査ラインであり、１４は左側部分と右側部分
のマスクの境界であり、１５はマスク境界部でパターン
がぼけて正常にパターンニングできない部分である。
クで左側部分と右側部分とに２回に分けて露光を行い、
アクティブマトリクスアレイのパターンを形成する場合
の、従来の検査ラインの構成を示している。１層の導電
膜レイヤにより検査ラインが構成されており、アレイガ
ラス基板上の左側部分と右側部分とのマスク間のつなぎ
の部分ではパターンがぼける領域があり検査ラインが設
けられない部分がある。図２において、１１はアクティ
ブマトリクスアレイパターン形成ガラス基板である。１
２は表示パネルを形成するアクティブマトリクス素子を
有したチップ領域であり、１３は導電膜レイヤにより形
成された検査ラインであり、１４は左側部分と右側部分
のマスクの境界であり、１５はマスク境界部でパターン
がぼけて正常にパターンニングできない部分である。
【０００４】なお、パターンがぼける領域と記載する点
は、より詳細に説明すると、マスク等の端部やマスクの
つなぎの部分などに相対する基板の部分で、光が回折し
たり、光の焦点位置が不適切で、適切な露光が行ないに
くい部分を示します。
は、より詳細に説明すると、マスク等の端部やマスクの
つなぎの部分などに相対する基板の部分で、光が回折し
たり、光の焦点位置が不適切で、適切な露光が行ないに
くい部分を示します。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
従来例の構成では、マスクのつなぎの部分でパターンが
ぼけて配線の不可能な部分が存在するため、検査ライン
をレイアウトするには必要以上にチップ間隔を設ける必
要があり、カラス基板面積を有効に活用できないという
課題を有していた。
従来例の構成では、マスクのつなぎの部分でパターンが
ぼけて配線の不可能な部分が存在するため、検査ライン
をレイアウトするには必要以上にチップ間隔を設ける必
要があり、カラス基板面積を有効に活用できないという
課題を有していた。
【０００６】本発明は上記従来の課題を解決し、パター
ンがぼけて配線の不可能な部分が生じないようにして、
基板面積を有効に利用することを目的とする。
ンがぼけて配線の不可能な部分が生じないようにして、
基板面積を有効に利用することを目的とする。
【０００７】
【課題を解決するための手段】この課題を解決するため
に、本発明のアクティブマトリクスアレイ基板は、基板
と、上記基板の一方の面に備えられる複数のアクティブ
マトリクス素子からなる複数のチップ領域と、上記アク
ティブマトリクス素子に接続される複数層の導電膜レイ
ヤで配線される複数の検査ラインとを有し、隣合う上記
チップ領域どうしの隙間部分に複数の上記検査ラインが
備えられ、さらに複数の上記検査ラインは複数層の上記
導電膜レイヤ毎に分けられて備える。
に、本発明のアクティブマトリクスアレイ基板は、基板
と、上記基板の一方の面に備えられる複数のアクティブ
マトリクス素子からなる複数のチップ領域と、上記アク
ティブマトリクス素子に接続される複数層の導電膜レイ
ヤで配線される複数の検査ラインとを有し、隣合う上記
チップ領域どうしの隙間部分に複数の上記検査ラインが
備えられ、さらに複数の上記検査ラインは複数層の上記
導電膜レイヤ毎に分けられて備える。
【０００８】また、本発明のアクティブマトリクスアレ
イ基板は導電膜レイヤが２層である。
イ基板は導電膜レイヤが２層である。
【０００９】また、本発明のアクティブマトリクスアレ
イ基板の製造方法は、アクティブマトリクスアレイ基板
を製造する際に、アクティブマトリクスアレイ基板の露
光用のマスク間のつなぎ部で複数層の導電膜レイヤを用
い、マスク間のつなぎ部の位置を複数層の導電膜レイヤ
間でずらすことでぼけ領域に依存しないようにして隣合
うチップ領域どうしの隙間部分に上記検査ラインを形成
する。
イ基板の製造方法は、アクティブマトリクスアレイ基板
を製造する際に、アクティブマトリクスアレイ基板の露
光用のマスク間のつなぎ部で複数層の導電膜レイヤを用
い、マスク間のつなぎ部の位置を複数層の導電膜レイヤ
間でずらすことでぼけ領域に依存しないようにして隣合
うチップ領域どうしの隙間部分に上記検査ラインを形成
する。
【００１０】また、本発明のアクティブマトリクスアレ
イ基板の製造方法は、導電膜レイヤが２層である。
イ基板の製造方法は、導電膜レイヤが２層である。
【００１１】また、本発明の液晶表示装置は、請求項１
又は請求項２のいずれかに記載のアクティブマトリクス
アレイ基板を有する。
又は請求項２のいずれかに記載のアクティブマトリクス
アレイ基板を有する。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。
て図面を参照しながら説明する。
【００１３】図１と、図３と、図４において、１１はア
クティブマトリクスアレイのパターンを形成するガラス
基板（基板）である。１２は表示パネルを形成するアク
ティブマトリクスアレイ素子を設けるチップ領域であ
り、１３は１層目の導電膜レイヤにより形成された検査
ラインであり、１４は１層目のパターン形成時のマスク
境界であり、１５は１層目のパターン形成時のマスク境
界でパターンがぼけて正常にパターンニングできない領
域であり、１６は２層目の導電膜レイヤにより形成され
た検査ラインであり、１７は２層目のパターン形成時の
マスク境界であり、１８は２層目のパターン形成時のマ
スク境界でパターンがぼけて正常にパターンニングでき
ない領域である。
クティブマトリクスアレイのパターンを形成するガラス
基板（基板）である。１２は表示パネルを形成するアク
ティブマトリクスアレイ素子を設けるチップ領域であ
り、１３は１層目の導電膜レイヤにより形成された検査
ラインであり、１４は１層目のパターン形成時のマスク
境界であり、１５は１層目のパターン形成時のマスク境
界でパターンがぼけて正常にパターンニングできない領
域であり、１６は２層目の導電膜レイヤにより形成され
た検査ラインであり、１７は２層目のパターン形成時の
マスク境界であり、１８は２層目のパターン形成時のマ
スク境界でパターンがぼけて正常にパターンニングでき
ない領域である。
【００１４】まず、図３に示すように、１層目の導電膜
レイヤで、チップ間の右半分に検査ラインを形成する。
この際に、１層目のパターン形成時のマスク境界でパタ
ーンがぼけて正常にパターンが形成できない領域をチッ
プ間の左半分にとる。
レイヤで、チップ間の右半分に検査ラインを形成する。
この際に、１層目のパターン形成時のマスク境界でパタ
ーンがぼけて正常にパターンが形成できない領域をチッ
プ間の左半分にとる。
【００１５】次に、図４に示すように、２層目の導電膜
レイヤで、チップ間の左半分に検査ラインを形成する。
この際に、２層目のパターン形成時のマスク境界でパタ
ーンがぼけて正常にパターンが形成できない領域をチッ
プ間の隙間部分の右半分にとる。
レイヤで、チップ間の左半分に検査ラインを形成する。
この際に、２層目のパターン形成時のマスク境界でパタ
ーンがぼけて正常にパターンが形成できない領域をチッ
プ間の隙間部分の右半分にとる。
【００１６】以上のように、２層の導電膜レイヤを用い
て検査ラインを形成すると、図１の様になり、マスクの
つなぎ部でぼけて配線が不可能な部分はなくなる。
て検査ラインを形成すると、図１の様になり、マスクの
つなぎ部でぼけて配線が不可能な部分はなくなる。
【００１７】以上のように本発明の実施の形態によれ
ば、２層の導電膜レイヤを用いて検査ラインを形成し、
それぞれの２層間でマスクのつなぎ位置を変えてぼける
領域を設けることにより、１層目のぼける領域には２層
目で配線し、２層目のぼける領域に１層目で配線するこ
とで、最終仕上がりのアクティブマトリクスアレイ基板
としてはチップ間にパターンが形成できない領域をなく
することができ、アレイガラス基板の領域を有効に利用
し、生産性の高い液晶表示装置の製造方法を実現でき
る。
ば、２層の導電膜レイヤを用いて検査ラインを形成し、
それぞれの２層間でマスクのつなぎ位置を変えてぼける
領域を設けることにより、１層目のぼける領域には２層
目で配線し、２層目のぼける領域に１層目で配線するこ
とで、最終仕上がりのアクティブマトリクスアレイ基板
としてはチップ間にパターンが形成できない領域をなく
することができ、アレイガラス基板の領域を有効に利用
し、生産性の高い液晶表示装置の製造方法を実現でき
る。
【００１８】
【発明の効果】以上のように本発明は、２層の導電膜レ
イヤによりチップ間に検査ラインを形成し、それぞれの
２層のマスク間のつなぎ位置を変えることにより、チッ
プ間のマスクのつなぎ部におけるぼける領域に起因した
配線できない領域をなくすことが出来、ガラス基板の面
積をより有効に活用でき、産業的価値が大きい。
イヤによりチップ間に検査ラインを形成し、それぞれの
２層のマスク間のつなぎ位置を変えることにより、チッ
プ間のマスクのつなぎ部におけるぼける領域に起因した
配線できない領域をなくすことが出来、ガラス基板の面
積をより有効に活用でき、産業的価値が大きい。
【図１】本発明の実施の形態における、アクティブマト
リクスアレイガラス基板内の検査ラインのレイアウト図
リクスアレイガラス基板内の検査ラインのレイアウト図
【図２】従来のアクティブマトリクスアレイガラス基板
内の検査ラインのレイアウト図
内の検査ラインのレイアウト図
【図３】実施の形態における、１層目の導電膜レイヤの
レイアウト図
レイアウト図
【図４】実施の形態における、２層目の導電膜レイヤの
レイアウト図
レイアウト図
１１ ガラス基板（基板） １２ チップ領域 １３ １層目の導電膜レイヤにより形成された検査ライ
ン １４ １層目の導電膜レイヤの左右のマスクの境界 １５ １層目の導電膜レイヤのマスク境界部でパターン
がぼけて正常にパターンニングできない領域 １６ ２層目の導電膜レイヤにより形成された検査ライ
ン １７ ２層目の導電膜レイヤの左右のマスクの境界 １８ ２層目の導電膜レイヤのマスク境界部でパターン
がぼけて正常にパターンニングできない領域
ン １４ １層目の導電膜レイヤの左右のマスクの境界 １５ １層目の導電膜レイヤのマスク境界部でパターン
がぼけて正常にパターンニングできない領域 １６ ２層目の導電膜レイヤにより形成された検査ライ
ン １７ ２層目の導電膜レイヤの左右のマスクの境界 １８ ２層目の導電膜レイヤのマスク境界部でパターン
がぼけて正常にパターンニングできない領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｆ 9/30 ３３８ Ｇ０９Ｆ 9/30 ３３８ Ｈ０１Ｌ 21/3205 Ｈ０１Ｌ 21/88 Ｚ
Claims (5)
- 【請求項１】 基板と、前記基板の一方の面に備えられ
る複数のアクティブマトリクス素子からなる複数のチッ
プ領域と、前記アクティブマトリクス素子に接続される
複数層の導電膜レイヤで配線される複数の検査ラインと
を有するアクティブマトリクスアレイ基板であって、隣
合う前記チップ領域どうしの隙間部分に複数の前記検査
ラインが備えられ、さらに複数の前記検査ラインは複数
層の前記導電膜レイヤ毎に分けられて備えられることを
特徴とするアクティブマトリクスアレイ基板。 - 【請求項２】 請求項１記載のアクティブマトリクスア
レイ基板であって、導電膜レイヤが２層であることを特
徴とするアクティブマトリクスアレイ基板。 - 【請求項３】 請求項１記載または請求項２のいずれか
に記載のアクティブマトリクスアレイ基板を製造する際
に、アクティブマトリクスアレイ基板の露光用のマスク
間のつなぎ部で複数層の導電膜レイヤを用い、マスク間
のつなぎ部の位置を複数層の導電膜レイヤ間でずらすこ
とでぼける領域に依存しないようにして隣合うチップ領
域どうしの隙間部分に前記検査ラインを形成することを
特徴とするアクティブマトリクスアレイ基板の製造方
法。 - 【請求項４】 請求項３記載のアクティブマトリクスア
レイ基板の製造方法であって、導電膜レイヤが２層であ
ることを特徴とするアクティブマトリクスアレイ基板の
製造方法。 - 【請求項５】 請求項１又は請求項２のいずれかに記載
のアクティブマトリクスアレイ基板を有することを特徴
とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000109341A JP2001291852A (ja) | 2000-04-11 | 2000-04-11 | アクティブマトリクスアレイ基板及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000109341A JP2001291852A (ja) | 2000-04-11 | 2000-04-11 | アクティブマトリクスアレイ基板及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001291852A true JP2001291852A (ja) | 2001-10-19 |
Family
ID=18622046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000109341A Pending JP2001291852A (ja) | 2000-04-11 | 2000-04-11 | アクティブマトリクスアレイ基板及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001291852A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016150114A1 (zh) * | 2015-03-20 | 2016-09-29 | 京东方科技集团股份有限公司 | 阵列基板、阵列基板的制造方法和显示装置 |
-
2000
- 2000-04-11 JP JP2000109341A patent/JP2001291852A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016150114A1 (zh) * | 2015-03-20 | 2016-09-29 | 京东方科技集团股份有限公司 | 阵列基板、阵列基板的制造方法和显示装置 |
| US9905488B2 (en) | 2015-03-20 | 2018-02-27 | Boe Technology Group Co., Ltd. | Array substrate, method for manufacture the same, and display device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100309301B1 (ko) | 노광 패턴 마스크 및 그 제조 방법 | |
| JP2002031883A5 (ja) | ||
| KR960701464A (ko) | 표시소자 및 그 제조방법(a display element and a method for manufacturing thereof) | |
| JP2006140497A (ja) | Ｔｆｔ−ｌｃｄのアレイ基板及びその製造方法 | |
| CN114975477A (zh) | 显示面板、显示面板的制造方法以及显示装置 | |
| TW200905377A (en) | Photomask layout pattern | |
| US7535535B2 (en) | Manufacturing method of display device | |
| JPH0844038A (ja) | マスターマスク作成装置及び半導体装置の製造方法 | |
| TW543199B (en) | Method for forming pattern on substrate and method for fabricating liquid crystal display using the same | |
| JP2001291852A (ja) | アクティブマトリクスアレイ基板及びその製造方法 | |
| KR100529575B1 (ko) | 액정 표시 장치의 기판 제조 방법 | |
| KR100301662B1 (ko) | 액정표시장치및그제조방법 | |
| KR20170054715A (ko) | 표시장치 | |
| KR100422907B1 (ko) | 정전기 방지 모듈을 갖는 마스크 | |
| KR100449535B1 (ko) | 액정표시장치의 제조방법 | |
| JP4226316B2 (ja) | 半導体装置の製造方法 | |
| KR100318540B1 (ko) | 액정표시장치및그제조방법 | |
| CN1268584A (zh) | 具有多个图案的五倍光掩模 | |
| JP3764880B2 (ja) | チップオングラス用基板の製造方法及びチップオングラスの実装方法 | |
| JP3435317B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP2853471B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP2000208568A (ja) | 半導体装置 | |
| KR101006008B1 (ko) | 박막 트랜지스터 어레이 기판 및 그 제조 방법 | |
| JP2005017314A (ja) | 露光マスクおよび半導体装置の製造方法 | |
| JPS60253231A (ja) | 電極パタ−ンの形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Effective date: 20061109 Free format text: JAPANESE INTERMEDIATE CODE: A711 |