JP2001284358A - 半導体装置の製造方法及び半導体装置 - Google Patents
半導体装置の製造方法及び半導体装置Info
- Publication number
- JP2001284358A JP2001284358A JP2000096474A JP2000096474A JP2001284358A JP 2001284358 A JP2001284358 A JP 2001284358A JP 2000096474 A JP2000096474 A JP 2000096474A JP 2000096474 A JP2000096474 A JP 2000096474A JP 2001284358 A JP2001284358 A JP 2001284358A
- Authority
- JP
- Japan
- Prior art keywords
- film
- forming
- barrier layer
- layer
- copper
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 抵抗の増加を抑制し、かつ下地表面との密着
性の高い銅配線を形成することが可能な半導体装置の製
造方法を提供する。 【解決手段】 開口を有する絶縁膜が、表面上に形成さ
れた半導体基板を準備する。絶縁膜の表面及び開口の内
面を覆うように、ＴａもしくはＴａＮからなるバリア層
を形成する。このバリア層は、基板温度２００℃以上の
条件でスパッタリングにより形成されるか、または基板
温度２００℃未満の条件でスパッタリングにより堆積し
た後に２００℃以上の温度で熱処理して形成されるか、
または基板温度２００℃以上の条件でＴａ膜をスパッタ
リングにより堆積した後に該Ｔａ膜を窒素プラズマに晒
して窒化して形成される。バリア層の上に、銅からなる
シード層を形成する。シード層の上に、銅からなる導電
膜を、めっきにより形成する。
性の高い銅配線を形成することが可能な半導体装置の製
造方法を提供する。 【解決手段】 開口を有する絶縁膜が、表面上に形成さ
れた半導体基板を準備する。絶縁膜の表面及び開口の内
面を覆うように、ＴａもしくはＴａＮからなるバリア層
を形成する。このバリア層は、基板温度２００℃以上の
条件でスパッタリングにより形成されるか、または基板
温度２００℃未満の条件でスパッタリングにより堆積し
た後に２００℃以上の温度で熱処理して形成されるか、
または基板温度２００℃以上の条件でＴａ膜をスパッタ
リングにより堆積した後に該Ｔａ膜を窒素プラズマに晒
して窒化して形成される。バリア層の上に、銅からなる
シード層を形成する。シード層の上に、銅からなる導電
膜を、めっきにより形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に銅からなる導電膜を、めっきにより形
成する工程を含む半導体装置の製造方法に関する。
方法に関し、特に銅からなる導電膜を、めっきにより形
成する工程を含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】高集積化され微細化された半導体集積回
路装置の配線材料として、低抵抗で高いエレクトロマイ
グレーション耐性を有する銅（Ｃｕ）が注目されてい
る。以下、従来の銅配線の形成方法について説明する。
路装置の配線材料として、低抵抗で高いエレクトロマイ
グレーション耐性を有する銅（Ｃｕ）が注目されてい
る。以下、従来の銅配線の形成方法について説明する。
【０００３】半導体基板上に層間絶縁膜を形成し、この
層間絶縁膜にビアホールや配線溝を形成する。層間絶縁
膜の上面、及びビアホールや配線溝の内面を、バリア層
で覆う。バリア層上に銅からなるシード層を形成する。
このシード層上に銅膜を電解めっきにより形成する。層
間絶縁膜の上面が露出するまで化学機械研磨（ＣＭＰ）
を行い、ビアホールや配線溝内に銅膜の一部を残す。こ
のような配線の形成方法は、ダマシン法と呼ばれてい
る。
層間絶縁膜にビアホールや配線溝を形成する。層間絶縁
膜の上面、及びビアホールや配線溝の内面を、バリア層
で覆う。バリア層上に銅からなるシード層を形成する。
このシード層上に銅膜を電解めっきにより形成する。層
間絶縁膜の上面が露出するまで化学機械研磨（ＣＭＰ）
を行い、ビアホールや配線溝内に銅膜の一部を残す。こ
のような配線の形成方法は、ダマシン法と呼ばれてい
る。
【０００４】
【発明が解決しようとする課題】上述のバリア層の材料
として、例えばタンタル（Ｔａ）や窒化タンタル（Ｔａ
Ｎ）等が用いられる。このとき、バリア層とシード層と
の界面の密着性が十分でないため、研磨時に生ずる機械
的応力により、めっきされた銅膜が剥離しやすい。
として、例えばタンタル（Ｔａ）や窒化タンタル（Ｔａ
Ｎ）等が用いられる。このとき、バリア層とシード層と
の界面の密着性が十分でないため、研磨時に生ずる機械
的応力により、めっきされた銅膜が剥離しやすい。
【０００５】また、バリア層上にシード層を形成する際
に、銅の凝集現象が生じ、シード層のカバレッジ率が低
下する。カバレッジ率の低いシード層上に銅をめっきす
ると、銅膜中に空孔が生じやすい。めっき前にバリア層
が露出していると、バリア層の表面がめっき液に接触し
てしまい、バリア層と銅膜との界面が劣化する。銅膜中
の空孔や界面の劣化は、銅配線の信頼性低下の原因にな
る。
に、銅の凝集現象が生じ、シード層のカバレッジ率が低
下する。カバレッジ率の低いシード層上に銅をめっきす
ると、銅膜中に空孔が生じやすい。めっき前にバリア層
が露出していると、バリア層の表面がめっき液に接触し
てしまい、バリア層と銅膜との界面が劣化する。銅膜中
の空孔や界面の劣化は、銅配線の信頼性低下の原因にな
る。
【０００６】特開平１１−２３８７９４号公報に、銅配
線の信頼性を高めることができる配線形成方法が開示さ
れている。この方法によると、層間絶縁膜の上面を密着
層で覆い、密着層と層間絶縁膜との積層構造にビアホー
ルを形成する。露出している表面をバリア層で覆い、異
方性エッチングを行う。この異方性エッチングにより、
ビアホールの底面及び密着層の表面上に堆積しているバ
リア層が除去され、ビアホールの側面上にのみバリア層
が残る。この状態で、銅からなるシード層を形成し、さ
らに、銅配線層をめっきにより形成する。
線の信頼性を高めることができる配線形成方法が開示さ
れている。この方法によると、層間絶縁膜の上面を密着
層で覆い、密着層と層間絶縁膜との積層構造にビアホー
ルを形成する。露出している表面をバリア層で覆い、異
方性エッチングを行う。この異方性エッチングにより、
ビアホールの底面及び密着層の表面上に堆積しているバ
リア層が除去され、ビアホールの側面上にのみバリア層
が残る。この状態で、銅からなるシード層を形成し、さ
らに、銅配線層をめっきにより形成する。
【０００７】ところが、この方法では、密着層を形成し
た後、シード層を形成するまでに、ビアホールの形成工
程及び異方性エッチングの工程が行われる。従って、密
着層の表面が大気に晒されることになる。密着層の表面
が一旦大気に晒されると、密着層としての機能が低下し
十分な効果を発揮できなくなる。
た後、シード層を形成するまでに、ビアホールの形成工
程及び異方性エッチングの工程が行われる。従って、密
着層の表面が大気に晒されることになる。密着層の表面
が一旦大気に晒されると、密着層としての機能が低下し
十分な効果を発揮できなくなる。
【０００８】本発明の目的は、抵抗の増加を抑制し、か
つ下地表面との密着性の高い銅配線を形成することが可
能な半導体装置の製造方法を提供することである。
つ下地表面との密着性の高い銅配線を形成することが可
能な半導体装置の製造方法を提供することである。
【０００９】
【課題を解決するための手段】本発明の一観点による
と、開口を有する絶縁膜が、表面上に形成された半導体
基板を準備する工程と、前記絶縁膜の表面及び前記開口
の内面を覆うように、ＴａもしくはＴａＮからなるバリ
ア層を形成する工程であって、該バリア層を、基板温度
２００℃以上の条件でスパッタリングにより形成する
か、または基板温度２００℃未満の条件でスパッタリン
グにより堆積した後に２００℃以上の温度で熱処理して
形成するか、または基板温度２００℃以上の条件でＴａ
膜をスパッタリングにより堆積した後に該Ｔａ膜を窒素
プラズマに晒して窒化して形成する工程と、前記バリア
層の上に、銅からなるシード層を形成する工程と、前記
シード層の上に、銅からなる導電膜を、めっきにより形
成する工程とを有する半導体装置の製造方法が提供され
る。
と、開口を有する絶縁膜が、表面上に形成された半導体
基板を準備する工程と、前記絶縁膜の表面及び前記開口
の内面を覆うように、ＴａもしくはＴａＮからなるバリ
ア層を形成する工程であって、該バリア層を、基板温度
２００℃以上の条件でスパッタリングにより形成する
か、または基板温度２００℃未満の条件でスパッタリン
グにより堆積した後に２００℃以上の温度で熱処理して
形成するか、または基板温度２００℃以上の条件でＴａ
膜をスパッタリングにより堆積した後に該Ｔａ膜を窒素
プラズマに晒して窒化して形成する工程と、前記バリア
層の上に、銅からなるシード層を形成する工程と、前記
シード層の上に、銅からなる導電膜を、めっきにより形
成する工程とを有する半導体装置の製造方法が提供され
る。
【００１０】上述の条件で形成したバリア層は、比較的
高い結晶性を有する。その上にシード層を形成すると、
成長時の銅の凝集を抑制することができる。さらに、導
電膜の密着性を高めることができる。
高い結晶性を有する。その上にシード層を形成すると、
成長時の銅の凝集を抑制することができる。さらに、導
電膜の密着性を高めることができる。
【００１１】
【発明の実施の形態】図１を参照して、本発明の第１の
実施例による半導体装置の製造方法について説明する、
図１（Ａ）に示すように、シリコン基板１の表面上に、
酸化シリコンからなる絶縁膜２を、例えば化学気相成長
（ＣＶＤ）により形成する。絶縁膜２の表面上に、窒化
タンタル（ＴａＮ）からなる厚さ３０ｎｍのバリア層３
を形成する。バリア層３の形成は、Ｔａのターゲットを
ＡｒとＮ2との混合ガスを用いてスパッタリングするこ
とにより行われる。なお、成膜時の基板温度を５０〜２
５０℃の範囲内で変化させて複数の試料を作製した。
実施例による半導体装置の製造方法について説明する、
図１（Ａ）に示すように、シリコン基板１の表面上に、
酸化シリコンからなる絶縁膜２を、例えば化学気相成長
（ＣＶＤ）により形成する。絶縁膜２の表面上に、窒化
タンタル（ＴａＮ）からなる厚さ３０ｎｍのバリア層３
を形成する。バリア層３の形成は、Ｔａのターゲットを
ＡｒとＮ2との混合ガスを用いてスパッタリングするこ
とにより行われる。なお、成膜時の基板温度を５０〜２
５０℃の範囲内で変化させて複数の試料を作製した。
【００１２】バリア層３の表面上に、銅（Ｃｕ）からな
る厚さ１００〜３００ｎｍのシード層４を形成する。シ
ード層４の形成は、基板温度を１００℃とし、Ｃｕのタ
ーゲットをＡｒガスを用いてスパッタリングすることに
より行われる。シード層４の表面上に、Ｃｕからなる導
電膜５を電解めっきにより形成する。
る厚さ１００〜３００ｎｍのシード層４を形成する。シ
ード層４の形成は、基板温度を１００℃とし、Ｃｕのタ
ーゲットをＡｒガスを用いてスパッタリングすることに
より行われる。シード層４の表面上に、Ｃｕからなる導
電膜５を電解めっきにより形成する。
【００１３】図１（Ｂ）は、ＴａＮからなるバリア層３
のＸ線回折による分析結果を示す。横軸は、バリア層３
の成膜時の基板温度を単位「℃」で表し、左縦軸は、Ｔ
ａＮの（１０１）面に対応する回折光の強度を単位「ｃ
ｐｓ」で表し、右縦軸は、ＴａＮの（１０１）面のロッ
キングカーブの半値幅を単位「度」で表す。図中の黒丸
が回折光の強度を示し、黒四角がロッキングカーブの半
値幅を示す。
のＸ線回折による分析結果を示す。横軸は、バリア層３
の成膜時の基板温度を単位「℃」で表し、左縦軸は、Ｔ
ａＮの（１０１）面に対応する回折光の強度を単位「ｃ
ｐｓ」で表し、右縦軸は、ＴａＮの（１０１）面のロッ
キングカーブの半値幅を単位「度」で表す。図中の黒丸
が回折光の強度を示し、黒四角がロッキングカーブの半
値幅を示す。
【００１４】バリア層３の成膜温度を１５０℃以下とし
て作製した試料においては、回折光の強度が低く、成膜
温度を２００℃以上として作製した試料においては、回
折光の強度が高いことがわかる。また、回折光の強度が
高くなるに従って、ロッキングカーブの半値幅が小さく
なっている。この分析結果から、基板温度を２００℃以
上にしてバリア層３を形成することにより、バリア層３
の結晶性が高められることがわかる。
て作製した試料においては、回折光の強度が低く、成膜
温度を２００℃以上として作製した試料においては、回
折光の強度が高いことがわかる。また、回折光の強度が
高くなるに従って、ロッキングカーブの半値幅が小さく
なっている。この分析結果から、基板温度を２００℃以
上にしてバリア層３を形成することにより、バリア層３
の結晶性が高められることがわかる。
【００１５】図１（Ｃ）は、基板温度３００℃で成膜し
たＴａＮバリア層３の上に、基板温度を１００℃として
スパッタリングにより形成した厚さ１０ｎｍの銅膜の表
面の電子顕微鏡写真をスケッチした図である。参考のた
めに、図１（Ｄ）に、室温で成膜したＴａＮ膜の上に、
図１（Ｃ）の場合と同一の条件で形成した銅膜の表面の
顕微鏡写真をスケッチした図を示す。
たＴａＮバリア層３の上に、基板温度を１００℃として
スパッタリングにより形成した厚さ１０ｎｍの銅膜の表
面の電子顕微鏡写真をスケッチした図である。参考のた
めに、図１（Ｄ）に、室温で成膜したＴａＮ膜の上に、
図１（Ｃ）の場合と同一の条件で形成した銅膜の表面の
顕微鏡写真をスケッチした図を示す。
【００１６】図１（Ｃ）及び（Ｄ）のハッチを付した部
分が、銅膜の形成されている部分に相当し、ハッチを付
していない部分には、下地のバリア層３が露出してい
る。図１（Ｃ）の場合は、基板面内方向への成長が促進
されていることがわかる。これは、下地のＴａＮからな
るバリア層３の結晶性が高いため、バリア層３の表面の
濡れ性が高くなり、Ｃｕの凝集が抑制されたためと考え
られる。
分が、銅膜の形成されている部分に相当し、ハッチを付
していない部分には、下地のバリア層３が露出してい
る。図１（Ｃ）の場合は、基板面内方向への成長が促進
されていることがわかる。これは、下地のＴａＮからな
るバリア層３の結晶性が高いため、バリア層３の表面の
濡れ性が高くなり、Ｃｕの凝集が抑制されたためと考え
られる。
【００１７】ＴａＮからなるバリア層３の成膜温度を２
００℃以上としてＴａＮの結晶性を高めることにより、
バリア層３とシード層４との密着性が高まると予測され
る。実際に、バリア層３の成膜温度を２００℃として作
製した複数の試料のテープテストを行ったところ、銅か
らなる導電膜５の剥がれは生じなかった。これに対し、
成膜温度を２５℃として作製した複数の試料のテープテ
ストを行ったところ、約７０％の試料で導電膜５の剥が
れが生じた。
００℃以上としてＴａＮの結晶性を高めることにより、
バリア層３とシード層４との密着性が高まると予測され
る。実際に、バリア層３の成膜温度を２００℃として作
製した複数の試料のテープテストを行ったところ、銅か
らなる導電膜５の剥がれは生じなかった。これに対し、
成膜温度を２５℃として作製した複数の試料のテープテ
ストを行ったところ、約７０％の試料で導電膜５の剥が
れが生じた。
【００１８】上述のように、ＴａＮからなるバリア層３
の成膜温度を２００℃以上とすることにより、Ｃｕから
なる導電膜５の密着性を高めることができる。また、シ
ード層４を形成する際のＣｕの凝集を抑制できるため、
導電膜５内の空孔の発生を防止することができる。
の成膜温度を２００℃以上とすることにより、Ｃｕから
なる導電膜５の密着性を高めることができる。また、シ
ード層４を形成する際のＣｕの凝集を抑制できるため、
導電膜５内の空孔の発生を防止することができる。
【００１９】上記第１の実施例では、バリア層３の成膜
温度を２００℃としたが、成膜温度を２００℃未満と
し、成膜後に熱処理を行ってＴａＮの結晶性を高めても
よいであろう。
温度を２００℃としたが、成膜温度を２００℃未満と
し、成膜後に熱処理を行ってＴａＮの結晶性を高めても
よいであろう。
【００２０】図２に、室温で成膜し、その後熱処理を行
ったＴａＮ膜のＸ線回折による分析結果を示す。横軸
は、成膜後の熱処理温度を単位「℃」で表し、左縦軸
は、ＴａＮの（１０１）面に対応する回折光の強度を単
位「ｃｐｓ」で表し、右縦軸は、（１０１）面のロッキ
ングカーブの半値幅を単位「度」で表す。図中の黒丸が
回折光の強度を示し、黒四角がロッキングカーブの半値
幅を示す。
ったＴａＮ膜のＸ線回折による分析結果を示す。横軸
は、成膜後の熱処理温度を単位「℃」で表し、左縦軸
は、ＴａＮの（１０１）面に対応する回折光の強度を単
位「ｃｐｓ」で表し、右縦軸は、（１０１）面のロッキ
ングカーブの半値幅を単位「度」で表す。図中の黒丸が
回折光の強度を示し、黒四角がロッキングカーブの半値
幅を示す。
【００２１】成膜後の熱処理温度を２００℃以上とする
と、ＴａＮ膜の結晶性が高まっていることがわかる。な
お、熱処理時間は、いずれの場合も１０分である。
と、ＴａＮ膜の結晶性が高まっていることがわかる。な
お、熱処理時間は、いずれの場合も１０分である。
【００２２】実際に、ＴａＮ膜を室温で堆積し、その後
２００℃で１０分間の熱処理を行ってバリア層３を形成
した複数の試料についてテープテストを行ったところ、
導電膜５の剥がれは生じなかった。ＴａＮ膜を成膜した
後に、２００℃以上の温度で熱処理を行ってバリア層を
形成しても、上記第１の実施例の場合と同様の効果を得
られることがわかる。
２００℃で１０分間の熱処理を行ってバリア層３を形成
した複数の試料についてテープテストを行ったところ、
導電膜５の剥がれは生じなかった。ＴａＮ膜を成膜した
後に、２００℃以上の温度で熱処理を行ってバリア層を
形成しても、上記第１の実施例の場合と同様の効果を得
られることがわかる。
【００２３】上記第１の実施例では、反応性スパッタリ
ングによりＴａＮからなるバリア層３を形成したが、以
下に示す他の方法で形成してもよい。例えば、基板温度
を２００℃以上としてＴａ膜をスパッタリングにより形
成し、このＴａ膜を窒素プラズマに晒して窒化すること
によってＴａＮ膜を形成してもよい。
ングによりＴａＮからなるバリア層３を形成したが、以
下に示す他の方法で形成してもよい。例えば、基板温度
を２００℃以上としてＴａ膜をスパッタリングにより形
成し、このＴａ膜を窒素プラズマに晒して窒化すること
によってＴａＮ膜を形成してもよい。
【００２４】また、バリア層３としてＴａＮの代わりに
Ｔａを用いてもよい。この場合、Ｔａ膜の成膜温度を２
００℃以上とするか、もしくは成膜後に２００℃以上の
熱処理を行うことにより、第１の実施例の場合と同様の
効果が確認された。
Ｔａを用いてもよい。この場合、Ｔａ膜の成膜温度を２
００℃以上とするか、もしくは成膜後に２００℃以上の
熱処理を行うことにより、第１の実施例の場合と同様の
効果が確認された。
【００２５】次に、図３及び図４を参照して、第２の実
施例による半導体装置の製造方法について説明する。
施例による半導体装置の製造方法について説明する。
【００２６】図３（Ａ）は、第２の実施例による方法で
作製された積層構造の断面図を示す。バリア層３とシー
ド層４との間にジルコニウム（Ｚｒ）からなる厚さ１０
ｎｍの密着層６が配置されている。その他の構成は、図
１（Ａ）に示した第１の実施例の場合と同様である。密
着層６の形成は、基板温度を室温とし、Ｚｒのターゲッ
トをＡｒガスを用いてスパッタリングすることにより行
われる。ＴａＮからなるバリア層３を、基板加熱を行っ
て成膜した試料と、室温でＴａＮ膜を形成し、その後熱
処理を行ってバリア層３を形成した試料とを作製した。
作製された積層構造の断面図を示す。バリア層３とシー
ド層４との間にジルコニウム（Ｚｒ）からなる厚さ１０
ｎｍの密着層６が配置されている。その他の構成は、図
１（Ａ）に示した第１の実施例の場合と同様である。密
着層６の形成は、基板温度を室温とし、Ｚｒのターゲッ
トをＡｒガスを用いてスパッタリングすることにより行
われる。ＴａＮからなるバリア層３を、基板加熱を行っ
て成膜した試料と、室温でＴａＮ膜を形成し、その後熱
処理を行ってバリア層３を形成した試料とを作製した。
【００２７】図３（Ｂ）は、これらの試料の密着層６
を、Ｘ線回折により分析した結果を示す。横軸は、バリ
ア層３の成膜温度もしくはＴａＮ膜の熱処理温度を単位
「℃」で表し、縦軸は、Ｚｒの（１０１）面に対応する
回折光の強度を単位「ｃｐｓ」で表す。図中の黒丸が、
基板加熱を行ってバリア層３を形成した試料に対応し、
黒四角が、ＴａＮ膜の成膜後に熱処理を行ってバリア層
３を形成した試料に対応する。バリア層３の成膜温度を
２００℃以上とするか、または成膜後の熱処理温度を２
００℃以上とすることにより、Ｚｒからなる密着層の結
晶性が高まっていることがわかる。
を、Ｘ線回折により分析した結果を示す。横軸は、バリ
ア層３の成膜温度もしくはＴａＮ膜の熱処理温度を単位
「℃」で表し、縦軸は、Ｚｒの（１０１）面に対応する
回折光の強度を単位「ｃｐｓ」で表す。図中の黒丸が、
基板加熱を行ってバリア層３を形成した試料に対応し、
黒四角が、ＴａＮ膜の成膜後に熱処理を行ってバリア層
３を形成した試料に対応する。バリア層３の成膜温度を
２００℃以上とするか、または成膜後の熱処理温度を２
００℃以上とすることにより、Ｚｒからなる密着層の結
晶性が高まっていることがわかる。
【００２８】図３（Ｃ）及び（Ｄ）は、密着層６の表面
上に、厚さが１０ｎｍになるように銅膜を形成した場合
の基板表面の電子顕微境写真をスケッチした図を示す。
図３（Ｃ）は、ＴａＮからなるバリア層３の成膜温度を
３００℃とした場合のものであり、図３（Ｄ）は、バリ
ア層３の成膜温度を室温とした場合である。
上に、厚さが１０ｎｍになるように銅膜を形成した場合
の基板表面の電子顕微境写真をスケッチした図を示す。
図３（Ｃ）は、ＴａＮからなるバリア層３の成膜温度を
３００℃とした場合のものであり、図３（Ｄ）は、バリ
ア層３の成膜温度を室温とした場合である。
【００２９】図３（Ｃ）及び（Ｄ）のハッチを付した部
分が、銅膜の形成されている部分に相当し、ハッチを付
していない部分に、下地の密着層６が露出している。図
３（Ｃ）の場合は、基板面内方向への成長が促進されて
いることがわかる。これは、下地のＺｒからなる密着層
６の結晶性が高いために、Ｃｕの凝集が抑制されたため
と考えられる。
分が、銅膜の形成されている部分に相当し、ハッチを付
していない部分に、下地の密着層６が露出している。図
３（Ｃ）の場合は、基板面内方向への成長が促進されて
いることがわかる。これは、下地のＺｒからなる密着層
６の結晶性が高いために、Ｃｕの凝集が抑制されたため
と考えられる。
【００３０】図４は、密着層６上に、厚さが１０ｎｍに
なるように銅膜を形成した試料のシート抵抗の、成膜温
度依存性を示す。横軸は、銅膜の成膜温度を単位「℃」
で表し、縦軸は、シート抵抗を単位「Ω／□」で表す。
図中の白丸は、バリア層３の成膜温度を３００℃とした
試料に対応し、黒丸は、バリア層３の成膜温度を室温と
した場合に対応する。
なるように銅膜を形成した試料のシート抵抗の、成膜温
度依存性を示す。横軸は、銅膜の成膜温度を単位「℃」
で表し、縦軸は、シート抵抗を単位「Ω／□」で表す。
図中の白丸は、バリア層３の成膜温度を３００℃とした
試料に対応し、黒丸は、バリア層３の成膜温度を室温と
した場合に対応する。
【００３１】銅膜の成膜温度が１２０℃以下の場合に
は、両者に差は見られない。銅膜の成膜温度を約１７０
℃とすると、バリア層３を室温で成膜した試料の銅膜の
シート抵抗が、バリア層３を３００℃で成膜した試料の
銅膜のシート抵抗よりも高くなっている。シート抵抗が
増加したのは、銅膜の成膜時に個々のＣｕ結晶の凝集が
大きくなり、結晶粒同士の接触面積が小さくなったため
と考えられる。
は、両者に差は見られない。銅膜の成膜温度を約１７０
℃とすると、バリア層３を室温で成膜した試料の銅膜の
シート抵抗が、バリア層３を３００℃で成膜した試料の
銅膜のシート抵抗よりも高くなっている。シート抵抗が
増加したのは、銅膜の成膜時に個々のＣｕ結晶の凝集が
大きくなり、結晶粒同士の接触面積が小さくなったため
と考えられる。
【００３２】バリア層３の成膜温度を３００℃とした場
合には、図３（Ｂ）に示したように、密着層６の結晶性
が高くなる。これにより、銅膜の成膜時における密着層
６の表面の濡れ性が高くなり、Ｃｕの凝集が抑制される
ため、抵抗の増加が見られなかったと考えられる。
合には、図３（Ｂ）に示したように、密着層６の結晶性
が高くなる。これにより、銅膜の成膜時における密着層
６の表面の濡れ性が高くなり、Ｃｕの凝集が抑制される
ため、抵抗の増加が見られなかったと考えられる。
【００３３】図３（Ｃ）及び図４では、バリア層３の成
膜温度を３００℃とした場合を示したが、バリア層３の
成膜温度を２００℃以上とすればバリア層３の結晶性が
高まるため、同様の効果が得られるであろう。
膜温度を３００℃とした場合を示したが、バリア層３の
成膜温度を２００℃以上とすればバリア層３の結晶性が
高まるため、同様の効果が得られるであろう。
【００３４】上述の分析結果から、密着層６の結晶性を
高めることにより、密着層６とシード層４との密着性が
高まると予測される。実際に、バリア層３の成膜温度を
２００℃として作製した複数の試料のテープテストを行
ったところ、銅からなる導電膜５の剥がれは生じなかっ
た。これに対し、成膜温度を２５℃として作製した複数
の試料のテープテストを行ったところ、約８０％の試料
で導電膜５の剥がれが生じた。
高めることにより、密着層６とシード層４との密着性が
高まると予測される。実際に、バリア層３の成膜温度を
２００℃として作製した複数の試料のテープテストを行
ったところ、銅からなる導電膜５の剥がれは生じなかっ
た。これに対し、成膜温度を２５℃として作製した複数
の試料のテープテストを行ったところ、約８０％の試料
で導電膜５の剥がれが生じた。
【００３５】上述のように、ＴａＮからなるバリア層３
の成膜温度を２００℃以上とすることにより、その上の
密着層６の結晶性が高まり、Ｃｕからなる導電膜５の密
着性を高めることができる。また、シード層４を形成す
る際のＣｕの凝集を抑制できるため、導電膜５内の空孔
の発生を防止することができる。
の成膜温度を２００℃以上とすることにより、その上の
密着層６の結晶性が高まり、Ｃｕからなる導電膜５の密
着性を高めることができる。また、シード層４を形成す
る際のＣｕの凝集を抑制できるため、導電膜５内の空孔
の発生を防止することができる。
【００３６】上記第２の実施例では、密着層６を形成し
た後、基板を大気に晒すことなくシード層４を連続的に
成膜することが可能である。このため、密着層６の表面
の酸化による密着性の低下を防止することができる。
た後、基板を大気に晒すことなくシード層４を連続的に
成膜することが可能である。このため、密着層６の表面
の酸化による密着性の低下を防止することができる。
【００３７】一般に、Ｃｕと密着性の高い金属は、熱処
理によって銅内に拡散し合金を形成しやすい。合金が形
成されると、銅膜の抵抗が低下してしまう。ところが、
第２の実施例で用いたＺｒの、Ｃｕに対する固溶限は約
０．１５重量％であり、非常に小さい。このため、密着
層６を形成するＺｒが導電膜５内へ拡散する量は少な
い。従って、Ｚｒからなる密着層６を銅膜に直接接触さ
せても、合金化による抵抗の上昇は小さい。
理によって銅内に拡散し合金を形成しやすい。合金が形
成されると、銅膜の抵抗が低下してしまう。ところが、
第２の実施例で用いたＺｒの、Ｃｕに対する固溶限は約
０．１５重量％であり、非常に小さい。このため、密着
層６を形成するＺｒが導電膜５内へ拡散する量は少な
い。従って、Ｚｒからなる密着層６を銅膜に直接接触さ
せても、合金化による抵抗の上昇は小さい。
【００３８】上記実施例では、密着層６としてＺｒを用
いたが、ＺｒＮを用いてもよい。その他に、Ｃｕへの固
溶限の小さい材料、例えばＣｄ、Ａｇ、Ｐｂ等を用いて
もよい。また、Ｚｎは、Ｃｕへの固溶限が比較的大きな
材料であるが、Ｃｕと合金化しても抵抗の増加は少な
い。このため、密着層としてＺｎを用いてもよいであろ
う。また、上記第２の実施例では、バリア層３としてＴ
ａＮを用いたが、ＴａＮの代わりにＴａを用いても同様
の効果を得られることが確認された。
いたが、ＺｒＮを用いてもよい。その他に、Ｃｕへの固
溶限の小さい材料、例えばＣｄ、Ａｇ、Ｐｂ等を用いて
もよい。また、Ｚｎは、Ｃｕへの固溶限が比較的大きな
材料であるが、Ｃｕと合金化しても抵抗の増加は少な
い。このため、密着層としてＺｎを用いてもよいであろ
う。また、上記第２の実施例では、バリア層３としてＴ
ａＮを用いたが、ＴａＮの代わりにＴａを用いても同様
の効果を得られることが確認された。
【００３９】本発明者らの実験によると、ＴａＮ膜上に
Ｃｕ膜を形成する場合、ＴａＮ膜中のＮの組成比を高く
すると、両者の密着性が高まることがわかった。従っ
て、図１（Ａ）に示すＴａＮからなるバリア層３のうち
シード層４側の部分におけるＮの組成比を、基板側の部
分におけるＮの組成比よりも高くすることにより、密着
性をより高めることができる。
Ｃｕ膜を形成する場合、ＴａＮ膜中のＮの組成比を高く
すると、両者の密着性が高まることがわかった。従っ
て、図１（Ａ）に示すＴａＮからなるバリア層３のうち
シード層４側の部分におけるＮの組成比を、基板側の部
分におけるＮの組成比よりも高くすることにより、密着
性をより高めることができる。
【００４０】このような組成比の分布を有するバリア層
３は、Ｔａ膜を形成した後に、このＴａ膜を窒化するこ
とによって得られる。また、Ｔａのターゲットを、Ａｒ
とＮ 2との混合ガス中でスパッタリングする場合、Ｎ2ガ
スの分圧比を徐々に高めることによっても、このような
バリア層３を形成することができる。
３は、Ｔａ膜を形成した後に、このＴａ膜を窒化するこ
とによって得られる。また、Ｔａのターゲットを、Ａｒ
とＮ 2との混合ガス中でスパッタリングする場合、Ｎ2ガ
スの分圧比を徐々に高めることによっても、このような
バリア層３を形成することができる。
【００４１】次に、図５を参照し、上記第１及び第２の
実施例による半導体装置の製造方法を適用して、ダマシ
ン法により銅配線を形成する方法を説明する。
実施例による半導体装置の製造方法を適用して、ダマシ
ン法により銅配線を形成する方法を説明する。
【００４２】図５（Ａ）に示すように、酸化シリコンか
らなる層間絶縁膜２０の上層部の一部に配線２１が形成
されている。配線２１及び層間絶縁膜２０の表面を覆う
ように酸化シリコンからなる層間絶縁膜２２を堆積す
る。層間絶縁膜２２の堆積は、例えば、ＣＶＤにより行
う。
らなる層間絶縁膜２０の上層部の一部に配線２１が形成
されている。配線２１及び層間絶縁膜２０の表面を覆う
ように酸化シリコンからなる層間絶縁膜２２を堆積す
る。層間絶縁膜２２の堆積は、例えば、ＣＶＤにより行
う。
【００４３】図５（Ｂ）に示すように、層間絶縁膜２２
に、配線２１の表面の一部を露出させるビアホール２３
を形成する。
に、配線２１の表面の一部を露出させるビアホール２３
を形成する。
【００４４】図５（Ｃ）に示すように、層間絶縁膜２２
に、ビアホール２３と部分的に重なる配線用の溝２５を
形成する。配線溝２５は、層間絶縁膜２２の厚さよりも
浅い。溝２５の底面の一部にビアホール２３が開口す
る。ビアホール２３及び配線溝２５の形成は、例えばエ
ッチングガスとしてＣＦ4を用いたドライエッチングに
より行う。
に、ビアホール２３と部分的に重なる配線用の溝２５を
形成する。配線溝２５は、層間絶縁膜２２の厚さよりも
浅い。溝２５の底面の一部にビアホール２３が開口す
る。ビアホール２３及び配線溝２５の形成は、例えばエ
ッチングガスとしてＣＦ4を用いたドライエッチングに
より行う。
【００４５】図５（Ｄ）に示すように、ビアホール２３
と配線溝２５の内面、及び層間絶縁膜２２の表面上に、
バリア層３０を形成する。バリア層３０の形成は、図１
（Ａ）の第１の実施例で説明したバリア層３の形成と同
様の方法で行う。バリア層３０の表面上に、Ｃｕからな
るシード層３１を形成する。シード層３１の形成は、図
１（Ａ）のシード層４の形成と同様の方法で行う。シー
ド層３１の上に、Ｃｕからなる導電層３２を、電解めっ
きにより形成する。
と配線溝２５の内面、及び層間絶縁膜２２の表面上に、
バリア層３０を形成する。バリア層３０の形成は、図１
（Ａ）の第１の実施例で説明したバリア層３の形成と同
様の方法で行う。バリア層３０の表面上に、Ｃｕからな
るシード層３１を形成する。シード層３１の形成は、図
１（Ａ）のシード層４の形成と同様の方法で行う。シー
ド層３１の上に、Ｃｕからなる導電層３２を、電解めっ
きにより形成する。
【００４６】図５（Ｅ）に示すように、バリア層３０か
ら導電層３２までの積層構造のうち不要な部分をＣＭＰ
により除去し、表面を平坦化する。ビアホール２３及び
配線溝２５内にのみ、バリア層３０ａ、シード層３１
ａ、及び導電層３２ａが残る。このようにして、バリア
層３０ａ、シード層３１ａ、及び導電層３２ａからなる
配線３５が形成される。導電層３２の密着性が高いた
め、ＣＭＰ時における導電層３２の剥がれを防止でき
る。
ら導電層３２までの積層構造のうち不要な部分をＣＭＰ
により除去し、表面を平坦化する。ビアホール２３及び
配線溝２５内にのみ、バリア層３０ａ、シード層３１
ａ、及び導電層３２ａが残る。このようにして、バリア
層３０ａ、シード層３１ａ、及び導電層３２ａからなる
配線３５が形成される。導電層３２の密着性が高いた
め、ＣＭＰ時における導電層３２の剥がれを防止でき
る。
【００４７】なお、図３（Ａ）に示した第２の実施例の
場合のように、バリア層３０とシード層３１との間に、
Ｚｒ等からなる密着層を配置してもよい。
場合のように、バリア層３０とシード層３１との間に、
Ｚｒ等からなる密着層を配置してもよい。
【００４８】図６は、上記実施例による銅配線の形成方
法を適用した半導体装置の断面図を示す。シリコン基板
５０の表面にフィールド酸化膜５２が形成され、活性領
域が画定されている。活性領域内に、ＭＯＳＦＥＴ５１
が形成されている。この基板の表面上に、５層の配線層
６１Ａ〜６１Ｅが形成されている。各配線層は、それぞ
れ層間絶縁膜６０Ａ〜６０Ｅにより相互に絶縁されてい
る。層間絶縁膜６０Ａ〜６０Ｅの各々とそれに対応する
配線層６１Ａ〜６１Ｅは、図５で説明した層間絶縁膜２
２及び銅配線３５の形成と同様の方法で形成される。
法を適用した半導体装置の断面図を示す。シリコン基板
５０の表面にフィールド酸化膜５２が形成され、活性領
域が画定されている。活性領域内に、ＭＯＳＦＥＴ５１
が形成されている。この基板の表面上に、５層の配線層
６１Ａ〜６１Ｅが形成されている。各配線層は、それぞ
れ層間絶縁膜６０Ａ〜６０Ｅにより相互に絶縁されてい
る。層間絶縁膜６０Ａ〜６０Ｅの各々とそれに対応する
配線層６１Ａ〜６１Ｅは、図５で説明した層間絶縁膜２
２及び銅配線３５の形成と同様の方法で形成される。
【００４９】各配線層６１Ａ〜６１Ｅは、Ａｌ配線に比
べて低抵抗であるため、信号伝搬速度を速くし、処理速
度の高速化を図ることができる。さらに、高いエレクト
ロマイグレーション耐性を得ることができるため、半導
体装置の信頼性を向上させることが可能になる。
べて低抵抗であるため、信号伝搬速度を速くし、処理速
度の高速化を図ることができる。さらに、高いエレクト
ロマイグレーション耐性を得ることができるため、半導
体装置の信頼性を向上させることが可能になる。
【００５０】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【００５１】
【発明の効果】以上説明したように、本発明によると、
ＴａもしくはＴａＮからなるバリア層の結晶性を高める
ことにより、その上に形成する銅膜の密着性を高めるこ
とができる。この銅膜をダマシン法に適用する場合、Ｃ
ＭＰ時の銅膜の剥がれを防止することができる。
ＴａもしくはＴａＮからなるバリア層の結晶性を高める
ことにより、その上に形成する銅膜の密着性を高めるこ
とができる。この銅膜をダマシン法に適用する場合、Ｃ
ＭＰ時の銅膜の剥がれを防止することができる。
【図１】図１（Ａ）は、第１の実施例による半導体装置
の製造方法により作製された積層構造の断面図であり、
図１（Ｂ）は、バリア層のＸ線回折の結果を示すグラフ
であり、図１（Ｃ）は、第１の実施例によるバリア層上
に銅膜を形成した場合の基板表面の顕微鏡写真をスケッ
チした図であり、図１（Ｄ）は、参考例によるバリア層
上に銅膜を形成した場合の基板表面の顕微鏡写真をスケ
ッチした図である。
の製造方法により作製された積層構造の断面図であり、
図１（Ｂ）は、バリア層のＸ線回折の結果を示すグラフ
であり、図１（Ｃ）は、第１の実施例によるバリア層上
に銅膜を形成した場合の基板表面の顕微鏡写真をスケッ
チした図であり、図１（Ｄ）は、参考例によるバリア層
上に銅膜を形成した場合の基板表面の顕微鏡写真をスケ
ッチした図である。
【図２】第１の実施例の変形例による方法で作製したバ
リア層のＸ線回折結果を示すグラフである。
リア層のＸ線回折結果を示すグラフである。
【図３】図３（Ａ）は、第２の実施例による半導体装置
の製造方法により作製された積層構造の断面図であり、
図３（Ｂ）は、密着層のＸ線回折の結果を示すグラフで
あり、図３（Ｃ）は、第２の実施例による密着層上に銅
膜を形成した場合の基板表面の顕微鏡写真をスケッチし
た図であり、図１（Ｄ）は、参考例による密着層上に銅
膜を形成した場合の基板表面の顕微鏡写真をスケッチし
た図である。
の製造方法により作製された積層構造の断面図であり、
図３（Ｂ）は、密着層のＸ線回折の結果を示すグラフで
あり、図３（Ｃ）は、第２の実施例による密着層上に銅
膜を形成した場合の基板表面の顕微鏡写真をスケッチし
た図であり、図１（Ｄ）は、参考例による密着層上に銅
膜を形成した場合の基板表面の顕微鏡写真をスケッチし
た図である。
【図４】第２の実施例及び比較例による方法で作製した
密着層上に銅膜を堆積した状態におけるシート抵抗を示
すグラフである。
密着層上に銅膜を堆積した状態におけるシート抵抗を示
すグラフである。
【図５】ダマシン法による銅配線の形成方法を説明する
ための配線層の断面図である。
ための配線層の断面図である。
【図６】ダマシン法で形成した多層配線を有する半導体
装置の断面図である。
装置の断面図である。
１ シリコン基板 ２ 絶縁膜 ３ バリア層 ４ シード層 ５ 導電膜 ６ 密着層 ２０、２２ 層間絶縁膜 ２１ 下層配線 ２３ ビアホール ３０ バリア層 ３１ シード層 ３２ 導電層 ３５ 配線 ５０ シリコン基板 ５１ ＭＯＳＦＥＴ ５２ フィールド酸化膜 ６０Ａ〜６０Ｅ 層間絶縁膜 ６１Ａ〜６１Ｅ 配線層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大塚 信幸 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 4M104 AA01 BB17 BB32 BB38 CC01 DD37 DD42 DD52 FF17 FF18 FF22 HH08 HH16 5F033 HH07 HH11 HH14 HH17 HH21 HH32 JJ07 JJ11 JJ14 JJ17 JJ21 JJ32 KK01 KK07 KK11 KK14 KK17 KK21 KK32 LL09 MM02 MM08 MM12 MM13 NN06 NN07 PP15 PP16 PP27 QQ09 QQ11 QQ37 QQ48 QQ73 QQ90 RR04 SS11 WW03 XX10 XX24
Claims (5)
- 【請求項１】 開口を有する絶縁膜が、表面上に形成さ
れた半導体基板を準備する工程と、 前記絶縁膜の表面及び前記開口の内面を覆うように、Ｔ
ａもしくはＴａＮからなるバリア層を形成する工程であ
って、該バリア層を、基板温度２００℃以上の条件でス
パッタリングにより形成するか、または基板温度２００
℃未満の条件でスパッタリングにより堆積した後に２０
０℃以上の温度で熱処理して形成するか、または基板温
度２００℃以上の条件でＴａ膜をスパッタリングにより
堆積した後に該Ｔａ膜を窒素プラズマに晒して窒化して
形成する工程と、 前記バリア層の上に、銅からなるシード層を形成する工
程と、 前記シード層の上に、銅からなる導電膜を、めっきによ
り形成する工程とを有する半導体装置の製造方法。 - 【請求項２】 前記バリア層を形成する工程の後、前記
シード層を形成する工程の前に、さらに、前記バリア層
の表面上に、Ｚｒ、Ｃｄ、Ａｇ、Ｐｂ、Ｚｎ、ＺｒＮか
らなる群より選択された少なくとも一つの材料からなる
密着層を形成する工程を含み、前記シード層を形成する
工程において、該シード層を前記密着層上に形成する請
求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記半導体基板を準備する工程が、 半導体基板の表面上に、絶縁膜を形成する工程と、 前記絶縁膜に開口を形成し、該開口の底面に導電性領域
を露出させる工程とを含み、 前記導電膜を形成する工程の後、さらに、前記半導体基
板上に形成されている膜を研磨し、前記絶縁膜の上面を
露出させるとともに、前記開口内に、前記導電膜の一部
を残す工程を有する請求項１または２に記載の半導体装
置の製造方法。 - 【請求項４】 前記バリア層を形成する工程において、
Ｔａをターゲットとし、スパッタガスとしてアルゴンと
窒素とを含む混合ガスを用い、成膜終了時におけるスパ
ッタガス中の窒素分圧が、成膜開始時における窒素分圧
よりも高くなるように制御して成膜を行う請求項１〜３
のいずれかに記載の半導体装置の製造方法。 - 【請求項５】 半導体基板と、 前記半導体基板の上に形成され、部分的に開口が設けら
れた絶縁膜と、 前記基板の上にＴａＮにより形成され、上面近傍におけ
るＮの組成比が基板との界面近傍におけるＮの組成比よ
りも大きいバリア層と、 前記バリア層の上に形成された銅からなる導電層とを有
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000096474A JP4005295B2 (ja) | 2000-03-31 | 2000-03-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000096474A JP4005295B2 (ja) | 2000-03-31 | 2000-03-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001284358A true JP2001284358A (ja) | 2001-10-12 |
| JP4005295B2 JP4005295B2 (ja) | 2007-11-07 |
Family
ID=18611241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000096474A Expired - Fee Related JP4005295B2 (ja) | 2000-03-31 | 2000-03-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4005295B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002037558A1 (en) * | 2000-11-02 | 2002-05-10 | Fujitsu Limited | Semiconductor device and its manufacturing method |
| WO2004083482A1 (ja) * | 2003-03-17 | 2004-09-30 | Nikko Materials Co., Ltd. | 銅合金スパッタリングターゲット及びその製造方法並びに半導体素子配線 |
| JP2005286075A (ja) * | 2004-03-29 | 2005-10-13 | Sharp Corp | 固体撮像素子およびその製造方法、電子情報機器 |
| WO2010084759A1 (en) * | 2009-01-22 | 2010-07-29 | Tokyo Electron Limited | Surface treatment for a fluorocarbon film |
| US8246764B2 (en) | 2002-11-21 | 2012-08-21 | Jx Nippon Mining & Metals Corporation | Copper alloy sputtering target and semiconductor element wiring |
| JP2013534370A (ja) * | 2010-08-20 | 2013-09-02 | マイクロン テクノロジー， インク． | 半導体構造ならびに導電性材料を開口内に提供するための方法 |
| US9896745B2 (en) | 2002-01-30 | 2018-02-20 | Jx Nippon Mining & Metals Corporation | Copper alloy sputtering target and method for manufacturing the target |
| JP2019036586A (ja) * | 2017-08-10 | 2019-03-07 | 富士通株式会社 | 半導体装置、電源装置、増幅器及び半導体装置の製造方法 |
-
2000
- 2000-03-31 JP JP2000096474A patent/JP4005295B2/ja not_active Expired - Fee Related
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002037558A1 (en) * | 2000-11-02 | 2002-05-10 | Fujitsu Limited | Semiconductor device and its manufacturing method |
| US6900542B2 (en) | 2000-11-02 | 2005-05-31 | Fujitsu Limited | Semiconductor device having increased adhesion between a barrier layer for preventing copper diffusion and a conductive layer, and method of manufacturing the same |
| US9896745B2 (en) | 2002-01-30 | 2018-02-20 | Jx Nippon Mining & Metals Corporation | Copper alloy sputtering target and method for manufacturing the target |
| US10665462B2 (en) | 2002-11-21 | 2020-05-26 | Jx Nippon Mining & Metals Corporation | Copper alloy sputtering target and semiconductor element wiring |
| US8246764B2 (en) | 2002-11-21 | 2012-08-21 | Jx Nippon Mining & Metals Corporation | Copper alloy sputtering target and semiconductor element wiring |
| US7740721B2 (en) | 2003-03-17 | 2010-06-22 | Nippon Mining & Metals Co., Ltd | Copper alloy sputtering target process for producing the same and semiconductor element wiring |
| CN100439558C (zh) * | 2003-03-17 | 2008-12-03 | 日矿金属株式会社 | 铜合金溅射靶、其制造方法以及半导体元件布线 |
| WO2004083482A1 (ja) * | 2003-03-17 | 2004-09-30 | Nikko Materials Co., Ltd. | 銅合金スパッタリングターゲット及びその製造方法並びに半導体素子配線 |
| US9765425B2 (en) | 2003-03-17 | 2017-09-19 | Jx Nippon Mining & Metals Corporation | Copper alloy sputtering target, process for producing the same and semiconductor element wiring |
| JP2005286075A (ja) * | 2004-03-29 | 2005-10-13 | Sharp Corp | 固体撮像素子およびその製造方法、電子情報機器 |
| KR101269925B1 (ko) | 2009-01-22 | 2013-05-31 | 도쿄엘렉트론가부시키가이샤 | 반도체 장치의 제조 방법 |
| US8765605B2 (en) | 2009-01-22 | 2014-07-01 | Tokyo Electron Limited | Surface treatment for a fluorocarbon film |
| JP2012516065A (ja) * | 2009-01-22 | 2012-07-12 | 東京エレクトロン株式会社 | フッ化炭素膜の表面処理 |
| WO2010084759A1 (en) * | 2009-01-22 | 2010-07-29 | Tokyo Electron Limited | Surface treatment for a fluorocarbon film |
| CN102292798A (zh) * | 2009-01-22 | 2011-12-21 | 东京毅力科创株式会社 | 氟碳化合物膜的表面处理 |
| JP2013534370A (ja) * | 2010-08-20 | 2013-09-02 | マイクロン テクノロジー， インク． | 半導体構造ならびに導電性材料を開口内に提供するための方法 |
| US9177917B2 (en) | 2010-08-20 | 2015-11-03 | Micron Technology, Inc. | Semiconductor constructions |
| US10121697B2 (en) | 2010-08-20 | 2018-11-06 | Micron Technology, Inc. | Semiconductor constructions; and methods for providing electrically conductive material within openings |
| US10879113B2 (en) | 2010-08-20 | 2020-12-29 | Micron Technology, Inc. | Semiconductor constructions; and methods for providing electrically conductive material within openings |
| JP2019036586A (ja) * | 2017-08-10 | 2019-03-07 | 富士通株式会社 | 半導体装置、電源装置、増幅器及び半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4005295B2 (ja) | 2007-11-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6229211B1 (en) | Semiconductor device and method of manufacturing the same | |
| US6242808B1 (en) | Semiconductor device with copper wiring and semiconductor device manufacturing method | |
| US6057223A (en) | Passivated copper conductive layers for microelectronic applications | |
| JP3330495B2 (ja) | 電気的相互接続用薄膜金属バリア層 | |
| US6538324B1 (en) | Multi-layered wiring layer and method of fabricating the same | |
| JP3353874B2 (ja) | 半導体装置及びその製造方法 | |
| US6153522A (en) | Semiconductor device manufacturing method | |
| US20040004288A1 (en) | Semiconductor device and manufacturing method of the same | |
| US7101790B2 (en) | Method of forming a robust copper interconnect by dilute metal doping | |
| JP2002075994A (ja) | 半導体装置及びその製造方法 | |
| US6331484B1 (en) | Titanium-tantalum barrier layer film and method for forming the same | |
| US20080042281A1 (en) | Semiconductor device and semiconductor device fabrication method | |
| US20030022480A1 (en) | Method of doping copper metallization | |
| JP2002033323A (ja) | 銅相互接続部を有する半導体デバイスの製造方法 | |
| JP4005295B2 (ja) | 半導体装置の製造方法 | |
| JP2001053077A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP2000208517A (ja) | 半導体装置の製造方法 | |
| KR930001311A (ko) | 반도체 장치의 금속 배선층 형성방법 | |
| JP4221737B2 (ja) | 金属配線製造方法 | |
| KR20030050062A (ko) | 반도체 소자의 구리 배선 형성방법 | |
| US7144812B2 (en) | Method of forming copper wire | |
| JPH11340330A (ja) | 半導体装置の製造方法 | |
| JPH0992649A (ja) | 半導体装置の配線構造およびその製造方法 | |
| JP2000124310A (ja) | 半導体装置およびその製造方法 | |
| JP3445557B2 (ja) | チタン−タンタル障壁層薄膜及びその形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041224 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070523 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070720 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070821 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070823 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100831 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100831 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110831 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110831 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110831 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110831 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120831 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130831 Year of fee payment: 6 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |