JP2001274201A - 電子デバイス及びその製造方法 - Google Patents

電子デバイス及びその製造方法

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JP2001274201A JP2000087676A JP2000087676A JP2001274201A JP 2001274201 A JP2001274201 A JP 2001274201A JP 2000087676 A JP2000087676 A JP 2000087676A JP 2000087676 A JP2000087676 A JP 2000087676A JP 2001274201 A JP2001274201 A JP 2001274201A
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electrode
layer
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泰雄 種
Yoshiyuki Shimizu
禎之 清水
Yoichi Hiruta
陽一 蛭田
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Toshiba Corp
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Abstract

(57)【要約】 【課題】 低温度において接合可能な電極を有し、この
電極の接強度を向上することができる電子デバイスを提
供する。 【解決手段】 半導体装置（電子デバイス）１におい
て、少なくとも表面層に液相拡散金属を有する電極１１
０上に液相拡散接合層５６を介在させて金バンプ電極４
０が接合されている。液相拡散金属には例えば銅が使用
される。液相拡散接合層５６は、液相拡散金属と化合
（液相拡散）させる第１の接合用金属層５２と、液相拡
散温度を下げる第２の接合用金属とにより生成されてい
る。第１の接合用金属層５２には例えば錫が使用され、
第２の接合用金属層５３には例えばビスマスが使用され
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電子デバイス及び
その製造方法に関し、電極間の低温度接合に好適な電子
デバイス及びその製造方法に関する。
【０００２】
【従来の技術】薄型で比較的低コストで製作することが
できる半導体装置として、テープオートメイテッドボン
ディング（以下、単にＴＡＢという。）構造を採用する
半導体装置、フリップチップ（以下、単にＦＣとい
う。）構造を採用する半導体装置がある。
【０００３】ＴＡＢ構造を採用する半導体装置は半導体
素子（半導体チップ）とフレキシブルなテープ基板とを
備えて構成されている。半導体素子のボンディングパッ
ド（電極）とテープ基板のリードとの間は、例えば金バ
ンプ電極を介在させ、熱圧着ボンディングにより、電気
的かつ機械的に接続されている。
【０００４】一方、ＦＣ構造を採用する半導体装置は、
ＴＡＢ構造を採用する半導体装置と類似しており、半導
体素子とテープ基板とを備えて構成されている。半導体
素子はその素子形成面をテープ基板の表面に向かい合う
ようにマウントされ、半導体素子のボンディングパット
とテープ基板上のリード配線との間は、例えば金バンプ
電極を介在させ、熱圧着ボンディングにより、電気的か
つ機械的に接続されている。
【０００５】
【発明が解決しようとする課題】上記ＴＡＢ構造を採用
する半導体装置、ＦＣ構造を採用する半導体装置のそれ
ぞれにおいては、以下の点について配慮がなされていな
かった。
【０００６】半導体素子のボンディングパッドとテープ
基板のリード又はリード配線との熱圧着ボンディングに
は約５００℃前後の高温度が使用されている。このた
め、樹脂を主成分とするテープ基板には耐熱性が要求さ
れ、耐熱性を有するテープ基板は高価である。従って、
最終製品としての半導体装置は高価になってしまうとい
う問題点があった。
【０００７】本発明は上記課題を解決するためになされ
たものである。従って、本発明の目的は、低温度におい
て接合可能な電極を有する電子デバイスを提供すること
である。
【０００８】さらに、本発明の目的は、耐熱性を必要と
しない部品、材料等の使用により、製品コストを減少す
ることができる電子デバイスを提供することである。
【０００９】さらに、本発明の目的は、電極の接合強度
を向上することができ、電極の接合部の電気的かつ機械
的信頼性を向上することができる電子デバイスを提供す
ることである。
【００１０】さらに、本発明の目的は、電極間の接合を
低温度にすることができる電子デバイスの製造方法を提
供することである。
【００１１】さらに、本発明の目的は、製造コストを減
少することができる電子デバイスの製造方法を提供する
ことである。
【００１２】
【課題を解決するための手段】上記課題を解決するため
に、本発明の第１の特徴は、少なくとも表面層に液相拡
散金属を有する電極と、この電極上に配設され、液相拡
散金属と化合させる第１の接合用金属層と、第１の接合
用金属層上に配設され、液相拡散金属と第１の接合用金
属層との化合温度を下げる第２の接合用金属とを備えた
電子デバイスとしたことである。
【００１３】ここで、「電子デバイス」とは、電子素子
若しくは電子部品、又はそれらを組み合わせて構築した
実装装置を含む意味で使用される。例えば、電子素子に
は、半導体素子、抵抗素子、容量素子等が含まれる。電
子部品には、基板、リード、パッケージ等が含まれる。
実装装置には、パッケージや基板に複数の半導体素子を
実装した装置、例えば半導体モジュール、実装ボード等
が含まれる。「少なくとも表面層に液相拡散金属を有す
る電極」とは、全体が液相拡散金属で形成された電極、
表面層の一部に液相拡散金属を有する電極が少なくとも
含まれる意味で使用される。「電極」とは、電流や電圧
を入力、出力又は入出力するための電気的接続端子とい
う意味で使用され、この「電極」には単一の電極、配線
の電極、リードの電極等が少なくとも含まれる。さら
に、「電極」には、電子デバイスの内部の他の電極に接
続される電極、電子デバイスの外部（例えば、他の電子
デバイスや装置）の他の電極に接続される電極が少なく
とも含まれる意味で使用される。
【００１４】本発明の第１の特徴に係る電子デバイスに
おいて、「液相拡散金属」とは、この液相拡散金属より
も融点の低い「第１の接合用金属」を溶融すると、接合
するべき金属との間に相互拡散を生じ、等温凝固し、液
相拡散接合層を生成する金属という意味で使用される。
この「液相拡散金属」には、銅（Ｃｕ）、金（Ａｕ）、
アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、セラミック
ス（Ａｌ２Ｏ３）等が少なくとも含まれる。
【００１５】「第１の接合用金属層」には、錫（Ｓ
ｎ）、鉛（Ｐｂ）若しくはインジウム（Ｉｎ）、又はそ
れらいずれかを主成分とする二元以上の合金が少なくと
も含まれる。「第１の接合用金属層の二元以上の合金」
には、例えばＩｎ−Ａｇ、Ｉｎ−Ｓｎ、Ｂｉ−Ｓｎ、Ｂ
ｉ−Ｐｂ、Ｂｉ−Ｉｎ等の二元合金、Ｉｎ−Ｐｂ−Ａ
ｇ、Ｂｉ−Ｓｎ−Ｐｂ等の三元合金、Ｂｉ−Ｉｎ−Ｐｂ
−Ｓｎ等の四元合金が含まれる。勿論、「第１の接合用
金属層」には五元以上の合金が含まれる。
【００１６】第２の接合用金属層の「液相拡散金属と第
１の接合用金属層との化合温度を下げる」とは、液相拡
散金属の液相拡散温度、すなわち液相拡散金属と第１の
接合用金属層との溶融温度を下げるという意味で使用さ
れる。「第２の接合用金属層」には、少なくともビスマ
ス（Ｂｉ）、銀（Ａｇ）若しくはＩｎ、又はそれらいず
れかを主成分とする二元以上の合金が含まれる。この
「二元以上の合金」とは、「第１の接合用金属層の二元
以上の合金」と同様の意味で使用され、三元合金、四元
合金及び五元以上の合金が含まれる意味で使用される。
【００１７】このように構成される本発明の第１の特徴
に係る電子デバイスにおいては、電極とそれに接続され
る他の電極との間の液相拡散による接合温度を第２の接
合用金属により下げ、なおかつ双方の間の接合強度を第
２の接合用金属により高めることができるので、この電
子デバイスを構築する部品、材料等の耐熱温度を下げる
ことができる。従って、これらの部品、材料等のコスト
を低減することができるので、電子デバイスの製品コス
トを削減することができる。さらに、電子デバイスの製
造プロセスにおいて低温度プロセスを採用することがで
きるので、より一層電子デバイスの製品コストを削減す
ることができる。
【００１８】本発明の第２の特徴は、本発明の第１の特
徴に係る電子デバイスにおいて、液相拡散金属を圧延薄
膜としたことである。ここで、「圧延薄膜」とは、少な
くとも液相拡散金属に圧延処理を施した薄膜をいう意味
で使用される。この「圧延薄膜」は、例えば、液相拡散
金属にＣｕが使用される場合、１００℃〜３００℃の低
温度において１μｍ〜２０μｍの粒径の範囲で再結晶化
される性質を有し、「電解薄膜」の再結晶化の粒径に比
べて粒径サイズが大きくなる薄膜である。
【００１９】このように構成される本発明の第２の特徴
に係る電子デバイスにおいては、液相拡散金属を圧延薄
膜としたことにより、液相拡散金属の粒径サイズを大き
くし、接合面積を増加することができるので、電極の接
合強度を向上することができる。
【００２０】本発明の第３の特徴は、少なくとも表面層
に液相拡散金属を有する第１の電極と、液相拡散金属、
この液相拡散金属に化合させる第１の接合用金属、及び
液相拡散金属と第１の接合用金属との化合温度を下げる
第２の接合用金属を少なくとも含む、第１の電極上の液
相拡散接合層と、液相拡散接合層上の第２の電極とを備
えた電子デバイスとしたことである。
【００２１】ここで、「液相拡散接合層」とは、第２の
接合用金属により化合温度を下げた状態において、少な
くとも第１の電極の液相拡散金属と第１の接合用金属と
を化合させた結果、生成された接合層という意味で使用
される。従って、「液相拡散接合層」の主成分は液相拡
散金属及び第１の接合用金属であり、「液相拡散接合
層」に主成分として第２の接合用金属が含まれていて
も、含まれていなくてもよい。
【００２２】このように構成される本発明の第３の特徴
に係る電子デバイスにおいては、第１の電極とそれに接
続される第２の電極との間の液相拡散による接合温度を
第２の接合用金属により下げ、なおかつ双方の間の接合
強度を第２の接合用金属により高めることができる液相
拡散接合層を備え、この液相拡散接合層により第１の電
極と第２の電極との間を接合することができるので、こ
の電子デバイスを構築する部品、材料等の耐熱温度を下
げることができる。従って、これらの部品、材料等のコ
ストを低減することができるので、電子デバイスの製品
コストを削減することができる。さらに、電子デバイス
の製造プロセスにおいて低温度プロセスを採用すること
ができるので、より一層電子デバイスの製品コストを削
減することができる。
【００２３】本発明の第４の特徴は、少なくとも表面層
に液相拡散金属を有する第１の電極を形成する工程と、
液相拡散金属上にそれと化合させる第１の接合用金属を
形成する工程と、第１の接合用金属上に、液相拡散金属
と第１の接合用金属との化合温度を下げる第２の接合用
金属を形成する工程と、第２の接合用金属上に第２の電
極を形成する工程と、第２の接合用金属により液相拡散
金属と第１の接合用金属とを化合させて液相拡散接合層
を形成し、第１の電極と第２の電極との間を接合する工
程とを少なくとも備えた電子デバイスの製造方法とした
ことである。
【００２４】このような本発明の第４の特徴に係る電子
デバイスの製造方法においては、液相拡散金属と第１の
接合用金属との化合温度を第２の接合用金属により下げ
ることができるので、電極間の接合温度を下げて低温度
プロセスを実現することができる。
【００２５】本発明の第５の特徴は、少なくとも表面層
に第１の液相拡散金属を有する第１の電極を形成する工
程と、第１の液相拡散金属上にそれと化合させる第１の
接合用金属を形成する工程と、第１の接合用金属上に、
第１の液相拡散金属と第１の接合用金属との化合温度を
下げる第２の接合用金属を形成する工程と、少なくとも
表面層に第２の液相拡散金属を有する第２の電極を形成
する工程と、第２の液相拡散金属上にそれと化合させる
第３の接合用金属を形成する工程と、第３の接合用金属
上に、第２の液相拡散金属と第３の接合用金属との化合
温度を下げる第４の接合用金属を形成する工程と、第２
の接合用金属及び第４の接合用金属により、第１の液相
拡散金属と第１の接合用金属とを化合させ、かつ第２の
液相拡散金属と第３の接合用金属とを化合させ、第１の
電極と第２の電極との間を接合する工程とを少なくとも
備えた電子デバイスの製造方法としたことである。
【００２６】このような本発明の第５の特徴に係る電子
デバイスの製造方法においては、本発明の第４の特徴に
係る電子デバイスの製造方法と同様に、第１の液相拡散
金属と第１の接合用金属との化合温度を第２の接合用金
属により下げることができ、第２の液相拡散金属と第３
の接合用金属との化合温度を第４の接合用金属により下
げることができるので、第１の電極と第２の電極との間
の接合温度を下げて低温度プロセスを実現することがで
きる。
【００２７】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳細に説明する。なお、本発明の実施の形態
に係る「半導体素子（半導体チップ）」、「基板」、
「半導体装置」、「半導体モジュール」等は本発明に係
る「電子デバイス」を具現化したものであり、本発明の
実施の形態に係るこれらの半導体素子等の説明を行うと
ともに、併せて本発明に係る「電子デバイス」の説明を
行う。
【００２８】（第１の実施の形態）本発明の第１の実施
の形態は、ボールボンディングアレイ構造を採用し、か
つフリップチップ−インナーリードボンディング（以
下、単にＦＣ−ＩＬＢという。）方式を採用する半導体
装置（電子デバイス）に本発明を適用した例を説明する
ものである。
【００２９】［半導体装置の構造］図２に示すように、
本発明の第１の実施の形態に係るＦＣ−ＩＬＢ方式を採
用する半導体装置１は、基板１０と、基板１０上のＦＣ
構造でマウントされた半導体素子（半導体チップ）２０
と、半導体素子２０を保護する保護樹脂３０と、半導体
素子２０及び基板１０上のリード配線１１を保護するス
ティフナー３１とを備えて構築されている。さらに、半
導体装置１は、基板１０の裏面に配設された外部端子１
２上に半田ボール電極４１を備えている。
【００３０】基板１０には低い耐熱性を有するＴＡＢテ
ープ基板が使用されている。本発明の第１の実施の形態
に係る半導体装置１の基板１０としては、例えば１５０
℃〜３００℃の範囲の耐熱性を有するポリイミド系樹脂
テープ基板を実用的に使用することができる。このポリ
イミド系樹脂テープ基板は適度なフレキシブル性を備え
ている。
【００３１】基板１０の表面上（図中上側表面）にはリ
ード配線１１が配設されている。図１（Ａ）に示すよう
に、リード配線１１は接着層１６を介在させて基板１０
の表面に接着されている。この接着層１６には例えば樹
脂系接着剤を実用的に使用することができる。基板１０
の中央部分（半導体素子２０のマウント領域）におい
て、リード配線１１の一端側は電極１１０として使用さ
れている。この電極１１０は、本発明に係る「電極」、
「第１の電極」又は「第２の電極」の一具体例に対応す
るものである。基板１０の周辺部分においてリード配線
１１の他端側は接続孔配線１３を通して基板１０の裏面
の外部端子１２に電気的に接続されている。リード配線
１１は電気伝導性に優れ、かつ液相拡散金属である例え
ばＣｕ箔膜を実用的に使用することができ、このＣｕ箔
膜は例えば２０μｍの膜厚で形成されている。リード配
線１１の少なくとも電極１１０の表面には研磨処理、Ｃ
ｕめっき処理等を行い、電極１１０の表面粗さＲｍａｘ
は０．２μｍ以下に設定されることが好ましい（本発明
の第８の実施の形態を参照。）。外部端子１２には、リ
ード配線１１と同様に、例えばＣｕ箔膜を実用的に使用
することができる。接続孔配線１３には、例えばＣｕめ
っき膜を実用的に使用することができる。
【００３２】基板１０において、表面側はリード配線１
１の電極１１０の領域を除きソルダーレジスト膜１４に
より被覆され、裏面側は外部端子１２の領域を除きソル
ダーレジスト膜１５により被覆されている。
【００３３】半導体素子２０は本発明の第１の実施の形
態においてシリコン単結晶チップで構成され、半導体素
子２０の主面には記憶回路若しくは論理回路、又はそれ
らを組み合わせた集積回路が搭載されている。本発明の
第１の実施の形態に係る半導体装置１においてはＦＣ−
ＩＢＬ方式が採用されているので、半導体素子２０はそ
の主面を基板１０の表面に向かい合わせたフェイスダウ
ン方式でマウントされている。半導体素子２０の主面に
は上記記憶回路等に接続された複数のボンディングパッ
ド（電極）２１が配設されている。ボンディングパッド
２１は、例えば半導体素子２０の回路間や素子間を電気
的に接続する配線と同一導電層、例えばＡｌ膜、Ａｌ合
金（Ａｌ−Ｓｉ、Ａｌ−Ｃｕ、Ａｌ−Ｃｕ−Ｓｉ等）膜
により形成されている。
【００３４】そして、図１（Ａ）及び図２に示すよう
に、本発明の第１の実施の形態に係る半導体装置１にお
いては、少なくとも表面層に液相拡散金属を有するリー
ド配線１１の電極１１０と、液相拡散金属、この液相拡
散金属に化合させる第１の接合用金属、及び液相拡散金
属と第１の接合用金属との化合温度を下げる第２の接合
用金属を少なくとも含む、電極１１０上の液相拡散接合
層５６と、液相拡散接合層５６上の金バンプ電極４０と
を備え、液相拡散接合層５６及び金バンプ電極４０とを
介在させて電極１１０と半導体素子２０のボンディング
パッド２１との間が電気的かつ機械的に接続されてい
る。すなわち、半導体素子２０は基板１０上にマウント
されている。なお、金バンプ電極４０は本発明に係る
「第２の電極」の一具体例に対応するものである。
【００３５】ここで、電極１１０はその全体が液相拡散
金属であるＣｕ箔膜により形成されている。第１の接合
用金属には、例えばＳｎを実用的に使用することがで
き、第２の接合用金属には、例えばＢｉを実用的に使用
することができる。従って、本発明の第１の実施の形態
に係る液相拡散接合層５６は、第２の接合用金属である
Ｂｉにより化合温度を下げた状態において、少なくとも
電極１１０でありかつ液相拡散金属であるＣｕと第２の
接合用金属であるＳｎとを化合させた結果、生成された
接合層である。実際には、図１（Ａ）に示すように、電
極１１０上のＣｕ ３Ｓｎからなる第１の接合層５６Ａ
と、この第１の接合層５６Ａ上のＣｕ６Ｓｎ ５からなる
第２の接合層５６Ｂとにより、液相拡散接合層５６が構
成されている。
【００３６】リード配線１１の電極１１０と液相拡散接
合層５６を介在させた金バンプ電極４０との間の接合前
には、図１（Ｂ）に示すように、電極１１０上に配設さ
れ液相拡散金属と化合させる第１の接合用金属層５２
と、第１の接合用金属層５２上に配設され液相拡散金属
と第１の接合用金属層５２との化合温度を下げる第２の
接合用金属層５３とが構成されており、この第１の接合
用金属層５２及び第２の接合用金属層５３から液相拡散
接合層５６が生成されている。本発明の第１の実施の形
態において、第１の接合用金属層５２には例えば膜厚が
１０μｍのＳｎめっき層を実用的に使用することがで
き、第２の接合用金属には例えば膜厚が１０μｍのＢｉ
めっき層を実用的に使用することができる。
【００３７】図４（Ａ）に示すように電極１１０上に第
１の接合用金属層（Ｓｎめっき層）５２の単一層を形成
し、この第１の接合用金属層５２に１５０℃の温度のア
ニール処理を行うと、図４（Ｂ）に示すようにＳｎの融
点が２３２℃のために第１の接合用金属層５２は固体状
態のまま、図４（Ｃ）に示すように液相拡散が生じ、電
極１１０と第１の接合用金属層５２との間には液相拡散
接合層５７が形成される。この液相拡散接合層５７は、
Ｃｕ３Ｓｎからなる第１の接合層５７Ａと、この第１の
接合層５７Ａ上のＣｕ６Ｓｎ５からなる第２の接合層５
７Ｂとにより形成されている。図５に示すように、液相
拡散接合層５７の第１の接合層５７Ａ及び第２の接合層
５７Ｂにおいては、いずれもアニール処理後の放置時間
の増加とともに液相拡散が進行し、生成量（膜厚）は増
加の傾向を示している。
【００３８】これに対して、図３（Ａ）に示すように電
極１１０上に第１の接合用金属層（Ｓｎめっき層）５２
と、第２の接合用金属層（Ｂｉめっき層）５３の複合層
を形成し、この第１の接合用金属層５２及び第２の接合
用金属層５３に同様の１５０℃の温度のアニール処理を
行うと、図３（Ｂ）に示すようにＳｎ及びＢｉの融点が
１３９℃に下がるのでＳｎ及びＢｉの液層５６Ｄの状態
において、図３（Ｃ）に示すように液相拡散が生じ、電
極１１０上に液相拡散接合層５６が形成される。この液
相拡散接合層５６は、上記のように第１の接合層５６Ａ
と、この第１の接合層５６Ａ上の第２の接合層５６Ｂと
により形成されている。図５に示すように、液相拡散接
合層５６の第１の接合層５６Ａ及び第２の接合層５６Ｂ
においては、液相拡散接合層５７の第１の接合層５７Ａ
及び第２の接合層５７Ｂと同様にいずれもアニール処理
後の放置時間の増加とともに液相拡散が進行し、生成量
は増加の傾向を示しているが、生成量は第１の接合層５
７Ａ及び第２の接合層５７Ｂに比べて１．３〜２．２倍
程度大きくなっている。すなわち、図３（Ｃ）に示す液
相拡散接合層５６の合計膜厚が厚く（液相拡散量が大き
く）なり、接合強度が高くなることを意味している。
【００３９】図１（Ａ）に示すように、半導体素子２０
のボンディングパッド２１と金バンプ電極４０との間は
バリヤメタル層５５を介在させて電気的かつ機械的に接
合されている。このバリヤメタル層５５には、例えばチ
タン（Ｔｉ）層とタングステン（Ｗ）層との複合膜を実
用的に使用することができる。なお、金バンプ電極４０
に代えて、銅バンプ電極等を使用することができる。
【００４０】図２に示すように、半導体素子２０の少な
くとも主面（素子形成面）は保護樹脂３０により被覆さ
れている。この保護樹脂３０には例えばポリイミド系樹
脂を実用的に使用することができる。
【００４１】このように構成される本発明の第１の特徴
に係る半導体装置１においては、電極１１０とそれに接
続される他の金バンプ電極４０との間の液相拡散による
接合温度を第２の接合用金属（例えばＢｉ）により下
げ、なおかつ双方の間の接合強度を第２の接合用金属に
より高めることができるので、部品、材料等の耐熱温
度、特に基板１０の耐熱温度を下げることができる。従
って、基板１０には耐熱温度が低い、例えば３００℃以
下の耐熱温度を有しかつ安価な、銅箔／接着層／ポリイ
ミド系樹脂のテープ基材を使用することができるので、
半導体装置１の製品コストを削減することができる。
【００４２】［半導体装置の製造方法］次に、図６乃至
図１３を使用し、上記半導体装置１の製造方法を説明す
る。
【００４３】（１）まず最初に、図６に示すように、基
板１０が準備される。この基板１０の表面上にはリード
配線１１が形成され、裏面上にはリード配線１１に接続
孔配線１３を通して電気的に接続された外部端子１２が
形成されている（図２参照。）。さらに、基板１０の表
面側において、リード配線１１の一端側は電極１１０と
して露出されており、リード配線１１の周辺部分はソル
ダーレジスト膜１４により被覆されている。基板１０の
裏面上は外部端子１２の領域を除きソルダーレジスト膜
１５により被覆されている。
【００４４】（２）図７に示すように、リード配線１１
の電極１１０の表面上に第１の接合用金属層５２を形成
する。上記のように、第１の接合用金属層５２にはＳｎ
めっき層を実用的に使用することができる。
【００４５】（３）引き続き、図８に示すように、第１
の接合用金属層５２上に第２の接合用金属層５３を形成
する。上記のように、第２の接合用金属層５３にはＢｉ
めっき層を実用的に使用することができる。
【００４６】（４）熱圧着ボンディング装置（図９参
照。）６０において、加熱ステージ６１上にフェイスア
ップで半導体素子２０を載置保持する。半導体素子２０
においては、ボンディングパッド２１上にバリヤメタル
層５５を介在させて金バンプ電極４０が配設された状態
にある。図９に示すように、加熱ステージ６１に載置保
持された半導体素子２０と、加熱ステージ６１上に対向
配設された加熱加圧ツール６２との間に電極１１０を下
側に向けて基板１０を位置決め配置する。
【００４７】（５）図１０に示すように、加熱加圧ツー
ル６２により基板１０の裏面（図１０中上側表面）を加
熱するとともに加圧し、半導体素子２０のボンディング
パッド２１と基板１０の電極１１０との間を金バンプ電
極４０を介在させて熱圧着ボンディングする。このと
き、前述のように第２の接合用金属層５３により化合温
度が下げられた状態において電極１１０のＣｕと第１の
接合用金属層５２のＳｎとが化合する液相拡散により、
電極１１０と金バンプ電極４０との間に液相拡散接合層
５６が生成され、この液相拡散接合層５６により電極１
１０と金バンプ電極４０との間が電気的かつ機械的に接
合される。加熱ステージ６１、加熱加圧ツール６２のそ
れぞれの加熱設定温度は、３０℃〜５０℃の若干の低下
分を考慮して、７０℃〜２００℃の範囲内に設定され
る。このような低い温度範囲において、液相拡散接合層
５６は充分な接合強度を得ることができる。
【００４８】（６）図１１に示すように、半導体素子２
０の主面を被覆する保護樹脂３０を形成する。保護樹脂
３０は、例えば滴下塗布法により、基板１０の中央部分
の開口１０Ｈを通して例えば流動性を有するポリイミド
系樹脂を充填し、この充填されたポリイミド系樹脂を硬
化させることにより形成することができる。
【００４９】（７）図１２に示すように、半導体素子２
０を被覆し保護するスティフナー３１を取り付けること
により、本発明の第１の実施の形態に係る半導体装置１
を完成させることができる。
【００５０】（８）この後、半導体装置１の基板１０の
外部端子１２に半田ボール電極４１が形成される。
【００５１】このような本発明の第１の実施の形態に係
る半導体装置１の製造方法においては、電極１１０の液
相拡散金属（Ｃｕ）と第１の接合用金属層（Ｓｎ）５２
との化合温度（液相拡散温度）を第２の接合用金属（Ｂ
ｉ）５３により下げることができるので、電極１１０と
金バンプ電極４０との間の接合温度を下げて低温度プロ
セスを実現することができる。
【００５２】［変形例］ （１）上記本発明の第１の実施の形態に係る半導体装置
１において、基板１０の電極１１０には、Ｃｕ箔膜以外
の液相拡散金属として、Ａｕ箔膜、Ａｌ箔膜、Ｎｉ箔膜
等を実用的に使用することができる。
【００５３】（２）本発明の第１の実施の形態に係る半
導体装置１において、第１の接合用金属層５２の第１の
接合用金属には、Ｓｎの他に、Ｐｂ若しくはＩｎ、又は
それらいずれかを主成分とする二元以上の合金が少なく
とも含まれる。例えば、第１の接合用金属には、９７原
子％Ｉｎ−３原子％Ａｇ、５２原子％Ｉｎ−４８原子％
Ｓｎ、５０．９原子％Ｉｎ−４９．１原子％Ｓｎ、５７
原子％Ｂｉ−４３原子％Ｓｎ、５８原子％Ｂｉ−４２原
子％Ｓｎ、５５原子％Ｂｉ−４５原子％Ｐｂ、５５．５
原子％Ｂｉ−４４．５原子％Ｐｂ、３３．３原子％Ｂｉ
−６６．７原子％Ｉｎ、６７原子％Ｂｉ−３３原子％Ｉ
ｎ等の二元合金、８０原子％Ｉｎ−１５原子％Ｐｂ−５
原子％Ａｇ、４６原子％Ｂｉ−３４原子％Ｓｎ−２０原
子％Ｐｂ等の三元合金、４９原子％Ｂｉ−２１原子％Ｉ
ｎ−１８原子％Ｐｂ−１２原子％Ｓｎ等の四元合金が含
まれる。さらに、第１の接合用金属層５２にはガリウム
（Ｇａ）を含むことができる。
【００５４】（３）本発明の第１の実施の形態に係る半
導体装置１において、第２の接合用金属層５３の第２の
接合用金属には、Ｂｉの他に、少なくともＡｇ若しくは
Ｉｎ、又はＢｉ、Ａｇ若しくはＩｎのいずれかを主成分
とする二元以上の合金が含まれる。
【００５５】（第２の実施の形態）本発明の第２の実施
の形態は、ボールボンディングアレイ構造を採用し、か
つビームリード−インナーリードボンディング（以下、
単にＢＬ−ＩＬＢという。）方式を採用する半導体装置
（電子デバイス）に本発明を適用した例を説明するもの
である。
【００５６】［半導体装置の構造］図１４に示すよう
に、本発明の第２の実施の形態に係るＢＬ−ＩＬＢ方式
を採用する半導体装置２は、基板７０と、基板７０上の
ビームリード構造でマウントされた半導体素子（半導体
チップ）２０と、半導体素子２０を保護する保護樹脂３
２と、半導体素子２０を保護するスティフナー３１とを
備えて構築されている。さらに、半導体装置２は、基板
７０の裏面に配設された外部端子７２上に半田ボール電
極４１を備えている。
【００５７】基板７０には、本発明の第１の実施の形態
に係る半導体装置１と同様に、低い耐熱性を有するＴＡ
Ｂテープ基板が使用され、例えば１５０℃〜３００℃の
範囲の耐熱性を有するポリイミド系樹脂テープ基板を実
用的に使用することができる。
【００５８】基板７０の裏面上（図中下側表面）にはリ
ード７１が配設されている。このリード７１は、図示し
ないが、図１（Ａ）に示すリード配線１１と同様に接着
層１６を介在させて基板７０の表面に接着されている。
基板１０の中央部分（半導体素子２０のマウント領域）
には開口７０Ｈを有しており、この開口７０Ｈにはリー
ド７１１の一端側が電極（ビームリード）７１０として
突出されている。この電極７１０は、本発明に係る「電
極」、「第１の電極」又は「第２の電極」の一具体例に
対応するものである。基板７０の周辺部分においてリー
ド７１の他端側は外部端子７２に電気的に接続されてい
る。リード７１並びにそれに一体的に構成された電極７
１０は電気伝導性に優れ、かつ液相拡散金属である例え
ばＣｕ箔膜を実用的に使用することができ、このＣｕ箔
膜は例えば２０μｍの膜厚で形成されている。リード７
１の少なくとも電極７１０の表面には研磨処理、Ｃｕめ
っき処理等を行い、電極７１０の表面粗さＲｍａｘは
０．２μｍ以下に設定されることが好ましい。外部端子
７２には、リード７１と同様に、例えばＣｕ箔膜を実用
的に使用することができる。
【００５９】基板７０において、裏面側はリード７１の
電極７１０の領域を除きソルダーレジスト膜７４により
被覆されている。
【００６０】半導体素子２０は、本発明の第１の実施の
形態に係る半導体素子２０と同様であり、その主面を基
板７０の表面に向かい合わせたフェイスダウン方式でマ
ウントされている。半導体素子２０の主面には複数のボ
ンディングパッド（電極）２１が配設されている。
【００６１】そして、図１４及び図１５に示すように、
本発明の第２の実施の形態に係る半導体装置２において
は、本発明の第１の実施の形態に係る半導体装置１と同
様に、少なくとも表面層に液相拡散金属（例えばＣｕ）
を有するリード７１の電極７１０と、液相拡散金属、こ
の液相拡散金属に化合させる第１の接合用金属（例えば
Ｓｎ）、及び液相拡散金属と第１の接合用金属との化合
温度を下げる第２の接合用金属（例えばＢｉ）を少なく
とも含む、電極７１０上の液相拡散接合層５６と、液相
拡散接合層５６上の金バンプ電極４０とを備え、液相拡
散接合層５６及び金バンプ電極４０とを介在させて電極
７１０と半導体素子２０のボンディングパッド２１との
間が電気的かつ機械的に接続されている。液相拡散接合
層５６は、実際は、電極７１０上のＣｕ３Ｓｎからなる
第１の接合層５６Ａと、この第１の接合層５６Ａ上のＣ
ｕ６Ｓｎ５からなる第２の接合層５６Ｂとにより構成さ
れている。
【００６２】半導体素子２０のボンディングパッド２１
と金バンプ電極４０との間はバリヤメタル層５５を介在
して電気的かつ機械的に接合されている。図１４に示す
ように、半導体素子２０の少なくとも主面（素子形成
面）は保護樹脂３２により被覆されている。この保護樹
脂３２には例えばポリイミド系樹脂を実用的に使用する
ことができる。
【００６３】このように構成される本発明の第２の特徴
に係る半導体装置２においては、本発明の第１の実施の
形態に係る半導体装置１と同様に、電極７１０とそれに
接続される他の金バンプ電極４０との間の液相拡散によ
る接合温度を第２の接合用金属（例えばＢｉ）により下
げ、なおかつ双方の間の接合強度を第２の接合用金属に
より高めることができるので、部品、材料等の耐熱温
度、特に基板７０の耐熱温度を下げることができる。従
って、基板７０には耐熱温度が低い、例えば３００℃以
下の耐熱温度を有しかつ安価な、銅箔／接着層／ポリイ
ミド系樹脂のテープ基材を使用することができるので、
半導体装置２の製品コストを削減することができる。
【００６４】［半導体装置の製造方法］次に、本発明の
第２の実施の形態に係る半導体装置２の製造方法を、図
１６及び図１７を使用して説明する。
【００６５】（１）本発明の第２の実施の形態に係る半
導体装置２の製造方法は、図示しないが、本発明の第１
の実施の形態に係る半導体装置１の製造方法と同様に、
まず最初に基板７０が準備され、基板７０のリード７１
の電極（ビームリード）７１０の表面上に第１の接合用
金属層（例えばＳｎ）５２、第２の接合用金属層（例え
ばＢｉ）５３のそれぞれを順次形成する。
【００６６】（２）熱圧着ボンディング装置（図１６参
照。）６０において、加熱ステージ６１上にフェイスア
ップで半導体素子２０を載置保持する。半導体素子２０
においては、ボンディングパッド２１上にバリヤメタル
層５５を介在させて金バンプ電極４０が配設された状態
にある。図１６に示すように、加熱ステージ６１に載置
し保持された半導体素子２０と加熱ステージ６１上に対
向配設された加熱加圧ツール６２との間に基板７０を位
置決め配置する。この位置決め配置により、半導体素子
２０のボンディングパッド２１上に金バンプ電極４０を
介在させて基板７０の電極７１０が位置決めされる。
【００６７】（３）図１７に示すように、加熱加圧ツー
ル６２により基板７０の電極７１０の裏面（図１７中上
側表面）を加熱するとともに加圧し、半導体素子２０の
ボンディングパッド２１と基板７０の電極７１０との間
を金バンプ電極４０を介在させて熱圧着ボンディングす
る。このとき、前述のように第２の接合用金属層５３に
より化合温度が下げられた状態において電極７１０のＣ
ｕと第１の接合用金属層５２のＳｎとが化合する液相拡
散により、電極７１０と金バンプ電極４０との間に液相
拡散接合層５６が生成され、この液相拡散接合層５６に
より電極７１０と金バンプ電極４０との間が電気的かつ
機械的に接合される。加熱ステージ６１、加熱加圧ツー
ル６２のそれぞれの加熱設定温度は、７０℃〜２００℃
の範囲内に設定される。このような低い温度範囲におい
て、液相拡散接合層５６は充分な接合強度を得ることが
できる。
【００６８】（４）半導体素子２０の主面を被覆する保
護樹脂３２を形成する（図１４参照。）。保護樹脂３２
は、例えば滴下塗布法により、基板７０の中央部分の開
口７０Ｈを通して例えば流動性を有するポリイミド系樹
脂を充填し、この充填されたポリイミド系樹脂を硬化さ
せることにより形成することができる。
【００６９】（５）半導体素子２０を被覆し保護するス
ティフナー３１を取り付けることにより、本発明の第２
の実施の形態に係る半導体装置２を完成させることがで
きる（図１４参照。）。
【００７０】（６）この後、半導体装置２の基板７０の
外部端子７２に半田ボール電極４１が形成される。
【００７１】このような本発明の第２の実施の形態に係
る半導体装置２の製造方法においては、電極７１０の液
相拡散金属（Ｃｕ）と第１の接合用金属層（Ｓｎ）５２
との化合温度（液相拡散温度）を第２の接合用金属（Ｂ
ｉ）５３により下げることができるので、電極７１０と
金バンプ電極４０との間の接合温度を下げて低温度プロ
セスを実現することができる。
【００７２】（第３の実施の形態）本発明の第３の実施
の形態は、レジンモールド構造を採用する半導体装置
（電子デバイス）に本発明を適用した例を説明するもの
である。
【００７３】図１８に示すように、本発明の第３の実施
の形態に係る半導体装置３は、タブ（タブリード）８０
Ａと、このタブ８０Ａ上にフェイスアップ方式でマウン
トされた半導体素子２０と、半導体素子２０のボンディ
ングパッド２１にボンディングワイヤ８１を通してイン
ナーリードが電気的に接続されたリード８０Ｂと、タブ
８０Ａ、半導体素子２０及びリード８０Ｂのインナーリ
ードを気密封止する樹脂封止部８２とを備えて構築され
ている。
【００７４】本発明の第３の実施の形態において、タブ
８０Ａ及びリード８０Ｂは同一リードフレームに一体的
に形成されていたものを半導体装置３の製造プロセス
（組立プロセス）においてリードフレームの枠体から切
断し成型したものである。このタブ８０Ａ及びリード８
０Ｂには、例えば、電気伝導性に優れたＣｕ板、Ｃｕ合
金板、鉄ニッケル（Ｆｅ−Ｎｉ）合金板等を実用的に使
用することができる。また、タブ８０Ａ及びリード８０
Ｂは全体的に例えば鉄ニッケル合金で形成し、少なくと
もタブ８０Ａの表面層にＣｕクラッド層を形成したもの
でもよい。
【００７５】半導体素子２０は液相拡散接合層５６を介
在させてタブ８０Ａに接合されている。液相拡散接合層
５６は、上記本発明の第１の実施の形態に係る半導体装
置１と同様に、タブ８０Ａ上のＣｕ３Ｓｎからなる第１
の接合層５６Ａと、この第１の接合層５６Ａ上のＣｕ６
Ｓｎ５からなる第２の接合層５６Ｂと、さらに第２の接
合層５６Ｂ上にＣｕ３Ｓｎからなる第３の接合層５６Ｃ
とを備えて構成されている。図１９に示すように、半導
体素子２０のタブ８０Ａ上へのマウント前、すなわち液
相拡散処理前においては、タブ８０Ａ上に液相拡散金属
層５４Ａ、第１の接合用金属層５２Ａ、第２の接合用金
属５３Ａのそれぞれが順次形成されており、半導体素子
２０の裏面上に液相拡散金属層５４Ｂ、第３の接合用金
属層５２Ｂ、第４の接合用金属層５３Ｂのそれぞれが順
次形成されている。本発明の第３の実施の形態に係る半
導体装置３において、液相拡散金属層５４Ａ、５４Ｂの
それぞれには、液相拡散金属である例えばＣｕめっき層
を実用的に使用することができる。第１の接合用金属層
５２Ａ、第３の接合用金属層５２Ｂのそれぞれには、本
発明の第１の実施の形態に係る半導体装置１の第１の接
合用金属層５２と同様にＳｎめっき層を実用的に使用す
ることができる。さらに、第２の接合用金属層５３Ａ、
第４の接合用金属層５３Ｂには、本発明の第１の実施の
形態に係る半導体装置１の第２の接合用金属層５３と同
様にＢｉめっき層を実用的に使用することができる。
【００７６】液相拡散処理は、例えば１５０℃〜２００
℃の温度において、１０秒間加熱することにより、第２
の接合用金属層５３Ａによって化合温度が下げられた状
態でタブ８０Ａ上の液相拡散金属層５４Ａと第１の接合
用金属層５２Ａとを化合させ、第１の接合層５６Ａ並び
に第２の接合層５６Ｂの一部を生成することができ、第
４の接合用金属層５３Ｂによって化合温度が下げられた
状態で半導体素子２０の裏面上の液相拡散金属層５４Ｂ
と第３の接合用金属層５２Ｂとを化合させ、第３の接合
層５６Ｃ並びに第２の接合層５６Ｂの残りの一部を生成
することができ、液相拡散接合層５６を形成することが
できる。
【００７７】なお、液相拡散金属層５４Ａ、５４Ｂ、第
１の接合用金属層５２Ａ、第２の接合用金属層５３Ａ、
第３の接合用金属層５２Ｂ、第４の接合用金属層５３Ｂ
のそれぞれの材料の変形例については、本発明の第１の
実施の形態に係る半導体装置１で説明した変形例と同様
である。
【００７８】本発明の第３の実施の形態に係る半導体装
置３において、半導体素子２０とタブ８０Ａとの間は電
気的に接続されており、例えばタブ８０Ａは半導体素子
２０に基板電源を供給する「電極」としても使用され、
半導体素子２０の裏面はこの基板電源の供給を受ける
「電極」としても使用されている。
【００７９】ボンディングワイヤ８１には、例えばＡｕ
ワイヤ、Ｃｕワイヤ、Ａｌワイヤ等を実用的に使用する
ことができる。
【００８０】樹脂封止部８２には例えば熱硬化性のエポ
キシ系樹脂を実用的に使用することができ、この樹脂封
止部８２はトランスファモールド法により形成されてい
る。
【００８１】このように構成される本発明の第３の特徴
に係る半導体装置３においては、本発明の第１の実施の
形態に係る半導体装置１、本発明の第２の実施の形態に
係る半導体装置２のそれぞれと同様に、タブ（電極）８
０Ａとそれに接続される他の半導体素子２０（シリコン
単結晶基板、電極）との間の液相拡散による接合温度を
第２の接合用金属層（例えばＢｉ）５３Ａ及び第４の接
合用金属層５３Ｂにより下げ、なおかつ双方の間の接合
強度を第２の接合用金属層５３Ａ及び第４の接合用金属
層５３Ｂにより高めることができる。従って、タブ８０
Ａ上に半導体素子２０をマウントする場合の熱圧着ボン
ディングの温度を例えば３００℃以下の低温度に設定す
ることができ、極めて短時間においてマウントを行うこ
とができる。樹脂接着剤を利用する場合にはマウントに
１時間〜３時間を必要としていたが、本発明の第３の実
施の形態に係る半導体装置３においては例えば数十秒の
範囲内でマウントを行うことができる。さらに、半導体
素子２０とタブ８０Ａとの間の液相拡散接合層５６は熱
伝導性に優れているので、放熱効果の高い半導体装置３
を実現することができる。
【００８２】（第４の実施の形態）本発明の第４の実施
の形態は、ボールボンディングアレイ構造を採用する半
導体装置（電子デバイス）に本発明を適用した例を説明
するものである。
【００８３】図２０に示すように、本発明の第４の実施
の形態に係るボールボンディングアレイ構造を採用する
半導体装置４は、基板９０と、基板９０上のＦＣ方式で
マウントされた半導体素子（半導体チップ）２０とを備
えて構築されている。さらに、半導体装置４は、基板９
０の裏面に配設された外部端子９２上に半田ボール電極
４１を備えている。
【００８４】基板９０には、エポキシ系樹脂基板、セラ
ミックス基板等を実用的に使用することができる。基板
９０の表面上（図中上側表面）にはリード配線９１が配
設されている。このリード配線９１は、図示しないが、
図１（Ａ）に示すリード配線１１と同様に接着層を介在
させて基板９０の表面に接着されている。リード配線９
１の半導体素子２０との接続部分は電極９１０として使
用されている。この電極９１０は、本発明に係る「電
極」、「第１の電極」又は「第２の電極」の一具体例に
対応するものである。リード配線９１は基板９１を貫通
する接続孔配線９３を通して外部端子９２に電気的に接
続されている。リード配線９１並びにそれに一体的に構
成された電極９１０は電気伝導性に優れ、かつ液相拡散
金属である例えばＣｕ箔膜を実用的に使用することがで
き、このＣｕ箔膜は例えば２０μｍの膜厚で形成されて
いる。リード配線９１の少なくとも電極９１０の表面に
は研磨処理、Ｃｕめっき処理等を行い、電極９１０の表
面粗さＲｍａｘは０．２μｍ以下に設定されることが好
ましい。外部端子９２には、リード配線９１と同様に、
例えばＣｕ箔膜を実用的に使用することができる。
【００８５】半導体素子２０は、本発明の第１の実施の
形態並びに本発明の第２の実施の形態に係る半導体素子
２０と同様であり、その主面を基板９０の表面に向かい
合わせたフェイスダウン方式でマウントされている。半
導体素子２０の主面には複数のボンディングパッド（電
極）２１が配設されている。
【００８６】そして、本発明の第４の実施の形態に係る
半導体装置４においては、本発明の第１の実施の形態に
係る半導体装置１と同様に、少なくとも表面層に液相拡
散金属（例えばＣｕ）を有するリード配線９１の電極９
１０と、液相拡散金属、この液相拡散金属に化合させる
第１の接合用金属（例えばＳｎ）、及び液相拡散金属と
第１の接合用金属との化合温度を下げる第２の接合用金
属（例えばＢｉ）を少なくとも含む、電極９１０上の液
相拡散接合層５６と、液相拡散接合層５６上の銅バンプ
電極４２とを備え、液相拡散接合層５６及び銅バンプ電
極４２とを介在させて電極９１０と半導体素子２０のボ
ンディングパッド２１との間が電気的かつ機械的に接続
されている。液相拡散接合層５６は、本発明の第３の実
施の形態に係る半導体装置３と同様に、実際は、電極９
１０上のＣｕ３Ｓｎからなる第１の接合層５６Ａと、こ
の第１の接合層５６Ａ上のＣｕ６Ｓｎ５からなる第２の
接合層５６Ｂと、さらに第２の接合層５６Ｂ上のＣｕ３
Ｓｎからなる第３の接合層５６Ｃとにより構成されてい
る。
【００８７】図２１に示すように、半導体素子２０の基
板９０へのマウント前、すなわち液相拡散処理前におい
ては、リード配線９１の少なくとも電極９１０上に第１
の接合用金属層５２Ａ、第２の接合用金属５３Ａのそれ
ぞれが順次形成されており、銅バンプ電極４２上に第３
の接合用金属層５２Ｂ、第４の接合用金属層５３Ｂのそ
れぞれが順次形成されている。銅バンプ電極４２の表面
は予め研磨処理、Ｃｕめっき処理等を行い、電極９１０
の表面粗さＲｍａｘは０．２μｍ以下に設定されること
が好ましい。本発明の第４の実施の形態に係る半導体装
置４において、第１の接合用金属層５２Ａ、第３の接合
用金属層５２Ｂのそれぞれには、本発明の第１の実施の
形態に係る半導体装置１の第１の接合用金属層５２と同
様にＳｎめっき層を実用的に使用することができる。さ
らに、第２の接合用金属層５３Ａ、第４の接合用金属層
５３Ｂには、本発明の第１の実施の形態に係る半導体装
置１の第２の接合用金属層５３と同様にＢｉめっき層を
実用的に使用することができる。
【００８８】液相拡散処理は、例えば１５０℃〜２００
℃の温度において、１０秒間加熱することにより、第２
の接合用金属層５３Ａによって化合温度が下げられた状
態で電極９１０の液相拡散金属（Ｃｕ）と第１の接合用
金属層５２Ａとを化合させ、第１の接合層５６Ａ並びに
第２の接合層５６Ｂの一部を生成することができ、第４
の接合用金属層５３Ｂによって化合温度が下げられた状
態で銅バンプ電極４２の液相拡散金属と第３の接合用金
属層５２Ｂとを化合させ、第３の接合層５６Ｃ並びに第
２の接合層５６Ｂの残りの一部を生成することができ、
液相拡散接合層５６を形成することができる。
【００８９】なお、第１の接合用金属層５２Ａ、第２の
接合用金属層５３Ａ、第３の接合用金属層５２Ｂ、第４
の接合用金属層５３Ｂのそれぞれの材料の変形例につい
ては、本発明の第１の実施の形態に係る半導体装置１で
説明した変形例と同様である。
【００９０】半導体素子２０のボンディングパッド２１
と銅バンプ電極４２との間はバリヤメタル層５５を介在
して電気的かつ機械的に接合されている。
【００９１】このように構成される本発明の第４の特徴
に係る半導体装置４においては、本発明の第１の実施の
形態に係る半導体装置１と同様に、電極９１０とそれに
接続される他の銅バンプ電極４２との間の液相拡散によ
る接合温度を第２の接合用金属及び第４の接合用金属
（例えばＢｉ）により下げ、なおかつ双方の間の接合強
度を第２の接合用金属及び第４の接合用金属により高め
ることができるので、部品、材料等の耐熱温度を下げる
ことができる。従って、３００℃以下の低温度プロセス
を採用することができる。特に、本発明の第４の実施の
形態に係る半導体装置４においては、基板９０の外部端
子９２に半田ボール電極（例えば融点温度１８０℃）４
１を形成した後に、この半田ボール電極４１の融点より
も低い温度で液相拡散処理を行うことができるので、基
板９０に半導体素子２０をボンディングすることができ
る。
【００９２】（第５の実施の形態）本発明の第５の実施
の形態は、本発明の第４の実施の形態に係る半導体装置
４の応用例であり、ボールボンディングアレイ構造を採
用し、かつ複数の半導体素子を積層化した半導体モジュ
ール（電子デバイス）に本発明を適用した例を説明する
ものである。
【００９３】図２２に示すように、本発明の第５の実施
の形態に係るボールボンディングアレイ構造を採用する
半導体モジュール５は、基板９０と、基板９０上に三次
元積層された複数の半導体素子（半導体チップ）２０１
〜２０４とを備えて構築されている。本発明の第５の実
施の形態に係る半導体モジュール５は、４個の半導体素
子２０１〜２０４を積層化した例を説明しているが、そ
の積層個数は４個に限定されず、例えば８個、１６個等
の積層が可能である。さらに、半導体モジュール５は、
基板９０の裏面に配設された外部端子９２上の半田ボー
ル電極４１を備えている。
【００９４】基板９０には、本発明の第４の実施の形態
に係る半導体装置４の基板９０と同等のものを使用する
ことができる。
【００９５】半導体素子２０１〜２０４は基本的には本
発明の第１の実施の形態乃至本発明の第４の実施の形態
に係る半導体素子２０と同様であるが、半導体素子２０
１にはその表面（主面）のボンディングパッド２１から
裏面に貫通する貫通銅バンプ電極４２１が配設され、同
様に半導体素子２０２には貫通銅バンプ電極４２２が、
半導体素子２０３には貫通銅バンプ電極４２３が、半導
体素子２０４には貫通銅バンプ電極４２４がそれぞれ配
設されている。貫通銅バンプ電極４２１は、例えば半導
体素子２０１にレーザ加工により貫通孔を形成し、この
貫通孔に埋設することにより形成することができる。貫
通銅バンプ電極４２１の半導体素子２０１の表面側は突
出した電極４２１Ａとして使用され、裏面側も突出した
電極４２１Ｂとして使用されている。同様に、貫通銅バ
ンプ電極４２２の半導体素子２０２の表面側は電極４２
２Ａとして使用され、裏面側は電極４２２Ｂとして使用
されている。貫通銅バンプ電極４２３の半導体素子２０
３の表面側は電極４２３Ａとして使用され、裏面側は電
極４２３Ｂとして使用されている。貫通銅バンプ電極４
２４の半導体素子２０４の表面側は電極４２４Ａとして
使用され、裏面側は電極４２４Ｂとして使用されてい
る。
【００９６】これらの貫通銅バンプ電極４２１〜４２４
のそれぞれには、電気伝導性に優れ、かつ液相拡散金属
であるＣｕ柱体を実用的に使用することができる。貫通
銅バンプ電極４２１の電極４２１Ａ、４２１Ｂ、貫通銅
バンプ電極４２２の電極４２２Ａ、４２２Ｂ、貫通銅バ
ンプ電極４２３の電極４２３Ａ、４２３Ｂ、貫通銅バン
プ電極４２４の電極４２４Ａ、４２４Ｂのそれぞれの表
面は予め研磨処理、Ｃｕめっき処理等を行い、表面粗さ
Ｒｍａｘは０．２μｍ以下に設定されることが好まし
い。半導体素子２０１においては、表面側に電極４２１
Ａ、裏面側に電極４２１Ｂを備えているので、フェイス
アップ方式、フェイスダウン方式のいずれにおいても基
板９０上にボンディングすることができる。その他の半
導体素子２０２〜２０４についても同様である。
【００９７】そして、本発明の第５の実施の形態に係る
半導体モジュール５においては、本発明の第４の実施の
形態に係る半導体装置４と同様に、少なくとも表面層に
液相拡散金属（例えばＣｕ）を有するリード配線９１の
電極９１０と、液相拡散金属、この液相拡散金属に化合
させる第１の接合用金属（例えばＳｎ）、及び液相拡散
金属と第１の接合用金属との化合温度を下げる第２の接
合用金属（例えばＢｉ）を少なくとも含む、電極９１０
上の液相拡散接合層５６を備え、この液相拡散接合層５
６を介在させて電極９１０と半導体素子２０１の電極４
２１Ｂとの間が電気的かつ機械的に接続されている。液
相拡散接合層５６は、本発明の第４の実施の形態に係る
半導体装置４と同様に、実際は、電極９１０上のＣｕ３
Ｓｎからなる第１の接合層５６Ａと、この第１の接合層
５６Ａ上のＣｕ６Ｓｎ５からなる第２の接合層５６Ｂ
と、さらに第２の接合層５６Ｂ上のＣｕ３Ｓｎからなる
第３の接合層５６Ｃとにより構成されている。
【００９８】半導体素子２０１の基板９０へのボンディ
ング前、すなわち液相拡散処理前においては、リード配
線９１の少なくとも電極９１０上に第１の接合用金属層
５２Ａ、第２の接合用金属５３Ａのそれぞれが順次形成
されており、半導体素子２０１の電極４２１Ｂ上に第３
の接合用金属層５２Ｂ、第４の接合用金属層５３Ｂのそ
れぞれが順次形成されている（図２１参照。）。液相拡
散処理は、例えば１５０℃〜２００℃の温度において、
１０秒間加熱することにより、第２の接合用金属層５３
Ａによって化合温度が下げられた状態で電極９１０の液
相拡散金属（Ｃｕ）と第１の接合用金属層５２Ａとを化
合させ、第１の接合層５６Ａ並びに第２の接合層５６Ｂ
の一部を生成することができ、第４の接合用金属層５３
Ｂによって化合温度が下げられた状態で電極４２１Ｂの
液相拡散金属（Ｃｕ）と第３の接合用金属層５２Ｂとを
化合させ、第３の接合層５６Ｃ並びに第２の接合層５６
Ｂの残りの一部を生成することができ、液相拡散接合層
５６を形成することができる。
【００９９】同様に、半導体素子２０１の電極４２１Ａ
と半導体素子２０２の電極４２２Ｂとの間、半導体素子
２０２の電極４２２Ａと半導体素子２０３の電極４２３
Ｂとの間、半導体素子２０３の電極４２３Ａと半導体素
子２０４の電極４２４Ｂとの間のいずれも液相拡散接合
層５６を介在させて電気的かつ機械的に接続されてい
る。
【０１００】このように構成される本発明の第５の特徴
に係る半導体モジュール５においては、本発明の第４の
実施の形態に係る半導体装置４と同様に、電極９１０と
それに接続される半導体素子２０１の電極４２１Ｂとの
間、半導体素子２０１の電極４２１Ａと半導体素子２０
２の電極４２２Ｂとの間、半導体素子２０２の電極４２
２Ａと半導体素子２０３の電極４２３Ｂとの間、半導体
素子２０３の電極４２３Ａと半導体素子２０４の電極４
２４Ｂとの間の液相拡散による接合温度を、第２の接合
用金属及び第４の接合用金属（例えばＢｉ）により下
げ、なおかつ双方の間の接合強度を第２の接合用金属及
び第４の接合用金属により高めることができる。従っ
て、３００℃以下の低温度プロセスを採用することがで
きる。特に、本発明の第５の実施の形態に係る半導体モ
ジュール５においては、基板９０の外部端子９２に半田
ボール電極４１を形成した後に、この半田ボール電極４
１の融点よりも低い温度で液相拡散処理を行うことがで
きるので、基板９０に半導体素子２０１〜２０４をボン
ディングすることができる。さらに、液相拡散処理が低
い温度で行えるので、半導体素子２０１〜２０４のそれ
ぞれの間の残留応力を減少することができる。
【０１０１】（第６の実施の形態）本発明の第６の実施
の形態は、本発明の第４の実施の形態に係る半導体装置
４と本発明の第５の実施の形態に係る半導体モジュール
５とを組み合わせた半導体モジュール（電子デバイス）
を説明するものである。
【０１０２】図２３に示すように、本発明の第６の実施
の形態に係る半導体モジュール６は、基板９０と、基板
９０上にＦＣ方式でボンディングされた半導体素子（半
導体チップ）２０とを備えた半導体装置４を、複数三次
元積層して構築されている。本発明の第６の実施の形態
に係る半導体モジュール６は、２個の半導体装置４を積
層化した例を説明しているが、その積層個数は２個に限
定されず、例えば４個、８個、１６個等の積層が可能で
ある。さらに、半導体モジュール６において最下層の半
導体装置４の基板９０の裏面に配設された外部端子９２
には半田ボール電極４１を備えている。
【０１０３】半導体モジュール６の半導体装置４の基板
９０と半導体素子２０との間は本発明の第４の実施の形
態に係る半導体装置４と同様に液相拡散接合層５６及び
銅バンプ電極４２を介在させて接続されているが、上下
に積層された半導体装置４間は中間配線基板９００によ
り電気的かつ機械的に接続されている。
【０１０４】中間配線基板９００は、例えば半導体装置
４の基板９０と同等の材料で形成された基材の表面に電
極９０１、裏面に電極９０２を備え、電極９０１と９０
２との間は接続孔配線９０３により電気的に接続されて
いる。電極９０１、９０２のそれぞれの少なくとも表面
層には液相拡散金属を備えることが好ましく、本発明の
第６の実施の形態において、電極９０１、９０２のそれ
ぞれはＣｕ箔膜で形成されている。
【０１０５】半導体装置４の基板９０の電極９１１と中
間配線基板９００の裏面側の電極９０２との間、中間配
線基板９００の表面側の電極９０１と半導体装置４の基
板９０の外部端子（電極）９２のそれぞれの間は、液相
拡散接合層５６と同様の液相拡散接合層５８により電気
的かつ機械的に接続されている。
【０１０６】このように構成される本発明の第６の特徴
に係る半導体モジュール６においては、本発明の第５の
実施の形態に係る半導体モジュール５と同様に、半導体
装置４の基板９０の電極９１１とそれに接続される中間
配線基板９００の電極９０２との間、中間配線基板９０
０の電極９０１と半導体装置４の基板９０の外部端子９
２との間の液相拡散による接合温度を、第２の接合用金
属及び第４の接合用金属（例えばＢｉ）により下げ、な
おかつ双方の間の接合強度を第２の接合用金属及び第４
の接合用金属により高めることができる。従って、３０
０℃以下の低温度プロセスを採用することができる。
【０１０７】（第７の実施の形態）本発明の第７の実施
の形態は、本発明の第１の実施の形態に係る半導体装置
１において、基板１０の電極１１０と金バンプ電極４０
との間の接合強度をより一層向上させることができる例
を説明するものである。
【０１０８】本発明の第７の実施の形態は、本発明の第
１の実施の形態に係る半導体装置１において、基板１０
上のリード配線１１の少なくとも電極１１０の表面、す
なわち液相拡散接合層５６の形成表面を液相拡散処理前
に平坦化したものである。図２４に示すように、この電
極１１０の表面の平坦化（平坦化領域を符号Ｆで示
す。）は例えば熱圧着ボンディング装置６０の加熱加圧
ツール６２による打痕で行うことができる。加熱加圧ツ
ール６２の電極接触面は例えば鏡面仕上げを行っている
ことが好ましく、例えば電極１１０の表面粗さＲｍａｘ
は０．２μｍ以下に生成することが好ましい。
【０１０９】本発明者が実施した基礎研究によれば、銅
箔の表面粗さＲｍａｘが１．６μｍ、液相拡散処理の接
合温度が４００℃、接合時間が１０秒、接合加重が５０
ＭＰａの条件下において液相拡散接合層は約３μｍの厚
さで生成されたのに対して、銅箔の表面粗さＲｍａｘが
０．２μｍ、液相拡散処理の接合温度が３００℃、接合
時間が１０秒、接合加重が５０ＭＰａの条件下において
液相拡散接合層は約１μｍの厚さで生成することができ
た。すなわち、前者の条件に対して、後者のように銅箔
の表面粗さを小さくすればするほど、低温度において液
相拡散接合層を厚く生成することができる。
【０１１０】なお、電極１１０の平坦化は、直接、液相
拡散金属の表面に行ってもよいし、電極１１０の表面上
に第１の接合用金属層５２、第２の接合用金属層５３の
それぞれを形成した後（めっき後）に行ってもよい。さ
らに、例えば電極１１０上に電極１１０のパターンニン
グレジスト膜や保護レジスト膜が形成されている状態で
平坦化を実施してもよい。
【０１１１】このように本発明の第７の実施の形態に係
る半導体装置１においては、液相拡散接合層５６を形成
する電極１１０の表面を平坦化することにより、液相拡
散接合層５６の接合厚さを厚くすることができ、接合強
度を向上することができるとともに、液相拡散温度を下
げることができ、低温プロセス化を実現することができ
る。
【０１１２】（第８の実施の形態）本発明の第８の実施
の形態は、本発明の第１の実施の形態に係る半導体装置
１乃至本発明の第４の実施の形態に係る半導体装置４、
本発明の第５の実施の形態に係る半導体モジュール５、
本発明の第６の実施の形態に係る半導体モジュール６、
並びに本発明の第７の実施の形態に係る半導体装置１に
おいて、液相拡散接合層５６、５８のそれぞれの接合強
度をより一層向上させた例を説明するものでてある。
【０１１３】本発明の第８の実施の形態は、半導体装置
１の基板１０の電極１１０等の液相拡散金属を圧延薄膜
（圧延箔膜）としたことである。圧延薄膜は液相拡散金
属に圧延処理を施した薄膜であり、例えば圧延Ｃｕ箔膜
は１００℃〜３００℃の低温度において１μｍ〜２０μ
ｍの粒径の範囲で再結晶化される性質を有している。こ
の圧延Ｃｕ箔膜は例えば電解Ｃｕ箔膜の再結晶化の粒径
に比べて大きな粒径サイズを有している。
【０１１４】図２５は液相拡散処理の接合温度と液相拡
散接合層の接合強度との関係を示している。図２５中、
データ（Ａ）は、圧延Ｃｕ箔膜上に４μｍの膜厚のＳｎ
（第１の接合用金属）、１μｍの膜厚のＢｉ（第２の接
合用金属）のそれぞれを形成し、互いにＢｉ同士を向か
い合せ、圧延Ｃｕ箔膜同士を重ね合わせた状態で生成し
た液相拡散接合層の特性である。接合時間は１０秒、接
合加重は５０ＭＰａである。以下、この条件は同一であ
る。データ（Ｂ）は、電解Ｃｕ箔膜上に４μｍの膜厚の
Ｓｎ、１μｍの膜厚のＢｉのそれぞれを形成し、互いに
Ｂｉ同士を向かい合せ、電解Ｃｕ箔膜同士を重ね合わせ
た状態で生成した液相拡散接合層の特性である。データ
（Ｂ）に比べて、データ（Ａ）すなわち圧延Ｃｕ箔膜で
生成された液相拡散接合層の方が接合温度も低く、接合
強度も数倍から数十倍高くなる。特に、電解Ｃｕ箔膜で
生成された液相拡散接合層においては約３００℃以下の
接合強度がゼロになるが、圧延Ｃｕ箔膜で生成された液
相拡散接合層においては充分な接合強度を得ることがで
きる。
【０１１５】また、図２５には、圧延Ｃｕ箔膜上に４μ
ｍの膜厚のＳｎ、１μｍの膜厚のＢｉのそれぞれを形成
し、このＢｉにＡｕ（金バンプ電極４０に相当する）を
重ね合わせた状態で生成した液相拡散接合層の特性をデ
ータ（ａ）として、電解Ｃｕ箔膜上に４μｍの膜厚のＳ
ｎ、１μｍの膜厚のＢｉのそれぞれを形成し、このＢｉ
にＡｕを重ね合わせた状態で生成した液相拡散接合層の
特性をデータ（ｂ）として示している。同様に、データ
（ｂ）に比べて、データ（ａ）すなわち圧延Ｃｕ箔膜と
Ａｕとで生成された液相拡散接合層の方が接合温度が低
くい範囲で高い接合強度を得ることができる。特に、２
６０℃以下の接合温度において、液相拡散接合層の接合
強度は上昇する傾向を示している。
【０１１６】このように構成される本発明の第８の実施
の形態に係る半導体装置又は半導体モジュール（電子デ
バイス）においては、液相拡散金属を圧延薄膜としたこ
とにより、液相拡散金属の粒径サイズを大きくし、接合
面積を増加することができるので、液相拡散接合層の接
合強度を向上することができる。さらに、液相拡散接合
層は低温度において高い接合強度を得ることができる。
【０１１７】（その他の実施の形態）本発明は上記複数
の実施の形態によって記載したが、この開示の一部をな
す論述及び図面はこの発明を限定するものであると理解
すべきではない。この開示から当業者には様々な代替実
施の形態、実施例及び運用技術が明らかとなろう。
【０１１８】例えば、本発明は、マザーボード、ドータ
ボード等の実装基板上に本発明の第１の実施の形態に係
る半導体装置１等を実装する電子デバイス、上記実装基
板上に本発明の第５の実施の形態に係る半導体モジュー
ル５若しくは本発明の第６の実施の形態に係る半導体モ
ジュール６を実装する電子デバイス等に適用することが
できる。これらの実装には液相拡散接合層が使用され
る。
【０１１９】さらに、本発明は、電極間の接合に液相拡
散接合層を使用する場合に限らず、例えば液相拡散金属
であるセラミックス（Ａｌ２Ｏ３）を少なくとも表面層
に有する基板上に液相拡散接合層を形成して電子部品等
を接合する場合にも適用することができる。
【０１２０】このように、本発明はここでは記載してい
ない様々な実施の形態等を含むことは勿論である。従っ
て、本発明の技術的範囲は上記の妥当な特許請求の範囲
に係る発明特定事項によってのみ定められるものであ
る。
【０１２１】
【発明の効果】本発明は、低温度において接合可能な電
極を有する電子デバイスを提供することができる。
【０１２２】さらに、本発明は、耐熱性を必要としない
部品、材料等の使用により、製品コストを減少すること
ができる電子デバイスを提供することができる。
【０１２３】さらに、本発明は、電極の接合強度を向上
することができ、電極の接合部の電気的かつ機械的信頼
性を向上することができる電子デバイスを提供すること
ができる。
【０１２４】さらに、本発明は、電極間の接合を低温度
にすることができる電子デバイスの製造方法を提供する
ことができる。
【０１２５】さらに、本発明は、製造コストを減少する
ことができる電子デバイスの製造方法を提供することが
できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るボールグリッ
ドアレイ構造を採用する半導体装置において、（Ａ）は
熱圧着ボンディング後の電極部分の拡大断面図、（Ｂ）
は熱圧着ボンディング前の電極部分の拡大断面図であ
る。
【図２】本発明の第１の実施の形態に係るボールグリッ
ドアレイ構造を採用する半導体装置の断面構造図であ
る。
【図３】（Ａ）乃至（Ｃ）は本発明の第１の実施の形態
に係る液相拡散接合層の生成過程を示す工程断面図であ
る。
【図４】（Ａ）乃至（Ｃ）は本発明の第１の実施の形態
に係る他の液相拡散接合層の生成過程を示す工程断面図
である。
【図５】本発明の第１の実施の形態に係る液相拡散接合
層の生成量とアニール温度との関係を示す図である。
【図６】本発明の第１の実施の形態に係る半導体装置の
工程断面図である。
【図７】図６に続く本発明の第１の実施の形態に係る半
導体装置の工程断面図である。
【図８】図７に続く本発明の第１の実施の形態に係る半
導体装置の工程断面図である。
【図９】図８に続く本発明の第１の実施の形態に係る半
導体装置の工程断面図である。
【図１０】図９に続く本発明の第１の実施の形態に係る
半導体装置の工程断面図である。
【図１１】図１０に続く本発明の第１の実施の形態に係
る半導体装置の工程断面図である。
【図１２】図１１に続く本発明の第１の実施の形態に係
る半導体装置の工程断面図である。
【図１３】図１２に続く本発明の第１の実施の形態に係
る半導体装置の工程断面図である。
【図１４】本発明の第２の実施の形態に係るボールグリ
ッドアレイ構造を採用する半導体装置の断面構造図であ
る。
【図１５】本発明の第２の実施の形態に係るボールグリ
ッドアレイ構造を採用する半導体装置において、熱圧着
ボンディング後の電極部分の拡大断面図である。
【図１６】本発明の第２の実施の形態に係る半導体装置
の工程断面図である。
【図１７】図１６に続く本発明の第２の実施の形態に係
る半導体装置の工程断面図である。
【図１８】本発明の第３の実施の形態に係る半導体装置
の断面構造図である。
【図１９】本発明の第３の実施の形態に係る半導体装置
の要部の工程断面図である。
【図２０】本発明の第４の実施の形態に係る半導体装置
の断面構造図である。
【図２１】本発明の第４の実施の形態に係る半導体装置
の要部の工程断面図である。
【図２２】本発明の第５の実施の形態に係る半導体モジ
ュールの断面構造図である。
【図２３】本発明の第６の実施の形態に係る半導体モジ
ュールの断面構造図である。
【図２４】本発明の第７の実施の形態に係る半導体装置
の熱圧着ボンディング工程における工程断面図である。
【図２５】本発明の第８の実施の形態に係る液相拡散接
合層の接合温度と接合強度との関係を示す図である。
【符号の説明】
１〜４ 半導体装置 ５、６ 半導体モジュール １０、７０、９０ 基板 １１０、７１０、９１０、４２１Ａ、４２１Ｂ、４２２
Ａ、４２２Ｂ、４２３Ａ、４２３Ｂ、４２４Ａ、４２４
Ｂ、９０１、９０２ 電極 １１、９１ リード配線 １２、７２、９２ 外部端子 １３、９３、９０３ 接続孔配線 ２０、２０１〜２０４ 半導体素子 ２１ ボンディングパッド ４０ 金バンプ電極 ４２ 銅バンプ電極 ５２、５２Ａ 第１の接合用金属層 ５３、５３Ａ 第２の接合用金属層 ５２Ｂ 第３の接合用金属層 ５３Ｂ 第４の接合用金属層 ５４Ａ、５４Ｂ 液相拡散金属層 ５５ バリヤメタル層 ５６ 液相拡散接合層 ５６Ａ 第１の接合層 ５６Ｂ 第２の接合層 ５６Ｃ 第３の接合層 ６０ 熱圧着ボンディング装置 ６１ 加熱ステージ ６２ 加熱加圧ツール ７１、８０Ｂ リード ８０Ａ タブ ８１ ワイヤ ８２ 樹脂封止部 ４２１、４２２、４２３、４２４ 貫通銅バンプ電極 ９００ 中間配線基板
───────────────────────────────────────────────────── フロントページの続き (72)発明者 蛭田 陽一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5F044 MM25 NN08 QQ03

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも表面層に液相拡散金属を有す
    る電極と、 前記電極上に配設され、前記液相拡散金属と化合させる
    第１の接合用金属層と、 前記第１の接合用金属層上に配設され、前記液相拡散金
    属と第１の接合用金属層との化合温度を下げる第２の接
    合用金属層とを備えたことを特徴とする電子デバイス。
  2. 【請求項２】 前記液相拡散金属は、銅、金、アルミニ
    ウム、ニッケル、セラミックスのいずれかであることを
    特徴とする請求項１に記載の電子デバイス。
  3. 【請求項３】 前記第１の接合用金属層は、錫、鉛若し
    くはインジウム、又はそれらいずれかを主成分とする二
    元以上の合金であることを特徴とする請求項２に記載の
    電子デバイス。
  4. 【請求項４】 前記第２の接合用金属層は、少なくとも
    ビスマス、銀若しくはインジウム、又はそれらいずれか
    を主成分とする二元以上の合金であることを特徴とする
    請求項２に記載の電子デバイス。
  5. 【請求項５】 前記液相拡散金属は、圧延薄膜であるこ
    とを特徴とする請求項１に記載の電子デバイス。
  6. 【請求項６】 少なくとも表面層に液相拡散金属を有す
    る第１の電極と、 前記液相拡散金属、この液相拡散金属に化合させる第１
    の接合用金属、及び前記液相拡散金属と第１の接合用金
    属との化合温度を下げる第２の接合用金属を少なくとも
    含む、前記第１の電極上の液相拡散接合層と、 前記液相拡散接合層上の第２の電極とを備えたことを特
    徴とする電子デバイス。
  7. 【請求項７】 少なくとも下記工程を備えたことを特徴
    とする電子デバイスの製造方法。 （１）少なくとも表面層に液相拡散金属を有する第１の
    電極を形成する工程 （２）前記液相拡散金属上にそれと化合させる第１の接
    合用金属を形成する工程 （３）前記第１の接合用金属上に、前記液相拡散金属と
    第１の接合用金属との化合温度を下げる第２の接合用金
    属を形成する工程 （４）前記第２の接合用金属上に第２の電極を形成する
    工程 （５）前記第２の接合用金属により前記液相拡散金属と
    第１の接合用金属とを化合させて液相拡散接合層を形成
    し、前記第１の電極と第２の電極との間を接合する工程
  8. 【請求項８】 少なくとも下記工程を備えたことを特徴
    とする電子デバイスの製造方法。 （１）少なくとも表面層に第１の液相拡散金属を有する
    第１の電極を形成する工程 （２）前記第１の液相拡散金属上にそれと化合させる第
    １の接合用金属を形成する工程 （３）前記第１の接合用金属上に、前記第１の液相拡散
    金属と第１の接合用金属との化合温度を下げる第２の接
    合用金属を形成する工程 （４）少なくとも表面層に第２の液相拡散金属を有する
    第２の電極を形成する工程 （５）前記第２の液相拡散金属上にそれと化合させる第
    ３の接合用金属を形成する工程 （６）前記第３の接合用金属上に、前記第２の液相拡散
    金属と第３の接合用金属との化合温度を下げる第４の接
    合用金属を形成する工程 （７）前記第２の接合用金属及び第４の接合用金属によ
    り、第１の液相拡散金属と第１の接合用金属とを化合さ
    せ、かつ第２の液相拡散金属と第３の接合用金属とを化
    合させ、前記第１の電極と第２の電極との間を接合する
    工程
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005086218A1 (ja) * 2004-03-02 2005-09-15 Fuji Electric Holdings Co., Ltd. 半導体モジュールの製造方法
WO2005086221A1 (ja) * 2004-03-02 2005-09-15 Fuji Electric Holdings Co., Ltd. 電子部品の実装方法
JP2005274560A (ja) * 2004-02-27 2005-10-06 Fuji Electric Holdings Co Ltd 放射線検出器用フィルタの実装方法
US7670879B2 (en) 2002-08-30 2010-03-02 Fuji Electric Holdings Co., Ltd. Manufacturing method of semiconductor module including solid-liquid diffusion joining steps
US7790594B2 (en) 2007-12-04 2010-09-07 Panasonic Corporation Electronic part and method of producing the same
US8713792B2 (en) 2008-05-02 2014-05-06 Fujitsu Limited Method of manufacturing a printed wiring board
JP2015072996A (ja) * 2013-10-02 2015-04-16 新光電気工業株式会社 半導体装置
JP2019106550A (ja) * 2013-10-09 2019-06-27 学校法人早稲田大学 電極接続方法及び電極接続構造

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7670879B2 (en) 2002-08-30 2010-03-02 Fuji Electric Holdings Co., Ltd. Manufacturing method of semiconductor module including solid-liquid diffusion joining steps
JP2005274560A (ja) * 2004-02-27 2005-10-06 Fuji Electric Holdings Co Ltd 放射線検出器用フィルタの実装方法
WO2005086218A1 (ja) * 2004-03-02 2005-09-15 Fuji Electric Holdings Co., Ltd. 半導体モジュールの製造方法
WO2005086221A1 (ja) * 2004-03-02 2005-09-15 Fuji Electric Holdings Co., Ltd. 電子部品の実装方法
JPWO2005086218A1 (ja) * 2004-03-02 2008-01-24 富士電機ホールディングス株式会社 半導体モジュールの製造方法
JPWO2005086221A1 (ja) * 2004-03-02 2008-01-24 富士電機ホールディングス株式会社 電子部品の実装方法
JP4508189B2 (ja) * 2004-03-02 2010-07-21 富士電機ホールディングス株式会社 半導体モジュールの製造方法
JP4552934B2 (ja) * 2004-03-02 2010-09-29 富士電機ホールディングス株式会社 電子部品の実装方法
US7790594B2 (en) 2007-12-04 2010-09-07 Panasonic Corporation Electronic part and method of producing the same
US8713792B2 (en) 2008-05-02 2014-05-06 Fujitsu Limited Method of manufacturing a printed wiring board
JP2015072996A (ja) * 2013-10-02 2015-04-16 新光電気工業株式会社 半導体装置
JP2019106550A (ja) * 2013-10-09 2019-06-27 学校法人早稲田大学 電極接続方法及び電極接続構造

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