JP2001273277A - 演算処理システム、演算処理方法およびそのプログラム格納装置 - Google Patents
演算処理システム、演算処理方法およびそのプログラム格納装置Info
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Abstract
(57)【要約】 （修正有）
【課題】 同一構造でこれらの全ての操作モードが性能
を最適化することができるベクトル・レジスタ・アーキ
テクチャを提供する。 【解決手段】 複数のデータ要素をそれぞれに含むデー
タ・ベクトルを使用する演算を処理するためのシステム
および方法は、データ・ベクトルのデータ要素を格納す
るための複数の格納要素を備えたベクトル・データ・フ
ァイル２０６を含む。ポインタ配列２０２はバスによっ
てベクトル・データ・ファイルに結合される。ポインタ
配列は複数のエントリを含み、各エントリはベクトル・
データ・ファイル内の少なくとも１つの格納要素を識別
する。この少なくとも１つの格納要素はデータ・ベクト
ルの少なくとも１つのデータ要素を格納し、ポインタ配
列の少なくとも１つの特定のエントリに対し、その特定
のエントリによって識別される少なくとも１つの格納要
素は、ベクトル・データ・ファイルの任意の開始アドレ
スを有する。
を最適化することができるベクトル・レジスタ・アーキ
テクチャを提供する。 【解決手段】 複数のデータ要素をそれぞれに含むデー
タ・ベクトルを使用する演算を処理するためのシステム
および方法は、データ・ベクトルのデータ要素を格納す
るための複数の格納要素を備えたベクトル・データ・フ
ァイル２０６を含む。ポインタ配列２０２はバスによっ
てベクトル・データ・ファイルに結合される。ポインタ
配列は複数のエントリを含み、各エントリはベクトル・
データ・ファイル内の少なくとも１つの格納要素を識別
する。この少なくとも１つの格納要素はデータ・ベクト
ルの少なくとも１つのデータ要素を格納し、ポインタ配
列の少なくとも１つの特定のエントリに対し、その特定
のエントリによって識別される少なくとも１つの格納要
素は、ベクトル・データ・ファイルの任意の開始アドレ
スを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタル処理、例
えばマルチメディア・プロセッサ、単一命令複数データ
（ＳＩＭＤ）プロセッサ、ＳＩＭＤ（ベクトル）処理機
能を持つデジタル信号プロセッサ、または同様の装置を
使用するがそれらに限定されない処理に関し、さらに詳
しくは、デジタル処理で計算の入出力を一時的に格納す
るために使用されるベクトル・レジスタ・ファイルに関
する。
えばマルチメディア・プロセッサ、単一命令複数データ
（ＳＩＭＤ）プロセッサ、ＳＩＭＤ（ベクトル）処理機
能を持つデジタル信号プロセッサ、または同様の装置を
使用するがそれらに限定されない処理に関し、さらに詳
しくは、デジタル処理で計算の入出力を一時的に格納す
るために使用されるベクトル・レジスタ・ファイルに関
する。
【０００２】
【従来の技術】単一命令複数データ（ＳＩＭＤ）処理
は、メディア・データまたはデジタル信号処理アルゴリ
ズムを含む計算に広く受け入れられている強力なアーキ
テクチャ上の概念である。それは、１次元ベクトルとし
て配列されたデータ値の１つまたはそれ以上のストリー
ムに対する計算を、単一命令で指定することを可能にす
る。計算のためのデータは、メモリから、または一般的
にベクトルを１次元順次編成で保持するファイルから来
るように指定される。ベクトルの要素は、計算のために
順次（つまり要素１、２、３．．．）またはストライド
（つまり固定増分）しながらアクセスされる。
は、メディア・データまたはデジタル信号処理アルゴリ
ズムを含む計算に広く受け入れられている強力なアーキ
テクチャ上の概念である。それは、１次元ベクトルとし
て配列されたデータ値の１つまたはそれ以上のストリー
ムに対する計算を、単一命令で指定することを可能にす
る。計算のためのデータは、メモリから、または一般的
にベクトルを１次元順次編成で保持するファイルから来
るように指定される。ベクトルの要素は、計算のために
順次（つまり要素１、２、３．．．）またはストライド
（つまり固定増分）しながらアクセスされる。
【０００３】
【発明が解決しようとする課題】しかし、多くのアルゴ
リズムは、表探索様アルゴリズムのため、または要素が
例えばビット反転など多少のアドレス置換を必要とする
ため、ベクトル要素への不規則なアクセスを必要とす
る。一般的に、この種のアクセスは一度に１つずつ要素
に行われて、ファイル内で新しいベクトルを形成し、こ
れが次に順次アクセスされる。このやり方で実現しなけ
ればならないアルゴリズムの性能は、真のＳＩＭＤ処理
に対して可能であろうと思われるより、ずっと低い。
リズムは、表探索様アルゴリズムのため、または要素が
例えばビット反転など多少のアドレス置換を必要とする
ため、ベクトル要素への不規則なアクセスを必要とす
る。一般的に、この種のアクセスは一度に１つずつ要素
に行われて、ファイル内で新しいベクトルを形成し、こ
れが次に順次アクセスされる。このやり方で実現しなけ
ればならないアルゴリズムの性能は、真のＳＩＭＤ処理
に対して可能であろうと思われるより、ずっと低い。
【０００４】したがって、同一構造でこれらの全ての操
作モードが性能を最適化することができるベクトル・レ
ジスタ・アーキテクチャが必要である。
作モードが性能を最適化することができるベクトル・レ
ジスタ・アーキテクチャが必要である。
【０００５】
【課題を解決するための手段】本発明による、複数のデ
ータ要素をそれぞれ含むデータ・ベクトルを使用する演
算処理のためのシステムおよび方法は、データ・ベクト
ルのデータ要素を格納するための複数の格納要素を備え
たベクトル・データ・ファイルを含む。ポインタ配列
は、バスによってベクトル・データ・ファイルに結合さ
れる。ポインタ配列は複数のエントリを含み、ここで各
エントリはベクトル・データ・ファイル内の少なくとも
１つの格納要素を識別する。この少なくとも１つの格納
要素は、データ・ベクトルの少なくとも１つのデータ要
素を格納し、ここでポインタ配列の少なくとも１つの特
定のエントリに対して、この特定のエントリによって識
別される少なくとも１つの格納要素は、ベクトル・デー
タ・ファイルの任意の開始アドレスを有する。
ータ要素をそれぞれ含むデータ・ベクトルを使用する演
算処理のためのシステムおよび方法は、データ・ベクト
ルのデータ要素を格納するための複数の格納要素を備え
たベクトル・データ・ファイルを含む。ポインタ配列
は、バスによってベクトル・データ・ファイルに結合さ
れる。ポインタ配列は複数のエントリを含み、ここで各
エントリはベクトル・データ・ファイル内の少なくとも
１つの格納要素を識別する。この少なくとも１つの格納
要素は、データ・ベクトルの少なくとも１つのデータ要
素を格納し、ここでポインタ配列の少なくとも１つの特
定のエントリに対して、この特定のエントリによって識
別される少なくとも１つの格納要素は、ベクトル・デー
タ・ファイルの任意の開始アドレスを有する。
【０００６】代替実施形態では、ポインタ配列の任意の
エントリに対し、この任意のエントリによって識別され
る少なくとも１つの格納要素は、ベクトル・データ・フ
ァイルの任意の開始アドレスを含むことができる。ポイ
ンタ配列は、ベクトル・データ・ファイル内の少なくと
も１つのデータ要素から読み出されるデータに基づいて
更新される、少なくとも１つのエントリを含むことがで
きる。ポインタ配列は、ポインタ配列の少なくとも１つ
のエントリから読み出されるデータを増分することによ
って生成されるデータに基づいて更新される、少なくと
も１つのエントリを含むことができる。ポインタ配列
は、ポインタ配列の少なくとも１つのエントリから読み
出されるデータに対して増分演算を実行することによっ
て生成されるデータに基づいて更新される、少なくとも
１つのエントリを含むことができる。ポインタ配列はさ
らに、同一論理演算の一部として更新される少なくとも
２つのエントリを含むことができる。増分演算は、モジ
ュロ演算およびストライド演算の少なくとも１つを含む
ことができる。ポインタ配列の各エントリは、ベクトル
・データ・ファイル内の少なくとも１つの格納要素の開
始アドレスを含むことができる。
エントリに対し、この任意のエントリによって識別され
る少なくとも１つの格納要素は、ベクトル・データ・フ
ァイルの任意の開始アドレスを含むことができる。ポイ
ンタ配列は、ベクトル・データ・ファイル内の少なくと
も１つのデータ要素から読み出されるデータに基づいて
更新される、少なくとも１つのエントリを含むことがで
きる。ポインタ配列は、ポインタ配列の少なくとも１つ
のエントリから読み出されるデータを増分することによ
って生成されるデータに基づいて更新される、少なくと
も１つのエントリを含むことができる。ポインタ配列
は、ポインタ配列の少なくとも１つのエントリから読み
出されるデータに対して増分演算を実行することによっ
て生成されるデータに基づいて更新される、少なくとも
１つのエントリを含むことができる。ポインタ配列はさ
らに、同一論理演算の一部として更新される少なくとも
２つのエントリを含むことができる。増分演算は、モジ
ュロ演算およびストライド演算の少なくとも１つを含む
ことができる。ポインタ配列の各エントリは、ベクトル
・データ・ファイル内の少なくとも１つの格納要素の開
始アドレスを含むことができる。
【０００７】さらに別の実施形態では、ベクトル・デー
タ・ファイルの格納要素は行と列のマトリックスに論理
的に編成することができ、ポインタ配列の各エントリ
は、ベクトル・データ・ファイル内の少なくとも１つの
要素の行と列を表わすアドレスを含むことができる。ベ
クトル・ファイル・データの格納要素は行と列のマトリ
ックスに論理的に編成することができ、ポインタ配列の
各配列は、ベクトル・データ・ファイル内の単一の要素
の行と列を表わすアドレスを含むことができる。ポイン
タ配列の任意のエントリに対し、この任意のエントリに
よって識別される少なくとも１つの格納要素は、ポイン
タ配列の別のエントリによって識別される少なくとも１
つの格納要素に対して独立していることができる。
タ・ファイルの格納要素は行と列のマトリックスに論理
的に編成することができ、ポインタ配列の各エントリ
は、ベクトル・データ・ファイル内の少なくとも１つの
要素の行と列を表わすアドレスを含むことができる。ベ
クトル・ファイル・データの格納要素は行と列のマトリ
ックスに論理的に編成することができ、ポインタ配列の
各配列は、ベクトル・データ・ファイル内の単一の要素
の行と列を表わすアドレスを含むことができる。ポイン
タ配列の任意のエントリに対し、この任意のエントリに
よって識別される少なくとも１つの格納要素は、ポイン
タ配列の別のエントリによって識別される少なくとも１
つの格納要素に対して独立していることができる。
【０００８】複数のデータ要素をそれぞれに含むデータ
・ベクトルを使用する演算処理のための方法は、データ
・ベクトルのデータ要素を格納するための複数の格納要
素を含むベクトル・データ・ファイルを提供し、かつ複
数のエントリを有するポインタ配列を提供することを含
む。各エントリは、データ・ベクトルの少なくとも１つ
のデータ要素を格納するためのベクトル・データ・ファ
イル内の少なくとも１つの格納要素を識別し、ポインタ
配列内の少なくとも１つの特定のエントリに対し、その
特定のエントリによって識別される少なくとも１つの格
納要素は、ベクトル・データ・ファイルの任意の開始ア
ドレスを有する。
・ベクトルを使用する演算処理のための方法は、データ
・ベクトルのデータ要素を格納するための複数の格納要
素を含むベクトル・データ・ファイルを提供し、かつ複
数のエントリを有するポインタ配列を提供することを含
む。各エントリは、データ・ベクトルの少なくとも１つ
のデータ要素を格納するためのベクトル・データ・ファ
イル内の少なくとも１つの格納要素を識別し、ポインタ
配列内の少なくとも１つの特定のエントリに対し、その
特定のエントリによって識別される少なくとも１つの格
納要素は、ベクトル・データ・ファイルの任意の開始ア
ドレスを有する。
【０００９】他の方法で、ポインタ配列内の任意のエン
トリに対し、その任意のエントリによって識別される少
なくとも１つの格納要素は、ベクトル・データ・ファイ
ルの任意の開始アドレスを持つことができる。この方法
はさらに、ベクトル・データ・ファイル内の少なくとも
１つのデータ要素から読み出されるデータに基づいて、
ポインタ配列のエントリの少なくとも１つを更新するス
テップを含むことができる。この方法はまた、ポインタ
配列の少なくとも１つのエントリから読み出されるデー
タを増分することによって生成されるデータから読み出
されるデータに基づいて、ポインタ配列のエントリの少
なくとも１つを更新するステップを含むこともできる。
この方法はまた、ポインタ配列の少なくとも１つのエン
トリから読み出されるデータに対して増分演算を実行す
ることによって生成されるデータに基づいて、ポインタ
配列のエントリの少なくとも１つを更新するステップを
含むこともできる。ポインタ配列の少なくとも２つのエ
ントリを、同一論理演算の一部として更新することがで
きる。
トリに対し、その任意のエントリによって識別される少
なくとも１つの格納要素は、ベクトル・データ・ファイ
ルの任意の開始アドレスを持つことができる。この方法
はさらに、ベクトル・データ・ファイル内の少なくとも
１つのデータ要素から読み出されるデータに基づいて、
ポインタ配列のエントリの少なくとも１つを更新するス
テップを含むことができる。この方法はまた、ポインタ
配列の少なくとも１つのエントリから読み出されるデー
タを増分することによって生成されるデータから読み出
されるデータに基づいて、ポインタ配列のエントリの少
なくとも１つを更新するステップを含むこともできる。
この方法はまた、ポインタ配列の少なくとも１つのエン
トリから読み出されるデータに対して増分演算を実行す
ることによって生成されるデータに基づいて、ポインタ
配列のエントリの少なくとも１つを更新するステップを
含むこともできる。ポインタ配列の少なくとも２つのエ
ントリを、同一論理演算の一部として更新することがで
きる。
【００１０】さらに別の方法では、増分演算はさらに、
ポインタ配列の少なくとも１つのエントリから読み出さ
れるデータに対するモジュロ演算およびストライド演算
の少なくとも１つを含むことができる。ポインタ配列の
各エントリは、ベクトル・データ・ファイルの少なくと
も１つの格納要素の開始アドレスを格納することができ
る。ベクトル・データ・ファイルの格納要素は、行と列
のマトリックスに論理的に編成することができ、ポイン
タ配列の各エントリは、ベクトル・データ・ファイル内
の少なくとも１つの要素の行と列を表わすアドレスを格
納することができる。ベクトル・ファイル・データの格
納要素は、行と列のマトリックスに論理的に編成するこ
とができ、ポインタ配列の各配列は、ベクトル・データ
・ファイル内の単一要素の行と列を表わすアドレスを格
納することができる。ポインタ配列の任意のエントリに
ついて、この任意のエントリによって識別される少なく
とも１つの格納要素は、ポインタ配列の他のエントリに
よって識別される少なくとも１つの格納要素に対して独
立していることができる。上記の方法のステップは、複
数のデータ要素をそれぞれに含むデータ・ベクトルを使
用する演算を処理するためのこれらの方法ステップを実
行するために、機械により実行可能な命令のプログラム
を具体的に具現化する、機械により読取り可能なプログ
ラム格納装置によって実現することができる。
ポインタ配列の少なくとも１つのエントリから読み出さ
れるデータに対するモジュロ演算およびストライド演算
の少なくとも１つを含むことができる。ポインタ配列の
各エントリは、ベクトル・データ・ファイルの少なくと
も１つの格納要素の開始アドレスを格納することができ
る。ベクトル・データ・ファイルの格納要素は、行と列
のマトリックスに論理的に編成することができ、ポイン
タ配列の各エントリは、ベクトル・データ・ファイル内
の少なくとも１つの要素の行と列を表わすアドレスを格
納することができる。ベクトル・ファイル・データの格
納要素は、行と列のマトリックスに論理的に編成するこ
とができ、ポインタ配列の各配列は、ベクトル・データ
・ファイル内の単一要素の行と列を表わすアドレスを格
納することができる。ポインタ配列の任意のエントリに
ついて、この任意のエントリによって識別される少なく
とも１つの格納要素は、ポインタ配列の他のエントリに
よって識別される少なくとも１つの格納要素に対して独
立していることができる。上記の方法のステップは、複
数のデータ要素をそれぞれに含むデータ・ベクトルを使
用する演算を処理するためのこれらの方法ステップを実
行するために、機械により実行可能な命令のプログラム
を具体的に具現化する、機械により読取り可能なプログ
ラム格納装置によって実現することができる。
【００１１】本発明のこれらおよびその他の目的、特
徴、および利点は、その例証となる実施形態の以下の詳
細な説明を添付の図面と併せて読むことにより、明らか
になるであろう。
徴、および利点は、その例証となる実施形態の以下の詳
細な説明を添付の図面と併せて読むことにより、明らか
になるであろう。
【００１２】
【発明の実施の形態】本発明は、好ましくは単一命令複
数データ（ＳＩＭＤ）処理のために、ベクトル・データ
を含むためのベクトル・レジスタ・ファイルを提供す
る。本発明はまた、そこに含まれるベクトルの任意のサ
ブベクトルにアクセスするためのレジスタ・ファイルを
も提供する。本発明を、予め定められた数の要素、アド
レス線を備えたコンポーネントまたは任意の大きさのコ
ンポーネントを有する、プロセッサ回路に関して説明す
る。コンポーネントまたはベクトル、アドレスのこれら
の大きさ、入力の数、出力の数、要素の数等は例証にす
ぎず、発明を限定するものと解釈すべきではない。
数データ（ＳＩＭＤ）処理のために、ベクトル・データ
を含むためのベクトル・レジスタ・ファイルを提供す
る。本発明はまた、そこに含まれるベクトルの任意のサ
ブベクトルにアクセスするためのレジスタ・ファイルを
も提供する。本発明を、予め定められた数の要素、アド
レス線を備えたコンポーネントまたは任意の大きさのコ
ンポーネントを有する、プロセッサ回路に関して説明す
る。コンポーネントまたはベクトル、アドレスのこれら
の大きさ、入力の数、出力の数、要素の数等は例証にす
ぎず、発明を限定するものと解釈すべきではない。
【００１３】本発明の１つの例証としての実施形態で
は、総サイズが５１２の要素に等しいかそれ以下である
１つまたはそれ以上のベクトルを保持するために編成さ
れ、各アクセスで１６ビットの４つの要素が読み取られ
るか書き込まれる、ベクトル・レジスタ・ファイルを開
示する。ベクトルは、数量を表わす要素の線形配列から
成るデータ構造である。ベクトル・レジスタ・ファイル
へのアクセスのためのアドレスは、一体的であるが別個
にアクセスされるポインタ配列に含まれるアドレス・ポ
インタによって指定される。各ポインタは、各アクセス
・サイクルで各アクセス・ポートに読み出すか、または
書き込むことができる４つの要素のうちの１つの要素の
アドレスを指定する。ポインタ・ファイルは、複数のポ
インタを含む。各アクセスに対して必要なポインタの
数、例えば４は、ＳＩＭＤ処理プログラムを制御する命
令に含まれる情報によって選択される。したがって、レ
ジスタ・ファイルは間接アドレス形である。ファイルの
ベクトル・データ配列部分のアクセス・アドレスを決定
するために使用された後、ポインタ配列部分の内容は、
例えば増分値（ベクトルの順次アクセスを可能にするた
め）または読み出されたベクトルの内容（表探索アクセ
スまたはデータ収集アクセスを可能にするため）によ
り、（命令制御下で）更新することができる。本発明の
他の実施形態も、ストライド・アクセス、モジュロ（循
環）アクセス、またはその他のアクセス方法のための更
新を提供する。本発明のプログラムはアドレス値の計算
や、更新された値を使用するためにポインタ・アドレス
・ファイルにロードすることができる。
は、総サイズが５１２の要素に等しいかそれ以下である
１つまたはそれ以上のベクトルを保持するために編成さ
れ、各アクセスで１６ビットの４つの要素が読み取られ
るか書き込まれる、ベクトル・レジスタ・ファイルを開
示する。ベクトルは、数量を表わす要素の線形配列から
成るデータ構造である。ベクトル・レジスタ・ファイル
へのアクセスのためのアドレスは、一体的であるが別個
にアクセスされるポインタ配列に含まれるアドレス・ポ
インタによって指定される。各ポインタは、各アクセス
・サイクルで各アクセス・ポートに読み出すか、または
書き込むことができる４つの要素のうちの１つの要素の
アドレスを指定する。ポインタ・ファイルは、複数のポ
インタを含む。各アクセスに対して必要なポインタの
数、例えば４は、ＳＩＭＤ処理プログラムを制御する命
令に含まれる情報によって選択される。したがって、レ
ジスタ・ファイルは間接アドレス形である。ファイルの
ベクトル・データ配列部分のアクセス・アドレスを決定
するために使用された後、ポインタ配列部分の内容は、
例えば増分値（ベクトルの順次アクセスを可能にするた
め）または読み出されたベクトルの内容（表探索アクセ
スまたはデータ収集アクセスを可能にするため）によ
り、（命令制御下で）更新することができる。本発明の
他の実施形態も、ストライド・アクセス、モジュロ（循
環）アクセス、またはその他のアクセス方法のための更
新を提供する。本発明のプログラムはアドレス値の計算
や、更新された値を使用するためにポインタ・アドレス
・ファイルにロードすることができる。
【００１４】図１ないし５に示す要素は、様々な形のハ
ードウェア、ソフトウェア、またはそれらの組合せで実
現できることを理解されたい。これらの要素は、プロセ
ッサとメモリと入出力インタフェースとを有する、１つ
またはそれ以上の適切にプログラムされた汎用デジタル
コンピュータまたは格納装置上のソフトウェアで実現す
ることができる。本発明はまた、ハードウェアで実現す
ることもできる。ハードウェアで実現する場合、アドレ
ス更新を含む計算は、最高パイプライン・レートのパイ
プライン演算として有利に処理することができる。
ードウェア、ソフトウェア、またはそれらの組合せで実
現できることを理解されたい。これらの要素は、プロセ
ッサとメモリと入出力インタフェースとを有する、１つ
またはそれ以上の適切にプログラムされた汎用デジタル
コンピュータまたは格納装置上のソフトウェアで実現す
ることができる。本発明はまた、ハードウェアで実現す
ることもできる。ハードウェアで実現する場合、アドレ
ス更新を含む計算は、最高パイプライン・レートのパイ
プライン演算として有利に処理することができる。
【００１５】今から図面を参照して説明する。図面全体
を通して、同一または同様の要素は類似の番号で表わ
す。最初に図１を参照すると、例証としてのプロセッサ
１００が示されている。プロセッサ１００はメディア・
プロセッサ、ＳＩＭＤプロセッサ、またはデジタル信号
プロセッサ（ＤＳＰ）を含むことができ、命令ユニット
１０２に命令を提供する命令メモリ１０１を含むことが
好ましい。命令ユニット１０２は、例えば命令メモリ１
０１に格納されたプログラムを順序付け、プロセッサ１
００の他の要素またはコンポーネントに復号された制御
を提供する。処理されるデータは、例えば２つの読取り
データ・ポート１５３および１５４ならびに２つの書込
みデータ・ポート１５１および１５２を有するマルチポ
ート・データ・メモリ１０５に保持される。これらのポ
ートは、データ・アドレス・ユニット１０６によって提
供されるアドレスでアクセスされる。データは、メモリ
から読取りポート１５４を介して、ベクトル・レジスタ
・ファイル１０３の書込みポート１３３に移され、書込
みポート１３２を介してベクトル・レジスタ・ファイル
１０３で使用され、ベクトル演算装置１０４で使用され
る。計算の結果は、書込みポート１３２を介してベクト
ル・レジスタ・ファイル１０３に格納される。ベクトル
・レジスタ・ファイル１０３に格納されたファイルは、
さらなる計算のために使用するか、または読取りポート
１３１からバス１１１および書込みポート１５２を介し
てデータ・メモリ１０５に移される。プログラムおよび
プロセッサ１００のための入力データは、入力１１０を
通して外部メモリまたはＩ／Ｏ装置から提供され、結果
は出力バス１０９を介して外部メモリまたはＩ／Ｏに送
られる。
を通して、同一または同様の要素は類似の番号で表わ
す。最初に図１を参照すると、例証としてのプロセッサ
１００が示されている。プロセッサ１００はメディア・
プロセッサ、ＳＩＭＤプロセッサ、またはデジタル信号
プロセッサ（ＤＳＰ）を含むことができ、命令ユニット
１０２に命令を提供する命令メモリ１０１を含むことが
好ましい。命令ユニット１０２は、例えば命令メモリ１
０１に格納されたプログラムを順序付け、プロセッサ１
００の他の要素またはコンポーネントに復号された制御
を提供する。処理されるデータは、例えば２つの読取り
データ・ポート１５３および１５４ならびに２つの書込
みデータ・ポート１５１および１５２を有するマルチポ
ート・データ・メモリ１０５に保持される。これらのポ
ートは、データ・アドレス・ユニット１０６によって提
供されるアドレスでアクセスされる。データは、メモリ
から読取りポート１５４を介して、ベクトル・レジスタ
・ファイル１０３の書込みポート１３３に移され、書込
みポート１３２を介してベクトル・レジスタ・ファイル
１０３で使用され、ベクトル演算装置１０４で使用され
る。計算の結果は、書込みポート１３２を介してベクト
ル・レジスタ・ファイル１０３に格納される。ベクトル
・レジスタ・ファイル１０３に格納されたファイルは、
さらなる計算のために使用するか、または読取りポート
１３１からバス１１１および書込みポート１５２を介し
てデータ・メモリ１０５に移される。プログラムおよび
プロセッサ１００のための入力データは、入力１１０を
通して外部メモリまたはＩ／Ｏ装置から提供され、結果
は出力バス１０９を介して外部メモリまたはＩ／Ｏに送
られる。
【００１６】それぞれの演算装置１４１ないし１４４
は、読取りポート１３４および１３５を介してレジスタ
・ファイル１０３から読み出される２つのサブベクトル
のそれぞれの１つの要素に対して演算を行い、それぞれ
の演算装置１４１ないし１４４は、他と同じ演算を行う
ことができる。結果の４要素のサブベクトルが生成さ
れ、これは次いで、書込みポート１３２を介してレジス
タ・ファイル１０３に書き込まれる。希望するサブベク
トルがそれぞれのポート１３２、１３４、１３５でより
容易に選択される場合、装置１０４で行われる計算をよ
り高速に進めることができる。
は、読取りポート１３４および１３５を介してレジスタ
・ファイル１０３から読み出される２つのサブベクトル
のそれぞれの１つの要素に対して演算を行い、それぞれ
の演算装置１４１ないし１４４は、他と同じ演算を行う
ことができる。結果の４要素のサブベクトルが生成さ
れ、これは次いで、書込みポート１３２を介してレジス
タ・ファイル１０３に書き込まれる。希望するサブベク
トルがそれぞれのポート１３２、１３４、１３５でより
容易に選択される場合、装置１０４で行われる計算をよ
り高速に進めることができる。
【００１７】図２を参照して、ベクトル・レジスタ・フ
ァイル１０３（図１）を今から詳細に説明する。ベクト
ル・レジスタ・ファイル１０３は、アクセス・ポート１
３１ないし１３５（図１）の１つに対する論理を含む。
明快にするために、図２のデータ・バス２０７は、図１
で１０８として示した２つのデータ・バスのうちの１つ
を表わすことに注意されたい。また、入力ポート２１０
は、図１に示した２つの入力ポート１３１または１３２
のうちの１つである。ベクトル・アドレス・ポインタ配
列２０２は例証として、例えば、それぞれが９ビットの
４つのフィールドで構成される８つの語で構成すること
ができる。ベクトル・アドレス・ポインタ配列２０２
は、語復号器２０１によって８つの語のうち１つを選択
する、プロセッサ１００（図１）の命令ユニット１０２
によって生成される３ビット・アドレス（ポインタ選
択）によって、アドレス指定される。ベクトル・データ
はベクトル・データ・ファイル２０６に含まれ、これは
一実施形態では、それぞれ１６ビットの５１２の要素を
含む。バス２１０は、ポインタ語と、データ・メモリ１
０５からのデータ・ファイルまたは演算装置１０４（図
１）からのベクトル演算計算結果とをロードするために
使用される。ベクトル・データ・ファイル２０６から読
み出されるデータは４つの連結ベクトル要素Ｒ１、Ｒ
２、Ｒ３、Ｒ４から成り、これらはベクトル演算装置１
０４で使用するため、またはデータ・メモリ１０５（図
１）に格納するために、読取りデータ・バス２０７に出
力される。ベクトル・データ・ファイル２０６から読み
出される６４ビットのうち３６ビットは、後述する通り
アドレスの更新に使用するために、３６のマルチプレク
サ２０５（例えば９つのマルチプレクサの４つのグルー
プとして図示されている）の第１入力にも結合される。
ァイル１０３（図１）を今から詳細に説明する。ベクト
ル・レジスタ・ファイル１０３は、アクセス・ポート１
３１ないし１３５（図１）の１つに対する論理を含む。
明快にするために、図２のデータ・バス２０７は、図１
で１０８として示した２つのデータ・バスのうちの１つ
を表わすことに注意されたい。また、入力ポート２１０
は、図１に示した２つの入力ポート１３１または１３２
のうちの１つである。ベクトル・アドレス・ポインタ配
列２０２は例証として、例えば、それぞれが９ビットの
４つのフィールドで構成される８つの語で構成すること
ができる。ベクトル・アドレス・ポインタ配列２０２
は、語復号器２０１によって８つの語のうち１つを選択
する、プロセッサ１００（図１）の命令ユニット１０２
によって生成される３ビット・アドレス（ポインタ選
択）によって、アドレス指定される。ベクトル・データ
はベクトル・データ・ファイル２０６に含まれ、これは
一実施形態では、それぞれ１６ビットの５１２の要素を
含む。バス２１０は、ポインタ語と、データ・メモリ１
０５からのデータ・ファイルまたは演算装置１０４（図
１）からのベクトル演算計算結果とをロードするために
使用される。ベクトル・データ・ファイル２０６から読
み出されるデータは４つの連結ベクトル要素Ｒ１、Ｒ
２、Ｒ３、Ｒ４から成り、これらはベクトル演算装置１
０４で使用するため、またはデータ・メモリ１０５（図
１）に格納するために、読取りデータ・バス２０７に出
力される。ベクトル・データ・ファイル２０６から読み
出される６４ビットのうち３６ビットは、後述する通り
アドレスの更新に使用するために、３６のマルチプレク
サ２０５（例えば９つのマルチプレクサの４つのグルー
プとして図示されている）の第１入力にも結合される。
【００１８】ベクトル・データ・ファイル２０６の読出
しまたは書込みオペレーションを構成する４つのベクト
ル要素（Ｒ１〜Ｒ４）のそれぞれを選択するために使用
されるアドレスは、読取りバス２０３を介してベクトル
・ポインタ配列２０２から読み出されるベクトル・ポイ
ンタ語のフィールドの１つから来る。各フィールドは、
ベクトル・データ・ファイル２０６にアクセスするため
に使用されるアドレスを形成するために、命令ユニット
１０２（図１）によって生成される適切なイネーブル２
０８との論理積を取る。イネーブルされたアドレスは、
同時に４個単位の増分配列２０４の入力に結合される。
増分されたアドレスは、マルチプレクサ２０５の第２入
力に接続される。マルチプレクサ２０５の第１入力と第
２入力の間の選択は、マルチプレクサ制御信号２１１に
よって行われる。マルチプレクサ２０５の出力はアドレ
ス・ポインタ配列２０２の入力に接続されるので、出力
を配列２０２に書き込むことができる。ポインタ配列２
０２から読み出されるポインタ・データ語は、バス２０
９を介してデータ・メモリ１０５（図１）に送ることが
できる。データ配列をアドレス指定するために使用後に
アドレス・ポインタ値を増分するこの構成（事後増分）
は、増分器配列２０４を読取りバス２０３の出力に直接
結合し、それらの出力をアドレス・イネーブル・ステー
ジ２３０に接続することによって、使用前に増分（事前
増分）するように変更することができることを、配列論
理設計技術の熟練者は理解することができる。
しまたは書込みオペレーションを構成する４つのベクト
ル要素（Ｒ１〜Ｒ４）のそれぞれを選択するために使用
されるアドレスは、読取りバス２０３を介してベクトル
・ポインタ配列２０２から読み出されるベクトル・ポイ
ンタ語のフィールドの１つから来る。各フィールドは、
ベクトル・データ・ファイル２０６にアクセスするため
に使用されるアドレスを形成するために、命令ユニット
１０２（図１）によって生成される適切なイネーブル２
０８との論理積を取る。イネーブルされたアドレスは、
同時に４個単位の増分配列２０４の入力に結合される。
増分されたアドレスは、マルチプレクサ２０５の第２入
力に接続される。マルチプレクサ２０５の第１入力と第
２入力の間の選択は、マルチプレクサ制御信号２１１に
よって行われる。マルチプレクサ２０５の出力はアドレ
ス・ポインタ配列２０２の入力に接続されるので、出力
を配列２０２に書き込むことができる。ポインタ配列２
０２から読み出されるポインタ・データ語は、バス２０
９を介してデータ・メモリ１０５（図１）に送ることが
できる。データ配列をアドレス指定するために使用後に
アドレス・ポインタ値を増分するこの構成（事後増分）
は、増分器配列２０４を読取りバス２０３の出力に直接
結合し、それらの出力をアドレス・イネーブル・ステー
ジ２３０に接続することによって、使用前に増分（事前
増分）するように変更することができることを、配列論
理設計技術の熟練者は理解することができる。
【００１９】ベクトル・データ・ファイル２０６の要素
空間（例えば５１２語）は細分され、好ましくはソフト
ウェアによって、実現される特定のアルゴリズムによっ
て必要とされるデータ・ベクトルに割り当てられる。ポ
インタ配列２０２に格納されたベクトル・ポインタ・フ
ァイルに入れられた値は、最高８個までのベクトルのそ
れぞれの開始アドレスを定義する。値は、好ましくはプ
ログラム命令、例えばＶＰＴＲＬＯＡＤを使用して、ポ
インタ配列２０２にロードされる。図２に関連して、命
令ＶＰＴＲＬＯＡＤの実行により、値はバス２１０にロ
ードされ、ポインタ語のアドレスは語アドレス復号器２
０１の「ポインタ選択」入力にロードされる。バス２１
０に置かれる値は、データ・メモリ１０５から来るか、
あるいは算術または論理計算ユニット１０４（図１）の
結果出力とすることができる。
空間（例えば５１２語）は細分され、好ましくはソフト
ウェアによって、実現される特定のアルゴリズムによっ
て必要とされるデータ・ベクトルに割り当てられる。ポ
インタ配列２０２に格納されたベクトル・ポインタ・フ
ァイルに入れられた値は、最高８個までのベクトルのそ
れぞれの開始アドレスを定義する。値は、好ましくはプ
ログラム命令、例えばＶＰＴＲＬＯＡＤを使用して、ポ
インタ配列２０２にロードされる。図２に関連して、命
令ＶＰＴＲＬＯＡＤの実行により、値はバス２１０にロ
ードされ、ポインタ語のアドレスは語アドレス復号器２
０１の「ポインタ選択」入力にロードされる。バス２１
０に置かれる値は、データ・メモリ１０５から来るか、
あるいは算術または論理計算ユニット１０４（図１）の
結果出力とすることができる。
【００２０】図３を参照すると、３つの小ベクトルを保
持しているベクトル・データ・ファイル２０６の一実施
形態の区分化例が示されている。各要素の９ビット・ア
ドレスは、６ビットの行アドレス（６４行）と３ビット
の列アドレス（８列）で構成される。この例の第１ベク
トル３０３は４つの要素３１１で構成され、第１要素は
行３、列３である。第２要素は行３、列４云々と繰り返
される。ベクトル３０３をアドレス指定するために、ベ
クトル・ポインタ配列２０２は、好ましくはソフトウェ
ア・プログラムによって設定される。プログラムで、ポ
インタ配列の語アドレス「１」は、ベクトル３０３の４
つの要素を指定するように設定されている。ベクトル・
アドレス・ポインタ・ファイル２０２で、３６ビットの
語アドレス「１」は、図３に示すように初期化された９
ビットの４つのフィールド３０５に分割される。ポイン
タの各フィールド３０５の値は例示的に行列値として示
されているが、実際には９ビットの二進数（または他の
サイズの語）が格納される。例えば、３，３の要素の要
素アドレスは、実際には二進数００００１１０１１とし
て格納される。第２ベクトル３０７は、８，１から始ま
る１２の要素を持つ。このベクトルの先頭の４つの要素
を図示する値でアドレス指定するために、ポインタ語ア
ドレス「４」が使用されている。第３ベクトル３０９は
３つの要素で構成され、第１要素は場所１１，５にあ
り、その他は図示する通りである。第４要素は無いの
で、第４ポインタ・フィールドは無指定（a don't car
e）であるが、０，０に設定されている。
持しているベクトル・データ・ファイル２０６の一実施
形態の区分化例が示されている。各要素の９ビット・ア
ドレスは、６ビットの行アドレス（６４行）と３ビット
の列アドレス（８列）で構成される。この例の第１ベク
トル３０３は４つの要素３１１で構成され、第１要素は
行３、列３である。第２要素は行３、列４云々と繰り返
される。ベクトル３０３をアドレス指定するために、ベ
クトル・ポインタ配列２０２は、好ましくはソフトウェ
ア・プログラムによって設定される。プログラムで、ポ
インタ配列の語アドレス「１」は、ベクトル３０３の４
つの要素を指定するように設定されている。ベクトル・
アドレス・ポインタ・ファイル２０２で、３６ビットの
語アドレス「１」は、図３に示すように初期化された９
ビットの４つのフィールド３０５に分割される。ポイン
タの各フィールド３０５の値は例示的に行列値として示
されているが、実際には９ビットの二進数（または他の
サイズの語）が格納される。例えば、３，３の要素の要
素アドレスは、実際には二進数００００１１０１１とし
て格納される。第２ベクトル３０７は、８，１から始ま
る１２の要素を持つ。このベクトルの先頭の４つの要素
を図示する値でアドレス指定するために、ポインタ語ア
ドレス「４」が使用されている。第３ベクトル３０９は
３つの要素で構成され、第１要素は場所１１，５にあ
り、その他は図示する通りである。第４要素は無いの
で、第４ポインタ・フィールドは無指定（a don't car
e）であるが、０，０に設定されている。
【００２１】図２に例示的に示す実施形態の場合、ベク
トル・データ・ファイル２０６に対する基本オペレーシ
ョンは、例えば、順次読取り、順次書込み、間接読取
り、および間接書込みを含む。間接アクセス・モードは
本発明の１つの重要な特徴であり、サブベクトルを形成
するためにベクトル・データ・ファイル２０６内の要素
の任意の集合をアドレス指定することを可能にする。こ
れらのサブベクトルは、例えばベクトル値の表探索を行
うため、または要素を集めてＳＩＭＤ処理用のサブベク
トルにするために、使用することができる。本発明の他
の用途として、例えばベクトルのストリップ・マイニン
グを含めることができる。ベクトルのストリップ・マイ
ニングは、間接読取りを介してサブベクトルをアセンブ
ルし、結果的に得られるサブベクトルを、その後のプロ
グラム・ステップで例えばフィルタリングのために後で
使用するために、データ・メモリ１０５に書き込む（格
納する）ことを含む。
トル・データ・ファイル２０６に対する基本オペレーシ
ョンは、例えば、順次読取り、順次書込み、間接読取
り、および間接書込みを含む。間接アクセス・モードは
本発明の１つの重要な特徴であり、サブベクトルを形成
するためにベクトル・データ・ファイル２０６内の要素
の任意の集合をアドレス指定することを可能にする。こ
れらのサブベクトルは、例えばベクトル値の表探索を行
うため、または要素を集めてＳＩＭＤ処理用のサブベク
トルにするために、使用することができる。本発明の他
の用途として、例えばベクトルのストリップ・マイニン
グを含めることができる。ベクトルのストリップ・マイ
ニングは、間接読取りを介してサブベクトルをアセンブ
ルし、結果的に得られるサブベクトルを、その後のプロ
グラム・ステップで例えばフィルタリングのために後で
使用するために、データ・メモリ１０５に書き込む（格
納する）ことを含む。
【００２２】ベクトル・レジスタ・ファイル１０３（図
１）に対するオペレーションの任意の論理サイクル中
に、次の操作を実行することができる。すなわち、ポイ
ンタ配列２０２に対するオペレーションが指定され（読
取りまたは書込みオペレーション）、ポインタ配列に指
標（これはアドレス、例えば０から７の間の語アドレス
である）が提供され、供給された指標に対応するポイン
タ配列２０２の４つのエントリがポインタ配列２０２か
ら読み取られ、ポインタ配列から読み取られた４つのエ
ントリを使用してベクトル・データ・ファイル２０６の
１組のアドレス（４つを図示する）が生成され（好まし
くは、これは図示する１組４つのアドレス・イネーブル
信号２０８によってトリガされる）、供給された組のア
ドレスに対応するベクトル・データ・ファイル２０６の
要素がベクトル・データ・ファイル２０６から読み取ら
れ、供給された指標に対応するポインタ配列のエントリ
の更新を選択的に制御するために制御信号が提供され
る。これらの制御信号は少なくとも、「はい」または
「いいえ」の値を持つ「putaway制御」信号を含み、
「はい」に匹敵する場合、マルチプレクサ２０５のバス
２５０上の出力値を書込みポート２５１を介してポイン
タ・アドレス配列２０２に書き込むように指示する。制
御信号はまた、供給される組のアドレス・イネーブル信
号２０８に対応してポインタ・ファイル２０２から読み
出される増分されたアドレスまたはベクトル・データ・
レジスタ・ファイル２０６から読み出されるデータをバ
ス２５０に結合するかどうかを決定する、マルチプレク
サ制御信号２１１をも含む。
１）に対するオペレーションの任意の論理サイクル中
に、次の操作を実行することができる。すなわち、ポイ
ンタ配列２０２に対するオペレーションが指定され（読
取りまたは書込みオペレーション）、ポインタ配列に指
標（これはアドレス、例えば０から７の間の語アドレス
である）が提供され、供給された指標に対応するポイン
タ配列２０２の４つのエントリがポインタ配列２０２か
ら読み取られ、ポインタ配列から読み取られた４つのエ
ントリを使用してベクトル・データ・ファイル２０６の
１組のアドレス（４つを図示する）が生成され（好まし
くは、これは図示する１組４つのアドレス・イネーブル
信号２０８によってトリガされる）、供給された組のア
ドレスに対応するベクトル・データ・ファイル２０６の
要素がベクトル・データ・ファイル２０６から読み取ら
れ、供給された指標に対応するポインタ配列のエントリ
の更新を選択的に制御するために制御信号が提供され
る。これらの制御信号は少なくとも、「はい」または
「いいえ」の値を持つ「putaway制御」信号を含み、
「はい」に匹敵する場合、マルチプレクサ２０５のバス
２５０上の出力値を書込みポート２５１を介してポイン
タ・アドレス配列２０２に書き込むように指示する。制
御信号はまた、供給される組のアドレス・イネーブル信
号２０８に対応してポインタ・ファイル２０２から読み
出される増分されたアドレスまたはベクトル・データ・
レジスタ・ファイル２０６から読み出されるデータをバ
ス２５０に結合するかどうかを決定する、マルチプレク
サ制御信号２１１をも含む。
【００２３】再び図２を参照しながら説明すると、ベク
トル・アドレス・ポインタ・ファイル２０２によって供
給される組のアドレスに、他のオペレーション（例えば
増分演算、ストライド演算または増分モジュロ・アドレ
ス指定オペレーションなど）を実行することができ、マ
ルチプレクサ回路２０５を使用して、そのようなオペレ
ーションから得られるデータ結果またはベクトル・デー
タ・ファイル２０６の要素から読み出されるデータを選
択的に出力することができる。この場合、供給される指
標に対応するポインタ配列２０２内のエントリの更新
は、マルチプレクサ回路２０５によって選択的に出力さ
れるデータを使用することができる。
トル・アドレス・ポインタ・ファイル２０２によって供
給される組のアドレスに、他のオペレーション（例えば
増分演算、ストライド演算または増分モジュロ・アドレ
ス指定オペレーションなど）を実行することができ、マ
ルチプレクサ回路２０５を使用して、そのようなオペレ
ーションから得られるデータ結果またはベクトル・デー
タ・ファイル２０６の要素から読み出されるデータを選
択的に出力することができる。この場合、供給される指
標に対応するポインタ配列２０２内のエントリの更新
は、マルチプレクサ回路２０５によって選択的に出力さ
れるデータを使用することができる。
【００２４】これらのオペレーションは、ベクトル・レ
ジスタ・ファイル１０３内のベクトル・データに対する
オペレーションを含む命令によってトリガされる。バス
２１０上のデータの源およびバス２０９および２０７上
のデータの宛先の指定もまた、命令ストリームから導出
される。
ジスタ・ファイル１０３内のベクトル・データに対する
オペレーションを含む命令によってトリガされる。バス
２１０上のデータの源およびバス２０９および２０７上
のデータの宛先の指定もまた、命令ストリームから導出
される。
【００２５】順次ベクトル読取りは、ポインタ配列２０
２内の８つのアドレス語（０〜７）のうちの１つにある
開始アドレスから開始される。解説のために、図３に示
すベクトル・ファイル２０６の区分化を使用し、第２ベ
クトル３０７の読取りについて記載して、本発明のさら
なる特徴および詳細を例証として説明する。
２内の８つのアドレス語（０〜７）のうちの１つにある
開始アドレスから開始される。解説のために、図３に示
すベクトル・ファイル２０６の区分化を使用し、第２ベ
クトル３０７の読取りについて記載して、本発明のさら
なる特徴および詳細を例証として説明する。
【００２６】図１、２、および３に関連して、オペレー
ションの第１サイクルは、ポインタ配列２０２の語アド
レス「４」の読取り、４つのアドレス全部のイネーブ
ル、ベクトル・データ・ファイル２０６の読取り、マル
チプレクサ制御２１１の１の値（例えばマルチプレクサ
の左のレッグを選択）、およびputaway値の「はい」を
指定する。putaway値は、マルチプレクサ２０５の出力
をポインタ・アドレス配列２０２に書き込むかどうかを
指定する命令の１ビットである。putaway値は、バス２
５０上の値を書込みポート２５１を介してポインタ配列
２０２に書き込むかどうかを決定する制御信号として実
現される。この結果、ベクトル・ポインタ語アドレス
「４」の最初の９ビットが、ベクトル・データ・ファイ
ル２０６から読み取られる最初のサブベクトル要素のア
ドレスとなる。ベクトル・データ・ファイル２０６の
８，１にある要素が読み取られ、バス２０７のＲ１に置
かれる。同様に、ポインタ語「４」の第２フィールド
は、データ・ファイル内の８，２の位置の要素を読み取
り、バス２０７のＲ２に置くことを指定しており、第３
および第４要素についても同様である。読み取られた４
つの１６ビット・データ値（Ｒ１〜Ｒ４）はアセンブル
されてサブベクトルになり、読取りデータ・バス２０７
を介してデータ・メモリ１０５またはベクトル演算装置
１０４のいずれかに渡される。同時に、ポインタ語
「４」から読み取られる値は、増分器２０４により（４
つの要素が一度に処理されるので、４を加算することに
よって）次の順次値に増分される。
ションの第１サイクルは、ポインタ配列２０２の語アド
レス「４」の読取り、４つのアドレス全部のイネーブ
ル、ベクトル・データ・ファイル２０６の読取り、マル
チプレクサ制御２１１の１の値（例えばマルチプレクサ
の左のレッグを選択）、およびputaway値の「はい」を
指定する。putaway値は、マルチプレクサ２０５の出力
をポインタ・アドレス配列２０２に書き込むかどうかを
指定する命令の１ビットである。putaway値は、バス２
５０上の値を書込みポート２５１を介してポインタ配列
２０２に書き込むかどうかを決定する制御信号として実
現される。この結果、ベクトル・ポインタ語アドレス
「４」の最初の９ビットが、ベクトル・データ・ファイ
ル２０６から読み取られる最初のサブベクトル要素のア
ドレスとなる。ベクトル・データ・ファイル２０６の
８，１にある要素が読み取られ、バス２０７のＲ１に置
かれる。同様に、ポインタ語「４」の第２フィールド
は、データ・ファイル内の８，２の位置の要素を読み取
り、バス２０７のＲ２に置くことを指定しており、第３
および第４要素についても同様である。読み取られた４
つの１６ビット・データ値（Ｒ１〜Ｒ４）はアセンブル
されてサブベクトルになり、読取りデータ・バス２０７
を介してデータ・メモリ１０５またはベクトル演算装置
１０４のいずれかに渡される。同時に、ポインタ語
「４」から読み取られる値は、増分器２０４により（４
つの要素が一度に処理されるので、４を加算することに
よって）次の順次値に増分される。
【００２７】マルチプレクサ制御２１１は増分された値
を選択し、putaway制御は、更新された値をポインタ配
列２０２に戻すことを指定するので、値（８，５）、
（８，６）、（８，７）および（８，８）は、マルチプ
レクサ２０５を介してポインタ・ファイル語アドレス４
に格納される。当業者は、行８、列１を表わす値（二進
数００１０００００１）に４（二進数００００００１０
０）を加算すると、行８、列５（８，５）を表わす二進
数００１０００１０１になり、他の３つの値についても
同様であることを理解する。
を選択し、putaway制御は、更新された値をポインタ配
列２０２に戻すことを指定するので、値（８，５）、
（８，６）、（８，７）および（８，８）は、マルチプ
レクサ２０５を介してポインタ・ファイル語アドレス４
に格納される。当業者は、行８、列１を表わす値（二進
数００１０００００１）に４（二進数００００００１０
０）を加算すると、行８、列５（８，５）を表わす二進
数００１０００１０１になり、他の３つの値についても
同様であることを理解する。
【００２８】次のサイクルのオペレーションの制御値は
第１サイクルと同一であるが、更新されたポインタ値を
使用してベクトル・データ・ファイル２０６にアクセス
するので、ベクトルの次の４つの要素がアセンブルさ
れ、バス２０７に送られる。この同じ制御値は、追加サ
イクル（この例の場合、合計３回）に対して繰り返され
て、要素ベクトル（この場合、１２要素）が順次読み取
られ、バス２０７上にベクトルが置かれる。
第１サイクルと同一であるが、更新されたポインタ値を
使用してベクトル・データ・ファイル２０６にアクセス
するので、ベクトルの次の４つの要素がアセンブルさ
れ、バス２０７に送られる。この同じ制御値は、追加サ
イクル（この例の場合、合計３回）に対して繰り返され
て、要素ベクトル（この場合、１２要素）が順次読み取
られ、バス２０７上にベクトルが置かれる。
【００２９】ベクトルの順次書込みまたはローディング
は、読取りに非常に似ている。再び図３の第２ベクトル
を例として使用する。ベクトル・データ・ファイル２０
６内のデータにアクセスする第１サイクルのオペレーシ
ョンは、ポインタ配列２０２の語アドレス４の読み出
し、４つのアドレス全部のイネーブル２０８、ベクトル
・データ・ファイル２０６の書込み、マルチプレクサ制
御２１１の値の１（例えば左のレッグを選択）、および
「はい」のputaway制御値を指定する。この値の結果、
ベクトル・ポインタ語アドレス「４」の最初の９ビット
が、データ・ファイル２０６に書き込まれる最初のサブ
ベクトル要素のアドレスとなる。バス２１０の最初の１
６ビットが、ベクトル・データ・ファイル２０６の８，
１の要素に書き込まれる。同様に、ポインタ語アドレス
「４」の第２フィールドは、データ・ファイル２０６の
８，２の要素をバス２１０から２番目の１６ビットに書
き込むことを指定する。第３および第４要素についても
同様である。バス２１０上の６４ビットから取られた４
つの１６ビット・データ値は今、ベクトル・データ・フ
ァイル２０６に書き込まれている。同様に、ポインタ語
アドレス「４」の値から読み取られる値は、増分器２０
４により（４つの要素が一度に処理されるので、４を加
算することによって）次の順次値に増分されている。マ
ルチプレクサ制御２１１は増分された値を選択し、puta
way制御値は、更新された値をポインタ配列２０２に送
り返すことを指定するので、値（８，５）（８，６）
（８，７）および（８，８）が、マルチプレクサ２０５
を介してポインタ・ファイル語アドレス「４」に格納さ
れる。同じ制御語があと２回繰り返され、バス２１０上
の次の２つの値がデータ・ファイルに格納されて、１２
要素のベクトルが形成される。
は、読取りに非常に似ている。再び図３の第２ベクトル
を例として使用する。ベクトル・データ・ファイル２０
６内のデータにアクセスする第１サイクルのオペレーシ
ョンは、ポインタ配列２０２の語アドレス４の読み出
し、４つのアドレス全部のイネーブル２０８、ベクトル
・データ・ファイル２０６の書込み、マルチプレクサ制
御２１１の値の１（例えば左のレッグを選択）、および
「はい」のputaway制御値を指定する。この値の結果、
ベクトル・ポインタ語アドレス「４」の最初の９ビット
が、データ・ファイル２０６に書き込まれる最初のサブ
ベクトル要素のアドレスとなる。バス２１０の最初の１
６ビットが、ベクトル・データ・ファイル２０６の８，
１の要素に書き込まれる。同様に、ポインタ語アドレス
「４」の第２フィールドは、データ・ファイル２０６の
８，２の要素をバス２１０から２番目の１６ビットに書
き込むことを指定する。第３および第４要素についても
同様である。バス２１０上の６４ビットから取られた４
つの１６ビット・データ値は今、ベクトル・データ・フ
ァイル２０６に書き込まれている。同様に、ポインタ語
アドレス「４」の値から読み取られる値は、増分器２０
４により（４つの要素が一度に処理されるので、４を加
算することによって）次の順次値に増分されている。マ
ルチプレクサ制御２１１は増分された値を選択し、puta
way制御値は、更新された値をポインタ配列２０２に送
り返すことを指定するので、値（８，５）（８，６）
（８，７）および（８，８）が、マルチプレクサ２０５
を介してポインタ・ファイル語アドレス「４」に格納さ
れる。同じ制御語があと２回繰り返され、バス２１０上
の次の２つの値がデータ・ファイルに格納されて、１２
要素のベクトルが形成される。
【００３０】間接アドレス指定操作モード（間接読取り
および間接書込み）は、例証として次のような場合に使
用することができる。 １）ベクトル・データ２０６ファイルにベクトルとして
格納されたアドレスのリストを介しての任意のサブベク
トル・アクセス。 ２）信号標本がポインタ・レジスタ２０２に置かれた場
合のデータ指定アクセス。この場合、各信号値は、フィ
ルタ係数を選択するために多くのアルゴリズムで必要と
なるベクトル要素にアクセスすることができる。 ３）データ収集オペレーションにより、分散したデータ
を順次ＳＩＭＤ処理可能データに変換する場合。
および間接書込み）は、例証として次のような場合に使
用することができる。 １）ベクトル・データ２０６ファイルにベクトルとして
格納されたアドレスのリストを介しての任意のサブベク
トル・アクセス。 ２）信号標本がポインタ・レジスタ２０２に置かれた場
合のデータ指定アクセス。この場合、各信号値は、フィ
ルタ係数を選択するために多くのアルゴリズムで必要と
なるベクトル要素にアクセスすることができる。 ３）データ収集オペレーションにより、分散したデータ
を順次ＳＩＭＤ処理可能データに変換する場合。
【００３１】間接コマンドは他のタスクにも使用するこ
とができるので、これは網羅的なリストではない。
とができるので、これは網羅的なリストではない。
【００３２】引き続き図２を参照しながら、図４に示し
た区分例を使用して、間接読取りについて説明しよう。
４要素の最初のベクトル４０３は、ベクトル・データ・
ファイル２０６のアドレス（８，３）、（８，５）、
（９，２）、および（９，３）に相当する二進要素値を
含む。ベクトル・レジスタ・データ・ファイル２０６の
データにアクセスする第１サイクルのオペレーションの
制御は、ポインタ配列２０２の語アドレス「１」の読み
出し、４つのアドレス全部のイネーブル２０８、ベクト
ル・データ・ファイル２０６の読取り、マルチプレクサ
制御値２１１の０（右のレッグを選択）、および「は
い」のputaway値を指定する。この値の結果、ベクトル
・データ・ファイル２０６の場所８，３の１６ビットの
要素がベクトル・データ・ファイル２０６から読み取ら
れ、バス２０７のＲ１に置かれる。この値の９ビット
は、マルチプレクサ２０５の最初の１つにも結合され
る。上述した通り、これらの９ビットは、ベクトル・デ
ータ・ファイル２０６内の要素のアドレスに相当する二
進値を有する。同様に、他の３つの要素のそれぞれの値
の９ビットもマルチプレクサ２０５に結合される。マル
チプレクサ選択制御２１１は右を選択し、putaway制御
は「はい」を指定するので、場所（８，３）、（８，
５）、（９，２）、および（９，３）に含まれる値は、
ポインタ語アドレス「１」の４つのフィールドに書き込
まれる。
た区分例を使用して、間接読取りについて説明しよう。
４要素の最初のベクトル４０３は、ベクトル・データ・
ファイル２０６のアドレス（８，３）、（８，５）、
（９，２）、および（９，３）に相当する二進要素値を
含む。ベクトル・レジスタ・データ・ファイル２０６の
データにアクセスする第１サイクルのオペレーションの
制御は、ポインタ配列２０２の語アドレス「１」の読み
出し、４つのアドレス全部のイネーブル２０８、ベクト
ル・データ・ファイル２０６の読取り、マルチプレクサ
制御値２１１の０（右のレッグを選択）、および「は
い」のputaway値を指定する。この値の結果、ベクトル
・データ・ファイル２０６の場所８，３の１６ビットの
要素がベクトル・データ・ファイル２０６から読み取ら
れ、バス２０７のＲ１に置かれる。この値の９ビット
は、マルチプレクサ２０５の最初の１つにも結合され
る。上述した通り、これらの９ビットは、ベクトル・デ
ータ・ファイル２０６内の要素のアドレスに相当する二
進値を有する。同様に、他の３つの要素のそれぞれの値
の９ビットもマルチプレクサ２０５に結合される。マル
チプレクサ選択制御２１１は右を選択し、putaway制御
は「はい」を指定するので、場所（８，３）、（８，
５）、（９，２）、および（９，３）に含まれる値は、
ポインタ語アドレス「１」の４つのフィールドに書き込
まれる。
【００３３】第２サイクルの制御は、ポインタ配列２０
２の語アドレス「１」の読取り、４つのアドレス２０８
全部のイネーブル、ベクトル・データ・ファイル２０６
の読取り、マルチプレクサ制御値２１１の０（右のレッ
グを選択）、および「いいえ」のputaway制御値を指定
する。第２サイクルのオペレーションは結果的に、今ポ
インタ・ファイル語アドレス「１」にあるアドレスの４
つの要素がベクトル・データ・ファイル２０６から読み
取られ、バス２０７に置かれる。これらは、ベクトル・
データ・ファイル２０６における位置がベクトル・デー
タ・ファイル２０６の場所（８，３）、（８，５）、
（９，２）、および（９，３）の低位９ビットの値に相
当する４つの要素である。
２の語アドレス「１」の読取り、４つのアドレス２０８
全部のイネーブル、ベクトル・データ・ファイル２０６
の読取り、マルチプレクサ制御値２１１の０（右のレッ
グを選択）、および「いいえ」のputaway制御値を指定
する。第２サイクルのオペレーションは結果的に、今ポ
インタ・ファイル語アドレス「１」にあるアドレスの４
つの要素がベクトル・データ・ファイル２０６から読み
取られ、バス２０７に置かれる。これらは、ベクトル・
データ・ファイル２０６における位置がベクトル・デー
タ・ファイル２０６の場所（８，３）、（８，５）、
（９，２）、および（９，３）の低位９ビットの値に相
当する４つの要素である。
【００３４】間接書込み（「データ分散」）オペレーシ
ョンは、同様のシーケンスで制御される。データ分散オ
ペレーションを実行できるためには、各要素アドレス２
３０がベクトル・データ・ファイル２０６内の任意の１
６ビット・データ要素への書込みを指定することができ
るように、６４ビットの書込みポート２６１（図２）を
４つの１６ビット・ポート（合計して６４ビット）に区
分化する必要があることに注意されたい。この能力によ
り、要素１のアドレスは、６４ビット・バス２１０の最
初の１６ビットのベクトル要素Ｒ１を、データ・ファイ
ル２０６のどこに書き込むかを指定し、要素２のアドレ
スは、６４ビット・バス２１０の２番目の１６ビットの
ベクトル要素Ｒ２をデータ・ファイル２０６のどこに書
き込むかを指定し、Ｒ３およびＲ４についても同様に繰
り返される。簡略化した実施形態では、ハードウェアの
コスト上の理由のため、この能力を省くことができる。
記述した実施形態では、ベクトル・レジスタ・データ・
ファイル２０６内のデータにアクセスする第１サイクル
のオペレーションの制御は、ポインタ配列２０２の語ア
ドレス「１」の読取り、４つのアドレス全部のイネーブ
ル２０８、ベクトル・データ・ファイル２０６の読取
り、マルチプレクサ制御値２１１の０（右のレッグを選
択）、および「はい」のputaway制御値を指定する。こ
れは、指定された４つの要素の値を読取り、この値をポ
インタ配列語アドレス「１」に書き込む。第２サイクル
の制御は、ポインタ配列２０２の語アドレス「１」の読
取り、４つのアドレス全部のイネーブル２０８、ベクト
ル・データ・ファイル２０６の書込みマルチプレクサ制
御２１１値の０（右のレッグを選択）、および「いい
え」のputaway制御値を指定する。これにより、バス２
１０上の４つの要素が取り出され、それらは、第１サイ
クルで読み取られるアドレスによって指定されるベクト
ル・データ・ファイル２０６の４つの要素に入れられ
る。
ョンは、同様のシーケンスで制御される。データ分散オ
ペレーションを実行できるためには、各要素アドレス２
３０がベクトル・データ・ファイル２０６内の任意の１
６ビット・データ要素への書込みを指定することができ
るように、６４ビットの書込みポート２６１（図２）を
４つの１６ビット・ポート（合計して６４ビット）に区
分化する必要があることに注意されたい。この能力によ
り、要素１のアドレスは、６４ビット・バス２１０の最
初の１６ビットのベクトル要素Ｒ１を、データ・ファイ
ル２０６のどこに書き込むかを指定し、要素２のアドレ
スは、６４ビット・バス２１０の２番目の１６ビットの
ベクトル要素Ｒ２をデータ・ファイル２０６のどこに書
き込むかを指定し、Ｒ３およびＲ４についても同様に繰
り返される。簡略化した実施形態では、ハードウェアの
コスト上の理由のため、この能力を省くことができる。
記述した実施形態では、ベクトル・レジスタ・データ・
ファイル２０６内のデータにアクセスする第１サイクル
のオペレーションの制御は、ポインタ配列２０２の語ア
ドレス「１」の読取り、４つのアドレス全部のイネーブ
ル２０８、ベクトル・データ・ファイル２０６の読取
り、マルチプレクサ制御値２１１の０（右のレッグを選
択）、および「はい」のputaway制御値を指定する。こ
れは、指定された４つの要素の値を読取り、この値をポ
インタ配列語アドレス「１」に書き込む。第２サイクル
の制御は、ポインタ配列２０２の語アドレス「１」の読
取り、４つのアドレス全部のイネーブル２０８、ベクト
ル・データ・ファイル２０６の書込みマルチプレクサ制
御２１１値の０（右のレッグを選択）、および「いい
え」のputaway制御値を指定する。これにより、バス２
１０上の４つの要素が取り出され、それらは、第１サイ
クルで読み取られるアドレスによって指定されるベクト
ル・データ・ファイル２０６の４つの要素に入れられ
る。
【００３５】任意のポインタを使用してデータ・ファイ
ル内の計算の開始点を指定する能力により、フィルタリ
ングおよび畳込みなどの計算のために、１つのベクトル
を他のベクトルまたはそれ自身の上で「スライド」させ
ることが、極めて簡単かつ高速になる。
ル内の計算の開始点を指定する能力により、フィルタリ
ングおよび畳込みなどの計算のために、１つのベクトル
を他のベクトルまたはそれ自身の上で「スライド」させ
ることが、極めて簡単かつ高速になる。
【００３６】当業者は、図２に示したアドレスの生成お
よび使用の論理が、ベクトル・データ・ファイル２０６
のマルチポート・アクセスに対して繰り返すことができ
ることを理解されるであろう。図２の実施形態のマルチ
ポート・オペレーションのための最初の延長は、同時オ
ペレーションが可能なファイル２０６、つまり１つのポ
ートを読取り専用、もう１つを書込み専用とする２ポー
ト・ファイルの読取りおよび書込みポート（それぞれ２
６２および２６１）を作ることである。そのような構造
により、古いデータが読取りポート２６２から読み取ら
れ、バス２０７に置かれ、処理されて、結果がデータ・
メモリ１０５に書き込まれる間に、新しいデータをバス
２１０から書込みポート２６１を介してベクトル・デー
タ・ファイル２０６にロードすることができる。これに
より、任意のサイズのベクトルを処理装置に間断なく流
すことが可能になる。
よび使用の論理が、ベクトル・データ・ファイル２０６
のマルチポート・アクセスに対して繰り返すことができ
ることを理解されるであろう。図２の実施形態のマルチ
ポート・オペレーションのための最初の延長は、同時オ
ペレーションが可能なファイル２０６、つまり１つのポ
ートを読取り専用、もう１つを書込み専用とする２ポー
ト・ファイルの読取りおよび書込みポート（それぞれ２
６２および２６１）を作ることである。そのような構造
により、古いデータが読取りポート２６２から読み取ら
れ、バス２０７に置かれ、処理されて、結果がデータ・
メモリ１０５に書き込まれる間に、新しいデータをバス
２１０から書込みポート２６１を介してベクトル・デー
タ・ファイル２０６にロードすることができる。これに
より、任意のサイズのベクトルを処理装置に間断なく流
すことが可能になる。
【００３７】図５を参照すると、他のアドレス指定モー
ド、例えばストライドおよびモジュロ・アドレス指定に
備える図２の実施形態の変形例が示されている。他のア
ドレス指定モードも、適切な論理またはソフトウェアを
使用して実現することができる。図２のアドレス増分器
２０４およびマルチプレクサ２０５は、図５に示すハー
ドウェアに置換することができる。増分器５０４および
マルチプレクサ５０５が含まれる。入力は、ポインタ・
ファイル（２０２）から読み取られる要素アドレス５０
８、レジスタ・ファイル２０６からのベクトル・データ
を含み、出力は、更新されたアドレス・バス２５０であ
り、ポインタ・ファイル２０２に格納される。ストライ
ド・アクセスの場合、ストライド値が、好ましくはプロ
グラムによって、ストライド・レジスタ５０１に格納さ
れ、上述の順次アクセスについて説明したようにアクセ
スが進行する。しかし、ストライド値は、固定値４では
なくポインタ・ファイル値に加算（または減算）され
る。モジュロ（循環）アドレス指定は、例えば、循環バ
ッファの開始アドレスを始点レジスタ５０３およびポイ
ンタ・ファイル２０２（図２）にロードするプログラム
によって行われる。ベクトルの終わりは、終点レジスタ
５０２にロードされる。オペレーションは、ストライド
・レジスタ５０１の値を使用して上述の通りアドレスを
増分しながら進行する。各サイクルで、比較イコール回
路５０６は、更新されたアドレスを終点アドレスと比較
して、ベクトルの終わりに達したかどうかを検査する。
達した場合、マルチプレクサ５０５は、更新されたアド
レスではなく、新しいアドレスとして、始点アドレス・
レジスタ５０３から始点アドレスをポインタ・ファイル
２０２に提供するように調節される。
ド、例えばストライドおよびモジュロ・アドレス指定に
備える図２の実施形態の変形例が示されている。他のア
ドレス指定モードも、適切な論理またはソフトウェアを
使用して実現することができる。図２のアドレス増分器
２０４およびマルチプレクサ２０５は、図５に示すハー
ドウェアに置換することができる。増分器５０４および
マルチプレクサ５０５が含まれる。入力は、ポインタ・
ファイル（２０２）から読み取られる要素アドレス５０
８、レジスタ・ファイル２０６からのベクトル・データ
を含み、出力は、更新されたアドレス・バス２５０であ
り、ポインタ・ファイル２０２に格納される。ストライ
ド・アクセスの場合、ストライド値が、好ましくはプロ
グラムによって、ストライド・レジスタ５０１に格納さ
れ、上述の順次アクセスについて説明したようにアクセ
スが進行する。しかし、ストライド値は、固定値４では
なくポインタ・ファイル値に加算（または減算）され
る。モジュロ（循環）アドレス指定は、例えば、循環バ
ッファの開始アドレスを始点レジスタ５０３およびポイ
ンタ・ファイル２０２（図２）にロードするプログラム
によって行われる。ベクトルの終わりは、終点レジスタ
５０２にロードされる。オペレーションは、ストライド
・レジスタ５０１の値を使用して上述の通りアドレスを
増分しながら進行する。各サイクルで、比較イコール回
路５０６は、更新されたアドレスを終点アドレスと比較
して、ベクトルの終わりに達したかどうかを検査する。
達した場合、マルチプレクサ５０５は、更新されたアド
レスではなく、新しいアドレスとして、始点アドレス・
レジスタ５０３から始点アドレスをポインタ・ファイル
２０２に提供するように調節される。
【００３８】本発明は、従来の技術に比べて多くの利点
を提供する。例えば、本発明によって提供される柔軟な
アドレス指定のため、データ・メモリ１０５のアドレス
指定が簡素化される。他の利点として次のようなことが
挙げられる。複合ループおよび表探索のためのデータの
アドレス指定を数個の命令で簡単に指定することがで
き、本発明はプログラムのサイズを小さくし、したがっ
て命令メモリ１０１の効率を高める。本発明は、ベクト
ル・アドレス・ファイル２０６の各要素が、ベクトル・
アドレス・ファイル２０６内の他の要素の内容とは無関
係に、データ配列２０２内の任意の要素の任意のアドレ
スを含めることを可能にする。例えば、アドレスがデー
タ・ファイル内の順次データ要素を言及しなければなら
ないという要求事項が除去され、２つの要素が同一アド
レスを持つことができる。本発明によってその他の利点
および利益も実現することができる。
を提供する。例えば、本発明によって提供される柔軟な
アドレス指定のため、データ・メモリ１０５のアドレス
指定が簡素化される。他の利点として次のようなことが
挙げられる。複合ループおよび表探索のためのデータの
アドレス指定を数個の命令で簡単に指定することがで
き、本発明はプログラムのサイズを小さくし、したがっ
て命令メモリ１０１の効率を高める。本発明は、ベクト
ル・アドレス・ファイル２０６の各要素が、ベクトル・
アドレス・ファイル２０６内の他の要素の内容とは無関
係に、データ配列２０２内の任意の要素の任意のアドレ
スを含めることを可能にする。例えば、アドレスがデー
タ・ファイル内の順次データ要素を言及しなければなら
ないという要求事項が除去され、２つの要素が同一アド
レスを持つことができる。本発明によってその他の利点
および利益も実現することができる。
【００３９】任意のベクトル・アドレス指定機能を備え
たベクトル・レジスタ・ファイルの好適な実施形態（こ
れらは限定ではなく、例証として意図されたものであ
る）を説明したが、当業者は、上述の教示に照らして変
更や変形を行うことができることに留意されたい。した
がって、請求の範囲で規定する発明の請求および精神の
範囲内で、開示した発明の特定の実施形態に変化を加え
ることができることを理解されたい。このように発明を
詳細に、特に特許法によって要求される通りに説明した
が、請求しかつ特許証によって保護されることを希望す
るものは、請求の範囲に記載する。
たベクトル・レジスタ・ファイルの好適な実施形態（こ
れらは限定ではなく、例証として意図されたものであ
る）を説明したが、当業者は、上述の教示に照らして変
更や変形を行うことができることに留意されたい。した
がって、請求の範囲で規定する発明の請求および精神の
範囲内で、開示した発明の特定の実施形態に変化を加え
ることができることを理解されたい。このように発明を
詳細に、特に特許法によって要求される通りに説明した
が、請求しかつ特許証によって保護されることを希望す
るものは、請求の範囲に記載する。
【００４０】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００４１】（１）複数のデータ要素をそれぞれに含む
データ・ベクトルを使用する演算を処理するためのシス
テムにおいて、データ・ベクトルのデータ要素を格納す
るための複数の格納要素を含むベクトル・データ・ファ
イルと、バスによって前記ベクトル・データ・ファイル
に結合されるポインタ配列であって、複数のエントリを
含み、各エントリがベクトル・データ・ファイル内の少
なくとも１つの格納要素を識別するようにしたポインタ
配列とを含み、前記データ・ベクトルの少なくとも１つ
のデータ要素を格納するための少なくとも１つの格納要
素であって、前記ポインタ配列の少なくとも１つの特定
のエントリに対し、その特定のエントリによって識別さ
れる少なくとも１つの格納要素が、前記ベクトル・デー
タ・ファイルの任意の開始アドレスを有する、システ
ム。 （２）ポインタ配列の任意のエントリに対し、その任意
のエントリによって識別される少なくとも１つの格納要
素が、ベクトル・データ・ファイルの任意の開始アドレ
スを含む、上記（１）に記載のシステム。 （３）前記ポインタ配列が、前記ベクトル・データ・フ
ァイル内の少なくとも１つのデータ要素から読み出され
るデータに基づいて更新される少なくとも１つのエント
リを含む、上記（１）に記載のシステム。 （４）前記ポインタ配列が、前記ポインタ配列の少なく
とも１つのエントリから読み出されるデータを増分する
ことによって生成されるデータに基づいて更新される少
なくとも１つのエントリを含む、上記（１）に記載のシ
ステム。 （５）前記ポインタ配列が、前記ポインタ配列の少なく
とも１つのエントリから読み出されるデータに対し増分
演算を実行することによって生成されるデータに基づい
て更新される少なくとも１つのエントリを含む、上記
（１）に記載のシステム。 （６）前記ポインタ配列が、同一論理演算の一部として
更新される少なくとも２つのエントリを含む、上記
（５）に記載のシステム。 （７）前記増分演算がモジュロ演算およびストライド演
算の少なくとも１つを含む、上記（５）に記載のシステ
ム。 （８）前記ポインタ配列の各エントリが、前記ベクトル
・データ・ファイル内の少なくとも１つの格納要素の開
始アドレスを含む、上記（１）に記載のシステム。 （９）前記ベクトル・データ・ファイルの格納要素が行
と列のマトリックスに論理的に編成され、前記ポインタ
配列の各エントリが前記ベクトル・データ・ファイル内
の少なくとも１つの要素の行と列を表わすアドレスを含
む、上記（１）に記載のシステム。 （１０）前記ベクトル・ファイル・データの格納要素が
行と列のマトリックスに論理編成され、前記ポインタ配
列の各配列がベクトル・データ・ファイル内の単一要素
の行と列を表わすアドレスを含む、上記（１）に記載の
システム。 （１１）前記ポインタ配列内の任意のエントリに対し、
前記任意エントリによって識別される少なくとも１つの
格納要素が、前記ポインタ配列の他のエントリによって
識別される少なくとも１つの格納要素に対して独立して
いる、上記（１）に記載のシステム。 （１２）複数のデータ要素をそれぞれに含むデータ・ベ
クトルを使用する演算を処理するための方法において、
データ・ベクトルのデータ要素を格納するための複数の
格納要素を含むベクトル・データ・ファイルを提供する
ステップと、複数のエントリを有するポインタ配列を提
供するステップであって、各エントリが前記データ・ベ
クトルの少なくとも１つのデータ要素を格納するための
前記ベクトル・データ・ファイル内の少なくとも１つの
格納要素を識別し、前記ポインタ配列内の少なくとも１
つの特定のエントリに対し、その特定のエントリによっ
て識別される少なくとも１つの格納要素が前記ベクトル
・データ・ファイルの任意の開始アドレスを有するよう
に構成されたステップとを含む方法。 （１３）前記ポインタ配列内の任意のエントリに対し、
前記任意のエントリによって識別される少なくとも１つ
の格納要素が前記ベクトル・データ・ファイルの任意の
開始アドレスを有する、上記（１２）に記載の方法。 （１４）前記ポインタ配列のエントリの少なくとも１つ
を、前記ベクトル・データ・ファイル内の少なくとも１
つのデータ要素から読み出されるデータに基づいて更新
するステップをさらに含む、上記（１２）に記載の方
法。 （１５）前記ポインタ配列のエントリの少なくとも１つ
を、前記ポインタ配列の少なくとも１つのエントリから
読み出されるデータを増分することによって生成される
データから読み出されるデータに基づいて更新するステ
ップをさらに含む、上記（１２）に記載の方法。 （１６）前記ポインタ配列のエントリの少なくとも１つ
を、前記ポインタ配列の少なくとも１つのエントリから
読み出されるデータに増分演算を実行することによって
生成されるデータに基づいて更新するステップをさらに
含む、上記（１２）に記載の方法。 （１７）前記ポインタ配列の少なくとも２つのエントリ
が同一論理演算の一部として更新される、上記（１６）
に記載の方法。 （１８）前記増分演算が、前記ポインタ配列の少なくと
も１つのエントリから読み出されるデータに対するモジ
ュロ演算およびストライド演算の少なくとも１つをさら
に含む、上記（１６）に記載の方法。 （１９）前記ポインタ配列の各エントリが、前記ベクト
ル・データ・ファイル内の少なくとも１つの格納要素の
開始アドレスを格納する、上記（１２）に記載の方法。 （２０）前記ベクトル・データ・ファイルの格納要素が
行と列のマトリックスに論理的に編成され、前記ポイン
タ配列の各エントリが、前記ベクトル・データ・ファイ
ルの少なくとも１つの要素の行と列を表わすアドレスを
格納する、上記（１２）に記載の方法。 （２１）ベクトル・ファイル・データの格納要素が行と
列のマトリックスに論理的に編成され、前記ポインタ配
列の各配列が、前記ベクトル・データ・ファイルの単一
要素の行と列を表わすアドレスを格納する、上記（１
２）に記載の方法。 （２２）前記ポインタ配列の任意のエントリに対し、前
記任意のエントリによって識別される少なくとも１つの
格納要素が、前記ポインタ配列の他のエントリによって
識別される少なくとも１つの格納要素に対して独立して
いる、上記（１２）に記載の方法。 （２３）複数のデータ要素をそれぞれに含むデータ・ベ
クトルを使用する演算を処理するための方法ステップを
実行するための、機械により実行可能な命令のプログラ
ムを具体的に具現化する、機械により読取り可能なプロ
グラム格納装置において、前記方法ステップが、データ
・ベクトルのデータ要素を格納するための複数の格納要
素を含むベクトル・データ・ファイルを提供するステッ
プと、複数のエントリを有するポインタ配列を提供する
ステップであって、各エントリが前記データ・ベクトル
の少なくとも１つのデータ要素を格納するための前記ベ
クトル・データ・ファイル内の少なくとも１つの格納要
素を識別し、前記ポインタ配列内の少なくとも１つの特
定のエントリに対し、その特定のエントリによって識別
される少なくとも１つの格納要素が前記ベクトル・デー
タ・ファイルの任意の開始アドレスを有するように構成
されたステップとを含んでいるプログラム格納装置。 （２４）前記ポインタ配列の任意のエントリに対し、前
記任意のエントリによって識別される少なくとも１つの
格納要素が、ベクトル・データ・ファイル内の任意の開
始アドレスを有する、上記（２３）に記載のプログラム
格納装置。 （２５）前記ポインタ配列のエントリの少なくとも１つ
を、前記ベクトル・データ・ファイルの少なくとも１つ
のデータ要素から読み出されるデータに基づいて更新す
るステップをさらに含む、上記（２３）に記載のプログ
ラム格納装置。 （２６）前記ポインタ配列のエントリの少なくとも１つ
を、前記ポインタ配列の少なくとも１つのエントリから
読み出されるデータを増分することによって生成される
データから読み出されるデータに基づいて更新するステ
ップをさらに含む、上記（２３）に記載のプログラム格
納装置。 （２７）前記ポインタ配列のエントリの少なくとも１つ
を、前記ポインタ配列の少なくとも１つのエントリから
読み出されるデータに対して増分演算に実行することに
よって生成されるデータに基づいて更新するステップを
さらに含む、上記（２３）に記載のプログラム格納装
置。 （２８）前記ポインタ配列の少なくとも２つのエントリ
が同一論理演算の一部として更新される、上記（２７）
に記載のプログラム格納装置。 （２９）前記増分演算がさらに、前記ポインタ配列の少
なくとも１つのエントリから読み出されるデータに対す
るモジュロ演算およびストライド演算の少なくとも１つ
を含む、上記（２７）に記載のプログラム格納装置。 （３０）前記ポインタ配列の各エントリが、前記ベクト
ル・データ・ファイル内の少なくとも１つの格納要素の
開始アドレスを格納する、上記（２３）に記載のプログ
ラム格納装置。 （３１）前記ベクトル・データ・ファイルの格納要素が
行と列のマトリックスに論理的に編成され、前記ポイン
タ配列の各エントリが前記ベクトル・データ・ファイル
内の少なくとも１つの要素の行と列を表わすアドレスを
格納する、上記（２３）に記載のプログラム格納装置。 （３２）ベクトル・ファイル・データの格納要素が行と
列のマトリックスに論理的に編成され、前記ポインタ配
列の各配列が、前記ベクトル・データ・ファイル内の単
一要素の行と列を表わすアドレスを格納する、上記（２
３）に記載のプログラム格納装置。 （３３）前記ポインタ配列の任意のエントリに対し、前
記任意のエントリによって識別される少なくとも１つの
格納要素が、前記ポインタ配列の他のエントリによって
識別される少なくとも１つの格納要素に対して独立して
いる、上記（２３）に記載のプログラム格納装置。
データ・ベクトルを使用する演算を処理するためのシス
テムにおいて、データ・ベクトルのデータ要素を格納す
るための複数の格納要素を含むベクトル・データ・ファ
イルと、バスによって前記ベクトル・データ・ファイル
に結合されるポインタ配列であって、複数のエントリを
含み、各エントリがベクトル・データ・ファイル内の少
なくとも１つの格納要素を識別するようにしたポインタ
配列とを含み、前記データ・ベクトルの少なくとも１つ
のデータ要素を格納するための少なくとも１つの格納要
素であって、前記ポインタ配列の少なくとも１つの特定
のエントリに対し、その特定のエントリによって識別さ
れる少なくとも１つの格納要素が、前記ベクトル・デー
タ・ファイルの任意の開始アドレスを有する、システ
ム。 （２）ポインタ配列の任意のエントリに対し、その任意
のエントリによって識別される少なくとも１つの格納要
素が、ベクトル・データ・ファイルの任意の開始アドレ
スを含む、上記（１）に記載のシステム。 （３）前記ポインタ配列が、前記ベクトル・データ・フ
ァイル内の少なくとも１つのデータ要素から読み出され
るデータに基づいて更新される少なくとも１つのエント
リを含む、上記（１）に記載のシステム。 （４）前記ポインタ配列が、前記ポインタ配列の少なく
とも１つのエントリから読み出されるデータを増分する
ことによって生成されるデータに基づいて更新される少
なくとも１つのエントリを含む、上記（１）に記載のシ
ステム。 （５）前記ポインタ配列が、前記ポインタ配列の少なく
とも１つのエントリから読み出されるデータに対し増分
演算を実行することによって生成されるデータに基づい
て更新される少なくとも１つのエントリを含む、上記
（１）に記載のシステム。 （６）前記ポインタ配列が、同一論理演算の一部として
更新される少なくとも２つのエントリを含む、上記
（５）に記載のシステム。 （７）前記増分演算がモジュロ演算およびストライド演
算の少なくとも１つを含む、上記（５）に記載のシステ
ム。 （８）前記ポインタ配列の各エントリが、前記ベクトル
・データ・ファイル内の少なくとも１つの格納要素の開
始アドレスを含む、上記（１）に記載のシステム。 （９）前記ベクトル・データ・ファイルの格納要素が行
と列のマトリックスに論理的に編成され、前記ポインタ
配列の各エントリが前記ベクトル・データ・ファイル内
の少なくとも１つの要素の行と列を表わすアドレスを含
む、上記（１）に記載のシステム。 （１０）前記ベクトル・ファイル・データの格納要素が
行と列のマトリックスに論理編成され、前記ポインタ配
列の各配列がベクトル・データ・ファイル内の単一要素
の行と列を表わすアドレスを含む、上記（１）に記載の
システム。 （１１）前記ポインタ配列内の任意のエントリに対し、
前記任意エントリによって識別される少なくとも１つの
格納要素が、前記ポインタ配列の他のエントリによって
識別される少なくとも１つの格納要素に対して独立して
いる、上記（１）に記載のシステム。 （１２）複数のデータ要素をそれぞれに含むデータ・ベ
クトルを使用する演算を処理するための方法において、
データ・ベクトルのデータ要素を格納するための複数の
格納要素を含むベクトル・データ・ファイルを提供する
ステップと、複数のエントリを有するポインタ配列を提
供するステップであって、各エントリが前記データ・ベ
クトルの少なくとも１つのデータ要素を格納するための
前記ベクトル・データ・ファイル内の少なくとも１つの
格納要素を識別し、前記ポインタ配列内の少なくとも１
つの特定のエントリに対し、その特定のエントリによっ
て識別される少なくとも１つの格納要素が前記ベクトル
・データ・ファイルの任意の開始アドレスを有するよう
に構成されたステップとを含む方法。 （１３）前記ポインタ配列内の任意のエントリに対し、
前記任意のエントリによって識別される少なくとも１つ
の格納要素が前記ベクトル・データ・ファイルの任意の
開始アドレスを有する、上記（１２）に記載の方法。 （１４）前記ポインタ配列のエントリの少なくとも１つ
を、前記ベクトル・データ・ファイル内の少なくとも１
つのデータ要素から読み出されるデータに基づいて更新
するステップをさらに含む、上記（１２）に記載の方
法。 （１５）前記ポインタ配列のエントリの少なくとも１つ
を、前記ポインタ配列の少なくとも１つのエントリから
読み出されるデータを増分することによって生成される
データから読み出されるデータに基づいて更新するステ
ップをさらに含む、上記（１２）に記載の方法。 （１６）前記ポインタ配列のエントリの少なくとも１つ
を、前記ポインタ配列の少なくとも１つのエントリから
読み出されるデータに増分演算を実行することによって
生成されるデータに基づいて更新するステップをさらに
含む、上記（１２）に記載の方法。 （１７）前記ポインタ配列の少なくとも２つのエントリ
が同一論理演算の一部として更新される、上記（１６）
に記載の方法。 （１８）前記増分演算が、前記ポインタ配列の少なくと
も１つのエントリから読み出されるデータに対するモジ
ュロ演算およびストライド演算の少なくとも１つをさら
に含む、上記（１６）に記載の方法。 （１９）前記ポインタ配列の各エントリが、前記ベクト
ル・データ・ファイル内の少なくとも１つの格納要素の
開始アドレスを格納する、上記（１２）に記載の方法。 （２０）前記ベクトル・データ・ファイルの格納要素が
行と列のマトリックスに論理的に編成され、前記ポイン
タ配列の各エントリが、前記ベクトル・データ・ファイ
ルの少なくとも１つの要素の行と列を表わすアドレスを
格納する、上記（１２）に記載の方法。 （２１）ベクトル・ファイル・データの格納要素が行と
列のマトリックスに論理的に編成され、前記ポインタ配
列の各配列が、前記ベクトル・データ・ファイルの単一
要素の行と列を表わすアドレスを格納する、上記（１
２）に記載の方法。 （２２）前記ポインタ配列の任意のエントリに対し、前
記任意のエントリによって識別される少なくとも１つの
格納要素が、前記ポインタ配列の他のエントリによって
識別される少なくとも１つの格納要素に対して独立して
いる、上記（１２）に記載の方法。 （２３）複数のデータ要素をそれぞれに含むデータ・ベ
クトルを使用する演算を処理するための方法ステップを
実行するための、機械により実行可能な命令のプログラ
ムを具体的に具現化する、機械により読取り可能なプロ
グラム格納装置において、前記方法ステップが、データ
・ベクトルのデータ要素を格納するための複数の格納要
素を含むベクトル・データ・ファイルを提供するステッ
プと、複数のエントリを有するポインタ配列を提供する
ステップであって、各エントリが前記データ・ベクトル
の少なくとも１つのデータ要素を格納するための前記ベ
クトル・データ・ファイル内の少なくとも１つの格納要
素を識別し、前記ポインタ配列内の少なくとも１つの特
定のエントリに対し、その特定のエントリによって識別
される少なくとも１つの格納要素が前記ベクトル・デー
タ・ファイルの任意の開始アドレスを有するように構成
されたステップとを含んでいるプログラム格納装置。 （２４）前記ポインタ配列の任意のエントリに対し、前
記任意のエントリによって識別される少なくとも１つの
格納要素が、ベクトル・データ・ファイル内の任意の開
始アドレスを有する、上記（２３）に記載のプログラム
格納装置。 （２５）前記ポインタ配列のエントリの少なくとも１つ
を、前記ベクトル・データ・ファイルの少なくとも１つ
のデータ要素から読み出されるデータに基づいて更新す
るステップをさらに含む、上記（２３）に記載のプログ
ラム格納装置。 （２６）前記ポインタ配列のエントリの少なくとも１つ
を、前記ポインタ配列の少なくとも１つのエントリから
読み出されるデータを増分することによって生成される
データから読み出されるデータに基づいて更新するステ
ップをさらに含む、上記（２３）に記載のプログラム格
納装置。 （２７）前記ポインタ配列のエントリの少なくとも１つ
を、前記ポインタ配列の少なくとも１つのエントリから
読み出されるデータに対して増分演算に実行することに
よって生成されるデータに基づいて更新するステップを
さらに含む、上記（２３）に記載のプログラム格納装
置。 （２８）前記ポインタ配列の少なくとも２つのエントリ
が同一論理演算の一部として更新される、上記（２７）
に記載のプログラム格納装置。 （２９）前記増分演算がさらに、前記ポインタ配列の少
なくとも１つのエントリから読み出されるデータに対す
るモジュロ演算およびストライド演算の少なくとも１つ
を含む、上記（２７）に記載のプログラム格納装置。 （３０）前記ポインタ配列の各エントリが、前記ベクト
ル・データ・ファイル内の少なくとも１つの格納要素の
開始アドレスを格納する、上記（２３）に記載のプログ
ラム格納装置。 （３１）前記ベクトル・データ・ファイルの格納要素が
行と列のマトリックスに論理的に編成され、前記ポイン
タ配列の各エントリが前記ベクトル・データ・ファイル
内の少なくとも１つの要素の行と列を表わすアドレスを
格納する、上記（２３）に記載のプログラム格納装置。 （３２）ベクトル・ファイル・データの格納要素が行と
列のマトリックスに論理的に編成され、前記ポインタ配
列の各配列が、前記ベクトル・データ・ファイル内の単
一要素の行と列を表わすアドレスを格納する、上記（２
３）に記載のプログラム格納装置。 （３３）前記ポインタ配列の任意のエントリに対し、前
記任意のエントリによって識別される少なくとも１つの
格納要素が、前記ポインタ配列の他のエントリによって
識別される少なくとも１つの格納要素に対して独立して
いる、上記（２３）に記載のプログラム格納装置。
【図１】本発明を使用する単一命令複数データ（ＳＩＭ
Ｄ）デジタル信号プロセッサ（ＤＳＰ）またはメディア
・プロセッサを示す略図である。
Ｄ）デジタル信号プロセッサ（ＤＳＰ）またはメディア
・プロセッサを示す略図である。
【図２】本発明による、８つのエントリ・ポインタ・ア
ドレス・ファイルと、５１２のエントリ・ベクトル・デ
ータ・ファイルと、４つの要素から成る１つの任意のサ
ブベクトルへのアクセスとを含む、１６ビット要素のベ
クトル用のベクトル・データ・ファイルの一実施形態を
示す略図である。
ドレス・ファイルと、５１２のエントリ・ベクトル・デ
ータ・ファイルと、４つの要素から成る１つの任意のサ
ブベクトルへのアクセスとを含む、１６ビット要素のベ
クトル用のベクトル・データ・ファイルの一実施形態を
示す略図である。
【図３】本発明による、３つのベクトルを含むデータ・
レジスタ区分の例証としての例を示す略図である。
レジスタ区分の例証としての例を示す略図である。
【図４】本発明による、１つのベクトルのためのデータ
・レジスタ区分の別の例証としての例を示す略図であ
る。
・レジスタ区分の別の例証としての例を示す略図であ
る。
【図５】本発明による、新しいアドレス・マルチプレク
サならびにストライドおよびモジュロ・アドレス指定機
能を示す、アドレス増分器の代替的実施形態の略図であ
る。
サならびにストライドおよびモジュロ・アドレス指定機
能を示す、アドレス増分器の代替的実施形態の略図であ
る。
１００ プロセッサ １０１ 命令メモリ １０３ ベクトル・レジスタ・ファイル １０２ 命令ユニット １０４ ベクトル演算装置 １０５ データ・メモリ １５１ 書込みデータ・ポート １５２ 書込みデータ・ポート １５３ 読取りデータ・ポート １５４ 読取りデータ・ポート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アデム・ホケネク アメリカ合衆国10598 ニューヨーク州ヨ ークタウン・ハイツ フェアビュー・コー ト 3426 (72)発明者 デヴィッド・メルツァー アメリカ合衆国12590 ニューヨーク州ワ ッピンガーズ・フォールズ マロニー・ロ ード 268 (72)発明者 マヴァン・モウドギル アメリカ合衆国10562 ニューヨーク州オ シニング イーグル・ベイ・ドライブ 201
Claims (33)
- 【請求項１】複数のデータ要素をそれぞれに含むデータ
・ベクトルを使用する演算を処理するためのシステムに
おいて、 データ・ベクトルのデータ要素を格納するための複数の
格納要素を含むベクトル・データ・ファイルと、 バスによって前記ベクトル・データ・ファイルに結合さ
れるポインタ配列であって、複数のエントリを含み、各
エントリがベクトル・データ・ファイル内の少なくとも
１つの格納要素を識別するようにしたポインタ配列とを
含み、 前記データ・ベクトルの少なくとも１つのデータ要素を
格納するための少なくとも１つの格納要素であって、前
記ポインタ配列の少なくとも１つの特定のエントリに対
し、その特定のエントリによって識別される少なくとも
１つの格納要素が、前記ベクトル・データ・ファイルの
任意の開始アドレスを有する、 システム。 - 【請求項２】ポインタ配列の任意のエントリに対し、そ
の任意のエントリによって識別される少なくとも１つの
格納要素が、ベクトル・データ・ファイルの任意の開始
アドレスを含む、請求項１に記載のシステム。 - 【請求項３】前記ポインタ配列が、前記ベクトル・デー
タ・ファイル内の少なくとも１つのデータ要素から読み
出されるデータに基づいて更新される少なくとも１つの
エントリを含む、請求項１に記載のシステム。 - 【請求項４】前記ポインタ配列が、前記ポインタ配列の
少なくとも１つのエントリから読み出されるデータを増
分することによって生成されるデータに基づいて更新さ
れる少なくとも１つのエントリを含む、請求項１に記載
のシステム。 - 【請求項５】前記ポインタ配列が、前記ポインタ配列の
少なくとも１つのエントリから読み出されるデータに対
し増分演算を実行することによって生成されるデータに
基づいて更新される少なくとも１つのエントリを含む、
請求項１に記載のシステム。 - 【請求項６】前記ポインタ配列が、同一論理演算の一部
として更新される少なくとも２つのエントリを含む、請
求項５に記載のシステム。 - 【請求項７】前記増分演算がモジュロ演算およびストラ
イド演算の少なくとも１つを含む、請求項５に記載のシ
ステム。 - 【請求項８】前記ポインタ配列の各エントリが、前記ベ
クトル・データ・ファイル内の少なくとも１つの格納要
素の開始アドレスを含む、請求項１に記載のシステム。 - 【請求項９】前記ベクトル・データ・ファイルの格納要
素が行と列のマトリックスに論理的に編成され、前記ポ
インタ配列の各エントリが前記ベクトル・データ・ファ
イル内の少なくとも１つの要素の行と列を表わすアドレ
スを含む、請求項１に記載のシステム。 - 【請求項１０】前記ベクトル・ファイル・データの格納
要素が行と列のマトリックスに論理編成され、前記ポイ
ンタ配列の各配列がベクトル・データ・ファイル内の単
一要素の行と列を表わすアドレスを含む、請求項１に記
載のシステム。 - 【請求項１１】前記ポインタ配列内の任意のエントリに
対し、前記任意エントリによって識別される少なくとも
１つの格納要素が、前記ポインタ配列の他のエントリに
よって識別される少なくとも１つの格納要素に対して独
立している、請求項１に記載のシステム。 - 【請求項１２】複数のデータ要素をそれぞれに含むデー
タ・ベクトルを使用する演算を処理するための方法にお
いて、 データ・ベクトルのデータ要素を格納するための複数の
格納要素を含むベクトル・データ・ファイルを提供する
ステップと、 複数のエントリを有するポインタ配列を提供するステッ
プであって、各エントリが前記データ・ベクトルの少な
くとも１つのデータ要素を格納するための前記ベクトル
・データ・ファイル内の少なくとも１つの格納要素を識
別し、前記ポインタ配列内の少なくとも１つの特定のエ
ントリに対し、その特定のエントリによって識別される
少なくとも１つの格納要素が前記ベクトル・データ・フ
ァイルの任意の開始アドレスを有するように構成された
ステップとを含む方法。 - 【請求項１３】前記ポインタ配列内の任意のエントリに
対し、前記任意のエントリによって識別される少なくと
も１つの格納要素が前記ベクトル・データ・ファイルの
任意の開始アドレスを有する、請求項１２に記載の方
法。 - 【請求項１４】前記ポインタ配列のエントリの少なくと
も１つを、前記ベクトル・データ・ファイル内の少なく
とも１つのデータ要素から読み出されるデータに基づい
て更新するステップをさらに含む、請求項１２に記載の
方法。 - 【請求項１５】前記ポインタ配列のエントリの少なくと
も１つを、前記ポインタ配列の少なくとも１つのエント
リから読み出されるデータを増分することによって生成
されるデータから読み出されるデータに基づいて更新す
るステップをさらに含む、請求項１２に記載の方法。 - 【請求項１６】前記ポインタ配列のエントリの少なくと
も１つを、前記ポインタ配列の少なくとも１つのエント
リから読み出されるデータに増分演算を実行することに
よって生成されるデータに基づいて更新するステップを
さらに含む、請求項１２に記載の方法。 - 【請求項１７】前記ポインタ配列の少なくとも２つのエ
ントリが同一論理演算の一部として更新される、請求項
１６に記載の方法。 - 【請求項１８】前記増分演算が、前記ポインタ配列の少
なくとも１つのエントリから読み出されるデータに対す
るモジュロ演算およびストライド演算の少なくとも１つ
をさらに含む、請求項１６に記載の方法。 - 【請求項１９】前記ポインタ配列の各エントリが、前記
ベクトル・データ・ファイル内の少なくとも１つの格納
要素の開始アドレスを格納する、請求項１２に記載の方
法。 - 【請求項２０】前記ベクトル・データ・ファイルの格納
要素が行と列のマトリックスに論理的に編成され、前記
ポインタ配列の各エントリが、前記ベクトル・データ・
ファイルの少なくとも１つの要素の行と列を表わすアド
レスを格納する、請求項１２に記載の方法。 - 【請求項２１】ベクトル・ファイル・データの格納要素
が行と列のマトリックスに論理的に編成され、前記ポイ
ンタ配列の各配列が、前記ベクトル・データ・ファイル
の単一要素の行と列を表わすアドレスを格納する、請求
項１２に記載の方法。 - 【請求項２２】前記ポインタ配列の任意のエントリに対
し、前記任意のエントリによって識別される少なくとも
１つの格納要素が、前記ポインタ配列の他のエントリに
よって識別される少なくとも１つの格納要素に対して独
立している、請求項１２に記載の方法。 - 【請求項２３】複数のデータ要素をそれぞれに含むデー
タ・ベクトルを使用する演算を処理するための方法ステ
ップを実行するための、機械により実行可能な命令のプ
ログラムを具体的に具現化する、機械により読取り可能
なプログラム格納装置において、前記方法ステップが、
データ・ベクトルのデータ要素を格納するための複数の
格納要素を含むベクトル・データ・ファイルを提供する
ステップと、 複数のエントリを有するポインタ配列を提供するステッ
プであって、各エントリが前記データ・ベクトルの少な
くとも１つのデータ要素を格納するための前記ベクトル
・データ・ファイル内の少なくとも１つの格納要素を識
別し、前記ポインタ配列内の少なくとも１つの特定のエ
ントリに対し、その特定のエントリによって識別される
少なくとも１つの格納要素が前記ベクトル・データ・フ
ァイルの任意の開始アドレスを有するように構成された
ステップとを含んでいるプログラム格納装置。 - 【請求項２４】前記ポインタ配列の任意のエントリに対
し、前記任意のエントリによって識別される少なくとも
１つの格納要素が、ベクトル・データ・ファイル内の任
意の開始アドレスを有する、請求項２３に記載のプログ
ラム格納装置。 - 【請求項２５】前記ポインタ配列のエントリの少なくと
も１つを、前記ベクトル・データ・ファイルの少なくと
も１つのデータ要素から読み出されるデータに基づいて
更新するステップをさらに含む、請求項２３に記載のプ
ログラム格納装置。 - 【請求項２６】前記ポインタ配列のエントリの少なくと
も１つを、前記ポインタ配列の少なくとも１つのエント
リから読み出されるデータを増分することによって生成
されるデータから読み出されるデータに基づいて更新す
るステップをさらに含む、請求項２３に記載のプログラ
ム格納装置。 - 【請求項２７】前記ポインタ配列のエントリの少なくと
も１つを、前記ポインタ配列の少なくとも１つのエント
リから読み出されるデータに対して増分演算に実行する
ことによって生成されるデータに基づいて更新するステ
ップをさらに含む、請求項２３に記載のプログラム格納
装置。 - 【請求項２８】前記ポインタ配列の少なくとも２つのエ
ントリが同一論理演算の一部として更新される、請求項
２７に記載のプログラム格納装置。 - 【請求項２９】前記増分演算がさらに、前記ポインタ配
列の少なくとも１つのエントリから読み出されるデータ
に対するモジュロ演算およびストライド演算の少なくと
も１つを含む、請求項２７に記載のプログラム格納装
置。 - 【請求項３０】前記ポインタ配列の各エントリが、前記
ベクトル・データ・ファイル内の少なくとも１つの格納
要素の開始アドレスを格納する、請求項２３に記載のプ
ログラム格納装置。 - 【請求項３１】前記ベクトル・データ・ファイルの格納
要素が行と列のマトリックスに論理的に編成され、前記
ポインタ配列の各エントリが前記ベクトル・データ・フ
ァイル内の少なくとも１つの要素の行と列を表わすアド
レスを格納する、請求項２３に記載のプログラム格納装
置。 - 【請求項３２】ベクトル・ファイル・データの格納要素
が行と列のマトリックスに論理的に編成され、前記ポイ
ンタ配列の各配列が、前記ベクトル・データ・ファイル
内の単一要素の行と列を表わすアドレスを格納する、請
求項２３に記載のプログラム格納装置。 - 【請求項３３】前記ポインタ配列の任意のエントリに対
し、前記任意のエントリによって識別される少なくとも
１つの格納要素が、前記ポインタ配列の他のエントリに
よって識別される少なくとも１つの格納要素に対して独
立している、請求項２３に記載のプログラム格納装置。
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010531502A (ja) * | 2007-06-26 | 2010-09-24 | テールズ | 並列プロセッサ用のアドレス指定装置 |
| JP2016500877A (ja) * | 2012-10-18 | 2016-01-14 | クアルコム，インコーポレイテッド | ベクトルレジスタファイルの素子バンクに対するアドレスラインの選択的な結合 |
| JP2016511491A (ja) * | 2013-03-15 | 2016-04-14 | クアルコム，インコーポレイテッド | 水平置換を用いるベクトル間接要素垂直アドレッシングモード |
| JP2017228213A (ja) * | 2016-06-24 | 2017-12-28 | 富士通株式会社 | 演算処理装置及び演算処理装置の制御方法 |
| JP2018097598A (ja) * | 2016-12-13 | 2018-06-21 | 株式会社アクセル | ディジタル信号処理装置 |
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Families Citing this family (59)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6665790B1 (en) * | 2000-02-29 | 2003-12-16 | International Business Machines Corporation | Vector register file with arbitrary vector addressing |
| US7010004B2 (en) * | 2001-08-03 | 2006-03-07 | Optibase Ltd. | Method for multiplexing data for packet networks |
| US6931400B1 (en) | 2001-08-21 | 2005-08-16 | At&T Corp. | Method and system for identifying representative trends using sketches |
| GB2382674B (en) * | 2001-10-31 | 2005-11-16 | Alphamosaic Ltd | Data access in a processor |
| US20100274988A1 (en) * | 2002-02-04 | 2010-10-28 | Mimar Tibet | Flexible vector modes of operation for SIMD processor |
| US20030221086A1 (en) * | 2002-02-13 | 2003-11-27 | Simovich Slobodan A. | Configurable stream processor apparatus and methods |
| DE10206830B4 (de) * | 2002-02-18 | 2004-10-14 | Systemonic Ag | Verfahren und Anordnung zur Zusammenführung von Daten aus parallelen Datenpfaden |
| US6915411B2 (en) * | 2002-07-18 | 2005-07-05 | International Business Machines Corporation | SIMD processor with concurrent operation of vector pointer datapath and vector computation datapath |
| US7793084B1 (en) | 2002-07-22 | 2010-09-07 | Mimar Tibet | Efficient handling of vector high-level language conditional constructs in a SIMD processor |
| US7580482B2 (en) | 2003-02-19 | 2009-08-25 | Endres Thomas J | Joint, adaptive control of equalization, synchronization, and gain in a digital communications receiver |
| US7017028B2 (en) * | 2003-03-14 | 2006-03-21 | International Business Machines Corporation | Apparatus and method for updating pointers for indirect and parallel register access |
| JP2004302647A (ja) * | 2003-03-28 | 2004-10-28 | Seiko Epson Corp | ベクトルプロセッサおよびレジスタのアドレス指定方法 |
| US20040236920A1 (en) * | 2003-05-20 | 2004-11-25 | Sheaffer Gad S. | Methods and apparatus for gathering and scattering data associated with a single-instruction-multiple-data (SIMD) operation |
| US7313788B2 (en) * | 2003-10-29 | 2007-12-25 | International Business Machines Corporation | Vectorization in a SIMdD DSP architecture |
| US7945760B1 (en) * | 2004-04-01 | 2011-05-17 | Altera Corporation | Methods and apparatus for address translation functions |
| US7302627B1 (en) * | 2004-04-05 | 2007-11-27 | Mimar Tibet | Apparatus for efficient LFSR calculation in a SIMD processor |
| US7873812B1 (en) | 2004-04-05 | 2011-01-18 | Tibet MIMAR | Method and system for efficient matrix multiplication in a SIMD processor architecture |
| US7850400B2 (en) * | 2004-11-25 | 2010-12-14 | Freyssinet International (Stup) | Stabilized soil structure and facing elements for its construction |
| US20060149938A1 (en) * | 2004-12-29 | 2006-07-06 | Hong Jiang | Determining a register file region based at least in part on a value in an index register |
| TWI277876B (en) * | 2005-10-28 | 2007-04-01 | Via Tech Inc | Data storage and transfer method |
| TW200739363A (en) * | 2006-04-04 | 2007-10-16 | Nat Univ Chung Cheng | Flexible load and storage device for multimedia applications |
| DE602007011755D1 (de) | 2006-05-16 | 2011-02-17 | Nxp Bv | Speicherarchitektur |
| US7788471B2 (en) * | 2006-09-18 | 2010-08-31 | Freescale Semiconductor, Inc. | Data processor and methods thereof |
| US7441099B2 (en) * | 2006-10-03 | 2008-10-21 | Hong Kong Applied Science and Technology Research Institute Company Limited | Configurable SIMD processor instruction specifying index to LUT storing information for different operation and memory location for each processing unit |
| US8156307B2 (en) * | 2007-08-20 | 2012-04-10 | Convey Computer | Multi-processor system having at least one processor that comprises a dynamically reconfigurable instruction set |
| US8122229B2 (en) * | 2007-09-12 | 2012-02-21 | Convey Computer | Dispatch mechanism for dispatching instructions from a host processor to a co-processor |
| US9710384B2 (en) | 2008-01-04 | 2017-07-18 | Micron Technology, Inc. | Microprocessor architecture having alternative memory access paths |
| US8095735B2 (en) | 2008-08-05 | 2012-01-10 | Convey Computer | Memory interleave for heterogeneous computing |
| US9015399B2 (en) | 2007-08-20 | 2015-04-21 | Convey Computer | Multiple data channel memory module architecture |
| US8561037B2 (en) | 2007-08-29 | 2013-10-15 | Convey Computer | Compiler for generating an executable comprising instructions for a plurality of different instruction sets |
| US10020037B2 (en) * | 2007-12-10 | 2018-07-10 | Intel Corporation | Capacity register file |
| US8051226B2 (en) | 2008-06-13 | 2011-11-01 | Freescale Semiconductor, Inc. | Circular buffer support in a single instruction multiple data (SIMD) data processor |
| US8755515B1 (en) | 2008-09-29 | 2014-06-17 | Wai Wu | Parallel signal processing system and method |
| US20100115233A1 (en) * | 2008-10-31 | 2010-05-06 | Convey Computer | Dynamically-selectable vector register partitioning |
| US8205066B2 (en) * | 2008-10-31 | 2012-06-19 | Convey Computer | Dynamically configured coprocessor for different extended instruction set personality specific to application program with shared memory storing instructions invisibly dispatched from host processor |
| US8423745B1 (en) | 2009-11-16 | 2013-04-16 | Convey Computer | Systems and methods for mapping a neighborhood of data to general registers of a processing element |
| US8635431B2 (en) | 2010-12-08 | 2014-01-21 | International Business Machines Corporation | Vector gather buffer for multiple address vector loads |
| KR20120134549A (ko) | 2011-06-02 | 2012-12-12 | 삼성전자주식회사 | Ｓｉｍｄ 프로세서를 이용한 병렬 연산 처리 장치 및 방법 |
| SE537423C2 (sv) | 2011-12-20 | 2015-04-21 | Mediatek Sweden Ab | Digital signalprocessor och förfarande för adressering av ett minne i en digital signalprocessor |
| WO2013095616A1 (en) * | 2011-12-23 | 2013-06-27 | Intel Corporation | Apparatus and method for selecting elements of a vector computation |
| US10430190B2 (en) | 2012-06-07 | 2019-10-01 | Micron Technology, Inc. | Systems and methods for selectively controlling multithreaded execution of executable code segments |
| US9632777B2 (en) | 2012-08-03 | 2017-04-25 | International Business Machines Corporation | Gather/scatter of multiple data elements with packed loading/storing into/from a register file entry |
| US9003160B2 (en) | 2012-08-03 | 2015-04-07 | International Business Machines Corporation | Active buffered memory |
| US9569211B2 (en) | 2012-08-03 | 2017-02-14 | International Business Machines Corporation | Predication in a vector processor |
| US9575755B2 (en) | 2012-08-03 | 2017-02-21 | International Business Machines Corporation | Vector processing in an active memory device |
| US9594724B2 (en) | 2012-08-09 | 2017-03-14 | International Business Machines Corporation | Vector register file |
| US8972782B2 (en) | 2012-11-09 | 2015-03-03 | International Business Machines Corporation | Exposed-pipeline processing element with rollback |
| US10013253B2 (en) * | 2014-12-23 | 2018-07-03 | Intel Corporation | Method and apparatus for performing a vector bit reversal |
| US9785437B2 (en) * | 2014-12-23 | 2017-10-10 | Intel Corporation | Method and apparatus for performing a vector bit reversal and crossing |
| GB2540940B (en) * | 2015-07-31 | 2018-01-03 | Advanced Risc Mach Ltd | An apparatus and method for transferring a plurality of data structures between memory and one or more vectors of data elements stored in a register bank |
| CN111580864B (zh) * | 2016-01-20 | 2024-05-07 | 中科寒武纪科技股份有限公司 | 一种向量运算装置及运算方法 |
| US10762164B2 (en) | 2016-01-20 | 2020-09-01 | Cambricon Technologies Corporation Limited | Vector and matrix computing device |
| CN107315718B (zh) * | 2016-04-26 | 2020-08-21 | 中科寒武纪科技股份有限公司 | 一种用于执行向量内积运算的装置和方法 |
| US10776118B2 (en) * | 2016-09-09 | 2020-09-15 | International Business Machines Corporation | Index based memory access using single instruction multiple data unit |
| KR102659495B1 (ko) | 2016-12-02 | 2024-04-22 | 삼성전자주식회사 | 벡터 프로세서 및 그 제어 방법 |
| US11175915B2 (en) | 2018-10-10 | 2021-11-16 | Micron Technology, Inc. | Vector registers implemented in memory |
| US20210406016A1 (en) * | 2020-06-27 | 2021-12-30 | Intel Corporation | Matrix data scatter and gather by row |
| US11782871B2 (en) | 2021-04-27 | 2023-10-10 | Microchip Technology Inc. | Method and apparatus for desynchronizing execution in a vector processor |
| WO2022231683A1 (en) * | 2021-04-27 | 2022-11-03 | Microchip Technology Inc. | Method and apparatus for gather/scatter operations in a vector processor |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6123275A (ja) | 1984-07-11 | 1986-01-31 | Nec Corp | ベクトル処理装置 |
| JPS62120574A (ja) | 1985-11-20 | 1987-06-01 | Fujitsu Ltd | ベクトル処理装置 |
| US4888679A (en) * | 1988-01-11 | 1989-12-19 | Digital Equipment Corporation | Method and apparatus using a cache and main memory for both vector processing and scalar processing by prefetching cache blocks including vector data elements |
| JP2607689B2 (ja) * | 1989-07-10 | 1997-05-07 | 株式会社日立製作所 | ベクトル処理装置 |
| JPH0444165A (ja) * | 1990-06-12 | 1992-02-13 | Nec Corp | 対称連立一次方程式の求解方式 |
| US5392443A (en) * | 1991-03-19 | 1995-02-21 | Hitachi, Ltd. | Vector processor with a memory assigned with skewed addresses adapted for concurrent fetching of a number of vector elements belonging to the same vector data |
| US5493687A (en) | 1991-07-08 | 1996-02-20 | Seiko Epson Corporation | RISC microprocessor architecture implementing multiple typed register sets |
| US5717947A (en) * | 1993-03-31 | 1998-02-10 | Motorola, Inc. | Data processing system and method thereof |
| US5528550A (en) * | 1993-05-28 | 1996-06-18 | Texas Instruments Incorporated | Apparatus, systems and methods for implementing memory embedded search arithmetic logic unit |
| US5669013A (en) * | 1993-10-05 | 1997-09-16 | Fujitsu Limited | System for transferring M elements X times and transferring N elements one time for an array that is X*M+N long responsive to vector type instructions |
| US5689653A (en) * | 1995-02-06 | 1997-11-18 | Hewlett-Packard Company | Vector memory operations |
| US6016395A (en) * | 1996-10-18 | 2000-01-18 | Samsung Electronics Co., Ltd. | Programming a vector processor and parallel programming of an asymmetric dual multiprocessor comprised of a vector processor and a risc processor |
| US5933650A (en) | 1997-10-09 | 1999-08-03 | Mips Technologies, Inc. | Alignment and ordering of vector elements for single instruction multiple data processing |
| US6288723B1 (en) | 1998-04-01 | 2001-09-11 | Intel Corporation | Method and apparatus for converting data format to a graphics card |
| US6266759B1 (en) * | 1998-12-14 | 2001-07-24 | Cray, Inc. | Register scoreboarding to support overlapped execution of vector memory reference instructions in a vector processor |
| US6308252B1 (en) | 1999-02-04 | 2001-10-23 | Kabushiki Kaisha Toshiba | Processor method and apparatus for performing single operand operation and multiple parallel operand operation |
| US6665790B1 (en) * | 2000-02-29 | 2003-12-16 | International Business Machines Corporation | Vector register file with arbitrary vector addressing |
-
2000
- 2000-02-29 US US09/514,497 patent/US6665790B1/en not_active Expired - Fee Related
- 2000-12-29 TW TW089128215A patent/TW484074B/zh not_active IP Right Cessation
-
2001
- 2001-02-14 GB GB0103558A patent/GB2365588B/en not_active Expired - Lifetime
- 2001-02-15 CA CA002337784A patent/CA2337784A1/en not_active Abandoned
- 2001-02-26 KR KR10-2001-0009726A patent/KR100447294B1/ko not_active IP Right Cessation
- 2001-02-27 JP JP2001051897A patent/JP3940269B2/ja not_active Expired - Fee Related
-
2003
- 2003-11-15 US US10/713,502 patent/US7467288B2/en not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010531502A (ja) * | 2007-06-26 | 2010-09-24 | テールズ | 並列プロセッサ用のアドレス指定装置 |
| JP2016500877A (ja) * | 2012-10-18 | 2016-01-14 | クアルコム，インコーポレイテッド | ベクトルレジスタファイルの素子バンクに対するアドレスラインの選択的な結合 |
| JP2016511491A (ja) * | 2013-03-15 | 2016-04-14 | クアルコム，インコーポレイテッド | 水平置換を用いるベクトル間接要素垂直アドレッシングモード |
| JP2017228213A (ja) * | 2016-06-24 | 2017-12-28 | 富士通株式会社 | 演算処理装置及び演算処理装置の制御方法 |
| JP2018097598A (ja) * | 2016-12-13 | 2018-06-21 | 株式会社アクセル | ディジタル信号処理装置 |
| JP2020529658A (ja) * | 2017-08-01 | 2020-10-08 | エイアールエム リミテッド | データ処理装置におけるデータ項目内のカウント要素 |
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Also Published As
| Publication number | Publication date |
|---|---|
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