JP2001244760A - レベルシフト回路および集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 電源電圧範囲を超える入力電圧を電源電圧範
囲内の電圧にシフトして出力することができるととも
に、入力電圧より低い電源電圧用の製造プロセスを用い
て製造することができるレベルシフト回路を提供する。 【解決手段】 演算増幅器１の反転入力端子と出力端子
との間に抵抗Ｒ２を接続し、反転入力端子と外部端子Ｎ
１との間に抵抗Ｒ１を接続し、外部端子Ｎ１と接地端子
との間にＮＭＯＳトランジスタＱ１を接続する。演算増
幅器１の動作時には、非反転入力端子に印加される電圧
を電源電圧Ｖｉｎｔ以下に保持するとともに、外部端子
Ｎ１から電源電圧Ｖｉｎｔより高い入力電圧Ｖｉｎを抵
抗Ｒ１を介して反転入力端子に印加し、電源電圧Ｖｉｎ
ｔ以下の出力電圧Ｖｏｕｔにシフトさせ、演算増幅器１
のスタンバイ時には、スタンバイ信号ＳＴによりＮＭＯ
ＳトランジスタＱ１をオンし、外部端子Ｎ１を接地す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力電圧をシフト
して出力するレベルシフト回路およびこのレベルシフト
回路を用いた集積回路に関するものである。

【０００２】

【従来の技術】近年、半導体製造技術の微細化に伴い、
ＬＳＩ（大規模集積回路）の低電圧化が進み、多くのＬ
ＳＩが３Ｖ系になりつつある。一方、アナログ系の回路
を中心に５Ｖ系のＬＳＩやデバイスが多数存在する。こ
のようなアナログ系の回路を含むシステムでは、レベル
シフト回路により５Ｖ系の信号を３Ｖ系の信号にシフト
して使用している。

【０００３】図８は、５Ｖ系の回路と３Ｖ系の回路とが
混在する従来の回路の構成を示すブロック部である。図
８に示す回路は、レベルシフト回路２０１および３．３
Ｖ耐圧回路２０２を備える。

【０００４】レベルシフト回路２０１は、５Ｖの耐圧で
設計された回路であり、電源Ｖ２０１から５Ｖの電源電
圧Ｖｅｘを供給されて動作する。３．３Ｖ耐圧回路２０
２は、３．３Ｖの耐圧で設計された回路であり、電源Ｖ
２０２から３．３Ｖの電源電圧Ｖｉｎｔを供給されて動
作する。

【０００５】レベルシフト回路２０１は、外部端子Ｎ２
０１から５Ｖ系の入力電圧Ｖｉｎ（Ｖｉｎ＜Ｖｅｘ）を
受け、３Ｖ系の出力電圧Ｖｉｎ２（Ｖｉｎ２＜Ｖｉｎ
ｔ）にシフトし、３．３Ｖ耐圧回路２０２へ出力する。
３．３Ｖ耐圧回路は、３Ｖ系の出力電圧Ｖｉｎ２を受
け、所定の動作を行う。

【０００６】図９は、図８に示す回路を１チップ化した
集積回路の構成を示すブロック部である。図９に示す集
積回路は、レベルシフト回路２０１および３．３Ｖ耐圧
回路２０２を備える。

【０００７】図９に示す集積回路２００において、図８
に示す各回路を１チップ化した場合、レベルシフト回路
２０１は、５Ｖ耐圧を達成するため、例えば０．５μｍ
ルールにより設計され、３．３Ｖ耐圧回路２０２は、
３．３Ｖ耐圧を達成するため、例えば０．３５μｍルー
ルにより設計されて製造される。

【０００８】このように、５Ｖ系の入力電圧Ｖｉｎを３
Ｖ系の出力電圧Ｖｉｎ２にシフトするレベル変換回路２
０１を３Ｖ系の出力電圧Ｖｉｎ２を処理する３．３Ｖ耐
圧回路２０２とともに１チップ化する場合、レベルシフ
ト回路２０１の耐圧を確保するため、それぞれ異なる耐
圧が必要となり、複雑なプロセスが用いられる。

【０００９】図１０は、図８に示す回路を１チップ化し
た他の集積回路の構成を示すブロック部である。図１０
に示す集積回路２００ａと図９に示す集積回路２００と
で異なる点は、外部端子Ｎ２０１とレベルシフト回路２
０１との間に、Ｐチャネル型ＭＯＳ電界効果トランジス
タ（以下、ＰＭＯＳトランジスタという）Ｑ２０１およ
びＮチャネル型ＭＯＳ電界効果トランジスタ（以下、Ｎ
ＭＯＳトランジスタという）Ｑ２０２から構成される保
護回路が付加された点であり、その他の点は、図９に示
す集積回路２００と同様である。

【００１０】外部端子Ｎ２０１は、ダイオード接続され
たＰＭＯＳトランジスタＱ２０１を介して電源Ｖ２０３
に接続され、ダイオード接続されたＮＭＯＳトランジス
タＱ２０２を介して接地されている。ＰＭＯＳトランジ
スタＱ２０１およびＮＭＯＳトランジスタＱ２０２は、
サージ電圧が外部端子Ｎ２０１に印加された場合、サー
ジ電圧を電源Ｖ２０３または接地端子に逃がすことによ
り静電破壊からレベルシフト回路２０１を保護する。

【００１１】

【発明が解決しようとする課題】上記のように、図８に
示すレベルシフト回路２０１では、５Ｖ系の入力電圧Ｖ
ｉｎに耐えるため、電源および製造プロセスとして５Ｖ
系のものを使用する必要があり、３．３Ｖ耐圧回路２０
２に使用される３Ｖ系の電源および製造プロセスを用い
ることはできない。

【００１２】このため、図９に示す集積回路２００で
は、５Ｖ耐圧および３Ｖ耐圧の２つの耐圧を実現する複
雑なプロセスを用いる必要があり、集積回路のプロセス
コストが増大する。また、５Ｖ系の製造プロセスにより
製造される回路は、プロセス的に一世代遅い回路であ
り、３Ｖ系の製造プロセスにより製造されたレベルシフ
ト回路より動作速度が遅くなる。

【００１３】また、図１０に示す保護回路では、外部か
らサージ電圧が印加された場合、５Ｖ系の製造プロセス
により製造されたレベルシフト回路を保護することはで
きるが、３Ｖ系の製造プロセスにより製造されたレベル
シフト回路では、５Ｖ系の入力電圧がＰＭＯＳトランジ
スタＱ２０１を介して３Ｖ系の電源に印加され、３Ｖ耐
圧で製造されたレベルシフト回路を保護することはでき
ない。

【００１４】本発明の目的は、電源電圧範囲を超える入
力電圧を電源電圧範囲内の電圧にシフトして出力するこ
とができるとともに、入力電圧より低い電源電圧用の製
造プロセスを用いて製造することができるレベルシフト
回路を提供することである。

【００１５】本発明の他の目的は、電源電圧範囲を超え
る入力電圧を電源電圧範囲内の電圧にシフトして出力す
ることができるとともに、高速に動作することができる
レベルシフト回路を提供することである。

【００１６】本発明のさらに他の目的は、プロセスコス
トを低減できるとともに、より高速に動作することがで
きる集積回路を提供することである。

【００１７】本発明のさらに他の目的は、より高速に動
作することができる集積回路を提供することである。

【００１８】本発明のさらに他の目的は、外部から印加
されるサージ電圧による静電破壊から入力電圧より低い
電源電圧用の耐圧で製造されたレベルシフト回路を保護
することができる集積回路を提供することである。

【００１９】

【課題を解決するための手段および発明の効果】（１）
第１の発明 第１の発明に係るレベルシフト回路は、入力電圧をシフ
トして出力するレベルシフト回路であって、レベルシフ
ト回路の動作時に、入力端子からレベルシフト回路の電
源電圧範囲を超えた入力電圧が印加され、レベルシフト
回路の動作によりレベルシフト回路内部の入力トランジ
スタが入力電圧に耐える動作条件に設定され、レベルシ
フト回路のスタンバイ時に、入力トランジスタに印加さ
れる電圧が電源電圧範囲内に保持されるものである。

【００２０】本発明に係るレベルシフト回路では、動作
時に入力端子から電源電圧範囲を超えた入力電圧が印加
され、レベルシフト回路の動作により内部の入力トラン
ジスタが入力電圧に耐える動作条件に設定される。した
がって、レベルシフト回路の動作状態においては、電源
電圧範囲を超える入力電圧を電源電圧範囲内の出力電圧
にシフトして出力することができる。

【００２１】また、レベルシフト回路のスタンバイ時に
は、入力トランジスタに印加される電圧が電源電圧範囲
内に保持されているので、レベルシフト回路に必要とさ
れる耐圧は、入力電圧ではなく、入力電圧より低い電源
電圧となる。したがって、より低い電源電圧用の製造プ
ロセスを用いてレベルシフト回路を製造することができ
る。

【００２２】この結果、電源電圧範囲を超える入力電圧
を電源電圧範囲内の電圧にシフトして出力することがで
きるとともに、入力電圧より低い電源電圧用の製造プロ
セスを用いてレベルシフト回路を製造することができ
る。

【００２３】（２）第２の発明 第２の発明に係るレベルシフト回路は、入力電圧をシフ
トして出力するレベルシフト回路であって、演算増幅器
の反転入力端子に第１の抵抗が接続され、反転入力端子
と演算増幅器の出力端子との間に負帰還ループを構成す
る第２の抵抗が接続され、演算増幅器の非反転入力端子
に印加される電圧が演算増幅器の電源電圧範囲内に保持
され、演算増幅器の動作時に、電源電圧範囲を超えた入
力電圧が第１の抵抗を介して反転入力端子に印加され、
電源電圧範囲内の出力電圧にシフトされて出力端子から
出力され、演算増幅器のスタンバイ時に、反転入力端子
に印加される電圧が電源電圧範囲内に保持されるもので
ある。

【００２４】本発明に係るレベルシフト回路では、演算
増幅器の反転入力端子に第１の抵抗が接続されるととも
に、反転入力端子と出力端子との間に負帰還ループを構
成する第２の抵抗が接続され、非反転入力端子に印加さ
れる電圧が電源電圧範囲内に保持される。

【００２５】この演算増幅器の動作時には、電源電圧範
囲を超える入力電圧が第１の抵抗を介して反転入力端子
に印加され、電源電圧範囲内の出力電圧にシフトされ
る。このとき、反転入力端子は、非反転入力端子に仮想
接地され、反転入力端子の電圧は、非反転入力端子に印
加される電圧と同様に電源電圧範囲内に保持される。し
たがって、入力電圧として電源電圧範囲を超える電圧が
印加されても、動作時に演算増幅器に印加される電圧は
すべて電源電圧範囲内になり、電源電圧範囲を超える入
力電圧を電源電圧範囲内の電圧にシフトして出力するこ
とができる。

【００２６】また、演算増幅器のスタンバイ時に、反転
入力端子に印加される電圧が電源電圧範囲内に保持され
ているので、この場合も、演算増幅器に印加される電圧
はすべて電源電圧範囲内になる。これにより、動作時お
よびスタンバイ時ともに、演算増幅器に印加される電圧
はすべて電源電圧範囲内になり、演算増幅器に必要とさ
れる耐圧は、入力電圧ではなく、入力電圧より低い電源
電圧になる。したがって、より低い電源電圧用の製造プ
ロセスを用いてレベルシフト回路を製造することができ
る。

【００２７】この結果、電源電圧範囲を超える入力電圧
を電源電圧範囲内の電圧にシフトして出力することがで
きるとともに、入力電圧より低い電源電圧用の製造プロ
セスを用いてレベルシフト回路を製造することができ
る。

【００２８】（３）第３の発明 第３の発明に係るレベルシフト回路は、第２の発明に係
るレベルシフト回路の構成において、一端が接地され、
他端が反転入力端子または第１の抵抗を介して反転入力
端子に接続され、演算増幅器のスタンバイ時にオンする
トランジスタを備えるものである。

【００２９】この場合、演算増幅器のスタンバイ時にト
ランジスタがオンし、反転入力端子を接地することがで
きるので、演算増幅器のスタンバイ時に、反転入力端子
に印加される電圧を電源電圧範囲内に保持することがで
きる。

【００３０】（４）第４の発明 第４の発明に係るレベルシフト回路は、第２または第３
の発明に係るレベルシフト回路の構成において、一端に
入力電圧を受け、他端が第１の抵抗に接続され、演算増
幅器のスタンバイ時に入力電圧が第１の抵抗に印加され
るのを遮断するスイッチをさらに備えるものである。

【００３１】この場合、スイッチの耐圧が入力電圧とな
るため、スイッチには入力電圧より低い電源電圧用の製
造プロセスを用いることはできないが、スイッチを除く
部分は、入力電圧より低い電源電圧用の耐圧で製造する
ことができるため、レベルシフト回路の動作が高速とな
る。したがって、電源電圧範囲を超える入力電圧を電源
電圧範囲内の電圧にシフトして出力することができると
ともに、高速に動作することができる。

【００３２】また、演算増幅器のスタンバイ時にスイッ
チにより入力電圧を遮断することができるので、演算増
幅器のスタンバイ時に、反転入力端子に電源電圧より高
い入力電圧が印加されることを防止することができ、よ
り確実に反転入力端子に印加される電圧を電源電圧範囲
内に保持することができる。

【００３３】（５）第５の発明 第５の発明に係る集積回路は、第１〜第４のいずれかの
発明に係るレベルシフト回路と、レベルシフト回路の電
源電圧により動作する動作回路とを１チップ化したもの
である。

【００３４】本発明に係る集積回路では、電源電圧より
高い入力電圧を電源電圧以下の電圧にシフトして出力す
ることができるとともに、電源電圧用の製造プロセスを
用いて製造することができる第１〜第３のいずれかの発
明に係るレベルシフト回路と、レベルシフト回路の電源
電圧により動作する動作回路とを１チップ化しているの
で、入力電圧より低い電源電圧用の製造プロセスを用い
てレベルシフト回路および動作回路を１チップ化するこ
とができ、プロセスコストを低減できるとともに、より
高速に動作することができる。

【００３５】また、第４の発明に係るレベルシフト回路
と動作回路とを１チップ化した場合は、レベルシフト回
路の動作が高速となり、集積回路の動作をより高速化す
ることができる。

【００３６】（６）第６の発明 第６の発明に係る集積回路は、第５の発明に係る集積回
路の構成において、入力電圧が印加される外部端子とレ
ベルシフト回路との間に保護回路が設けられ、保護回路
は、レベルシフト回路の電源電圧を供給する電源から切
り離されているものである。

【００３７】この場合、入力電圧が印加される外部端子
とレベルシフト回路との間に保護回路が設けられ、保護
回路はレベルシフト回路の電源電圧を供給する電源から
切り離されているので、電源電圧より高い入力電圧が保
護回路を介してレベルシフト回路の電源に印加されるこ
とがなく、外部から印加されるサージ電圧による静電破
壊から入力電圧より低い電源電圧用の耐圧で製造された
レベルシフト回路を保護することができる。

【００３８】（７）第７の発明 第７の発明に係る集積回路は、第６の発明に係る集積回
路の構成において、保護回路は、一端が外部端子に接続
され、他端が接地され、ダイオード接続されたトランジ
スタである。

【００３９】この場合、保護回路として機能するトラン
ジスタがレベルシフト回路の電源に接続されていないの
で、電源電圧より高い入力電圧がトランジスタを介して
レベルシフト回路の電源に印加されることがない。した
がって、トランジスタのみを用いた簡略な構成により、
外部から印加されるサージ電圧による静電破壊から入力
電圧より低い電源電圧用の耐圧で製造されたレベルシフ
ト回路を保護することができる。

【００４０】

【発明の実施の形態】図１は、本発明の第１の実施の形
態によるレベルシフト回路の構成を示す回路図である。
図１に示すレベルシフト回路は、抵抗Ｒ１，Ｒ２、ＮＭ
ＯＳトランジスタＱ１および演算増幅器１を含む。

【００４１】抵抗Ｒ１の一端は、入力電圧Ｖｉｎを受け
る端子Ｎ１に接続され、他端は演算増幅器１の反転入力
端子に接続される。ＮＭＯＳトランジスタＱ１の一端は
端子Ｎ１に接続され、他端は接地され、そのゲートは端
子Ｎ２に接続される。演算増幅器１の非反転入力端子は
シフト電圧Ｖｒｅｆを受ける端子Ｎ４に接続される。シ
フト電圧Ｖｒｅｆは、接地電位以上かつ電源電圧Ｖｉｎ
ｔ以下の範囲内の所定レベルの電圧である。演算増幅器
１の反転入力端子と出力端子との間には負帰還ループを
構成する抵抗Ｒ２が接続される。抵抗Ｒ１，Ｒ２の抵抗
値は同じ値である。

【００４２】演算増幅器１には、電源Ｖ１から電源電圧
Ｖｉｎｔが供給されるとともに、演算増幅器１をスタン
バイ状態にするためのスタンバイ信号ＳＴが端子Ｎ５を
介して入力される。例えば、演算増幅器１が差動増幅回
路から構成される場合、スタンバイ信号ＳＴは、差動増
幅回路の定電流源となるトランジスタのゲートを接地す
るための信号であり、スタンバイ信号ＳＴとして１が入
力されると、定電流源がオフされ、演算増幅器１はスタ
ンバイ状態となり、スタンバイ信号ＳＴとして０が入力
されると、定電流源がオンされ、演算増幅器１は動作状
態となる。スタンバイ信号ＳＴは、端子Ｎ２にも入力さ
れる。

【００４３】まず、スタンバイ信号ＳＴとして０が入力
され、演算増幅器１が動作状態にある場合、端子Ｎ１か
ら入力電圧Ｖｉｎが抵抗Ｒ１を介して反転入力端子に入
力され、入力電圧Ｖｉｎがシフト電圧Ｖｒｅｆによりシ
フトされ、電源電圧Ｖｉｎｔ以下の出力電圧Ｖｏｕｔが
端子Ｎ６から出力される。例えば、入力電圧Ｖｉｎとし
て５Ｖ系の入力電圧である４．２Ｖの電圧が入力される
と、シフト電圧Ｖｒｅｆが２．８Ｖの場合、出力電圧Ｖ
ｏｕｔは３Ｖ系の電圧である１．４Ｖの電圧となる。

【００４４】ここで、演算増幅器１では抵抗Ｒ２により
負帰還ループが構成されているため、反転入力端子は、
非反転入力端子に仮想接地される。したがって、反転入
力端子の電圧は、端子Ｎ４から入力されるシフト電圧Ｖ
ｒｅｆと同じ電圧に保持され、電源電圧Ｖｉｎｔ以下に
保持される。

【００４５】この結果、入力電圧Ｖｉｎとして電源電圧
Ｖｉｎｔより高い電圧が印加されても、動作時に演算増
幅器１に印加される電圧はすべて電源電圧Ｖｉｎｔ以下
になり、電源電圧Ｖｉｎｔより高い入力電圧Ｖｉｎを電
源電圧Ｖｉｎｔ以下の出力電圧Ｖｏｕｔにシフトして出
力することができる。

【００４６】次に、スタンバイ信号ＳＴとして１が入力
され、演算増幅器１がスタンバイ状態にある場合、反転
入力端子は非反転入力端子に仮想接地されない。このと
き、電源電圧Ｖｉｎｔより高い入力電圧Ｖｉｎが端子Ｎ
１から抵抗Ｒ１を介して反転入力端子に入力されると、
演算増幅器１の耐圧以上の電圧が印加されることにな
り、演算増幅器１が破損する危険性がある。

【００４７】しかしながら、図１に示すレベルシフト回
路では、スタンバイ信号ＳＴによりＮＭＯＳトランジス
タＱ１がオンし、端子Ｎ１が接地される。この結果、反
転入力端子に印加される電圧は電源電圧Ｖｉｎｔ以下に
保持され、この場合も、演算増幅器１に印加される電圧
は、すべて電源電圧Ｖｉｎｔ以下になる。

【００４８】このように、図１に示すレベルシフト回路
では、電源電圧Ｖｉｎｔより高い入力電圧Ｖｉｎが入力
されても、動作時およびスタンバイ時ともに、演算増幅
器１に印加される電圧はすべて電源電圧Ｖｉｎｔ以下と
なり、演算増幅器１に必要とされる耐圧は、入力電圧Ｖ
ｉｎではなく、入力電圧Ｖｉｎより低い電源電圧Ｖｉｎ
ｔになる。したがって、電源電圧Ｖｉｎｔより高い入力
電圧Ｖｉｎではなく、より低い電源電圧Ｖｉｎｔ用の製
造プロセスを用いてレベルシフト回路を製造することが
できる。

【００４９】この結果、図１に示すレベルシフト回路で
は、電源電圧Ｖｉｎｔより高い入力電圧Ｖｉｎを電源電
圧Ｖｉｎｔ以下の電圧にシフトして出力することができ
るとともに、入力電圧Ｖｉｎより低い電源電圧Ｖｉｎｔ
用の製造プロセスを用いて製造することができる。

【００５０】また、上記のように、レベルシフト回路の
耐圧をより低くすることができるので、演算増幅器１を
構成する入力トランジスタのゲート酸化膜を厚くする必
要がなく、微細化プロセスを用いてトランジスタのチャ
ネル長も短くすることができ、より高速に動作させるこ
とができる。

【００５１】なお、上記の例以外に、レベルシフト回路
の動作によりレベルシフト回路内部の入力トランジスタ
が入力電圧に耐える動作条件に設定し、レベルシフト回
路のスタンバイ時に入力トランジスタに印加される電圧
が電源電圧範囲内に保持されるようにしてもよい。

【００５２】図２は、本発明の第２の実施の形態による
レベルシフト回路の構成を示す回路図である。図２に示
すレベルシフト回路と図１に示すレベルシフト回路とで
異なる点は、端子Ｎ１と抵抗Ｒ１との間にスイッチＳＷ
が付加された点であり、その他の点は、図１に示すレベ
ルシフト回路と同様であるので同一部分には同一符号を
付し、以下詳細な説明を省略する。

【００５３】図２に示すスイッチＳＷは、ＮＭＯＳトラ
ンジスタＱ２、ＰＭＯＳトランジスタＱ３およびインバ
ータＩ１を含む。

【００５４】ＮＭＯＳトランジスタＱ２およびＰＭＯＳ
トランジスタＱ３は、端子Ｎ１とノードＮ７との間に接
続され、ＮＭＯＳトランジスタＱ１のゲートにはインバ
ータＩ１を介してスタンバイ信号ＳＴが入力され、ＰＭ
ＯＳトランジスタＱ３のゲートにはスタンバイ信号ＳＴ
が入力され、ＣＭＯＳ（Complementary Metal OxideSem
iconductor ）スイッチが構成されている。

【００５５】なお、ＮＭＯＳトランジスタＱ２およびＰ
ＭＯＳトランジスタＱ３は、入力電圧Ｖｉｎを確実に遮
断するため、演算増幅器１の電源電圧Ｖｉｎｔより高い
入力電圧Ｖｉｎ用の高耐圧のトランジスタであり、ＮＭ
ＯＳトランジスタＱ２およびＰＭＯＳトランジスタＱ３
に入力されるスタンバイ信号ＳＴは、高耐圧のトランジ
スタを確実にオン／オフするため、他のスタンバイ信号
ＳＴより高電圧の信号である。

【００５６】まず、スタンバイ信号ＳＴとして０が入力
されると、スイッチＳＷがオンし、端子Ｎ１から入力電
圧Ｖｉｎが抵抗Ｒ１を介して反転入力端子に入力され、
以降図１に示すレベルシフト回路と同様に動作する。一
方、スタンバイ信号ＳＴとして１が入力されると、スイ
ッチＳＷがオフし、入力電圧Ｖｉｎは抵抗Ｒ１を介して
反転入力端子に入力されず、また、図１に示すレベルシ
フト回路と同様にＮＭＯＳトランジスタＱ１によりノー
ドＮ１が接地される。

【００５７】このように、図２に示すレベルシフト回路
では、図１に示すレベルシフト回路と同様の効果を得る
ことができるとともに、スタンバイ信号ＳＴに応じて入
力信号をハイインピーダンスにするとともにノードＮ７
を接地することにより、より確実にスタンバイ状態にお
いてレベルシフト回路の耐圧以上の電圧が印加されない
ようにしている。

【００５８】図３は、本発明の第３の実施の形態による
レベルシフト回路の構成を示す回路図である。図３に示
すレベルシフト回路と図１に示すレベルシフト回路とで
異なる点は、ＮＭＯＳトランジスタＱ１が演算増幅器１
の反転入力端子に接続される点であり、その他の点は図
１に示すレベルシフト回路と同様であるので同一部分に
は同一符号を付し、以下詳細な説明を省略する。

【００５９】図３に示すレベルシフト回路では、ＮＭＯ
ＳトランジスタＱ１の一端が演算増幅器１の反転入力端
子に接続され、他端は接地され、そのゲートはスタンバ
イ信号ＳＴを受ける端子Ｎ２に接続される。

【００６０】この場合、スタンバイ信号ＳＴとして０が
入力され、演算増幅器１が動作状態にある場合、第１の
実施の形態と同様に動作し、スタンバイ信号ＳＴとして
１が入力され、演算増幅器１がスタンバイ状態にある場
合、ＮＭＯＳトランジスタＱ１がオンし、ノードＮ３が
接地される。このとき、端子Ｎ１から入力される入力電
圧Ｖｉｎは抵抗Ｒ１による抵抗ドロップにより低下し、
簡略な構成で、より確実に反転入力端子に印加される電
圧を電源電圧Ｖｉｎｔ以下に保持することができる。

【００６１】図４は、本発明のレベルシフト回路と３．
３Ｖ耐圧回路とを１チップ化した集積回路の構成を示す
ブロック図である。図４に示す集積回路１０は、ＮＭＯ
ＳトランジスタＱ４、レベルシフト回路１１、３．３Ｖ
耐圧回路１２を備える。

【００６２】ＮＭＯＳトランジスタＱ４はダイオード接
続され、その一端が外部端子Ｎ１１に接続され、他端が
接地される。レベルシフト回路１１および３．３Ｖ耐圧
回路１２は、３．３Ｖの耐圧で設計された回路であり、
３．３Ｖ耐圧プロセス、例えば０．３５μｍプロセスに
より製造され、電源Ｖ１１，Ｖ１２から３．３Ｖの電源
電圧Ｖｉｎｔを供給されて動作する。なお、レベルシフ
ト回路１１は、図１または図３に示すレベルシフト回路
と同様に構成されている。

【００６３】レベルシフト回路１１は、外部端子Ｎ１１
から５Ｖ系の入力電圧Ｖｉｎを受け、３Ｖ系の出力電圧
Ｖｉｎ２（Ｖｉｎ２＜Ｖｉｎｔ）にシフトし、３．３Ｖ
耐圧回路１２へ出力する。３．３Ｖ耐圧回路１２は、３
Ｖ系の出力電圧Ｖｉｎ２を受け、所定の動作を行う。

【００６４】ＮＭＯＳトランジスタＱ４は、サージ電圧
が外部端子Ｎ１１に印加された場合、サージ電圧を接地
端子に逃がすことにより静電破壊からレベルシフト回路
１１を保護する。このとき、外部端子Ｎ１１は、ＮＭＯ
ＳトランジスタＱ４を介して接地端子にのみ接続され、
電源電圧Ｖｉｎｔより高い電源電圧を供給する電源と接
続されていない。

【００６５】したがって、電源電圧Ｖｉｎｔより高いサ
ージ電圧が外部端子Ｎ１１に印加されても、ＮＭＯＳト
ランジスタＱ４を介してレベルシフト回路１１の電源Ｖ
１１に印加されることがなく、外部から印加されるサー
ジ電圧による静電破壊から入力電圧Ｖｉｎより低い電源
電圧Ｖｉｎｔ用の製造プロセスを用いて製造されたレベ
ルシフト回路１１を保護することができる。

【００６６】上記のように、図４に示す集積回路１０で
は、レベルシフト回路１１の電源電圧および耐圧を３．
３Ｖ耐圧回路１２と同一にすることができ、レベルシフ
ト回路１１および３．３Ｖ耐圧回路１２を３Ｖ系の製造
プロセスを用いて１チップ化することができ、プロセス
コストを低減することができる。また、３Ｖ系の製造プ
ロセスを用いているので、５Ｖ系の製造プロセスと比較
してより微細な加工を行うことができ、集積回路１０の
チップ面積を低減することができるとともに、より高速
に動作する集積回路を実現することができる。

【００６７】なお、レベルシフト回路１１に図２に示す
レベルシフト回路を用いた場合は、レベルシフト回路の
動作が高速となり、集積回路の動作をより高速化するこ
とができる。

【００６８】図５は、本発明のレベルシフト回路を用い
たＣＤ−ＲＯＭ（Compact Disc Read Only Memory）用
のＲＦ（Radio Frequency）アンプのトラッキング系の
信号処理部の構成を示す回路図である。

【００６９】なお、図５では、非点収差法を用いたフォ
ーカスサーボを行うために中心部に設けられた４分割光
検出部と、３ビーム法によるトラッキングサーボを行う
ために４分割光検出部の両側に設けられた２つの光検出
部とからなる光検出部を用いた光ピックアップから出力
される各信号を処理するＣＤ−ＲＯＭドライブ用のＲＦ
アンプのうち、トラッキングサーボを行うためにトラッ
キングサーボ用の一方の光検出部からのトラッキング信
号Ｅから他方の光検出部のトラッキング信号Ｆを減算し
てトラッキングエラー信号ＴＥを出力する部分を示して
いる。

【００７０】図５に示すＲＦアンプは、ＮＭＯＳトラン
ジスタＱ１１，Ｑ１２、抵抗Ｔ１１〜Ｔ２３、演算増幅
器１１〜１８、可変抵抗回路ＶＴ１１〜ＶＴ１５、コン
デンサＣ１１，Ｃ１２および可変コンデンサＶＣ１１を
含む。

【００７１】抵抗Ｔ１１の一端は、端子Ｎ１１に接続さ
れ、一方の光検出部からトラッキング信号Ｅを受ける。
演算増幅器１１の反転入力端子は抵抗Ｔ１１の他端に接
続され、非反転入力端子はシフト電圧ＶＲＥＦ１を受け
る端子Ｎ１３に接続され、反転入力端子と出力端子との
間には抵抗Ｔ１３が接続される。ＮＭＯＳトランジスタ
Ｑ１１の一端が演算増幅器１１の反転入力端子に接続さ
れ、他端は接地され、そのゲートは演算増幅器１１をス
タンバイ状態にするためのスタンバイ信号ＳＴを受ける
端子Ｎ４１に接続される。なお、演算増幅器１１には、
図３に示す演算増幅器１と同様に、３Ｖ系の電源電圧が
供給されるとともに、スタンバイ信号ＳＴが入力される
が、図示を省略している。

【００７２】これにより、図３に示すレベルシフト回路
と同様の構成を有するレベルシフト回路が構成され、動
作時に、端子Ｎ１１から入力されるトラッキング信号Ｅ
がシフト電圧ＶＲＥＦ１により５Ｖ系の信号から３Ｖ系
の信号にシフトされ、スタンバイ時に、演算増幅器１１
の反転入力端子の電圧が演算増幅器１１の電源電圧以下
に保持される。

【００７３】演算増幅器１１の出力端子と演算増幅器１
３の反転入力端子との間には可変抵抗回路ＶＴ１１が接
続され、演算増幅器１３の非反転入力端子は所定の基準
電圧を受け、演算増幅器１３の反転入力端子と出力端子
との間には抵抗Ｔ１５が接続される。可変抵抗回路ＶＴ
１１は、４種類の抵抗値を設定することができる。

【００７４】これにより、プログラマブルゲインアンプ
が構成され、プログラマブルゲインアンプの増幅率とし
て、０ｄＢ、６ｄＢ、１４ｄＢ、２０ｄＢの増幅率を設
定することができる。したがって、図５に示すＲＦアン
プでは、増幅率を６ｄＢ切り替えることにより３００ｍ
Ｖおよび６００ｍＶの信号を出力する２種類の光ピック
アップに対応することができるとともに、増幅率を１４
ｄＢ切り替えることによりＣＤ−ＲＷ（Compact Disc R
ewritable ）ドライブ用の光ピックアップにも対応する
ことができる。

【００７５】演算増幅器１３の出力端子と演算増幅器１
５の反転入力端子との間には抵抗Ｔ１７が接続され、演
算増幅器１５の非反転入力端子は所定の基準電圧を受
け、演算増幅器１５の反転入力端子と出力端子との間に
は可変抵抗回路ＶＴ１３が接続されている。可変抵抗回
路ＶＴ１３は、８ビットの制御信号に応じて抵抗値を２
５６段階切り替えることができる。これにより、バラン
ス回路が構成され、８ビットの制御信号に応じて０ｄＢ
〜６ｄＢの範囲を２５６段階で切り替えることができ
る。

【００７６】抵抗Ｔ１２の一端は、端子Ｎ１２に接続さ
れ、他方の光検出部からトラッキング信号Ｆを受ける。
演算増幅器１２の反転入力端子は抵抗Ｔ１２の他端に接
続され、非反転入力端子はシフト電圧ＶＲＥＦ１を受け
る端子Ｎ１３に接続され、反転入力端子と出力端子との
間には抵抗Ｔ１４が接続される。ＮＭＯＳトランジスタ
Ｑ１２の一端が演算増幅器１２の反転入力端子に接続さ
れ、他端は接地され、そのゲートは演算増幅器１２をス
タンバイ状態にするためのスタンバイ信号ＳＴを受ける
端子Ｎ４２に接続される。なお、演算増幅器１２には、
図３に示す演算増幅器１と同様に、３Ｖ系の電源電圧が
供給されるとともに、スタンバイ信号ＳＴが入力される
が、図示を省略している。

【００７７】これにより、図３に示すレベルシフト回路
と同様の構成を有するレベルシフト回路が構成され、動
作時に、端子Ｎ１２から入力されるトラッキング信号Ｆ
がシフト電圧ＶＲＥＦ１により５Ｖ系の信号から３Ｖ系
の信号にシフトされ、スタンバイ時に、演算増幅器１２
の反転入力端子の電圧が演算増幅器１２の電源電圧以下
に保持される。

【００７８】演算増幅器１２の出力端子と演算増幅器１
４の反転入力端子との間には可変抵抗回路ＶＴ１２が接
続され、演算増幅器１４の非反転入力端子は所定の基準
電圧を受け、演算増幅器１４の反転入力端子と出力端子
との間には抵抗Ｔ１６が接続される。可変抵抗回路ＶＴ
１２は、可変抵抗回路ＶＴ１１と同様に構成され、可変
抵抗回路ＶＴ１２の抵抗値として４種類の抵抗値が設定
できる。これにより、プログラマブルゲインアンプが構
成され、プログラマブルゲインアンプの増幅率として、
０ｄＢ、６ｄＢ、１４ｄＢ、２０ｄＢの増幅率を設定す
ることができる。

【００７９】演算増幅器１４の出力端子と演算増幅器１
６の反転入力端子との間には抵抗Ｔ１８が接続され、演
算増幅器１６の非反転入力端子は外部から設定可能な基
準電圧ＶＤＡ２を受ける端子Ｎ２５に接続され、演算増
幅器１６の反転入力端子と出力端子との間には可変抵抗
回路ＶＴ１４が接続されている。可変抵抗回路ＶＴ１４
は、可変抵抗回路ＶＴ１３と同様に構成され、８ビット
の制御信号に応じて抵抗値を２５６段階切り替えること
ができる。これにより、バランス回路が構成され、８ビ
ットの制御信号に応じて０ｄＢ〜６ｄＢの範囲を２５６
段階で切り替えることができる。

【００８０】演算増幅器１５の出力端子と演算増幅器１
７の非反転入力端子との間には抵抗Ｔ１９が接続され、
演算増幅器１７の反転入力端子と非反転出力端子との間
にはコンデンサＣ１１および抵抗Ｔ２１が接続され、演
算増幅器１６の出力端子と演算増幅器１７の非反転入力
端子との間には抵抗Ｔ２０が接続され、演算増幅器１７
の非反転入力端子と反転出力端子との間には抵抗Ｔ２２
およびコンデンサＣ１２が接続され、演算増幅器１７の
反転出力端子は所定の基準電圧を受ける。これにより、
減算回路が構成され、演算増幅器１６の出力から演算増
幅器１５の出力を減算した信号が演算増幅器１７の非反
転出力端子から出力される。

【００８１】演算増幅器１７の非反転出力端子と演算増
幅器１８の反転入力端子との間には可変抵抗回路ＶＴ１
５が接続され、演算増幅器１８の非反転入力端子は所定
の基準電圧を受け、演算増幅器１８の反転入力端子と出
力端子との間には可変コンデンサＶＣ１１および抵抗Ｔ
２３が接続される。

【００８２】可変抵抗回路ＶＴ１５は、４ビットの制御
信号に応じて抵抗値を１６段階切り替えることができ
る。また、可変コンデンサＶＣ１１は、その容量として
２種類の容量を設定することができるように構成されて
いる。

【００８３】これにより、プログラマブルゲインアンプ
が構成され、４ビットの制御信号に応じて−６ｄＢ〜６
ｄＢの範囲を１６段階で切り替えることができるととも
に、２種類の周波数特性を設定することができる。

【００８４】上記の構成により、一方の光検出部のトラ
ッキング信号Ｅは、レベルシフト回路として機能する演
算増幅器１１により５Ｖ系の信号から３Ｖ系の信号にシ
フトされ、プログラマブルゲインアンプとして機能する
演算増幅器１３により０ｄＢ、６ｄＢ、１４ｄＢ、２０
ｄＢのいずれかの増幅率により増幅され、バランス回路
として機能する演算増幅器１５により０ｄＢ〜６ｄＢの
範囲で２５６段階のいずれかのレベルでバランス調整さ
れ、他方の光検出部の出力信号Ｆも上記と同様に処理さ
れる。

【００８５】このようにして、レベル等が調整された出
力信号Ｅ，Ｆは、減算回路として機能する演算増幅器１
７により減算され、最後に、演算増幅器１８により−６
ｄＢから６ｄＢの範囲で１６段階のいずれかの増幅率で
増幅され、トラッキングエラー信号ＴＥが出力される。

【００８６】また、図示を省略したフォーカス系の信号
処理部も上記と同様に構成され、４分割光検出部の出力
信号Ａ，Ｂ，Ｃ，Ｄを用いて（Ａ＋Ｃ）−（Ｂ＋Ｄ）を
演算し、フォーカスエラー信号ＦＥが出力される。

【００８７】上記のように、図５に示すＲＦアンプで
は、レベルシフト回路を他の回路とともに３Ｖ系の製造
プロセスを用いて集積化することができ、プロセスコス
トを低減することができる。また、３Ｖ系の製造プロセ
スを用いているので、５Ｖ系の製造プロセスと比較して
より微細な加工を行うことができ、ＲＦアンプの回路面
積を低減することができるとともに、より高速に動作す
るＲＦアンプを実現することができる。

【００８８】図６は、図５に示すＲＦアンプを含むＣＤ
−ＲＯＭドライブ用半導体集積回路の構成を示すブロッ
ク図である。

【００８９】図６に示す半導体集積回路１００は、ＲＦ
アンプ１０１、ＤＳＰ（Digital Signal Processor）１
０２、ＤＡＣ（Digital Analog Converter）１０３、サ
ーボ回路１０４、マイコン（マイクロコンピュータ）１
０５、エラー訂正回路１０６およびＤＲＡＭ（Dynamic
Random Access Memory）１０７を含む。

【００９０】半導体集積回路１００は、ＲＦアンプ１０
１、ＤＳＰ１０２、ＤＡＣ１０３、サーボ回路１０４、
マイコン１０５、エラー訂正回路１０６およびＤＲＡＭ
１０７をＣＭＯＳプロセスにより集積化して１チップ化
したＣＭＯＳ集積回路である。なお、ＤＲＡＭ１０７
は、コスト的な観点から、別チップとし、ＲＦアンプ１
０１、ＤＳＰ１０２、ＤＡＣ１０３、サーボ回路１０
４、マイコン１０５およびエラー訂正回路１０６をＣＭ
ＯＳ集積回路として１チップ化し、これらを同一パッケ
ージ内に封止するようにしてもよい。

【００９１】光ピックアップ１１０によりＣＤ−ＲＯＭ
ディスク上に記録されたデータがＲＦ信号に変換され、
ＲＦアンプ１０１へ出力される。ＲＦアンプ１０１は、
図５に示すＲＦアンプと同様に構成され、入力されたＲ
Ｆ信号から上記の処理によりフォーカスエラー信号、ト
ラッキングエラー信号および再生信号（ＥＦＭ（Eight
to Fourteen Modulation）信号）等を生成し、ＤＳＰ１
０２へ出力する。

【００９２】ＤＳＰ１０２およびサーボ回路１０４は、
フォーカスエラー信号およびトラッキングエラー信号等
から光ピックアップ１１０を制御するための制御信号を
作成し、駆動回路１２０へ出力する。駆動回路１２０
は、入力された制御信号に応じて光ピックアップ１１０
内のアクチュエータを駆動し、良好なＲＦ信号を再生す
るように光ピックアップ１１０が制御される。

【００９３】エラー訂正回路１０６は、ＤＲＡＭ１０７
を用いて再生データのエラー訂正を行い、音声信号を再
生する場合はＤＡＣ１０３により再生データをアナログ
信号へ変換して出力する。

【００９４】マイコン２４０は、ドライブ全体の動作を
制御するシステムコントローラとして機能し、必要に応
じてＤＳＰ１０２等とデータ等を送受信し、ＣＤ−ＲＯ
Ｍドライブの種々の動作が実行される。

【００９５】上記のように、図６に示す半導体集積回路
１００では、３Ｖ系の製造プロセスを用いて製造可能な
ＲＦアンプ１０１を用いることにより、他のブロックを
含めてＣＭＯＳプロセスにより１チップ化することがで
き、小型でかつ高速なＣＤ−ＲＯＭ用の１チップＣＭＯ
Ｓ集積回路を実現することができる。

【００９６】なお、上記の説明では、ＣＤ−ＲＯＭドラ
イブの回路を例に説明したが、本発明のレベルシフト回
路が適用される集積回路は、この例に特に限定されず、
種々の集積回路に同様に適用することができ、同様の効
果を得ることができる。

【００９７】図７は、本発明によるレベルシフト回路、
３．３Ｖ耐圧回路および２．５Ｖ耐圧回路を１チップ化
した集積回路の構成を示すブロック図である。図７に示
す集積回路２０は、３．３Ｖ耐圧回路２１、レベルシフ
ト回路２２および２．５Ｖ耐圧回路２３を備える。集積
回路２０は、同一集積回路内で電源電圧が異なる回路間
のインタフェースを取った例を示すものである。

【００９８】３．３Ｖ耐圧回路２１は、３．３Ｖの耐圧
で設計された回路であり、電源Ｖ２１から３．３Ｖの電
圧Ｖｉｎｔ１を供給されて動作する。レベルシフト回路
２２および２．５Ｖ耐圧回路２３は、２．５Ｖの耐圧で
設計された回路であり、電源Ｖ２２，Ｖ２３から２．５
Ｖの電圧Ｖｉｎｔ２を供給されて動作する。なお、レベ
ルシフト回路１１は、電源電圧が２．５Ｖに変更され、
３Ｖ系の入力電圧を２Ｖ系の出力電圧にシフトする点を
除き、図１〜図３に示すレベルシフト回路と同様の構成
される。

【００９９】３．３Ｖ耐圧回路２１は、外部端子Ｎ２１
から３Ｖ系の入力電圧Ｖｉｎ１（Ｖｉｎ１＜Ｖｉｎｔ
１）を受け、所定の動作を行い、３Ｖ系の出力電圧Ｖｏ
ｕｔ１をレベルシフト回路２２へ出力する。レベルシフ
ト回路２２は、３Ｖ系の出力電圧Ｖｏｕｔ１を２Ｖ系の
出力電圧Ｖｉｎ２（Ｖｉｎ２＜Ｖｉｎｔ２）にシフト
し、２．５Ｖ耐圧回路２３へ出力する。２．５Ｖ耐圧回
路２３は、２Ｖ系の出力電圧Ｖｉｎ２を受け、所定の動
作を行う。

【０１００】このように、本発明のレベルシフト回路
は、同一集積回路内で電源電圧が異なる回路間のインタ
フェースを取る場合にも用いることができる。この場
合、レベルシフト回路２２および２．５Ｖ耐圧回路２３
をより微細な０．２５μｍルールにより設計して製造す
ることができ、レベルシフト回路２２および２．５Ｖ耐
圧回路２３を小面積化することができるとともに高速化
することができる。

【０１０１】なお、本発明のレベルシフト回路は、５Ｖ
系の信号を３Ｖ系の信号にシフトするもの等に特に限定
されず、他の電圧からより低い電圧へシフトする場合に
も同様に適用することができ、同様の効果を得ることが
できる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態によるレベルシフト
回路の構成を示す回路図である。

【図２】本発明の第２の実施の形態によるレベルシフト
回路の構成を示す回路図である。

【図３】本発明の第３の実施の形態によるレベルシフト
回路の構成を示す回路図である。

【図４】本発明のレベルシフト回路と３．３Ｖ耐圧回路
とを１チップ化した集積回路の構成を示すブロック図で
ある。

【図５】本発明のレベルシフト回路を用いたＣＤ−ＲＯ
Ｍ用のＲＦアンプのトラッキング系の信号処理部の構成
を示す回路図である。

【図６】図５に示すＲＦアンプを含むＣＤ−ＲＯＭドラ
イブ用半導体集積回路の構成を示すブロック図である。

【図７】本発明によるレベルシフト回路、３．３Ｖ耐圧
回路および２．５Ｖ耐圧回路を１チップ化した集積回路
の構成を示すブロック図である。

【図８】５Ｖ系の回路と３Ｖ系の回路とが混在する従来
の回路の構成を示すブロック部である。

【図９】図８に示す回路を１チップ化した集積回路の構
成を示すブロック部である。

【図１０】図８に示す回路を１チップ化した他の集積回
路の構成を示すブロック部である。

【符号の説明】

１，１１，１２ 演算増幅器 Ｒ１，Ｒ２，Ｔ１１〜Ｔ１４ 抵抗 Ｑ１，Ｑ２，Ｑ４，Ｑ１１，Ｑ１２ ＮＭＯＳトランジ
スタ Ｑ３ ＰＭＯＳトランジスタ ＳＷ スイッチ １０，２０ 集積回路 １１，２２ レベルシフト回路 １２，２１ ３．３Ｖ耐圧回路 ２３ ２．５Ｖ耐圧回路 １００ 半導体集積回路 １０１ ＲＦアンプ １０２ ＤＳＰ １０３ ＤＡＣ １０４ サーボ回路 １０５ マイコン １０６ エラー訂正回路 １０７ ＤＲＡＭ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 大塚 健志 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 5J056 AA11 AA33 BB02 BB43 BB57 BB59 CC00 CC01 CC21 DD13 DD27 DD29 EE07 FF06 FF07 FF08 GG06 5J090 AA01 AA47 AA53 CA65 CA87 DN02 FA17 HA10 HA17 HA19 HA25 HA26 HA29 HA30 HA39 KA04 KA18 KA33 MA13 MN01 TA01 5J091 AA01 AA47 AA53 CA65 CA87 FA17 HA10 HA17 HA19 HA25 HA26 HA29 HA30 HA39 KA04 KA18 KA33 MA13 TA01

Claims (7)

【特許請求の範囲】
1. 【請求項１】 入力電圧をシフトして出力するレベルシ
   フト回路であって、 前記レベルシフト回路の動作時に、入力端子から前記レ
   ベルシフト回路の電源電圧範囲を超えた入力電圧が印加
   され、前記レベルシフト回路の動作により前記レベルシ
   フト回路内部の入力トランジスタが前記入力電圧に耐え
   る動作条件に設定され、前記レベルシフト回路のスタン
   バイ時に、前記入力トランジスタに印加される電圧が前
   記電源電圧範囲内に保持されることを特徴とするレベル
   シフト回路。
2. 【請求項２】 入力電圧をシフトして出力するレベルシ
   フト回路であって、 演算増幅器の反転入力端子に第１の抵抗が接続され、前
   記反転入力端子と前記演算増幅器の出力端子との間に負
   帰還ループを構成する第２の抵抗が接続され、前記演算
   増幅器の非反転入力端子に印加される電圧が前記演算増
   幅器の電源電圧範囲内に保持され、前記演算増幅器の動
   作時に、前記電源電圧範囲を超えた入力電圧が前記第１
   の抵抗を介して前記反転入力端子に印加され、前記電源
   電圧範囲内の出力電圧にシフトされて前記出力端子から
   出力され、前記演算増幅器のスタンバイ時に、前記反転
   入力端子に印加される電圧が前記電源電圧範囲内に保持
   されることを特徴とするレベルシフト回路。
3. 【請求項３】 一端が接地され、他端が前記反転入力端
   子または前記第１の抵抗を介して前記反転入力端子に接
   続され、前記演算増幅器のスタンバイ時にオンするトラ
   ンジスタを備える請求項２記載のレベルシフト回路。
4. 【請求項４】 一端に前記入力電圧を受け、他端が前記
   第１の抵抗に接続され、前記演算増幅器のスタンバイ時
   に前記入力電圧が前記第１の抵抗に印加されるのを遮断
   するスイッチをさらに備えることを特徴とする請求項２
   または３記載のレベルシフト回路。
5. 【請求項５】 請求項１〜４のいずれかに記載のレベル
   シフト回路と、前記レベルシフト回路の電源電圧により
   動作する動作回路とを１チップ化したことを特徴とする
   集積回路。
6. 【請求項６】 入力電圧が印加される外部端子と前記レ
   ベルシフト回路との間に保護回路が設けられ、前記保護
   回路は、前記レベルシフト回路の電源電圧を供給する電
   源から切り離されていることを特徴とする請求項５記載
   の集積回路。
7. 【請求項７】 前記保護回路は、一端が前記外部端子に
   接続され、他端が接地され、ダイオード接続されたトラ
   ンジスタであることを特徴とする請求項６載の集積回
   路。