JP2001230323A - 回路パラメータ抽出方法、半導体集積回路の設計方法および装置 - Google Patents

Abstract

(57)【要約】 【課題】 高精度な配線仕上がり幅算出および高精度な
回路シミュレーションを可能にする。 【解決手段】 モデル配線と該モデル配線の周囲に存在
する同層の配線との距離と、該モデル配線のマスクレイ
アウト幅と仕上がり幅との差との相関データ１０１を準
備し、実際のレイアウト１００から、解析配線の配線長
と配線幅を抽出すると共に、該解析配線と同層で周囲に
存在する配線との距離を抽出し（１０２）、抽出した前
記解析配線のレイアウト配線幅と、同じく抽出した前記
解析配線と前記解析配線の周囲に存在する前記配線との
距離とに対して、前記相関データを参照することによっ
て得られる配線仕上がり幅を用いて、配線抵抗値と配線
容量値を算出する（１０５）。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、主に半導体集積回
路設計における配線抵抗値、配線容量値、トランジスタ
のゲート幅等の回路パラメータ抽出方法、及び抽出した
回路パラメータを用いて半導体集積回路のタイミング検
証シミュレーションを実行する半導体集積回路の設計方
法および装置に関する。

【０００２】

【従来の技術】従来の半導体集積回路設計においては、
レイアウトデータからタイミング検証のためのシミュレ
ーション用回路データを抽出／作成する際に、配線容量
に関しては周囲に存在する配線との関係を考慮して計算
されているが、配線抵抗に関しては、その配線自身がマ
スク的に描かれている幅と長さのみを考慮して計算され
ていた。少なくとも現在市販されている自動配置配線ツ
ールと組み合わせて用いられるタイミングシミュレーシ
ョンを行う際には、同層配線との配線間隔は考慮されて
いないのが現状である。

【０００３】しかしながら、配線抵抗は周囲の配線とは
関係が無く、配線容量は周囲配線との関係で決まるとい
うことは、物理現象的な観点においては正しいが、実際
の半導体製造工程では、配線のパターン形成はリソグラ
フィ工程やエッチング工程によって形成されるため、対
象とする配線と同層の配線が周囲に存在するか否か、周
囲配線との距離、配線パターンの面積率等により、その
仕上がり配線幅や断面形状に差が出てくる。

【０００４】特に近年はプロセス微細化が加速度的に進
んでおり、リソグラフィ工程で加工対象とするパターン
の最小寸法に対して、リソグラフィ工程で使用するステ
ッパー光源波長の余裕度が益々少なくなってきている。
そのため、配線パターン間の距離を検出して、所望の仕
上がり幅となるような補正をマスクパターンに加える光
近接効果補正（Optical Proximity Correction、略して
ＯＰＣと称する）が考案され、ゲート電極層に関して
は、このＯＰＣを用いるのが最近の微細プロセスでは一
般的となっている。

【０００５】メタル配線層に関して言えば、パターン描
画にリソグラフィ工程が使われる点についてはゲート電
極層と同じであるが、同一プロセス世代ではゲート電極
層よりも最小加工寸法が大きい場合が一般的である。具
体的な数値で述べると、０．１８μm世代では、ゲート
電極幅が約０．１８μm程度で、メタル配線幅が０．２
０〜０．３５μm程度というのが一般的なレイアウトル
ールである。メタル配線については、トランジスタ特性
に直接的に大きな影響を与えるゲート寸法よりは厳しい
寸法規格値を要求されてこなかったため、ＯＰＣ等はほ
とんど用いられていないのが現状一般的である。言い換
えれば、ＯＰＣを用いなくても所望のレジスト寸法制御
（リソグラフィ性能）が確保可能だからである。

【０００６】また、拡散層の分離領域形成もプロセスの
微細化に伴って、従来のＬＯＣＯＳからＳＴＩ（Shallo
w Trench Isolation）に移行して来ている。ＬＯＣＯＳ
ではシリコンの熱酸化によって分離用のＳｉＯ₂膜を形
成していたが、バーズビークと呼ばれる大きな入り込み
量が生じてしまうという短所を有しており、微細化には
不向きであった。ＳＴＩは、このバーズビーク発生の不
具合を回避して微細なトランジスタ分離領域を形成する
ために考案された。その概要としては、ドライエッチン
グで彫り込んだ部分にＳｉＯ₂膜を埋め込むフローによ
って分離膜を形成するプロセスフローである。微細な分
離パターンを形成可能という長所に加えて、ＬＯＣＯＳ
が拡散層側面部にチャネルストッパ注入と呼ばれる大き
な寄生容量成分を持っていたのに対し、ＳＴＩはＳｉＯ
₂膜でトランジスタ活性領域の側面部を分離するので寄
生容量が少ないという長所もある。

【０００７】

【発明が解決しようとする課題】しかしながら、従来方
法には以下のような問題点がある。

【０００８】考慮せねばならないのは、配線の製造工程
は、配線のリソグラフィ工程だけではなく、レジスト形
成後の配線ドライエッチ工程も含むことである。以下
に、ＬＳＩ製造工程を含めて図１３を用いて説明する。

【０００９】図１３に示すように、配線の製造工程は、
（ａ）配線層を堆積、（ｂ）レジストを塗布、（ｃ）マ
スクを用いて感光、（ｄ）不要なレジストパターン除
去、（ｅ）レジストパターンを用いて配線層をドライエ
ッチングでパターン形成、からなる。

【００１０】まず、工程（ｃ）、（ｄ）でレジストパタ
ーンを形成するのであるが、近辺に存在するパターンと
の光学的干渉や面積率の関係から、マスク上に描いたパ
ターン寸法通りに仕上がらないという問題がある。この
問題に対しては、従来の技術に示したような、ゲート電
極に対して用いられている光近接効果補正（ＯＰＣ）が
有効である。

【００１１】そしてさらに、リソグラフィ工程でレジス
トが寸法通りに形成されていたとしても、配線パターン
形成におけるドライエッチング工程において、その配線
パターンの近くに別の配線が存在するか否かで配線形状
に差が生じてしまうという問題が新たに存在する。

【００１２】配線のエッチング条件を、最小のライン＆
スペースピッチ、またはＡＳＩＣ設計手法における自動
配置配線ツールでの配線グリッドのように、非常に多く
用いられる狭いピッチに最適設定したとする。ここで、
最適設定とは、そうしたレイアウト状態の場合にエッチ
ング対象の配線断面形状がほぼ真四角になるようにエッ
チング条件を設定することを意味している。

【００１３】こうしたエッチング条件設定の場合、ある
モデル配線の周囲に他の配線が存在しないようなレイア
ウトパターンに対しては、そのモデル配線のボトム部が
太まり、配線抵抗値が低くなる傾向がある。この理由と
しては、周囲に配線が存在しない場合、ドライエッチン
グ時に取り除くメタルの量が非常に多くなり、一旦プラ
ズマエッチングで飛ばされたエッチング対象であるメタ
ルが、再度配線パターンの側壁に堆積するメカニズム等
により説明されている。（図１４（ａ）、図１４
（ｂ）、および図１４（ｃ）にそれぞれ示す、ライン＆
スペース・パターンの断面図、孤立パターンの断面図、
および図１４（ｂ）の拡大図を参照）よって、着目配線
の隣に来る配線が遠い程エッチング時に側壁近傍で飛ば
されるメタル量が増え、たとえ着目配線のトップ部が光
近接効果補正等により所望のレジスト幅に仕上がってい
たとしても、配線ボトム部の幅が広がった、上底よりも
下底の方が大きな台形形状になってしまうという課題が
ある。

【００１４】図１５に、その配線スペースと配線仕上が
り幅との依存性グラフ（実測値）を示す。図１５からも
わかるように、配線のトップ部の寸法は配線間距離（ス
ペース幅）が変わってもほとんど変化しておらず、ボト
ム側の寸法が変化している。このことから、リソグラフ
ィをケアしてレジスト寸法がきちんと出るように光近接
効果補正や孤立パターンに対する補正等をいくら行った
としても、このボトム部の太りに対しては精度良く扱い
きれないことが判る。

【００１５】より正確に言うと、エッチングプラズマは
レジストの上から配線パターンに垂直に飛んでくるので
レジスト寸法以上には削れないという理由付けで上記説
明を行ったが、エッチング工程の条件設定によっては、
配線パターンの側面部に飛び込んでくる速度成分を持っ
たエッチングプラズマによってレジスト下の配線トップ
部寸法もレジスト寸法以上に削れてしまうこともあり得
る。

【００１６】また、こうしたプロセス工程に対しては、
パターン面積率というファクターが重要な因子なのであ
るが、この配線ドライエッチの工程に対しても、従来か
ら光近接効果等を用いて議論されているレジストのリソ
グラフィ工程に対しても、対象パターンの面積率が未考
慮であり、それを考慮に入れることで配線の仕上がりパ
ターン形状、及びそれから導出される機能確認シミュレ
ーションで使用する配線抵抗や容量等の回路パラメータ
の精度をさらに向上出来ることが判った。

【００１７】図１６に、メタルをドライエッチング工程
で削るプロセスにおける配線パターン面積率（開口率＝
１００−パターン面積率で表す）と配線仕上がり幅のズ
レ量との相関データ（実測値）を示す。図１６に示すよ
うに、配線パターン面積率が小さくなる（開口率が大き
くなる）ほど、配線仕上がり幅は太めになっていくこと
がわかる。ちなみに、ゲート電極は配線とはエッチング
される材料が異なるので、エッチング時に付くテーパー
角は配線ほど問題になるレベルではない。

【００１８】また最近、配線の低抵抗化／高信頼性化を
狙って、配線材料をアルミでなく銅（Ｃｕ）を用いるプ
ロセスも用いられて来つつある。Ｃｕの場合はエッチン
グが難しく、層間膜を掘り込んでおいてその中にＣｕを
埋め込み、ＣｕをＣＭＰ（Chemical Mechanical Polish
ing：化学的機械研磨）して形成するダマシンプロセス
を用いるのが現在の主流プロセスである。しかし、この
ダマシンプロセスにおいてもエッチング工程を用いてい
るので、この配線間の距離や面積率によってテーパー角
が変わる問題は同一である。但し、配線自体をエッチン
グするのとポジとネガが逆の関係であり、配線自体をエ
ッチングする場合とは配線間距離や配線パターン面積率
と仕上がり幅との相関関係は増減が逆の関係となる。ま
た、配線幅が太いパターンにおいて、メタルＣＭＰ時に
配線幅がすり鉢型に中央程薄くなるディッシングと呼ば
れる不具合が発生すること等が配線自体をエッチングす
るプロセスとは異なる。

【００１９】また、前述のトランジスタ分離領域形成プ
ロセスＳＴＩにおいても、分離領域を掘り込む際にエッ
チング工程が存在するので、詳細はそのエッチング特性
にも依存するが、トランジスタ活性領域間の距離が変わ
ればＳＴＩ端のテーパー角が変わり、トランジスタゲー
ト幅が変化する可能性がある。

【００２０】したがって、本発明は、上記課題に鑑みて
なされたものであり、高精度な配線仕上がり幅算出およ
び高精度な回路シミュレーションを可能にする回路パラ
メータ抽出方法、それを用いた半導体集積回路の設計方
法および装置を提供することを目的とする。

【００２１】

【課題を解決するための手段】前記の目的を達成するた
め、本発明の第１回路パラメータ抽出方法は、半導体集
積回路のレイアウトから配線抵抗や配線容量等の回路パ
ラメータを抽出する方法であって、モデル配線と該モデ
ル配線の周囲に存在する同層の配線との距離と、該モデ
ル配線のマスクレイアウト幅と仕上がり幅との差との相
関データを準備し、実際のレイアウトから、解析配線の
配線長と配線幅を抽出すると共に、該解析配線と同層で
周囲に存在する配線との距離を抽出し、抽出した前記解
析配線のレイアウト配線幅と、同じく抽出した前記解析
配線と前記解析配線の周囲に存在する前記配線との距離
とに対して、前記相関データを参照することによって得
られる配線仕上がり幅を用いて、配線抵抗値と配線容量
値を算出することを特徴とする。

【００２２】この第１回路パラメータ抽出方法によれ
ば、従来技術では未考慮であった解析配線の仕上がり幅
とその解析配線の周囲に存在する配線との距離との相関
データを用いることにより、従来よりもより高精度な配
線抵抗／容量の抽出、及び高精度な回路シミュレーショ
ンが可能となる。これにより、チップ上の各場所での配
線間距離差に起因して発生する配線抵抗値の違いによっ
て生じうるタイミングスキュー等のタイミングエラーも
抑制可能となる。

【００２３】また、本手法はリソグラフィ工程に起因し
て生ずる配線仕上がり幅の変化も含めて用いることが可
能であるので、配線トップ部の寸法がマスクレイアウト
パターン通りの寸法に仕上がっていなくても、その差も
含めて高精度に配線パラメータを抽出しシミュレーショ
ンできる。その応用的使用方法としては、配線に用いる
レジストが加工ルール的には断線やショートには至らな
いＯＫのレベルだが仕上がりバラツキに関する規格値と
してはＯＰＣを用いねば実現不可能な精度を要求されて
いるような場合において、ＯＰＣ無しで本発明の配線間
距離と配線仕上がり幅依存性を考慮した回路パラメータ
抽出も用いることによって、ＯＰＣ用の微細追加パター
ンを扱える高精度な高額マスクや長時間のＯＰＣマスク
処理が不要となる。

【００２４】前記の目的を達成するため、本発明の第２
回路パラメータ抽出方法は、半導体集積回路のレイアウ
トから配線抵抗や配線容量等の回路パラメータを抽出す
る方法であって、モデル配線の配線層の、ある設定領域
内における配線パターンの存在割合である配線パターン
面積率と、該モデル配線の仕上がり幅の変化量との相関
データを準備し、実際のレイアウトから、解析配線の配
線長と配線幅を抽出すると共に、該解析配線の配線層の
パターン面積率を計算し、抽出した前記解析配線の配線
長と配線幅と、計算した前記解析配線層の前記パターン
面積率とに対して、前記相関データを参照することによ
って得られる、面積率に起因した配線仕上がり幅の変化
量を用いて、配線仕上がり幅を求め、配線抵抗値と配線
容量値を算出することを特徴とする。

【００２５】この第２回路パラメータ抽出方法によれ
ば、解析配線の配線層面積率と解析配線仕上がり幅との
相関データを用いることにより、高精度な配線抵抗及び
配線容量パラメータの抽出が可能となる。また、チップ
上の各場所での配線の粗密差や配線間距離差に起因して
発生する配線抵抗値の違いによって生じうるタイミング
スキュー等のタイミングエラーも抑制可能となる。

【００２６】前記第１および第２回路パラメータ抽出方
法において、前記準備する前記相関データを、前記モデ
ル配線の配線断面を、長方形、長方形以外の鋭角や鈍角
の角を有する四角形、四角以上の多角形、ある辺の形状
をある曲率の円周曲線として表現する形状、およびある
辺をある関数曲線で表現する形状のいずれかの変化とし
て表現し、前記抽出した前記解析配線のレイアウト上の
配線長と配線幅に加えて、前記相関データを参照するこ
とで求められる仕上がり後の配線断面形状の断面積を計
算することにより単位長当たりの配線抵抗値を求め、該
単位長当たりの配線抵抗値とレイアウト上の配線長より
解析配線の抵抗値と容量値を算出することが好ましい。

【００２７】この方法によれば、従来の真四角な断面と
して扱われていたものよりもより高精度な抵抗計算が可
能となる。

【００２８】また、前記配線断面形状を台形形状として
取り扱うことが好ましい。

【００２９】この方法によれば、従来の真四角な断面と
して扱われていたものよりもより高精度な抵抗計算が可
能となる。特に、台形形状は扱いがさほど複雑ではな
く、かつ、配線仕上がり形状をかなり精度良く取り扱え
る近似形状である。

【００３０】前記の目的を達成するため、本発明の第３
回路パラメータ抽出方法は、半導体集積回路のレイアウ
トから配線抵抗や配線容量等の回路パラメータを抽出す
る方法であって、モデル配線のレイアウト上の配線幅を
パラメータとして、該モデル配線と該モデル配線の周囲
に存在する同層の配線との距離と、該モデル配線の抵抗
値及び容量値の変化量とを表現した相関データを準備
し、実際のレイアウトから、解析配線の配線長と配線幅
を抽出すると共に、該解析配線と同層で周囲に存在する
配線との距離を抽出し、抽出した前記解析配線のレイア
ウト配線幅をパラメータとして、前記相関データを参照
することにより、前記解析配線の仕上がり抵抗値及び容
量値を算出することを特徴とする。

【００３１】この第３回路パラメータ抽出方法によれ
ば、ＡＳＩＣ設計手法のように決まった配線幅でのレイ
アウトが主のケースにおいては、直接着目配線の抵抗値
を用いた方が、計算量が少ない効率的な、隣接配線間距
離が配線抵抗に与える影響を考慮した回路シミュレーシ
ョンが可能となる。

【００３２】前記の目的を達成するため、本発明の第４
回路パラメータ抽出方法は、半導体集積回路のレイアウ
トから配線抵抗や配線容量等の回路パラメータを抽出す
る方法であって、モデル配線のレイアウト上の配線幅を
パラメータとして、該モデル配線の配線層のある設定領
域内における配線パターンの存在割合である配線パター
ン面積率と、該モデル配線の抵抗値及び容量値の変化量
との相関データを準備し、実際のレイアウトから、解析
配線の配線長と配線幅を抽出すると共に、該解析配線の
配線層のパターン面積率を計算し、抽出した前記解析配
線のレイアウト配線幅をパラメータとして、前記相関デ
ータを参照することにより、前記解析配線の仕上がり抵
抗値及び容量値を算出することを特徴とする。

【００３３】この第４回路パラメータ抽出方法によれ
ば、ＡＳＩＣ設計手法のように決まった配線幅でのレイ
アウトが主のケースにおいては、直接着目配線の抵抗値
を用いた方が、計算量が少ない効率的な、配線層面積率
が配線抵抗に与える影響を考慮した回路シミュレーショ
ンが可能となる。

【００３４】前記第１から第４回路パラメータ抽出方法
において、前記準備する前記相関データを、テーブル化
もしくは近似計算式化しておくことが好ましい。

【００３５】この方法によれば、テーブル化表現ではそ
のテーブルポイントでは実測値ベース等で用意された所
望の値そのものでシミュレーション可能となり、（ポイ
ント間は通常一次あるいはさらに高次の関数等で補間）
近似計算化表現では、配線スペース等に関する連続した
ポイントにおいて高精度な合わせこみが可能となる。

【００３６】前記第２および第４回路パラメータ抽出方
法において、前記配線パターン面積率の計算を行う際
に、チップ面積全体に占める配線パターンの面積率を計
算することが好ましい。

【００３７】この方法によれば、チップの中において著
しい配線パターンの粗密が無い限りは、少ないＣＡＤ処
理及びＣＡＤオペレーション回数で、配線パターン面積
率を用いた高精度の配線抵抗と配線容量算出が可能とな
る。

【００３８】または、前記第２および第４回路パラメー
タ抽出方法において、前記配線パターン面積率の計算を
行う際に、回路ブロック毎に配線パターンの面積率を計
算することが好ましい。

【００３９】この方法によれば、面積率計算を行う際
に、ブロック面積に対する面積率を使用することで、面
積率計算が数回〜数十回程度で良くなるので、高負荷の
ＣＡＤ処理を行うことなしに、配線面積率を考慮に入れ
た回路パラメータ抽出が可能となる。また、ブロックレ
ベルで、配線が多いか少ないか、ゲート幅の大きいトラ
ンジスタを多数使っているか否か、トランジスタと配線
どちらが面積を決めているのかという特徴は決定してい
ることが多いので、ＣＡＤ負荷量も考慮に入れた場合に
は非常に有効な手法となる。

【００４０】または、前記第２および第４回路パラメー
タ抽出方法において、前記配線パターン面積率の計算を
行う際に、配線加工プロセス工程が周囲に存在する配線
パターンの面積率の影響を受け得る範囲内において、パ
ターン面積率の計算を行うことが好ましい。

【００４１】この方法によれば、面積率計算を行う際
に、着目プロセス工程が影響を受ける領域をとって面積
率を計算することで、プロセス仕上がりをケアした処理
としては理想的な形となるので、高精度な回路パラメー
タ抽出が可能となる。

【００４２】また、最小加工寸法の１０倍の領域範囲内
において、前記配線パターン面積率の計算を行うことが
好ましい。

【００４３】これにより、配線層面積率への依存度合い
が大きい工程が配線エッチング工程である場合に、その
配線面積率が配線レイアウト幅に対する配線仕上がり幅
の変化量に大きく影響を及ぼす領域は、解析配線に対し
て最小加工寸法の１０倍程度の範囲内であるので、高精
度な回路パラメータ抽出が可能となる。

【００４４】前記の目的を達成するため、本発明の半導
体集積回路の第１設計方法は、前記第１から第４回路パ
ラメータ抽出方法と、半導体リソグラフィ工程で使用す
るフォトマスクデータ生成工程におけるリソグラフィ工
程に起因したレジスト仕上がり幅の変化量を補正する光
近接効果補正、及びレジストのエッチング工程に起因し
た孤立パターンでのレジスト細りの変化量補正とを合わ
せて用いることを特徴とする。

【００４５】この第１設計方法によれば、半導体リソグ
ラフィ工程での光近接効果補正や孤立パターンに対する
エッチングのレジスト細り補正を行った上でもまだ残
る、配線エッチングに起因した仕上がり形状とのズレを
補正することが可能になる。

【００４６】前記の目的を達成するため、本発明の半導
体集積回路の第２設計方法は、マスクレイアウトデータ
を一旦参照して、前記第１から第４回路パラメータ抽出
方法を用いて、配線仕上がり幅と配線抵抗値及び配線容
量値を算出した上で、前記配線抵抗値及び配線容量値と
設計時に設定した所望の配線抵抗値及び配線容量値とを
比較し、レイアウト配線幅に対して前記所望の配線抵抗
値及び配線容量値に近づける補正を加えるか否かを判定
し、前記判定の結果、補正が必要である場合に、前記所
望の配線抵抗値及び配線容量値に近づけるように前記レ
イアウト配線幅に補正を加え、再度、前記レイアウト配
線幅を補正した後の配線抵抗値及び配線容量値を用い
て、半導体集積回路のタイミングシ検証ミュレーション
を行うことを特徴とする。

【００４７】この第２設計方法によれば、解析対象の配
線仕上がり時の抵抗値及び容量値を正確に取り扱えるだ
けでなく、再度、論理＆タイミング設計時に想定してい
た抵抗値に近づける処理が施されるので、最終タイミン
グ検証シミュレーションでの検証結果がよりＯＫになり
易くなる。また、チップ上の各場所での配線の粗密差や
配線間距離差に起因して発生する配線抵抗値の違いによ
って生じうるタイミングスキュー等のタイミングエラー
も抑制可能となる。

【００４８】前記の目的を達成するため、本発明の半導
体集積回路の第３設計方法は、配線の断面形状を台形形
状として扱い、リソグラフィ工程に起因したレジスト仕
上がり幅の変化量を補正する光近接効果補正、およびレ
ジストのエッチング工程に起因した孤立パターンでのレ
ジスト細りの変化量補正を加えるレイアウト補正を行
い、前記レイアウト補正を用いた上での、モデル配線と
該モデル配線の周囲に存在する同層の配線との距離と、
該モデル配線の仕上がり形状の上底及び下底との第１相
関データと共に、前記レイアウト補正を用いた上での、
前記モデル配線の配線層の面積率と、前記モデル配線の
仕上がり形状の上底及び下底の仕上がり値との第２相関
データとを準備し、実際のレイアウトから、解析配線の
配線長と配線幅を抽出すると共に、該解析配線と同層で
周囲に存在する配線との距離を抽出し、前記解析配線の
配線層のパターン面積率を計算し、抽出した解析配線の
前記配線長、前記配線幅、前記解析配線と同層で周囲に
存在する配線との前記距離、および前記解析配線の配線
層の前記パターン面積率を用いて、前記解析配線の台形
形状断面における上底及び下底の変化量、前記解析配線
の配線断面積、および配線抵抗値を計算し、計算した前
記解析配線抵抗値に対して、設計時に意図した所望の配
線抵抗値及び配線容量値に近づける補正を加えるか否か
を判定し、前記判定の結果、補正が必要である場合に、
前記所望の配線抵抗値及び配線容量値に近づけるように
レイアウト配線幅を変化させる補正を加え、再度、前記
補正を行った後の配線抵抗値及び配線容量値を用いて、
半導体集積回路のタイミング検証シミュレーションを行
うことを特徴とする。

【００４９】この第３設計方法によれば、従来技術では
未考慮であった解析配線の仕上がり幅とその解析配線の
周囲に存在する配線との距離との第１相関データ、およ
び解析配線の配線層面積率と解析配線仕上がり幅との第
２相関データを、比較的扱い易く高い精度が出る台形断
面形状として扱うことにより、仕上がり等の配線抵抗及
び配線容量を容易かつ高精度に抽出可能となり、再度、
論理＆タイミング設計時に想定していた抵抗値に近づけ
る処理が施されることにより、最終タイミング検証シミ
ュレーションでの検証結果がよりＯＫになり易くなる。

【００５０】前記第３設計方法において、前記配線パタ
ーン面積率の計算を行う際に、チップ面積全体に占める
配線パターンの面積率を計算することが好ましい。

【００５１】この方法によれば、チップの中において著
しい配線パターンの粗密が無い限りは、少ないＣＡＤ処
理及びＣＡＤオペレーション回数で、配線パターン面積
率を用いた高精度の配線抵抗と配線容量算出が可能とな
る。

【００５２】または、前記第３設計方法において、前記
配線パターン面積率の計算を行う際に、回路ブロック毎
に配線パターンの面積率を計算することが好ましい。

【００５３】この方法によれば、面積率計算を行う際
に、ブロック面積に対する面積率を使用することで、面
積率計算が数回〜数十回程度で良くなるので、高負荷の
ＣＡＤ処理を行うことなしに、配線面積率を考慮に入れ
た回路パラメータ抽出が可能となる。また、ブロックレ
ベルで、配線が多いか少ないか、ゲート幅の大きいトラ
ンジスタを多数使っているか否か、トランジスタと配線
どちらが面積を決めているのかという特徴は決定してい
ることが多いので、ＣＡＤ負荷量も考慮に入れた場合に
は非常に有効な手法となる。

【００５４】または、前記第３設計方法において、前記
配線パターン面積率の計算を行う際に、配線加工プロセ
ス工程が周囲に存在する配線パターンの面積率の影響を
受け得る範囲内において、パターン面積率の計算を行う
ことが好ましい。

【００５５】この方法によれば、面積率計算を行う際
に、着目プロセス工程が影響を受ける領域をとって面積
率を計算することで、プロセス仕上がりをケアした処理
としては理想的な形となるので、高精度な回路パラメー
タ抽出が可能となる。

【００５６】また、最小加工寸法の１０倍の領域範囲内
において、前記配線パターン面積率の計算を行うことが
好ましい。

【００５７】これにより、配線層面積率への依存度合い
が大きい工程が配線エッチング工程である場合に、その
配線面積率が配線レイアウト幅に対する配線仕上がり幅
の変化量に大きく影響を及ぼす領域は、解析配線に対し
て最小加工寸法の１０倍程度の範囲内であるので、高精
度な回路パラメータ抽出が可能となる。

【００５８】前記の目的を達成するため、本発明の半導
体集積回路の第４設計方法は、ゲート電極パターン面積
率とゲート長仕上がり寸法との第１相関データ、および
ゲート長仕上がり寸法と、トランジスタの駆動電流値、
閾値、およびモデル回路における動作スピードとの第２
相関データを準備し、設計対象とする半導体集積回路の
ゲート電極パターン面積率を、チップ全体を対象範囲と
して計算し、計算した前記ゲート電極パターン面積率に
対して、前記第１および第２相関データを参照すること
により、前記ゲート電極パターン面積率が高い時には、
前記回路動作スピードが遅くなる側に、前記ゲート電極
パターン面積率が低い時には、前記回路動作スピードが
速くなる側に、前記設計対象とする半導体集積回路の動
作スピード範囲を補正した上で、タイミング検証シミュ
レーションを行うことを特徴とする。

【００５９】この第４設計方法によれば、レイアウトが
終了した段階でゲート電極パターン面積率が決定してい
るので、動作スピードの想定バラツキ範囲を狭く設定す
ることが出来る。例えば、ゲート面積率が低い場合に
は、トランジスタの閾値電圧は低めでトランジスタ駆動
電流値は高めとなり、スピード的には高速条件となる。
結果として、スピード面での保証値を高目に設定するこ
とが可能になる。逆に、ゲート面積率が高い場合には、
スピード未達による歩留りロスのリスクが高まることを
ウェハ拡散前に判断することができる。

【００６０】前記の目的を達成するため、本発明の半導
体集積回路の第５設計方法は、ゲート電極パターン面積
率とゲート長仕上がり寸法との第１相関データ、および
ゲート長仕上がり寸法と、トランジスタの駆動電流値、
閾値、およびモデル回路における動作スピードとの第２
相関データを準備し、設計対象とする半導体集積回路の
ゲート電極パターン面積率を回路機能ブロック毎に計算
し、計算した前記ゲート電極パターン面積率に対して、
前記第１および第２相関データを参照することにより、
前記ゲート電極パターン面積率が高い時には、前記回路
動作スピードが遅くなる側に、前記ゲート電極パターン
面積率が低い時には、前記回路動作スピードが速くなる
側に、前記設計対象とする半導体集積回路の前記回路機
能ブロック毎に動作スピード範囲を補正した上で、タイ
ミング検証シミュレーションを行うことを特徴とする。

【００６１】この第５設計方法によれば、ブロック毎の
ゲート面積の粗密を考慮した、ブロック毎に最適なマー
ジン設定でのタイミング検証シミュレーションとＬＳＩ
設計が可能となる。また、対象とするＬＳＩが非同期設
計である場合には、ゲート面積率の異なる複数ブロック
からの信号同士で発生し得るタイミングスキューに関し
ても取り扱いが可能となり、ＬＳＩの設計品質の向上が
図れる。

【００６２】前記の目的を達成するため、本発明の半導
体集積回路の第６設計方法は、ゲート電極パターン面積
率とゲート長仕上がり寸法との第１相関データ、および
ゲート長仕上がり寸法と、トランジスタの駆動電流値、
閾値、およびモデル回路における動作スピードとの第２
相関データを準備し、ゲート電極形成用プロセス工程が
周辺に存在するパターンの面積率の影響を受け得る距離
範囲に分割して、解析対象のセルライブラリを包含する
領域内において、前記ゲート電極パターン面積率を計算
し、計算した前記ゲート電極パターン面積率に対して、
前記第１および第２相関データを参照することにより、
前記ゲート電極パターン面積率が高い時には、前記回路
動作スピードが遅くなる側に、前記ゲート電極パターン
面積率が低い時には、前記回路動作スピードが速くなる
側に、前記設計対象とする半導体集積回路の動作スピー
ド範囲を解析するセルライブラリ毎に予測且つ補正した
上で、タイミング検証シミュレーションを行うことを特
徴とする。

【００６３】この第６設計法方によれば、解析対象のス
タンダードセル毎に、ゲート電極面積の粗密を、ゲート
電極形成プロセス工程が影響を受け得る領域をとって面
積率を計算することになるので、プロセス仕上がりをケ
アした処理としては理想的な形で考慮可能となる。ま
た、解析スタンダードセル毎に最適なマージン設定での
タイミング検証シミュレーションとＬＳＩ設計が可能と
なり、ゲート電極面積率の異なる複数セルからの信号同
士で発生し得るタイミングスキューに関しても取り扱い
が可能となり、ＬＳＩの設計品質の向上が図れる。

【００６４】前記第６設計方法において、着目する前記
ゲート電極形成プロセス工程が影響を受ける領域範囲を
最小加工寸法の１０倍の範囲内として計算することが好
ましい。

【００６５】この方法によれば、ゲート電極形成工程が
影響を受け得る領域は、最小加工寸法の１０倍程度の範
囲内であるので、その領域でゲート電極面積率を計算す
ることにより、高精度な回路シミュレーションが可能と
なる。

【００６６】前記第５および第６設計方法において、前
記ゲート電極パターン面積率と、前記ゲート長仕上がり
寸法およびゲート長寸法に起因するトランジスタオフ電
流との第３相関データを参照することにより、トランジ
スタオフ電流を計算することが好ましい。

【００６７】この方法によれば、ゲート電極素材の面積
率を考慮に入れることによって、ゲート長バラツキの面
積率依存分を無くして、トランジスタオフ電流規格値の
見積りを行うことが可能となり、プロセスバラツキ分を
考慮したスタンバイ電流値の保証規格値をより低目に設
定することが出来る。また、逆にゲート長が細目に仕上
がるような場合には、その不具合リスクを事前に見積る
ことにより、早い時期にＶｔ注入条件を高めに設定し直
す等の的確な対処を施すことが可能となる。

【００６８】前記の目的を達成するため、本発明の第５
回路パラメータ抽出方法は、半導体集積回路のレイアウ
トからトランジスタのゲート幅やゲート長等の回路パラ
メータを抽出する方法であって、モデルとするトランジ
スタの活性領域端と該トランジスタのゲート幅が伸びる
方向に存在する別の活性領域端との間の距離と、前記ト
ランジスタ活性領域幅のマスクレイアウト値と仕上がり
値との差の相関データを準備し、解析する半導体集積回
路のレイアウトパターンから解析トランジスタのゲート
幅及びゲート長を抽出する時に、前記解析トランジスタ
とその隣りに位置するトランジスタの活性領域との間の
距離を抽出し、検出した前記トランジスタ活性領域間距
離に対して、前記相関データを参照することにより、前
記解析トランジスタの仕上がりゲート幅を算出すること
を特徴とする。

【００６９】この第５回路パラメータ抽出方法によれ
ば、解析対象トランジスタのゲート幅が伸びる方向に存
在する隣接トランジスタとの間の活性領域間距離と解析
対象トランジスタのゲート幅の変化の相関関係を考慮す
ることにより、ＳＴＩ形成の際に隣接する活性領域同士
の距離に起因して生ずるテーパーが要因であるトランジ
スタゲート幅の変化を精度良く取り扱うことができ、解
析対象トランジスタのゲート幅抽出精度を向上させるこ
とが可能になる。

【００７０】前記の目的を達成するため、本発明の第６
回路パラメータ抽出方法は、半導体集積回路のレイアウ
トからトランジスタのゲート幅やゲート長等の回路パラ
メータを抽出する方法であって、トランジスタ活性領域
の面積率と、該トランジスタ活性領域幅のマスクレイア
ウト値と仕上がり値の差との相関データを準備し、解析
する半導体集積回路のレイアウトパターンから解析トラ
ンジスタのゲート幅及びゲート長を抽出する時に、前記
トランジスタ活性領域、および前記トランジスタ活性領
域パターンの反転パターンに相当するトランジスタ分離
領域のいずれかのパターン面積率を計算し、計算した前
記パターン面積率に対して、前記相関データを参照する
ことにより、前記解析トランジスタの仕上がりゲート幅
を算出することを特徴とする。

【００７１】この第６回路パラメータ抽出方法によれ
ば、ＳＴＩ形成の際に活性領域の面積率に起因して生ず
る活性領域端のテーパーが要因で生ずるトランジスタゲ
ート幅の変化を精度良く取り扱うことができ、解析対象
トランジスタのゲート幅抽出精度を向上させることが可
能となる。

【００７２】前記の目的を達成するため、本発明の半導
体集積回路の第７設計方法は、トランジスタ活性領域の
パターン面積率と、該トランジスタ活性領域幅のマスク
レイアウト値と仕上がり値の差との相関データを準備
し、前記トランジスタ活性領域、およびその反転パター
ンに相当するトランジスタ分離領域のいずれかのパター
ン面積率を、トランジスタ分離領域形成プロセス工程が
周囲に存在するトランジスタ分離領域の影響を受け得る
領域範囲内で、解析セルライブラリを含む形で計算し、
計算した前記パターン面積率に対して、前記相関データ
を参照することにより、前記解析セルライブラリのスピ
ード性能に対して補正を加えて、半導体集積回路のタイ
ミング検証シミュレーションを行うことを特徴とする。

【００７３】この第７設計方法によれば、トランジスタ
活性領域の面積率を、トランジスタ活性領域形成プロセ
ス工程が影響を受け得る領域をとって計算することにな
るので、プロセス仕上がりをケアした処理としては理想
的な形で考慮可能となる。

【００７４】前記第７設計方法において、前記トランジ
スタ分離領域形成プロセス工程が影響を受ける前記領域
範囲を最小加工寸法の１０倍の範囲内として計算するこ
とが好ましい。

【００７５】この方法によれば、トランジスタ活性領域
形成工程が影響を受け得る領域は、最小加工寸法の１０
倍程度の範囲内であるので、その領域でトランジスタ活
性領域の面積率を計算することにより、高精度な回路シ
ミュレーションが可能となる。

【００７６】前記の目的を達成するため、本発明の第７
回路パラメータ抽出方法は、半導体集積回路のレイアウ
トからトランジスタのゲート幅やゲート長等の回路パラ
メータを抽出する方法であって、モデルとするトランジ
スタの活性領域端と該トランジスタのゲート幅が伸びる
方向に存在する別の活性領域端との間の距離と、該トラ
ンジスタの活性領域幅の仕上がり値の変化量との第１相
関データと、該トランジスタ活性領域の面積率と、該ト
ランジスタ活性領域幅のマスクレイアウト値と仕上がり
値の差との第２相関データとを準備し、解析する半導体
集積回路のレイアウトパターンから解析トランジスタの
ゲート幅及びゲート長を抽出する時に、前記解析トラン
ジスタとその隣りに位置するトランジスタの活性領域と
の間の距離を抽出し、前記トランジスタ活性領域、およ
び前記トランジスタ活性領域パターンの反転パターンに
相当するトランジスタ分離領域のいずれかのパターン面
積率を計算し、抽出した前記トランジスタ活性領域間距
離に対して、前記第１相関データを参照することによ
り、前記解析トランジスタの仕上がりゲート幅を算出
し、計算した前記パターン面積率に対して、前記第２相
関データを参照することにより、前記解析トランジスタ
の前記仕上がりゲート幅を補正することを特徴とする。

【００７７】この第７回路パラメータ抽出方法によれ
ば、解析対象トランジスタのゲート幅が伸びる方向に存
在する隣接トランジスタとの間の活性領域間距離と、解
析対象トランジスタゲート幅の変化との相関関係を考慮
し、かつ、ＳＴＩ形成の際に活性領域の面積率に起因し
て生ずる活性領域端のテーパーが要因で生ずるトランジ
スタゲート幅の変化を精度良く取り扱うことができ、解
析対象トランジスタのゲート幅抽出精度を向上させるこ
とが可能になる。

【００７８】前記の目的を達成するため、本発明の半導
体集積回路の設計装置は、前記第４から第７設計方法を
用いたことを特徴とする。

【００７９】

【発明の実施の形態】以下、図面を用いて本発明の実施
の形態について詳細に説明する。

【００８０】（第１の実施形態）本発明の第１の実施形
態について、図１および図２を参照して説明する。図１
は、本発明の第１の実施形態に係る回路パラメータ抽出
方法を示すフローチャート、図２は、配線間スペースの
大きさによる配線仕上がり形状を断面で示す模式図であ
る。

【００８１】まず、レイアウトデータ１００と、モデル
配線に対して同層で隣りに存在する配線との距離とモデ
ル配線の仕上がり幅との相関データ１０１を用意する。
相関データ１０１は、上述したが、図２に示すように、
配線が狭いスペースでレイアウトされている時はほぼ真
四角な形状に仕上がっていても、同層配線間の寄生容量
を減らす等のために配線間隔を広げてレイアウトを行っ
た場合に、配線エッチング工程の特性から配線のボトム
部の幅が広がってしまうことに基づいて作成している。
データとしては、図１５のようなデータを計算式化もし
くはテーブル化して準備することになる。具体的に数値
を用いて計算する例は第４の実施形態にて説明する。

【００８２】また、この相関データ１０１は、実測デー
タやプロセスシミュレーションによって得るものである
が、光近接効果補正の有無やその仕様等に関しては、実
際にレイアウトデータからマスクデータを作成する際に
用いるものと同一仕様でなくてはならない。

【００８３】ある配線幅ごとに左右の配線間距離をパラ
メータとしたテーブルあるいは関数でもって表現したも
のを用意した場合の利点として、テーブル化表現では、
そのテーブルポイントでは実測値ベース等で用意された
所望の値そのものでシミュレーション可能となり、（ポ
イント間は通常一次あるいはさらに高次の関数等で補
完）近似計算化表現では、配線スペース等に関する連続
したポイントにおいて高精度な合わせこみが可能とな
る。

【００８４】また、データの持ち方としては、配線幅個
別にでなく、レイアウト配線端においてトップ及びボト
ム部の増減量を表現することにより、異なる配線幅ごと
にデータを準備するよりもデータ量を減らしても良い。

【００８５】さらには、ＡＳＩＣ設計手法のように、使
用する配線幅がある程度限られているような場合には、
１０１の同層配線間レイアウト距離と配線仕上がり幅依
存性の配線仕上がり幅の代わりに、同層配線間レイアウ
ト距離と仕上がりの配線抵抗値との依存性データを用い
てもかまわない。

【００８６】ＡＳＩＣ設計手法のように、決まった配線
幅でのレイアウトが主たるケースにおいては、直接着目
配線の抵抗値を用いた方が、計算量が少ない効率的な回
路シミュレーションが可能となる。

【００８７】図１において、まず、レイアウトデータ１
００より、従来手法と同じく、配線幅、配線長、配線間
距離を抽出工程１０２により抽出する。ここで言う配線
間距離は容量計算にも用いられるため、それには異層メ
タルに対する距離の抽出も含まれる。

【００８８】次に、工程１０２において抽出した配線幅
に対して、同じく工程１０２で抽出した同層の配線間距
離と先に準備していた配線仕上がり幅の配線間距離依存
性データ１０１を用いて、各々着目する配線のレイアウ
ト幅に対して補正をかけることで配線仕上がり幅を予想
する（工程１０３）。この補正された予想仕上がり配線
幅及び配線間距離と配線容量データ１０４を用いること
で、配線抵抗及び配線容量をプロセス工程後の実物仕上
がり値により近いものとして高精度に計算することが可
能となる（工程１０５）。

【００８９】本実施形態により、従来技術では未考慮で
あった解析配線の仕上がり幅とその解析配線の周囲に存
在する配線との距離との相関データを用いることによ
り、従来よりもより高精度な配線抵抗／容量抽出、及び
高精度な回路シミュレーションが可能となる。これによ
り、チップ上の各場所での配線間距離差に起因して発生
する配線抵抗値の違いによって生じうるタイミングスキ
ュー等のタイミングエラーも抑制可能となる。

【００９０】また、本手法はリソグラフィ工程に起因し
て生ずる配線仕上がり幅の変化も含めて用いることが可
能であるので、配線トップ部の寸法がマスクレイアウト
パターン通りの寸法に仕上がっていなくても、その差も
含めて高精度に配線パラメータを抽出しシミュレーショ
ンできる。その応用的使用方法としては、配線に用いる
レジストが加工ルール的には断線やショートには至らな
いＯＫのレベルだが仕上がりバラツキに関する規格値と
してはＯＰＣを用いねば実現不可能な精度を要求されて
いるような場合において、ＯＰＣ無しで本発明の配線間
距離と配線仕上がり幅依存性を考慮した回路パラメータ
抽出も用いることによって、ＯＰＣ用の微細追加パター
ンを扱える高精度な高額マスクや長時間のＯＰＣマスク
処理が不要となる。

【００９１】（第２の実施形態）本発明の第２の実施形
態について、図３および図４を参照して説明する。図３
は、本発明の第２の実施形態に係る回路パラメータ抽出
方法を示すフローチャート、図４は、図３の一部を変更
したフローチャートである。なお、本実施形態は、配線
仕上がり幅の配線面積率依存性データの活用方法に関す
るものである。

【００９２】また、配線面積率の考慮だけでなく、第１
の実施形態に示した配線仕上がり幅の配線間距離依存性
データ１０１を合わせて用いる場合を例に説明する。

【００９３】まず、図３のフローチャートから説明す
る。

【００９４】図３において、レイアウトデータ１００よ
り配線幅、配線長、配線間距離を抽出する工程１０２、
参照する配線間隔−配線仕上がり幅相関データ１０１、
および相関データ１０１を用いて仕上がり配線幅補正予
測する工程１０３については、第１の実施形態と同一で
ある。

【００９５】本実施形態では新たに、図１３に示すよう
な配線面積率と配線仕上がり幅との相関データ２０１を
準備する。レイアウトデータ１００とそこから抽出した
配線データとを基に、配線面積率計算工程２００によっ
て配線面積率を計算する。配線面積率計算工程２００
は、理想的には着目するプロセス工程が周辺のパターン
に影響を受ける領域範囲に適切に分割しながら面積率を
求めるのが望ましい。エッチング工程においては、最小
加工サイズの約１０倍程度の範囲内における面積率を計
算するのが望ましく、ダマシンプロセスで用いられるメ
タルＣＭＰ工程におけるディッシングやエロージョンと
いった配線膜厚の減少を扱う場合には、研磨パッドの硬
さ等に依存するが１００〜５００μm範囲内で扱うのが
望ましい。

【００９６】しかしながら、その着目配線すべてに対し
てある限定した範囲内の面積率を計算していくことはＣ
ＡＤ処理上負荷が大きいので、チップの中において著し
い粗密が無い限りは、請求項１１に記載のように、着目
ブロック単位あるいはチップ全体に対して面積率を計算
して用いてもかまわない。

【００９７】この配線面積率計算工程２００で求めた面
積率を配線面積率−配線仕上がり幅との相関データ２０
１に参照して、仕上がり配線幅補正予測する工程１０３
で求めた配線幅の補正予測値に対してさらに配線幅に補
正をかける（工程２０２）。以上の工程を通して算出し
た配線幅及び配線間隔を用いて、配線容量データ１０４
を参照し、工程１０５により配線抵抗と配線容量の最終
仕上がり予測値を求める。

【００９８】以上の図３に示す方法は、補正工程を配線
間隔依存性と配線面積率依存性との２段階に分けたフロ
ーチャートで表現したが、図４の工程２０３に示すよう
に、用意する相関データを配線面積率もパラメータとし
た同層配線間隔−配線仕上がり幅相関データとして準備
すれば、フロー的には簡略化される。（但し、考え方と
しては図３と図４は同一である。）扱う面積率計算範囲
の利点を再度まとめると以下の通りである。

【００９９】（１）面積率計算を行う際に、着目プロセ
ス工程が影響を受ける領域をとって面積率を計算する場
合、エッチング工程で言うと最小加工寸法の約１０倍程
度の範囲で計算すると、プロセス仕上がりをケアした処
理としては理想的な形となるので、高精度な回路パラメ
ータ抽出が可能となる。

【０１００】（２）面積率計算を行う際に、チップ面積
に対する面積率を使用すれば、面積率計算が一度で良く
なるので、高負荷のＣＡＤ処理を行うことなしに、配線
面積率を考慮に入れた回路パラメータ抽出が可能とな
る。

【０１０１】（３）面積率計算を行う際に、ブロック面
積に対する面積率を使用することで、面積率計算が数回
〜数十回程度で良くなるので、高負荷のＣＡＤ処理を行
うことなしに、配線面積率を考慮に入れた回路パラメー
タ抽出が可能となる。

【０１０２】また、ブロックレベルでは、配線が多い
か少ないか、ゲート幅の大きいトランジスタを多数使
っているか否か、トランジスタと配線どちらが面積を
決めているのか、という特徴はだいたい決定しているこ
とが多いので、ＣＡＤ負荷量も考慮に入れた場合には有
効な手法である。

【０１０３】以上のように、解析配線の配線層面積率と
解析配線仕上がり幅との相関データを用いることによ
り、高精度な配線抵抗及び配線容量パラメータの抽出が
可能となる。また、チップ上の各場所での配線の粗密差
や配線間距離差に起因して発生する配線抵抗値の違いに
よって生じうるタイミングスキュー等のタイミングエラ
ーも抑制可能となる。

【０１０４】（第３の実施形態）本発明の第３の実施形
態について、図５から図８を参照して説明する。

【０１０５】なお、本実施形態では主に、配線断面形状
を台形として扱う手法について説明する。さらに、第
１、第２の実施形態でも示した配線仕上がり幅の同層配
線間距離依存性と面積率の両方を扱うとともに、光近接
効果補正等のレジスト仕上がり幅に対する補正を加える
場合も合わせて示す。

【０１０６】図５は、本発明の第３の実施形態に係る回
路パラメータ抽出方法を示すフローチャートである。図
５において、３０１は、レジストに対する光近接効果補
正等の補正を加えたマスクを用いて拡散された実際の半
導体から測定した、面積率をパラメータとした、配線間
距離−配線仕上がり幅相関データである。

【０１０７】たとえマスクのリソグラフィ実力に余裕が
無く、配線間距離によってエッチング前のレジスト幅自
体が異なるような場合でも、マスクデータにＯＰＣ補正
を加えることでレジスト仕上がり寸法としてほぼ所望の
値が実現可能になる。レジスト寸法は一般的に、パター
ン同士の距離がある程度以上接近すると光の干渉により
レジスト仕上がりパターンが細くなるので、ＯＰＣ対応
ではそのような近接パターンのマスクを太目に補正して
おく。ある程度の距離が離れるとマスクパターン寸法通
りにレジスト寸法が仕上がる。しかしながら今度は、孤
立のパターンとなった場合は、レジストのオーバーエッ
チングによりレジストが細くなる傾向もまたある。但
し、レジストのエッチングは薬液によるものが多く感光
工程で所望のパターンサイズにパターンニングされてい
れば、孤立パターンのレジストエッチングはさほど問題
にならないのが一般的である。

【０１０８】本発明が問題にするのは、たとえ上記のよ
うなＯＰＣを活用してレジストが所望の値に仕上がった
としても、そのサイズに仕上がるのは配線断面のトップ
部のみであり、配線間距離が離れるに従いボトム部は太
くなってしまう、という点にある。図６に、ドライエッ
チング工程により形成される配線の断面形状を模式的に
示す。

【０１０９】図７は、図６の模式図に基づき実測値をベ
ースに作成したものであるが、配線間距離に対する仕上
がり幅を示すグラフ（ａ）、および配線間距離に対する
片側でのトップとボトムとの差を示すグラフ（ｂ）であ
る。図７（ａ）に示すように、配線間距離が最小スペー
スの６倍程度離れるとボトムはトップの２倍近いサイズ
になる。配線断面形状を台形形状、配線膜厚を０．４μ
mと仮定して、単位長さ当たりの配線抵抗比を概算する
と、レジスト寸法通りの幅で真四角で仕上がったとした
場合の約１．５倍の抵抗値になることになる。

【０１１０】ちなみに、この隣り合う同層配線間の距離
を大きくすることは、配線容量を削減して高速化を図る
際によく用いられる設計手法である。図７のデータを基
に、配線間距離と片側辺りのトップとボトムとの仕上が
り値差を示しているのが図８（ｂ）である。

【０１１１】再度図５に戻って、設計フローを順に辿っ
て説明する。

【０１１２】まず、論理及びタイミング設計を行い（工
程３００）、そのネットリストを元に作成したレイアウ
トデータ１００から配線幅、配線長、同層／異層含めて
の配線間距離を抽出し（工程１０２）、抽出した配線幅
に対して、図８（ｂ）に示すように、配線間距離依存性
を配線の右端／左端それぞれに対して使用し、単位長さ
当たりの仕上がり幅を算出し、その台形形状の断面積に
応じて配線抵抗及び配線容量を求める（工程１０５）。
この配線抵抗算出は、長さ方向に対しては、隣り合う配
線との距離が異なる複数の部分に分割して活用する方が
なお高精度となる。

【０１１３】その後は、工程１０５で高精度に算出した
配線抵抗及び容量を用いて、工程３０４にて最終のタイ
ミング検証シミュレーションを行って動作確認を行い、
タイミング検証結果判定工程３０６において、タイミン
グ検証ＮＧであれば再度ＯＫになるように、タイミング
調整用の回路及びレイアウト修正を工程３０３において
実施し、抵抗値／容量値計算工程１０５に戻る。工程３
０６にてタイミングがＯＫになったところで、前述の３
０１のデータを収集する際に用いたと同一処理のレジス
ト寸法補正工程３０２の処理を行った後、工程３０３で
マスクデータ処理しマスクデータを作成する設計手順と
なる。

【０１１４】以上のように、配線断面を台形形状として
取り扱うことで、従来の真四角な断面として扱われてい
たものよりもより高精度な抵抗計算が可能となる。台形
形状のトップ側は配線用レジストのリソグラフィ精度で
決まっていたが、本実施形態によれば、配線ドライエッ
チで発生するテーパー形状とボトムの太りをより実物に
近い形で正確に取り扱うことが可能となる。

【０１１５】また、配線間距離や配線面積率との相関デ
ータを上底に対する下底の太り分のみで表現しておくこ
とで、配線太さごとに相関データを準備するよりも準備
データ量を少なくすることが出来る。

【０１１６】さらに、リソグラフィに起因したレジスト
の仕上がり幅の変化を補正する光近接効果補正や孤立パ
ターンに対するレジスト細り等の対策を併せて用いるこ
とにより、設計値に近い値で高精度シミュレーションが
実現出来る。

【０１１７】次に、本実施形態による配線断面形状を台
形として扱う手法についてより具体的な数値例を用いて
説明する。

【０１１８】図８（ａ）に示すように、配線幅０．４μ
mで配線長１mm、解析配線の左右にそれぞれ、距離０．
９μm、１．５μmの間隔で隣接配線が長さ１mmに渡って
解析配線に対して配置されているものとする。配線断面
形状は、台形形状として扱うものとする。また、配線膜
厚は０．４μmとし、レイアウト上の配線間隔が０．５
μmで両脇に存在した場合、配線トップ部幅が０．４μ
m、配線ボトム部幅が０．５μmであるとする。

【０１１９】ここで、配線の抵抗値Ｒ［Ω］は、配線断
面積をＡ［μm²］、配線長をＬ［mm］とすると、 （数１） Ｒ［Ω］＝（０．１８／Ａ）×Ｌ［mm］×２００［Ω／
mm］ という配線断面積Ａに反比例、配線長Lに比例する形で
与えられるものとする。

【０１２０】隣接配線との距離がＳ［μm］の時のトッ
プ部及びボトム部の変化量は、図８（ｂ）で与えられる
ような、トップ部は常に増減が無く一定で、ボトム部が
配線間距離が開くに従って距離１．５μmまでは幅が太
くなり、距離１．５μm以上では太り幅は増えないとい
うように近似表現されるものとする。なお、図８（ｂ）
はテーブル形式表記であるが、その下に示すような関数
式で表現しても良い。

【０１２１】今、解析配線と左の隣接配線との距離は
０．９μmであるので、図８（ｂ）より、ボトム幅増分
は０．１μmである。また、解析配線と右の隣接配線と
の距離は１．５μmであるので、図８（ｂ）より、ボト
ム幅増分は０．２５μmである。故に、解析配線のトッ
プ幅は０．４μm、ボトム幅は０．５＋０．１＋０．２
５＝０．８５μmとなる。

【０１２２】配線断面積は、台形面積の計算式である
（上底＋下底）×高さ÷２で計算出来るので、（０．４
＋０．８５）×０．４÷２＝０．２５［μm²］となる。

【０１２３】よって、上記式１を用いることにより、配
線の抵抗値はＲ＝（０．１８／０．２５）×１×２００
＝１４４［Ω］と算出される。

【０１２４】配線間距離による変化を考慮しない場合に
は、常に断面積は０．１８μm²であるとして扱うことに
なるので、配線抵抗は２００［Ω］であるから、抵抗値
誤差が｛（２００−１４４）／２００｝×１００＝２８
％存在していることになる。

【０１２５】このように、配線断面を台形形状で表現
し、解析配線と隣接配線との距離と解析配線仕上がり幅
との相関データを、またテーブル表記あるいは関数表記
を用いることにより、配線抵抗パラメータの抽出精度を
より向上させることが可能となる。

【０１２６】（第４の実施形態）本発明の第４の実施形
態について、図９を参照して説明する。

【０１２７】図９は、本発明の第４の実施形態に係る回
路パラメータ抽出方法を示すフローチャートであり、工
程１０５までは第３の実施形態をベースとしている。そ
れに加えて、工程１０５による計算後の抵抗値が実レイ
アウト前の論理＆タイミング設計３００で用いられてい
た時に仮定されていた形状（ここでは、通常のライン＆
スペース時に実現されるほぼ真四角に近い断面形状の際
に仕上がる場合とする）での配線抵抗値と比較してその
差を検出する工程７０１と、ある規定値以上のズレがあ
る場合に、元のレイアウトデータ１００に対して配線幅
の補正処理を行うべきとの判定を行う判定工程７０２
と、実際にレイアウト配線幅に対して修正処理を行う工
程７０３とを有するものである。

【０１２８】このフローに基づいて処理されることで、
解析対象配線は、再度工程３００の論理＆タイミング設
計時に想定していた抵抗値に近づくようになるので、最
終タイミング検証シミュレーション工程３０４での検証
結果がよりＯＫになり易くなる。また、チップ上の各場
所での配線の粗密差や配線間距離差に起因して発生する
配線抵抗値の違いによって生じうるタイミングスキュー
等のタイミングエラーも抑制可能となるちなみに、最新
の自動配置配線ツールは、配線抵抗をそろえてクロック
スキューを抑制するために、クロック分配ポイントから
各フリップフロップへの配線長をほぼ同一にしてレイア
ウトする機能を有している。こうした機能を有していて
も、配線の粗密や配線間距離によって配線抵抗に差が生
ずる場合は未考慮であるので、本実施形態が有効なスキ
ュー抑制手法となる。

【０１２９】（第５の実施形態）本発明の第５の実施形
態について、図１０を参照して説明する。

【０１３０】図１０は、ゲート長の想定プロセス変動範
囲を示す模式図である。

【０１３１】図１０に示すように、ＬＳＩ設計時に仮定
される主要な設計マージンは、電源電圧変動分や温度依
存性分の他に、プロセス変動分という重要なファクター
がある。プロセス変動分の中でＬＳＩの動作スピードに
最も効くのは、通常、トランジスタの駆動電流（Ｉｄ
ｓ）であり、そのＩｄｓのバラツキ量の支配的要因はゲ
ート長である。ＡＳＩＣ設計手法の場合、セルレベルで
用意された部品（ライブラリ）を組み合わせて所望の機
能を実現するのだが、結果として対応する品種数分の種
々のレイアウトが存在することとなり、その多数のレイ
アウト全てに対してＬＳＩの正常動作を保証しなくては
ならないので、必然的にある程度ゲート電極の加工精度
を広めに仮定せざるを得ない。しかしながら、実際にレ
イアウトが終了した段階ではゲート電極面積率は決定し
ているため、レイアウト確定後はその想定バラツキ範囲
を狭く設定することが可能である。

【０１３２】ゲート電極の形成はそのパターンが非常に
微細であるため、パターン形成用レジストの寸法精度の
影響が大きく出る。そのため、電極素材自体のエッチン
グよりもレジスト仕上がり寸法の影響の方が大きく、ゲ
ート電極面積率が小さい場合は、レジストがオーバーエ
ッチング気味になってゲート長が細めに仕上がることに
なる。この場合には、ゲート長が細い領域でショートチ
ャネル効果を示しているトランジスタの閾値電圧は低
め、トランジスタ駆動電流値は高めとなり、動作スピー
ド的には高速条件となる。結果として、スピード面での
保証値を高目に設定可能となる。

【０１３３】逆にゲート電極面積率が大きい場合は、レ
ジストがアンダーエッチング気味になってゲート長が太
目に仕上がる。この場合、ゲート長が細い領域でショー
トチャネル効果を示しているトランジスタでは閾値電圧
は高めとなり、ゲート幅の管理規格的にはＯＫの範囲で
あるとは言えスピードマージンは少なくなる方向であ
り、配線遅延の増加等何かしらのプロセス的な不具合が
生じた場合には、スピード未達による歩留りロスに至る
リスクが高まる。

【０１３４】ゲート長が太目に仕上がる場合の利点とし
ては、トランジスタのオフ電流が少なくなるので、携帯
機器等で重要な性能項目であるスタンバイ電流規格に対
して余裕が生ずる。特に、ＬＳＩのレイアウトでは最小
ゲート長が用いられることが多いのだが、このスタンバ
イ電流について、最小ゲート長トランジスタを用いてレ
イアウトしている場合には、平均的な条件に対する最良
および最悪条件は各々約１／１０倍および約１０倍程度
バラツクのが一般的である。このため、この面積率を考
慮に入れることによって、ゲート長バラツキの面積率依
存分を無くして規格値の見積りを行うことが可能とな
り、プロセスバラツキ分を考慮したスタンバイ電流値の
保証規格値をより少ない値に設定することが可能とな
る。また言い換えれば、ゲート長が細目に仕上がるよう
な場合には、オフ電流増加に対するリスクを事前に見積
ることにより、レイアウトが完成した後でもプロセス的
な拡散条件でＶｔ注入条件を高めに設定し直す等の的確
な対処を早い時期に施すことが出来る。

【０１３５】（第６の実施形態）本発明の第６の実施形
態について、図１１を参照して説明する。

【０１３６】また、本実施形態では、第５の実施形態で
説明したゲート電極素材の仕上がり幅とその面積率依存
性の概念をブロックごとに用いる。

【０１３７】現在の微細プロセスは、微細化が進んで集
積度が増したことから、一つのチップの中に複数の機能
ブロックを有しているのが一般的である。このブロック
については、配線でブロック面積が決まる場合、配
線工程以前のバルク部分でブロック面積が決まる場合、
メモリセルのようにゲート電極面積が非常に高い場合
等、ブロックごとにゲート電極の面積率が異なる傾向が
出て来ている。

【０１３８】図１１は、本発明の第６の実施形態におけ
るＬＳＩのブロック配置を示す概略図である。

【０１３９】図１１において、ブロックＡ（９０２）は
ゲート面積率が小さく、ブロックＢ（９０３）はゲート
面積率が大きく、ブロックＣ（９０４）はゲート面積率
がブロックＡとＢの中間であると仮定する。元々の設計
方針として、プロセスバラツキに起因した平均からのス
ピード増減バラツキ幅が、高速条件側に＋３０％、遅い
条件側に＋３０％であるとし、ブロックＡ、Ｂ、Ｃの想
定スピード範囲はそれぞれ、ブロックＡが＋３０％〜−
２０％、ブロックＢが＋２０％〜−３０％、ブロックＣ
が＋２５％〜−２５％になるものとする。ブロックＡは
遅い側には−３０％でなく−２０％分だけしか見なくて
良くなるので、その分スピード面で余裕が生じる。汎用
マイクロプロセッサ等で、周波数に応じてチップ価値が
変わるようなものに対しては、高速になる分付加価値が
高まるし、なにより、例えば図１１のブロックＣ（９０
４）に対してブロックＡ（９０２）から来る信号９０５
と、ブロックＢ（９０３）から来る信号９０６との間
で、ＬＳＩ内のトランジスタ仕上がり寸法が同様である
として扱う限りは検出不可能な、ブロック毎のゲート電
極の粗密から生ずるトランジスタ駆動電流差、及びそこ
から生じるタイミングスキューが検出可能になる。

【０１４０】従来は、ＬＳＩチップ上に形成されるトラ
ンジスタは全て同じ条件下で形成されるものとして扱わ
れ、シミュレーション等によりタイミング検証が行われ
ていた。しかしながら実際には、このゲート電極面積率
の違いに起因したゲート長の仕上がり幅の違い、及びそ
れによって生ずるトランジスタ駆動能力の違いと回路動
作スピードの違いがあるので、ブロック毎のゲート面積
の粗密を考慮してタイミング検証シミュレーションを実
行することにより、ブロック毎に最適なマージン設定で
ＬＳＩ設計が可能となる。

【０１４１】また、対象とするＬＳＩ（９００）が非同
期設計である場合には、ブロックＣ（９０４）に対する
ブロックＡ（９０２）からの信号９０５とブロックＢ
（９０３）からの信号９０６との間で発生し得るタイミ
ングスキューに関しても高精度に取り扱うことが可能と
なり、ＬＳＩの設計品質の向上が図れる。

【０１４２】（第７の実施形態）本発明の第７の実施形
態について、図１２を参照して説明する。

【０１４３】本実施形態は、第６の実施形態で説明した
ゲート電極素材の仕上がり幅とその面積率依存性の概念
をさらにスタンダードセルレベルに適用したものであ
る。

【０１４４】図１２は、本発明の第７の実施形態におけ
るＬＳＩのスタンダードセルライブラリ配置を示す概略
図である。

【０１４５】図１２において、スタンダードセルユニッ
ト９０７が横方向に繋がって行きスタンダードセルレー
ン９０８を形成し、さらにそれと使用セルは異なるが同
様の構造のスタンダードセルレーンが縦方向に複数並ぶ
形で回路ブロックを形成している。実際には、個々のス
タンダードセルの横幅はその機能や駆動能力によって回
路構成内容が異なるので、当然ながら各セルの面積及び
横幅も異なっている。

【０１４６】ゲート電極面積率の違いに起因したゲート
長の仕上がり幅の違いをより正確に扱うために、ブロッ
クをゲート電極形成工程が影響を受ける領域範囲に切り
分けた上でゲート電極面積率を計算する。

【０１４７】理想的には、セル１Ａ、１Ｂ、１Ｃ…と一
つ一つのセルについてスキャンさせて行く形で全セルに
ついてゲート電極面積率を計算した方がより正確であ
る。しかしながら、ＣＡＤ計算の負荷を減らすために、
スタンダードセルブロックをゲート電極形成工程が影響
を受ける領域範囲程度のサイズに切り分けて、その分割
ブロック内毎にゲート電極面積率を計算してその計算面
積率をその領域内に存在する全セルに対して使用するこ
とも可能である。

【０１４８】これにより、ゲート電極面積率の違いに起
因したゲート長の仕上がり幅の違い、及びそれによって
生ずるトランジスタ駆動能力の違いと回路動作スピード
の違いを、プロセス形成工程に対してブロック全体とい
う領域範囲で扱うよりも、プロセス的な現象をより忠実
かつ詳細に扱うことが可能となり、シミュレーション精
度が向上する。

【０１４９】よって、適切なゲート幅及びセルサイズで
の設計が可能になると共に、ゲート電極面積率が異なる
が故に発生し得るセル同士の駆動電流差に起因したタイ
ミングスキューも抑制することができ、高品質なＬＳＩ
設計が可能となる。

【０１５０】（第８の実施形態）本発明の第８の実施形
態について、図１７から図１９を参照して説明する。

【０１５１】ＳＴＩ（Shallow Trench Isolation）にお
いても、ＳＴＩの分離部分を形成する際にエッチング工
程が用いられるので、その分離領域と活性領域の境界部
に対してもエッチング起因のテーパーが生ずることにな
る。

【０１５２】図１７は、トランジスタ活性領域間の距離
が近い場合のＳＴＩ構造を示すための平面図（ａ）およ
び断面図（ｂ）である。図１８は、トランジスタ活性領
域間の距離が離れている場合のＳＴＩ構造を示すための
平面図（ａ）および断面図（ｂ）である。

【０１５３】図１７に示す状態から、図１８に示すよう
なトランジスタ活性領域間の距離が離れた場合に、ＳＴ
Ｉに付くテーパー角が大きくなる。但し、エッチング条
件にもよるのであるが、ＳＴＩ形成時には、レジストは
トランジスタ活性領域の上に存在するので、前記配線パ
ターンのレジスト寸法通りに仕上がり易いトップ側がト
ランジスタゲート幅を決めることになるので、その分離
端のテーバー形状の影響を著しく受ける形にはならな
い。

【０１５４】しかし、チャネルが表面よりも若干下目に
形成されていたり、ＳＴＩエッチング条件がレジスト下
のトップ側部の方がより狭まるようなエッチング条件に
設定されている場合には、レイアウトデータからシミュ
レーション用の回路データを抽出する際に、このトラン
ジスタ同士の配置距離によって生ずるトランジスタゲー
ト幅のマスクレイアウト幅と仕上がり幅との差が無視で
きなくなる。

【０１５５】そこで、このトランジスタ同士の配置距離
によって生ずるトランジスタゲート幅のマスクレイアウ
ト幅と仕上がり幅との差をゲート幅抽出時に補正して抽
出することにより、より高精度にトランジスタパラメー
タを抽出することが可能になり、タイミング検証シミュ
レーションの高精度化を図ることが出来る。

【０１５６】次に、図１９および図２０を参照して、具
体的に数値を用いた例について説明する。

【０１５７】図１９は、解析トランジスタの左右にＳＴ
Ｉ分離を挟み２つのトランジスタが隣接している様子を
模式的に示す平面図（ａ）および断面図（ｂ）である。
図２０は、トランジスタ間距離とマスクレイアウト上の
端部からのゲート幅入り込み量との相関関係を示してい
る。

【０１５８】図１９に示すように、解析トランジスタの
レイアウト上の配線幅が０．４μmで、ゲート幅が伸び
ている方向に対して、左側に距離０．７μm、右側に距
離１．５μmの間隔で隣接トランジスタが存在するもの
とする。

【０１５９】トランジスタはＳＴＩで分離されており、
その端部の仕上がりは隣接トランジスタ同士の距離に応
じてテーパーが付く。解析対象のトランジスタのゲート
幅に影響が出るか否かはエッチング条件にも依存する
が、本例では、ＳＴＩ分離のトップとボトムの中間点が
レイアウト幅通りにエッチングされるような条件である
と仮定し、隣接トランジスタ間の距離が０．５μmの場
合にトランジスタ活性領域のレイアウト境界部にトラン
ジスタの電気的なゲート幅の仕上がりエッジが形成さ
れ、その隣接トランジスタ間距離が離れるに従い、図２
０に示すようなトランジスタゲート幅入り込み量ΔＷｇ
になるものとする。図２０は、テーブル形式表記になっ
ているが、関数式で表現しても良い。

【０１６０】図１９に示すレイアウトを行った場合、解
析トランジスタと左の隣接トランジスタとの距離は０．
７μmであるので、図２０に示すように、トランジスタ
ゲート幅の左側からの入り込み量は０．０１μmとな
り、解析トランジスタと右の隣接トランジスタとの距離
は１．５μmであるので、トランジスタゲート幅の右側
からの入り込み量は０．０５μmとなる。

【０１６１】故に、解析トランジスタの仕上がりのゲー
ト幅は、０．４−０．０１−０．０５＝０．３４μmと
なる。

【０１６２】ゲート幅が伸びる方向に存在する隣接トラ
ンジスタとの間の距離による変化を考慮しない場合に
は、常にトランジスタゲート幅はレイアウト寸法通りの
０．４μmであるとすると、トランジスタゲート幅は
０．３４／０．４＝０．８５となり、１５％の誤差を含
むことになる。

【０１６３】このように、解析対象トランジスタのゲー
ト幅が伸びる方向に存在する隣接トランジスタとの間の
距離による解析トランジスタのゲート幅の変化を考慮す
ることにより、トランジスタゲート幅の抽出精度をより
向上させることが可能になる。

【０１６４】

【発明の効果】以上説明したように、本発明によれば、
以下に列記する効果を奏する。

【０１６５】（１）着目配線の仕上がり幅とその着目配
線の周囲に存在する配線との距離との相関データを用い
ることにより、高精度な配線抵抗／容量抽出、及び高精
度な回路シミュレーションが可能となる。これにより、
チップ上の各場所での配線間距離差に起因して発生する
配線抵抗値の違いによって生じうるタイミングスキュー
等のタイミングエラーも抑制可能となる。

【０１６６】（２）リソグラフィ工程に起因して生ずる
配線仕上がり幅の変化も含めて用いることが可能であ
る。その応用方法としては、配線に用いるレジストが加
工ルール的には断線やショートには至らないＯＫのレベ
ルだが仕上がりバラツキに関する規格値としてはＯＰＣ
を用いねば実現不可能な精度を要求されているような場
合においても、ＯＰＣ無しで本発明の配線間距離と配線
仕上がり幅依存性を考慮した正確な回路パラメータ抽出
も用いることで、ＯＰＣ用の微細追加パターンを扱える
高精度な高額マスクや長時間のＯＰＣマスク処理が不要
になる。

【０１６７】（３）解析配線の配線層面積率と解析配線
仕上がり幅との相関データを用いることにより、高精度
な配線抵抗及び配線容量パラメータの抽出が可能とな
る。また、チップ上の各場所での配線の粗密差や配線間
距離差に起因して発生する配線抵抗値の違いによって生
じうるタイミングスキュー等のタイミングエラーも抑制
可能となる。

【０１６８】（４）配線断面を台形形状として取り扱う
ことで、従来の真四角な断面として扱われていたものよ
りもより高精度な抵抗計算が可能となる。台形形状のト
ップ側は配線用レジストのリソグラフィ精度で決まって
いたが、配線ドライエッチで発生するテーパー形状とボ
トムの太りをより実物に近い形で正確に取り扱うことが
可能となる。また、配線間距離や配線面積率との相関デ
ータを上底に対する下底の太り分のみで表現しておくこ
とで、配線太さごとに相関データを準備するよりも準備
データ量を少なくすることが出来る。さらに、リソグラ
フィに起因したレジストの仕上がり幅の変化を補正する
光近接効果補正や孤立パターンに対するレジスト細り等
の対策を併せて用いることにより、設計値に近い値で高
精度シミュレーションが実現出来る。

【０１６９】（５）ゲート長バラツキの面積率依存分を
無くして規格値の見積りを行うことが可能となり、プロ
セスバラツキ分を考慮したスタンバイ電流値の保証規格
値をより少ない値に設定することが可能となる。また言
い換えれば、ゲート長が細目に仕上がるような場合に
は、オフ電流増加に対するリスクを事前に見積ることに
より、レイアウトが完成した後でもプロセス的な拡散条
件でＶｔ注入条件を高めに設定し直す等の的確な対処を
早い時期に施すことが出来る。

【０１７０】（６）ブロック毎のゲート面積の粗密を考
慮してタイミング検証シミュレーションを実行すること
により、ブロック毎に最適なマージン設定でＬＳＩ設計
が可能となる。

【０１７１】（７）適切なゲート幅及びセルサイズでの
設計が可能になると共に、ゲート電極面積率が異なるが
故に発生し得るセル同士の駆動電流差に起因したタイミ
ングスキューも抑制することができ、高品質なＬＳＩ設
計が可能となる。

【０１７２】（８）解析対象トランジスタのゲート幅が
伸びる方向に存在する隣接トランジスタとの間の距離に
よる解析トランジスタのゲート幅の変化を考慮すること
により、トランジスタゲート幅の抽出精度をより向上さ
せることが可能になる。

【図面の簡単な説明】

【図１】 本発明の第１の実施形態に係る回路パラメー
タ抽出方法を示すフローチャート

【図２】 配線間スペースの大きさによる配線仕上がり
形状を断面で示す模式図

【図３】 本発明の第２の実施形態に係る回路パラメー
タ抽出方法を示すフローチャート

【図４】 図３の一部を変更したフローチャート

【図５】 本発明の第３の実施形態に係る回路パラメー
タ抽出方法を示すフローチャート

【図６】 ドライエッチング工程により形成される配線
の断面形状を示す模式図

【図７】 配線間距離に対する仕上がり幅を示すグラフ
（ａ）、および配線間距離に対する片側でのトップとボ
トムとの差を示すグラフ（ｂ）

【図８】 本発明の第３の実施形態に係る配線レイアウ
ト及び断面図（ａ）、および配線間距離と片側辺りのト
ップとボトムとの仕上がり値差の相関データを示す図
（ｂ）

【図９】 本発明の第４の実施形態に係る回路パラメー
タ抽出方法を示すフローチャート

【図１０】 本発明の第５の実施形態に係るゲート長の
想定プロセス変動範囲を示す模式図

【図１１】 本発明の第６の実施形態に係るＬＳＩのブ
ロック配置を示す概略図

【図１２】 本発明の第７の実施形態に係るＬＳＩのス
タンダードセルライブラリ配置を示す概略図

【図１３】 配線の製造工程を示す断面図

【図１４】 ライン＆スペース・パターンの断面図
（ａ）、孤立パターンの断面図（ｂ）、および拡大断面
図（ｃ）

【図１５】 配線間距離と配線仕上がり幅との相関関係
を示すグラフ

【図１６】 配線面積率と配線仕上がり幅との相関関係
を示すグラフ

【図１７】 トランジスタ活性領域間の距離が近い場合
のＳＴＩ構造を示すための平面図（ａ）および断面図
（ｂ）

【図１８】 トランジスタ活性領域間の距離が離れてい
る場合のＳＴＩ構造を示すための平面図（ａ）および断
面図（ｂ）

【図１９】 本発明の第８の実施形態について説明する
ための、解析トランジスタの左右にＳＴＩ分離を挟み２
つのトランジスタが隣接している様子を模式的に示す平
面図（ａ）および断面図（ｂ）

【図２０】 トランジスタ間距離とマスクレイアウト上
の端部からのゲート幅入り込み量との相関データを示す
図

【符号の説明】

１００ レイアウトデータ １０１ 配線間隔−配線仕上がり幅相関データ １０２ 配線幅、配線長、配線間距離抽出工程 １０３ 配線幅（及び配線間隔）補正工程 １０４ 配線間隔−配線容量相関データ １０５ 配線抵抗及び配線容量算出工程 ２００ 配線面積率計算工程 ２０１ 配線面積率−配線仕上がり幅相関データ ２０２ 配線幅（及び配線間隔）補正工程 ２０３ 配線面積率を加味した配線間隔−配線仕上がり
幅相関データ ３００ 論理＆タイミング設計工程 ３０１ 配線面積率を加味した配線間隔−配線仕上がり
幅相関データ（レジストに対する光近接効果等の補正入
り） ３０２ 光近接効果補正等のレジスト寸法制御補正工程 ３０３ マスクデータ処理工程 ３０４ 最終タイミング検証シミュレーション工程 ３０５ タイミング調整用の回路及びレイアウト修正工
程 ３０６ タイミング検証結果判定工程 ７０１ 補正前後での配線抵抗値比較、及び差の検出工
程 ７０２ レイアウト配線幅修正の必要性判定工程 ７０３ レイアウト配線幅修正工程 ９００ 対象LSI ９０１ Ｉ／Ｏセル部 ９０２ ブロックＡ ９０３ ブロックＢ ９０４ ブロックＣ ９０５ ブロックＡからブロックＣへの信号 ９０６ ブロックＢからブロックＣへの信号 ９０７ スタンダードセルライブラリ・ユニット ９０８ スタンダードセル・レーン ９０９ ゲート電極パターンの面積率計算範囲

Claims (30)

【特許請求の範囲】
1. 【請求項１】 半導体集積回路のレイアウトから配線抵
   抗や配線容量等の回路パラメータを抽出する方法であっ
   て、 モデル配線と該モデル配線の周囲に存在する同層の配線
   との距離と、該モデル配線のマスクレイアウト幅と仕上
   がり幅との差との相関データを準備し、 実際のレイアウトから、解析配線の配線長と配線幅を抽
   出すると共に、該解析配線と同層で周囲に存在する配線
   との距離を抽出し、 抽出した前記解析配線のレイアウト配線幅と、同じく抽
   出した前記解析配線と前記解析配線の周囲に存在する前
   記配線との距離とに対して、前記相関データを参照する
   ことによって得られる配線仕上がり幅を用いて、配線抵
   抗値と配線容量値を算出することを特徴とする回路パラ
   メータ抽出方法。
2. 【請求項２】 半導体集積回路のレイアウトから配線抵
   抗や配線容量等の回路パラメータを抽出する方法であっ
   て、 モデル配線の配線層の、ある設定領域内における配線パ
   ターンの存在割合である配線パターン面積率と、該モデ
   ル配線の仕上がり幅の変化量との相関データを準備し、 実際のレイアウトから、解析配線の配線長と配線幅を抽
   出すると共に、該解析配線の配線層のパターン面積率を
   計算し、 抽出した前記解析配線の配線長と配線幅と、計算した前
   記解析配線層の前記パターン面積率とに対して、前記相
   関データを参照することによって得られる、面積率に起
   因した配線仕上がり幅の変化量を用いて、配線仕上がり
   幅を求め、配線抵抗値と配線容量値を算出することを特
   徴とする回路パラメータ抽出方法。
3. 【請求項３】 前記準備する前記相関データを、前記モ
   デル配線の配線断面を、長方形、長方形以外の鋭角や鈍
   角の角を有する四角形、四角以上の多角形、ある辺の形
   状をある曲率の円周曲線として表現する形状、およびあ
   る辺をある関数曲線で表現する形状のいずれかの変化と
   して表現し、 前記抽出した前記解析配線のレイアウト上の配線長と配
   線幅に加えて、前記相関データを参照することで求めら
   れる仕上がり後の配線断面形状の断面積を計算すること
   により単位長当たりの配線抵抗値を求め、該単位長当た
   りの配線抵抗値とレイアウト上の配線長より解析配線の
   抵抗値と容量値を算出する請求項１または２記載の回路
   パラメータ抽出方法。
4. 【請求項４】 前記配線断面形状を台形形状として取り
   扱う請求項３記載の回路パラメータ抽出方法。
5. 【請求項５】 半導体集積回路のレイアウトから配線抵
   抗や配線容量等の回路パラメータを抽出する方法であっ
   て、 モデル配線のレイアウト上の配線幅をパラメータとし
   て、該モデル配線と該モデル配線の周囲に存在する同層
   の配線との距離と、該モデル配線の抵抗値及び容量値の
   変化量とを表現した相関データを準備し、 実際のレイアウトから、解析配線の配線長と配線幅を抽
   出すると共に、該解析配線と同層で周囲に存在する配線
   との距離を抽出し、 抽出した前記解析配線のレイアウト配線幅をパラメータ
   として、前記相関データを参照することにより、前記解
   析配線の仕上がり抵抗値及び容量値を算出することを特
   徴とする回路パラメータ抽出方法。
6. 【請求項６】 半導体集積回路のレイアウトから配線抵
   抗や配線容量等の回路パラメータを抽出する方法であっ
   て、 モデル配線のレイアウト上の配線幅をパラメータとし
   て、該モデル配線の配線層のある設定領域内における配
   線パターンの存在割合である配線パターン面積率と、該
   モデル配線の抵抗値及び容量値の変化量との相関データ
   を準備し、 実際のレイアウトから、解析配線の配線長と配線幅を抽
   出すると共に、該解析配線の配線層のパターン面積率を
   計算し、 抽出した前記解析配線のレイアウト配線幅をパラメータ
   として、前記相関データを参照することにより、前記解
   析配線の仕上がり抵抗値及び容量値を算出することを特
   徴とする回路パラメータ抽出方法。
7. 【請求項７】 前記準備する前記相関データを、テーブ
   ル化もしくは近似計算式化しておく請求項１から６のい
   ずれか一項記載の回路パラメータ抽出方法。
8. 【請求項８】 前記配線パターン面積率の計算を行う際
   に、チップ面積全体に占める配線パターンの面積率を計
   算する請求項２または６記載の回路パラメータ抽出方
   法。
9. 【請求項９】 前記配線パターン面積率の計算を行う際
   に、回路ブロック毎に配線パターンの面積率を計算する
   請求項２または６記載の回路パラメータ抽出方法。
10. 【請求項１０】 前記配線パターン面積率の計算を行う
    際に、配線加工プロセス工程が周囲に存在する配線パタ
    ーンの面積率の影響を受け得る範囲内において、パター
    ン面積率の計算を行う請求項２または６記載の回路パラ
    メータ抽出方法。
11. 【請求項１１】 最小加工寸法の１０倍の領域範囲内に
    おいて、前記配線パターン面積率の計算を行う請求項１
    ０記載の回路パラメータ抽出方法。
12. 【請求項１２】 請求項１から１１のいずれか一項記載
    の回路パラメータ抽出方法と、半導体リソグラフィ工程
    で使用するフォトマスクデータ生成工程におけるリソグ
    ラフィ工程に起因したレジスト仕上がり幅の変化量を補
    正する光近接効果補正、及びレジストのエッチング工程
    に起因した孤立パターンでのレジスト細りの変化量補正
    とを合わせて用いることを特徴とする半導体集積回路の
    設計方法。
13. 【請求項１３】 マスクレイアウトデータを一旦参照し
    て、請求項１から１１のいずれか一項記載の回路パラメ
    ータ抽出方法を用いて、配線仕上がり幅と配線抵抗値及
    び配線容量値を算出した上で、前記配線抵抗値及び配線
    容量値と設計時に設定した所望の配線抵抗値及び配線容
    量値とを比較し、 レイアウト配線幅に対して前記所望の配線抵抗値及び配
    線容量値に近づける補正を加えるか否かを判定し、 前記判定の結果、補正が必要である場合に、前記所望の
    配線抵抗値及び配線容量値に近づけるように前記レイア
    ウト配線幅に補正を加え、 再度、前記レイアウト配線幅を補正した後の配線抵抗値
    及び配線容量値を用いて、半導体集積回路のタイミング
    シ検証ミュレーションを行うことを特徴とする半導体集
    積回路の設計方法。
14. 【請求項１４】 半導体集積回路の設計方法であって、 配線の断面形状を台形形状として扱い、 リソグラフィ工程に起因したレジスト仕上がり幅の変化
    量を補正する光近接効果補正、およびレジストのエッチ
    ング工程に起因した孤立パターンでのレジスト細りの変
    化量補正を加えるレイアウト補正を行い、 前記レイアウト補正を用いた上での、モデル配線と該モ
    デル配線の周囲に存在する同層の配線との距離と、該モ
    デル配線の仕上がり形状の上底及び下底との第１相関デ
    ータと共に、前記レイアウト補正を用いた上での、前記
    モデル配線の配線層の面積率と、前記モデル配線の仕上
    がり形状の上底及び下底の仕上がり値との第２相関デー
    タとを準備し、 実際のレイアウトから、解析配線の配線長と配線幅を抽
    出すると共に、該解析配線と同層で周囲に存在する配線
    との距離を抽出し、 前記解析配線の配線層のパターン面積率を計算し、 抽出した解析配線の前記配線長、前記配線幅、前記解析
    配線と同層で周囲に存在する配線との前記距離、および
    前記解析配線の配線層の前記パターン面積率を用いて、
    前記解析配線の台形形状断面における上底及び下底の変
    化量、前記解析配線の配線断面積、および配線抵抗値を
    計算し、 計算した前記解析配線抵抗値に対して、設計時に意図し
    た所望の配線抵抗値及び配線容量値に近づける補正を加
    えるか否かを判定し、 前記判定の結果、補正が必要である場合に、前記所望の
    配線抵抗値及び配線容量値に近づけるようにレイアウト
    配線幅を変化させる補正を加え、 再度、前記補正を行った後の配線抵抗値及び配線容量値
    を用いて、半導体集積回路のタイミング検証シミュレー
    ションを行うことを特徴とする半導体集積回路の設計方
    法。
15. 【請求項１５】 前記配線パターン面積率の計算を行う
    際に、チップ面積全体に占める配線パターンの面積率を
    計算する請求項１４記載の半導体集積回路の設計方法。
16. 【請求項１６】 前記配線パターン面積率の計算を行う
    際に、回路ブロック毎に配線パターンの面積率を計算す
    る請求項１４記載の半導体集積回路の設計方法。
17. 【請求項１７】 前記配線パターン面積率の計算を行う
    際に、配線加工プロセス工程が周囲に存在する配線パタ
    ーンの面積率の影響を受け得る範囲内において、パター
    ン面積率の計算を行う請求項１４記載の半導体集積回路
    の設計方法。
18. 【請求項１８】 最小加工寸法の１０倍の領域範囲内に
    おいて、前記配線パターン面積率の計算を行う請求項１
    ７記載の半導体集積回路の設計方法。
19. 【請求項１９】 半導体集積回路の設計方法において、 ゲート電極パターン面積率とゲート長仕上がり寸法との
    第１相関データ、およびゲート長仕上がり寸法と、トラ
    ンジスタの駆動電流値、閾値、およびモデル回路におけ
    る動作スピードとの第２相関データを準備し、 設計対象とする半導体集積回路のゲート電極パターン面
    積率を、チップ全体を対象範囲として計算し、 計算した前記ゲート電極パターン面積率に対して、前記
    第１および第２相関データを参照することにより、前記
    ゲート電極パターン面積率が高い時には、前記回路動作
    スピードが遅くなる側に、前記ゲート電極パターン面積
    率が低い時には、前記回路動作スピードが速くなる側
    に、前記設計対象とする半導体集積回路の動作スピード
    範囲を補正した上で、タイミング検証シミュレーション
    を行うことを特徴とする半導体集積回路の設計方法。
20. 【請求項２０】 半導体集積回路の設計方法において、 ゲート電極パターン面積率とゲート長仕上がり寸法との
    第１相関データ、およびゲート長仕上がり寸法と、トラ
    ンジスタの駆動電流値、閾値、およびモデル回路におけ
    る動作スピードとの第２相関データを準備し、 設計対象とする半導体集積回路のゲート電極パターン面
    積率を回路機能ブロック毎に計算し、 計算した前記ゲート電極パターン面積率に対して、前記
    第１および第２相関データを参照することにより、前記
    ゲート電極パターン面積率が高い時には、前記回路動作
    スピードが遅くなる側に、前記ゲート電極パターン面積
    率が低い時には、前記回路動作スピードが速くなる側
    に、前記設計対象とする半導体集積回路の前記回路機能
    ブロック毎に動作スピード範囲を補正した上で、タイミ
    ング検証シミュレーションを行うことを特徴とする半導
    体集積回路の設計方法。
21. 【請求項２１】 半導体集積回路の設計方法において、 ゲート電極パターン面積率とゲート長仕上がり寸法との
    第１相関データ、およびゲート長仕上がり寸法と、トラ
    ンジスタの駆動電流値、閾値、およびモデル回路におけ
    る動作スピードとの第２相関データを準備し、 ゲート電極形成用プロセス工程が周辺に存在するパター
    ンの面積率の影響を受け得る距離範囲に分割して、解析
    対象のセルライブラリを包含する領域内において、前記
    ゲート電極パターン面積率を計算し、 計算した前記ゲート電極パターン面積率に対して、前記
    第１および第２相関データを参照することにより、前記
    ゲート電極パターン面積率が高い時には、前記回路動作
    スピードが遅くなる側に、前記ゲート電極パターン面積
    率が低い時には、前記回路動作スピードが速くなる側
    に、前記設計対象とする半導体集積回路の動作スピード
    範囲を解析するセルライブラリ毎に予測且つ補正した上
    で、タイミング検証シミュレーションを行うことを特徴
    とする半導体集積回路の設計方法。
22. 【請求項２２】 着目する前記ゲート電極形成プロセス
    工程が影響を受ける領域範囲を最小加工寸法の１０倍の
    範囲内として計算する請求項２１記載の半導体集積回路
    の設計方法。
23. 【請求項２３】 前記ゲート電極パターン面積率と、前
    記ゲート長仕上がり寸法およびゲート長寸法に起因する
    トランジスタオフ電流との第３相関データを参照するこ
    とにより、トランジスタオフ電流を計算する請求項２０
    から２２のいずれか一項記載の半導体集積回路の設計方
    法。
24. 【請求項２４】 請求項１９から２３のいずれか一項記
    載の半導体集積回路の設計方法を用いたことを特徴とす
    る半導体集積回路の設計装置。
25. 【請求項２５】 半導体集積回路のレイアウトからトラ
    ンジスタのゲート幅やゲート長等の回路パラメータを抽
    出する方法であって、 モデルとするトランジスタの活性領域端と該トランジス
    タのゲート幅が伸びる方向に存在する別の活性領域端と
    の間の距離と、前記トランジスタ活性領域幅のマスクレ
    イアウト値と仕上がり値との差の相関データを準備し、 解析する半導体集積回路のレイアウトパターンから解析
    トランジスタのゲート幅及びゲート長を抽出する時に、
    前記解析トランジスタとその隣りに位置するトランジス
    タの活性領域との間の距離を抽出し、 検出した前記トランジスタ活性領域間距離に対して、前
    記相関データを参照することにより、前記解析トランジ
    スタの仕上がりゲート幅を算出することを特徴とする回
    路パラメータ抽出方法。
26. 【請求項２６】 半導体集積回路のレイアウトからトラ
    ンジスタのゲート幅やゲート長等の回路パラメータを抽
    出する方法であって、 トランジスタ活性領域の面積率と、該トランジスタ活性
    領域幅のマスクレイアウト値と仕上がり値の差との相関
    データを準備し、 解析する半導体集積回路のレイアウトパターンから解析
    トランジスタのゲート幅及びゲート長を抽出する時に、
    前記トランジスタ活性領域、および前記トランジスタ活
    性領域パターンの反転パターンに相当するトランジスタ
    分離領域のいずれかのパターン面積率を計算し、 計算した前記パターン面積率に対して、前記相関データ
    を参照することにより、前記解析トランジスタの仕上が
    りゲート幅を算出することを特徴とする回路パラメータ
    抽出方法。
27. 【請求項２７】 半導体集積回路の設計方法であって、 トランジスタ活性領域のパターン面積率と、該トランジ
    スタ活性領域幅のマスクレイアウト値と仕上がり値の差
    との相関データを準備し、 前記トランジスタ活性領域、およびその反転パターンに
    相当するトランジスタ分離領域のいずれかのパターン面
    積率を、トランジスタ分離領域形成プロセス工程が周囲
    に存在するトランジスタ分離領域の影響を受け得る領域
    範囲内で、解析セルライブラリを含む形で計算し、 計算した前記パターン面積率に対して、前記相関データ
    を参照することにより、前記解析セルライブラリのスピ
    ード性能に対して補正を加えて、半導体集積回路のタイ
    ミング検証シミュレーションを行うことを特徴とする半
    導体集積回路の設計方法。
28. 【請求項２８】 前記トランジスタ分離領域形成プロセ
    ス工程が影響を受ける前記領域範囲を最小加工寸法の１
    ０倍の範囲内として計算する請求項２７記載の半導体集
    積回路の設計方法。
29. 【請求項２９】 請求項２７または２８記載の半導体集
    積回路の設計方法を用いたことを特徴とする半導体集積
    回路の設計装置。
30. 【請求項３０】 半導体集積回路のレイアウトからトラ
    ンジスタのゲート幅やゲート長等の回路パラメータを抽
    出する方法であって、 モデルとするトランジスタの活性領域端と該トランジス
    タのゲート幅が伸びる方向に存在する別の活性領域端と
    の間の距離と、該トランジスタの活性領域幅の仕上がり
    値の変化量との第１相関データと、該トランジスタ活性
    領域の面積率と、該トランジスタ活性領域幅のマスクレ
    イアウト値と仕上がり値の差との第２相関データとを準
    備し、 解析する半導体集積回路のレイアウトパターンから解析
    トランジスタのゲート幅及びゲート長を抽出する時に、
    前記解析トランジスタとその隣りに位置するトランジス
    タの活性領域との間の距離を抽出し、 前記トランジスタ活性領域、および前記トランジスタ活
    性領域パターンの反転パターンに相当するトランジスタ
    分離領域のいずれかのパターン面積率を計算し、 抽出した前記トランジスタ活性領域間距離に対して、前
    記第１相関データを参照することにより、前記解析トラ
    ンジスタの仕上がりゲート幅を算出し、 計算した前記パターン面積率に対して、前記第２相関デ
    ータを参照することにより、前記解析トランジスタの前
    記仕上がりゲート幅を補正することを特徴とする回路パ
    ラメータ抽出方法。