CN102841500A - 用于双重图样化设计的掩模偏移感知rc提取 - Google Patents

Abstract

一种方法，包括：提供集成电路设计；以及根据布局生成多个双重图样化分解，多个双重图样化分解中的每一个都包括分离为双重图样化掩模组的第一掩模和第二掩模。确定第一和第二掩模之间的最大偏移，其中，最大偏移是用于在晶片上实施所述布局的制造工艺中的最大预期掩模偏移。对于多个双重图样化分解的每一个，使用由最大偏移限定的范围内的掩模偏移来仿真最坏情况的性能值。仿真最坏情况性能的步骤包括计算对应于掩模偏移的电容值，并且使用高阶方程式或分段方程式计算电容值。

Description

用于双重图样化设计的掩模偏移感知RC提取

本申请是2010年8月31日提交的标题为“Mask-Shift-Aware RCExtraction for Double Patterning Design”的美国专利申请第12/872,938号的部分继续，其内容结合于此作为参考。

技术领域

本发明涉及集成电路领域，更具体地，涉及用于双重图样化设计的掩模偏移感知RC提取。

背景技术

双重图样化是为光刻开发来增大部件密度的技术。通常，为了在晶片上形成集成电路的部件，使用光刻技术，该技术包括涂覆光刻胶并在光刻胶上限定图样。图样化光刻胶中的图样首先在光刻掩模中被限定，并且通过光刻掩模中的透明部分或不透明部分来实施。然后，图样化光刻胶中的图样被转印到被制造的部件。

随着集成电路持续的比例缩小，光学临近效应产生越来越大的问题。当两个独立的部件彼此太接近时，光学临近效应会使得部件相互短路。为了解决该问题，引入了双重图样化技术。接近的部件被分给相同双重图样化掩模组中的两个掩模，这两个掩模都用于露出相同的光刻胶。在每一个掩模中，与单个掩模中部件之间的距离相比，部件之间的距离增加，因此减小或基本消除了光学临近效应。

图1示出了传统双重图样化设计的流程。参照步骤110，确定集成电路的布局，并且提供用于布局的网络表。固定布局和网络表，因为已经确定了布局所涉及的所有多边形的尺寸和位置。通过固定的布局，可以估计涉及金属层中金属线变化的可能的后线(BEOL，back-end-of-line)变化(步骤112)。然而，基于固定的布局估计变化，因此具有固定值。接下来，在步骤114中，建立(寄生)电容模型来仿真集成电路的性能值，这涉及通过参照技术文件(techfile)计算金属线的电容。技术文件可以将金属线的电容存储为金属线之间间隔的函数以及金属线的宽度的函数。

在铸造厂接收布局设计之后，执行布局分解以例如根据双重图样化设计规则来分离金属线。执行光刻工艺来自晶片上实施布局。然而，已经发现，在仿真的性能值(步骤114)与根据实际晶片测量的性能值之间存在不匹配。一个原因在于，当执行光刻工艺时，在相同双重图样化掩模的两个光刻掩模之间可能具有相对偏移。然而，在性能值的估计中没有反映这种偏移。

发明内容

为解决上述问题，本发明提供了一种方法，包括：从非易失性计算机可读存储介质中检索集成电路设计的布局；根据布局生成多个双重图样化分解部，多个双重图样化分解部的每一个都包括被分离为双重图样化掩模组的第一掩模和第二掩模的图样；确定第一掩模和第二掩模之间的最大偏移，其中，最大偏移是用于在晶片上实施布局的制造工艺中的最大预期掩模偏移；以及对于多个双重图样化分解部的每一个，仿真最坏情况的性能值，其中，使用由最大偏移限定的范围内的掩模偏移来执行仿真步骤，以及其中，仿真步骤包括：根据图样之间的间隔计算图样的电容，其中，使用高阶方程式或分段方程式执行计算步骤，以及其中，高阶方程式将图样的电容表示为间隔的高阶函数，以及其中，分段方程式将电容表示为间隔的分段函数。

该方法还包括：比较多个双重图样化分解部的最坏情况的性能值；从多个双重图样化分解部中选择一个分解，其中，一个分解部的最坏情况的性能值在多个双重图样化分解部的最坏情况的性能值中是最好的；以及使用一个分解部来在晶片上执行双重图样化光刻步骤。

该方法还包括：生成技术文件，技术文件包括：作为图样之间的间隔的函数的布局中图样的电容；以及在间隔中改变的电容的电容敏感度，其中，在仿真多个双重图样化分解部的每一个的最坏情况的性能值的步骤中使用技术文件。

该方法还包括：从技术文件中检索初始电容；执行计算电容的步骤，以根据初始电容和掩模偏移中的一个生成新电容；以及使用新电容来计算集成电路设计的性能值，性能值对应于掩模偏移中的一个。

使用具有等于或大于2的阶次的高阶方程式来执行计算电容的步骤。

该方法还包括：从技术文件中检索高阶方程式的表征参数；以及使用从技术文件中检索的高阶方程式的表征参数来执行计算电容的步骤。

其中，使用分段方程式来执行计算电容的步骤。

此外，还提供了一种方法，包括：从非易失性计算机可读存储介质中检索集成电路设计的布局；根据布局生成多个双重图样化分解部，多个双重图样化分解部的每一个都包括被分离为双重图样化掩模组的第一掩模和第二掩模的图样；将布局中的图样的电容确定为图样之间的间隔的函数，其中，通过具有等于或大于2的阶次的高阶方程式来表示函数；确定第一掩模和第二掩模之间的最大偏移，其中，最大偏移是用于在硅晶片上实施布局的制造工艺中的最大预期的偏移；使用最大偏移和高阶方程式来计算图样的新电容；对于多个双重图样化分解部的每一个，使用新电容来计算性能值；比较多个双重图样化分解部的性能值，以选择多个双重图样化分解部中的一个，多个双重图样化分解部中的一个的性能值在所有的多个双重图样化分解中是最好的；以及使用多个双重图样化分解部中的一个来制造双重图样化掩模组。

其中，高阶方程式被表示为：

$C_c=C_{c0}+\underset{i=1}{\overset{N}{\mathrm{\Σ}}}{a}_i*{(S-S0)}^i$

其中，参数C_C表示对应于间隔S的电容值，C_C0表示对应于基准间隔S0的电容，以及N表示高阶方程式的阶次。

该方法还包括：从技术文件中检索参数C_C0、a_i和S0。

该方法还包括：将参数C_C0、a_i和S0存储在技术文件中。

其中，阶次N大于2。

该方法还包括：生成多个可能掩模偏移，多个可能掩模偏移在由最大偏移限定的范围内；使用多个可能掩模偏移和高阶方程式来计算图样的附加新电容；使用附加新电容来计算附加性能值；比较附加性能值和性能值，以确定用于对应分解部的最坏情况的性能值，其中，最坏情况的性能值在附加性能值和性能值中是最坏的；以及执行选择多个双重图样化分解部中的一个的步骤，其中，多个双重图样化分解部中的一个的最坏情况的性能值在多个双重图样化分解部中是最好的。

此外，本发明还提供了一种方法，包括：从非易失性计算机可读存储介质中检索集成电路设计的布局；根据布局生成多个双重图样化分解部，多个双重图样化分解部的每一个都包括被分离为双重图样化掩模组的第一掩模和第二掩模的图样；将布局中的图样的电容确定为图样之间的间隔的函数，其中，函数被表示为分段方程式，间隔被分为至少2个片段；确定第一掩模和第二掩模之间的最大偏移，其中，最大偏移是用于在硅晶片上实施布局的制造工艺中的最大预期的偏移；使用最大偏移和分段方程式来计算图样的新电容；对于多个双重图样化分解部的每一个，使用新电容来计算性能值；比较多个双重图样化分解部的性能值，以选择多个双重图样化分解部中的一个，多个双重图样化分解部中的一个的性能值在所有的多个双重图样化分解部中是最好的。

其中，分段方程式被表示为：

$C_c=C_{c0}+\underset{i=1}{\overset{J-1}{\mathrm{\Σ}}}{b}_i*(\mathrm{Si}-S(i-1))+b_J*(S-S(J-1))$

其中，C_C表示对应于两个相邻图样的间隔S的电容值，C_C0表示对应于初始间隔S0的基准电容，(J-1)表示间隔S0和S之间的所有片段的数量，b_i和b_J表示电容敏感度，以及Si、S(i-1)和S(J-1)是相邻片段的划分点。

该方法还包括：从技术文件中检索值C_C0、b_i、b_J、Si、S(i-1)和S(J-1)。

该方法还包括：将参数C_C0、b_i、b_J、Si、S(i-1)和S(J-1)存储在技术文件中。

间隔被分为至少2个片段。

该方法还包括：生成多个可能掩模偏移，多个可能掩模偏移在由最大偏移限定的范围内；使用多个可能掩模偏移和分段方程式来计算图样的附加新电容；使用附加新电容来计算附加性能值；比较附加性能值和性能值，以确定用于对应分解部的最坏情况的性能值，其中，最坏情况的性能值在附加性能值和性能值中是最坏的；以及执行选择多个双重图样化分解部中的一个的步骤，其中，多个双重图样化分解部中的一个的最坏情况的性能值在多个双重图样化分解部中是最好的。

该方法还包括：使用多个双重图样化分解部中的一个来制造双重图样化掩模组。

附图说明

为了更加完整地理解实施例及其优点，现在结合附图进行以下描述，其中：

图1示出了传统双重图样化设计的流程；

图2A至图2C示出了示例性掩模偏移；

图3示出了将集成电路中图样的电容列为图样之间间隔的函数以及图样宽度的函数的表格；

图4示出了作为图样之间间隔的函数的集成电路中图样的电容的示图；

图5示出了将集成电路中图样的电容敏感度列为图样之间间隔的函数以及图样宽度的函数的表格；

图6示出了当没有发生掩模偏移时三个图样之间的间隔；

图7示出了具有掩模偏移的三个图样之间的间隔；

图8示出了由于掩模偏移所引起的图样之间的电容改变；

图9示出了包括电容和灵敏度的网络表的部分，其中，从掩模偏移意识技术文件中提取网络表；

图10示出了集成电路中图样的电容作为图样之间的间隔的函数的曲线，其中，通过高阶方程式来表示该曲线；

图11示出了对应于图10的图样；

图12示出了集成电路中图样的电容作为图样之间的间隔的函数的曲线，其中，通过分段方程式来表示该曲线；

图13示出了对应于图12的图样；

图14至图15B示出了如何将布局中的网络分解到不同双重图样化掩模组中；以及

图16示出了根据实施例的双重图样化设计的流程。

具体实施方式

以下详细讨论实施例的制造和使用。然而，应该理解，实施例提供了许多可以在各种特定环境下具体化的可应用发明概念。所讨论的特定实施仅仅示出了制造和使用实施例的具体方式，而不用于限制实施例的范围。

提供了查找最佳分解方案并估计集成电路的性能值的新方法。在各个附图和所示实施例中，类似的参考标号用于指定类似的元件。

图2A示出了在两个图样的曝光期间会发生的转移偏移。图样A和B可以为相同层(诸如金属层或者在集成电路的形成中涉及到的任何其他层(诸如多晶硅层))中的图样。图样A和B是双重图样化图样，其中，图样A在双重图样化掩模组的第一光刻掩模中，而图样B在相同双重图样化掩模组的第二光刻掩模中。因此，在不同的时刻，在晶片上形成图样A和B。理想地，如图所示，图样B应该位于使用虚线示出的位置处。然而，存在工艺变化，使得图样B从预期位置偏移。该偏移可以被表示为Δx和Δy，其中，方向x和y在对应层的平面中，平面还与对应晶片的主表面平行。偏移使得图样A和B之间的电容发生变化，并且还引起对应电路的性能值(诸如定时和噪声)的变化。

图2B示出了放大偏移(其中，术语“偏移”还可以被称为“变化”)，其中，图样A和B中的一个或两个相对于设计尺寸可具有变化。图2C示出了旋转偏移，其中，图样B相对于图样A可以具有相对旋转。放大偏移和旋转偏移也引起性能值的变化。在以下实施例中，图2A所示的转移偏移被用作解释实施例概念的实例。然而，相同的概念还可以用于放大偏移和旋转偏移。例如，通过用放大率(图样B的实际尺寸与设计尺寸的比率)代替转移偏移Δx，相同的概念可用于放大偏移。此外，通过用旋转角α(实际图样B的方向与图样B的设计方向之间的角度)代替转移偏移Δx，相同的概念可用于旋转偏移。

可以建立将图样A和B之间的电容反映为图样A或B的间隔S和宽度W(如图2A所示)的函数的技术文件。图3示出了表示在技术文件中可存储什么的表格。应理解，技术文件可使用任何格式来存储图3所示的信息。在图3中，观察到宽度W和/或间隔S的改变导致图样A和B之间电容的改变。例如，如果宽度W等于W1且间隔S等于S1，则对应的电容为C11。如果宽度W等于W1且间隔S等于S2，则对应的电容为C12。可以在随后电路性能值的仿真中检索技术文件中的内容以加快仿真。

图4示出了作为间隔S的函数的图样A和B之间的电容。虚线和曲线示出了实际电容。可以观察到，只有有限数量的技术文件项可以被存储以反映图4所示的关系，并且可以是没有存储在技术文件中的值。例如，如果两个图样之间的间隔S′在间隔S1和S2之间，则不能从技术文件中直接检索出对应于间隔S′的电容。因此，建立电容相对于间隔S的敏感度，使得可以计算对应于间隔S′的电容。

图5示出了间隔S的电容的敏感度，其中，敏感度与范围间隔S′相关。此外，电容的敏感度与图样A和/或B的对应线宽相关。可以观察到，敏感度(C12-C11)/(S2-S1)是间隔S1和S2之间的实线的斜率SC12(图4)，并且敏感度(C13-C12)/(S3-S2)是间隔S2和S3之间的实线的斜率SC23(图4)。根据图4，应理解，如果间隔落入S1和S2之间或者S和S3之间的任意范围，则可以计算对应的电容。使用图6至图8以及方程式3来进一步解释该概念。

参照图6，图样A、B和C是双重图样化图样，图样A和C在双重图样化掩模组的第一光刻掩模中，而图样B在双重图样化掩模组的第二光刻掩模中。图6示出了预想设计的间隔S_ab和S_bc以及对应的电容C_ab和C_bc。

如果发生转移偏移而引起掩模偏移Δs_mask(图7)，则图样A和B之间的电容变为C′_ab，并且图样B和C之间的电容变为C′_bc。电容的变化通常可表示为电容敏感度乘以掩模偏移Δs_mask。因此，如图8所示，具有掩模偏移的新电容C′_ab和C′_bc可以表示为：

C′_ab＝C_ab+SC12×(-Δs_mask)           (方程式1)

C′_bc＝C_bc+SC23×(+Δs_mask)               (方程式2)

其中，SC12是对应于新S′_ab落入的间隔范围S1-S2的敏感度(图4)，以及SC23是对应于新S′_bc落入的间隔范围S2-S3的敏感度。

由于掩模偏移Δs_mask可包括x方向上的掩模偏移Δx和y方向上的掩模偏移Δy，所以两个图样之间的新电容C(具有掩模偏移)可表示为：

$C=f(s+\mathrm{\Δs}\_\mathrm{mask})=C_0+\frac{\∂C}{\∂s}\mathrm{\Δs}\_\mathrm{mask}$

$=C_0+\frac{\∂\mathrm{Cx}}{\∂x}(\±\mathrm{\Δx})+\frac{\∂\mathrm{Cy}}{\∂y}(\±\mathrm{\Δy})$ (方程式3)

其中，

是相对于x方向上的掩模偏移的电容敏感度，

是相对于y方向上的掩模偏移的电容敏感度，以及C₀是如果没有发生偏移时的电容。方程式3还可以进一步被修改以包括放大偏移和旋转偏移的因素。

在一个实施例中，图样之间的电容(图3)和电容敏感度可以存储在技术文件中用于稍后的检索。例如，图9示出了包括电容和电容敏感度的网络表的示例性格式，其中，从掩模偏移意识技术文件中提取出网络表的一部分。由标志“1”开始的线表示金属层1(M1)中的最大偏移，并且x方向上的最大掩模偏移在-x方向的-0.02μm与+x方向的0.02μm之间。注意，不同的网络表格式可具有不同的定义(诸如1西格玛、2西格玛、3西格玛等)，其中，3西格玛可具有0.02μm示例值。类似地，由标志2、3和4开始的线表示层M2、M3和M4以及x和y方向上的最大偏移。最大偏移是可发生的可能(预期)最大掩模偏移，并且期望值实际晶片上实施对应集成电路的布局时对应的掩模偏移将不可能超过这些值。最大偏移还被用于计算最大性能变化。

此外，技术文件项“C1A B 5.6e-15*SC 1：-0.0482：-0.024”表示如果没有发生掩模偏移，则节点A和B之间的电容为5.6e-15法拉并且在层M1中电容敏感度为-0.024(用于y方向的掩模偏移)。因此，通过这种技术文件，如果已知(或假设)掩模偏移，则可以使用技术文件和方程式3来计算作为掩模偏移结果的对应电容。

方程式3可以反映掩模偏移Δx和Δy之间的关系以及当掩模偏移Δx和Δy较小时对应图样的电容。当掩模偏移Δx和Δy的值增加时，方程式3不能精确地反映关系。例如，参照图4，假设掩模偏移(S2-S1)等于掩模偏移(S3-S2)，则值(C12-C13)不等于(C11-C12)，这与方程式3相背离。在图4所示的实例中，值(C11-C12)大于值(C12-C13)。随着掩模偏移(S2-S1)和(S3-S2)的增加，值(C12-C13)和(C11-C12)之间的差也增加。因此，高阶方法可用于精确地反映图样的间隔与图样电容之间的关系，该关系还可以保存在技术文件中。

图10示出了集成电路中图样/多边形(例如，图11所示的图样A和B)的电容作为图样之间的间隔的函数的示图。参照图11，当间隔分别为S0、S 1和S2时，图样A和B之间的电容分别具有电容值C_C0、C_C1和C_C2。尽管未示出，但应注意，如果图样A和B之间的间隔具有不同的值(诸如(诸如S4和S5)，则对应的电容值将分别为C_C4、C_C5。

返回参照图10，线20表示电容(图样A和B之间)和间隔之间的实际关系，该关系至少接近于图样A和B形成在物理半导体芯片上时图样A和B的实际性能。例如，通过在物理芯片上形成多个样本图样A和B(样本图样具有多个不同的间隔)，可以根据实验来获得线20。测量样本图样之间的对应电容以绘制线20。可选地，可以通过仿真来获得线20。可以使用诸如SYNOPSYS的Raphael仿真工具来执行仿真，这能够考虑芯片上实际图样的工艺变化。

在一个实施例中，可通过高阶方程式来表示线20，其表示为方程式4：

$C_c=C_{c0}+\underset{i=1}{\overset{N}{\mathrm{\Σ}}}{a}_i*{(S-S0)}^i$ (方程式4)

其中，参数C_C表示间隔为S时的电容值(参考线20)，C_C0表示线20上的基准点(也被称为初始点)的电容，以及S0表示基准/初始点的间隔值。值(S-S0)(或任何两个间隔之间的差)可表示掩模偏移。高阶方程式可以选择具有两阶、三阶或更高阶。例如，如果期望两阶方程式或三阶方程式，则方程式4可表示为方程式5或6：

Cc＝Cc0+a1*(S-S0)+a2*(S-S0)²    (方程式5)

或Cc＝Cc0+a1*(S-S0)+a2*(S-S0)²+a3*(S-S0)³(方程式6)

为了获得方程式4，需要获得参数C_C0、S₀、a₁、a₂、a₃等。例如，为了获得方程式5，需要知道值a1和a2。C_C0和S0为线20中的点(S0，C_C0)的值，这是已知的。因此，两个点的值(诸如点(S1，C_C1)和(S2，C_C2))可以被替代到方程式5中以生成两个方程式，其中，用电容C_C1和C_C2替代C_C，以及用间隔S1和S2替代S。通过两个方程式，可以求解两个参数a₁和a₂。类似地，为了求解诸如方程式6的三阶方程式，三个点可用于获得三个方程式，使得可以求解参数a₁、a₂和a₃。为了确保高阶方程式的精度，为了求解方程式而选择的点可均匀地散布，点之间的距离基本相等。此外，为了求解方程式而选择的点不应该相互太近。

在获得高阶方程式之后，可以在技术文件中保存表征高阶方程式的参数C_C0、S0、a₁、a₂、a₃等。例如，在技术文件中，一个技术文件项(可以类似于图9)可包括参数C_C0、S0、a₁、a₂、a₃。此外，对于具有不同结构的不同多边形(图样)对(例如，在不同的金属层中)，方程式可以是不同的，因此，方程式的参数是不同的。

在需要计算两个图样的电容的时刻(例如，在图16中的步骤24中)，可以从技术文件中检索出参数C_C0、S0、a₁、a₂、a₃等，并且构造方程式4并用于计算电容。

图12和图13示出了用于表征电容值与图样/多边形之间的间隔之间的关系的分段方法。参照图12，例如，使用与图10所描述基本相同的方法来获得线20。参照图13，当对应间隔分别为S0和Si时，形成在图样A和B之间的电容器分别具有电容值C_C0和C_Ci。间隔Si可表示间隔S1、S2、S3、S4等中的任意一个，并且对应的电容值分别为CC1、CC2、CC3和CC4。

对于分段方法，在开始点(S0，CCO)和结束点(Sn，CCn)之间，图12中的线20被分为n个片段。间隔S1、S2、S3...S(n-1)是相邻片段的划分点。电容变化急剧的地方要有较密的划分点，电容变化缓慢的地方可以有较松的划分点，片段的总数n大于23，并且可以为大于23的任意整数(诸如3、4、5、6等)。具有间隔S的两个图样A和B的电容CC可表示为：

$C_c=C_{c0}+\underset{i=1}{\overset{J-1}{\mathrm{\Σ}}}{b}_i*(\mathrm{Si}-S(i-1))+b_J*(S-S(J-1))$ (方程式7)

值(S-S0)或任意两个间隔值之间的差可表示掩模偏移。值b_i和b_J是敏感度系数，并且对应于电容C_C的间隔S在间隔S(J-1)和SJ之间的片段中，其中，J为1和n之间的任意整数值。例如，如果间隔S在间隔S4和S5之间，则J等于5。此外，S(j-1)和Sj之间的片段中的敏感度系数bj可表示为：

bj＝(Ccj-Cc(j-1))/(Sj-S(j-1))    (方程式8)

其中，j可以为1和n之间的任意整数(包括1和n)。

根据方程式7，通过将初始基准电容C_C0与由间隔S0和S之间范围内的每一个片段所引起的电容变化来计算电容C_C。类似于方程式7，如果线20被划分为n个片段，则需要线20上的(n+1)个点来获得n个方程式，其中，敏感度系数b₁至b_n为n个方程式中的变量。通过n个方程式，可以获得变量b₁至b_n。在解决方程式7之后，可通过方程式7来求解对应于任何间隔S的任何电容C_C(间隔S中S1和Sn之间)。

在获得分段方程式7之后，可以在技术文件中保存表征分段方程式7的参数C_C0、S0至Sn以及b₁至b_n。例如，在技术文件中，一个项(诸如一条线)可包括C_C0、S0至Sn以及b₁至b_n。此外，对于具有不同结构的不同多边形对(例如，在不同的金属层中)，对应的分段方程式可以是不同的，因此方程式的参数是不同的。因此，对于具有不同结构的多个多边形对，可以保存一个技术文件项，其中，每个技术文件项具有其自身的值C_C0、S0至Sn以及b₁至b_n。

在需要计算两个参数的电容的时刻(例如，在图16的步骤24中)，可以从技术文件中检索值C_C0、S0至Sn以及b₁至b_n等，并且构造方程式7并用于计算电容。

图14至图15B示出了对于双重图样化如何实现布局分解。参照图14，示出了两个网络(在整个描述中也被称为图样)NA和NB。在整个描述中，术语“网络”是指电连接的金属线和通孔，其中，连接至一起并因此具有相同电位的所有金属线(在相同和/或不同金属层中)在相同的网络中。在相同网络中但在不同金属层中的金属线通过通孔互连。网络NA和NB的不同部分具有间隔S1、S2、S3、S4等。根据双重图样化技术的要求，如果任何两个图样之间的间隔小于由设计规则设定的最小间隔(已知为G0)，则两个图样应该在双重图样化掩模组的两个掩模中被分解。假设间隔S1、S2和S4小于G0，则网络NA和NB需要被分解。具有执行分解的多种方案。例如，图15A和图15B示出了两种方案。意识到，由于在电路布局中存在许多网络，所以存在执行分解的许多方案。在图15A和图15B中，网络NA和NB的不同部分被分离到光刻掩模mask1和mask2中，它们在相同的双重图样化光刻掩模组中。在整个描述中，图15A和图15B所示的分解方案在下文中被称为分解15A和15B。

如前面段落所提到的，当在晶片上制造集成电路(布局)时，掩模mask1和mask2可相对于彼此具有掩模偏移，这包括转移偏移、放大偏移和/或旋转偏移(图2A至图2C)。因此，由于分解11A和11B中mask1和mask2的图样不同，所以使用分解11A和11B形成的最终电路的性能也相互不同。在设计时，不能预期制造集成电路时实际的掩模偏移是什么样的。然而，可以仿真由用于分解11A的掩模偏移所产生最坏情况的性能值，并且也可以仿真由用于分解11B的掩模偏移所产生最坏情况的性能值。因此，通过选择所有可用分解的最坏情况的性能值中最坏情况的性能值最好的分解，可以保证即使发生最坏的情况，仍然可以满足针对集成电路的最小性能值要求，并且可以实现最佳性能值。

图16示出了根据实施例的查找最佳分解的流程。参照步骤20，将集成电路的布局提供给用于执行分解的分解引擎。通过分解引擎生成所有可用的分解(诸如图15A和图15B所示意性示出的)。对于每一个分解，生成网络表(步骤22)，其中，例如，网络表包括属于相同双重图样化掩模组的mask1和mask2中的图样。

接下来，在步骤23中，限定掩模偏移，并且可以包括作为转移偏移的Δx和Δy。此外，掩模偏移还包括放大偏移和旋转偏移。在技术文件中，已经限定了用于每个金属层的最大掩模偏移。因此，掩模偏移Δx和Δy被限定在技术文件所限定的最大偏移的范围之内。例如，如图9所示，在金属层M1中，-x方向的最大转移偏移为0.02(没有列出单位，因为这只是个实例)，以及+x方向的最大转移偏移为0.02。因此，已知对于每种分解，金属层M1和+x/-x方向的偏移将不超过0.02，尽管不能够预期制造时的真实掩模偏移。

由于实际掩模偏移可以为小于最大掩模偏移的任意值，所以由最大偏移限定的范围可以划分为多个阶段，并且对于每一个阶段，可以仿真电路的性能值。例如，假设最大偏移为0.02，则可以假设实际掩模偏移可以为0.005、0.01、0.015或0.02。对于这些假设掩模偏移的每一个，可以仿真电路的性能值。参照作为实例的图2A，没有任何掩模偏移的图样A和B之间的电容已经包括在技术文件中，或者可以被计算。此外，可以使用方程式3以及技术文件中电容的敏感度来计算当掩模偏移(例如，x方向上的偏移)为0.005、0.01、0.015或0.02时图样A和B之间的电容。

类似于x方向上的掩模偏移，如图9所示，y方向上的掩模偏移也具有最大偏移。此外，假设y方向上金属层M1的最大偏移0.02也被划分为4个阶段，则存在16种组合。如果将放大偏移和旋转偏移也考虑进去，则存在更多的组合。在步骤24中，对于每一种组合，使用线性方程式3、高阶方程式4或分段方程式7来计算对应的电容。

在可选实施例中，技术文件中列出的最大掩模偏移被直接用于计算性能值而不用划分为阶段。因此，对于每个分解，计算更快。

接下来，如步骤26所示，可以使用已经在步骤24中计算的电容来仿真针对上述每一个掩模偏移组合的诸如(例如关键路径的)定时和噪声的对应性能值。用于根据电容仿真性能值的方法在本领域是已知的，因此这里不再进行讨论。比较从不同的掩模偏移组合获得的性能值来查找最坏情况的性能值，例如关键路径的最差定时。再次，尽管不能预期制造时的实际掩模偏移，但已经获得了发生最坏情况时电路的性能值，并且将在步骤28中进行记录。

可通过包括软件和硬件的计算机来执行实施例中的工艺步骤。此外，实施例的中间和最终结果可保存在诸如硬盘驱动器、光盘等的非易失性可读介质上。例如，诸如图2A至图2C、图6、图7、图11和图13所示的各种布局图样、图9所示并对应于方程式3至8的的技术文件、如(图16的步骤20)所处理的集成电路的布局和分解(包括双重图样化图样)可保存在非易失性可读介质上。此外，图16所示的工艺步骤20至34还可以通过计算机来执行，该计算机检索用于执行工艺步骤20至34中的步骤的程序码。程序码还可以保存在在诸如硬盘驱动器、光盘等的非易失性可读介质上。

在先前步骤中获得的最坏情况的性能值针对一个分解，针对步骤20中获得的每一个可用分解，循环用于计算/估计最坏情况的性能值。在循环中，确定是否已经计算了所有分解的最坏情况的性能值(步骤30)，如果没有，则针对下一分解执行计算。如果已经计算了所有分解的最坏情况的性能值，则针对进一步的检查输出最坏情况的性能值(步骤32)。在一个实施例中，可以选择最坏情况的性能值在所有分解的最坏情况的性能值中是最好的分解(步骤34)，并用于制造物理双重图样化光刻掩模mask1和mask2。然后，可以使用所选分解中晶片上制造集成电路。

由于估计了最坏情况的性能值，所以设计者在设计时可以执行设计容限分析并检查最坏情况的性能值(诸如最坏情况的定时或最坏情况的噪声)是否在设计容限中。此外，通过采用最坏情况的性能值在所有可用分解中是最好的分解，工厂可以使用最佳分解方案来制造集成电路。

根据实施例，一种方法包括从非易失性计算机可读存储介质中检索集成电路设计的布局。根据该布局生成多个双重图样化分解，多个双重图样化分解的每一个都包括被分离为双重图样化掩模组的第一掩模和第二掩模的图样。确定第一和第二掩模之间的最大偏移，其中，最大偏移是用于在晶片上实施布局的制造工艺中的最大预期掩模偏移。对于多个双重图样化分解的每一个，仿真最坏情况的性能值。使用由最大偏移限定的范围内的掩模偏移来执行仿真的步骤，以及其中，仿真步骤包括：根据图样之间的间隔计算图样的电容，其中，使用高阶方程式或分段方程式执行计算步骤。高阶方程式将图样的电容表示为间隔的高阶函数。分段方程式将电容表示为间隔的分段函数。

根据可选实施例，一种方法包括从非易失性计算机可读存储介质中检索集成电路设计的布局。根据该布局生成多个双重图样化分解，多个双重图样化分解的每一个都包括被分离为双重图样化掩模组的第一掩模和第二掩模的图样。布局中图样的电容被确定为图样之间间隔的函数，其中，通过高阶方程式(具有等式或大于2的阶次)表示函数。确定第一和第二掩模之间的最大偏移，其中，最大偏移是用于在硅晶片上实施布局的制造工艺中的最大预期掩模偏移。使用最大偏移和高阶方程式计算图样的新电容。对于多个双重图样化分解的每一个，新电容用于计算性能值。比较多个双重图样化分解的性能值以选择多个双重图样化分解中的一个，其中，多个双重图样化分解中的一个性能值在所有的多个双重图样化分解中是最好的。使用多个双重图样化分解中的一个来制造双重图样化掩模组。

根据又一个实施例，一种方法包括从非易失性计算机可读存储介质中检索集成电路设计的布局。根据该布局生成多个双重图样化分解，多个双重图样化分解的每一个都包括被分离为双重图样化掩模组的第一掩模和第二掩模的图样。布局中图样的电容被确定为图样之间间隔的函数，其中，该函数被表示为分段方程式，其中，间隔被分为至少二个片段。确定第一和第二掩模之间的最大偏移，其中，最大偏移是用于在硅晶片上实施布局的制造工艺中的最大预期掩模偏移。使用最大偏移和分段方程式计算图样的新电容。对于多个双重图样化分解的每一个，新电容用于计算性能值。比较多个双重图样化分解的性能值以选择多个双重图样化分解中的一个，其中，多个双重图样化分解中的一个性能值在所有的多个双重图样化分解中是最好的。使用多个双重图样化分解中的一个来制造双重图样化掩模组。

尽管已经详细描述了本发明的实施例及其优点，但应该理解，在不背离由所附权利要求限定的本公开的精神和范围的情况下，可以进行各种改变、替换和修改。此外，本申请的范围不限于说明书中描述的处理、机器、制造、物质组成、装置、方法和步骤的特定实施例。如本领域的技术人员可以从本发明实施例的公开所容易理解的，可以根据本公开利用现有或稍后开发的执行与本文所描述对应实施例基本相同的功能并实现基本相同结果的处理、机器、制造、物质组成、装置、方法或步骤。因此，所附权利要求用于在它们的范围内包括这些处理、机器、制造、物质组成、装置、方法或步骤。

Claims (10)

1.一种方法，包括：

从非易失性计算机可读存储介质中检索集成电路设计的布局；

根据所述布局生成多个双重图样化分解部，所述多个双重图样化分解部的每一个都包括被分离为双重图样化掩模组的第一掩模和第二掩模的图样；

确定所述第一掩模和所述第二掩模之间的最大偏移，其中，所述最大偏移是用于在晶片上实施所述布局的制造工艺中的最大预期掩模偏移；以及

对于所述多个双重图样化分解部的每一个，仿真最坏情况的性能值，其中，使用由所述最大偏移限定的范围内的掩模偏移来执行仿真步骤，以及其中，仿真步骤包括：

根据所述图样之间的间隔计算所述图样的电容，其中，使用高阶方程式或分段方程式执行计算步骤，以及其中，所述高阶方程式将所述图样的电容表示为所述间隔的高阶函数，以及其中，所述分段方程式将所述电容表示为所述间隔的分段函数。

2.根据权利要求1所述的方法，还包括：

比较所述多个双重图样化分解部的最坏情况的性能值；

从所述多个双重图样化分解部中选择一个分解，其中，所述一个分解部的最坏情况的性能值在所述多个双重图样化分解部的最坏情况的性能值中是最好的；以及

使用所述一个分解部来在晶片上执行双重图样化光刻步骤。

3.根据权利要求1所述的方法，还包括：

生成技术文件，所述技术文件包括：

作为所述图样之间的间隔的函数的所述布局中图样的电容；以及

在所述间隔中改变的所述电容的电容敏感度，其中，在仿真所述多个双重图样化分解部的每一个的最坏情况的性能值的步骤中使用所述技术文件。

4.根据权利要求3所述的方法，还包括：

从所述技术文件中检索初始电容；

执行计算所述电容的步骤，以根据所述初始电容和所述掩模偏移中的一个生成新电容；以及

使用所述新电容来计算所述集成电路设计的性能值，所述性能值对应于所述掩模偏移中的一个。

5.根据权利要求1所述的方法，使用具有等于或大于2的阶次的高阶方程式来执行计算所述电容的步骤。

6.根据权利要求5所述的方法，还包括：

从技术文件中检索所述高阶方程式的表征参数；以及

使用从所述技术文件中检索的所述高阶方程式的所述表征参数来执行计算所述电容的步骤。

7.根据权利要求1所述的方法，其中，使用所述分段方程式来执行计算所述电容的步骤。

8.一种方法，包括：

从非易失性计算机可读存储介质中检索集成电路设计的布局；

根据所述布局生成多个双重图样化分解部，所述多个双重图样化分解部的每一个都包括被分离为双重图样化掩模组的第一掩模和第二掩模的图样；

将所述布局中的所述图样的电容确定为所述图样之间的间隔的函数，其中，通过具有等于或大于2的阶次的高阶方程式来表示所述函数；

确定所述第一掩模和所述第二掩模之间的最大偏移，其中，所述最大偏移是用于在硅晶片上实施所述布局的制造工艺中的最大预期的偏移；

使用所述最大偏移和所述高阶方程式来计算所述图样的新电容；

对于所述多个双重图样化分解部的每一个，使用所述新电容来计算性能值；

比较所述多个双重图样化分解部的性能值，以选择所述多个双重图样化分解部中的一个，所述多个双重图样化分解部中的一个的性能值在所有的所述多个双重图样化分解中是最好的；以及

使用所述多个双重图样化分解部中的一个来制造双重图样化掩模组。

9.根据权利要求8所述的方法，其中，所述高阶方程式被表示为：

$C_c=C_{c0}+\underset{i=1}{\overset{N}{\mathrm{\Σ}}}{a}_i*{(S-S0)}^i$

其中，参数C_C表示对应于间隔S的电容值，C_C0表示对应于基准间隔S0的电容，以及N表示所述高阶方程式的阶次。

10.一种方法，包括：

从非易失性计算机可读存储介质中检索集成电路设计的布局；

根据所述布局生成多个双重图样化分解部，所述多个双重图样化分解部的每一个都包括被分离为双重图样化掩模组的第一掩模和第二掩模的图样；

将所述布局中的所述图样的电容确定为所述图样之间的间隔的函数，其中，所述函数被表示为分段方程式，所述间隔被分为至少2个片段；

确定所述第一掩模和所述第二掩模之间的最大偏移，其中，所述最大偏移是用于在硅晶片上实施所述布局的制造工艺中的最大预期的偏移；

使用所述最大偏移和所述分段方程式来计算所述图样的新电容；

对于所述多个双重图样化分解部的每一个，使用所述新电容来计算性能值；

比较所述多个双重图样化分解部的性能值，以选择所述多个双重图样化分解部中的一个，所述多个双重图样化分解部中的一个的性能值在所有的所述多个双重图样化分解部中是最好的。

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