CN104850672A - 多重图案化掩模设计的掩模位移电阻-电感方法及执行方法 - Google Patents

多重图案化掩模设计的掩模位移电阻-电感方法及执行方法 Download PDF

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Abstract

本发明提供了一种系统和方法，该方法包括：提供集成电路设计的布局；通过处理器由该布局生成多个多重图案化分解；确定第一掩模和第二掩模之间的最大掩模位移；以及使用由最大掩模位移所限定的范围内的一个或多个掩模位移，对用于多个多重图案化分解中的每个的最差情况性能值进行仿真。而且，多个多重图案化分解中的每个均包括被划分为多重图案化掩模组的第一掩模和第二掩模的图案。本发明还提供了多重图案化掩模设计的掩模位移电阻-电感方法及执行方法。

Description

多重图案化掩模设计的掩模位移电阻-电感方法及执行方法
相关申请
本申请涉及于2010年8月31日提交的标题为“Mask-Shift-Aware RCExtraction for Double Patterning Design”的第8,119,310号美国专利和于2011年6月24日提交的标题为“Mask-Shift-Aware RC Extraction for DoublePatterning Design”的第8,252,489号美国专利，其全部内容结合于此作为参考。
技术领域
本发明一般地涉及半导体技术领域，更具体地，涉及用于设计半导体器件的系统和方法。
背景技术
双重图案化和多重图案化是被开发用于光刻以增强部件密度的技术。通常，为了在晶圆上形成集成电路的部件，使用光刻技术，其涉及施加光刻胶并且在光刻胶上限定图案。首先，图案化光刻胶的图案在光刻掩模中进行限定，并且通过光刻掩模中的透明部分或者不透明部分来实现。然后，将光刻胶的图案转印至所制造的部件。
随着集成电路的日益缩小，光学邻近效应产生越来越大的问题。当两个或多个单独部件彼此太接近时，部件之间的间隔和/或间距可能超过光源的分辨率极限值。为了解决这种问题，利用多重图案化技术。在多重图案化技术中，密集定位的部件被划分给同一多重图案化掩模组中的两个或多个掩模，两个或多个掩模被用于图案化层。在每个多重图案化掩模中，部件之间的距离增加超过单个掩模的部件之间的距离，因此，可以克服分辨率极限值。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种方法，包括：提供集成电路设计的布局；通过处理器由所述布局生成多个多重图案化分解，其中，所述多个多重图案化分解中的每个均包括被划分给多重图案化掩模组的第一掩模和第二掩模的图案；确定所述第一掩模和所述第二掩模之间的最大掩模位移；以及使用由所述最大掩模位移所限定的范围内的一个或多个掩模位移，对所述多个多重图案化分解中的每个的最差情况性能值进行仿真。
该方法还包括：将所述多个多重图案化分解的所述最差情况性能值进行比较；从所述多个多重图案化分解中选择一个分解，其中，该分解的最差情况性能值是所述多个多重图案化分解的最差情况性能值中最好的一个。
在该方法中，至少所述第一掩模或所述第二掩模与相应的多边形相关联。
在该方法中，至少所述第一掩模或所述第二掩模与两个或多个相应的多边形相关联。
在该方法中，所述最差情况性能值包括所述布局的关键路径的定时。
在该方法中，所述最差情况性能值包括所述布局的关键路径的噪声。
该方法还包括：生成技术文件，包括：作为图案之间的间隔的函数的所述布局中的所述图案的电阻；以及所述电阻对所述间隔的改变的电阻灵敏度，其中，在对所述多个多重图案化分解中的每个的所述最差情况性能值的仿真步骤中使用所述技术文件。
该方法还包括：从所述技术文件得到所述电阻；通过将一个掩模位移和相应的一个电阻灵敏度的乘积与所述电阻相加，使用所述电阻和一个掩模位移来计算新电阻；以及使用所述新电阻计算所述集成电路设计的性能值，所述性能值对应于所述一个掩模位移。
在该方法中，使用以下方程执行计算所述新电阻的步骤：R＝R0+Scx*(±Δx)+Scy*(±Δy)+Scz*(±Δz)其中，R是所述新电阻，R0是没有任何掩模位移时的电阻；其中，Scx是所述电阻对x方向上的掩模位移的灵敏度，其中，Scy是所述电阻对y方向上的掩模位移的灵敏度，其中，Scz是所述电阻对z方向上的掩模位移的灵敏度；其中，Δx是所述x方向上的掩模位移，Δy是所述y方向上的掩模位移，且Δz是所述z方向上的掩模位移。
根据本发明的另一方面，提供了一种用于设计半导体器件的系统，包括：至少一个处理器；以及至少一个存储器，包括用于一个或多个程序的计算机程序代码，所述至少一个存储器和所述计算机程序代码被配置成通过所述至少一个处理器使所述系统：提供集成电路设计的布局；由所述布局生成多个多重图案化分解，其中，所述多个多重图案化分解中的每个均包括被划分给多重图案化掩模组的第一掩模和第二掩模的图案；确定所述第一掩模和所述第二掩模之间的最大掩模位移；以及使用由所述最大掩模位移所限定的范围内的一个或多个掩模位移，对所述多个多重图案化分解中的每个的最差情况性能值进行仿真；以及使用所述多个多重图案化分解中的一个，制造所述多重图案化掩模组。
该系统还包括：生成技术文件，包括：作为图案之间的间隔的函数的所述布局中的所述图案的电感；以及所述电感对所述间隔的改变的电感灵敏度，其中，在对所述多个多重图案化分解中的每个的所述最差情况性能值进行仿真的步骤中使用所述技术文件。
该系统还包括：从所述技术文件得到电感；通过将一个掩模位移和相应的一个电感灵敏度的乘积与所述电感相加，使用所述电感和一个掩模位移来计算新电感；以及使用所述新电感来计算所述集成电路设计的性能值，所述性能值对应于所述一个掩模位移。
在该系统中，使用以下方程执行计算所述新电感的步骤：L＝L0+Scx*(±Δx)+Scy*(±Δy)+Scz*(±Δz)其中，L是所述新电感，L0是没有任何掩模位移时的电感；其中，Scx是所述电感对x方向上的掩模位移的灵敏度，其中，Scy是所述电感对y方向上的掩模位移的灵敏度，其中，Scz是所述电感对z方向上的掩模位移的灵敏度；其中，Δx是所述x方向上的掩模位移，Δy是所述y方向上的掩模位移，且Δz是所述z方向上的掩模位移。
在该系统中，所述最差情况性能值包括所述布局的关键路径的定时。
在该系统中，所述最差情况性能值包括所述布局的关键路径的噪声。
根据本发明的又一方面，提供了一种计算机可读介质，包括用于实施设计半导体器件的方法的计算机可执行指令，所述方法包括：提供集成电路设计的布局；由所述布局生成多个多重图案化分解，其中，所述多个多重图案化分解中的每个均包括被划分给多重图案化掩模组的第一掩模和第二掩模的图案；确定所述第一掩模和所述第二掩模之间的最大掩模位移；对于所述多个多重图案化分解中的每个：生成多个可能的掩模位移，其中，所述多个可能的掩模位移在由所述最大掩模位移所限定的范围内；通过所述多个可能的掩模位移和所述最大掩模位移来计算一个或多个新电阻；至少通过所述一个或多个新电阻来计算一个或多个性能值；至少从所述一个或多个性能值中选择最差情况性能值；以及将所述最差情况性能值指定为所述多个多重图案化分解中的每个的最差情况性能值；选择所述多个多重图案化分解中的一个分解，所述多个多重图案化分解中的所述一个分解的最差情况性能值是所述多个多重图案化分解中的最好一个；以及使用所述多个多重图案化分解中的所述一个分解来在晶圆上实现所述布局。
在该计算机可读介质中，所述一个或多个新电阻中的每个均是所述图案的宽度的函数。
该计算机可读介质还包括：通过所述多个可能的掩模位移和所述最大掩模位移来计算一个或多个新电容；其中，计算所述一个或多个性能值还包括：通过所述一个或多个新电容来计算所述一个或多个性能值。
在该计算机可读介质中，所述一个或多个性能值包括所述布局的关键路径的定时。
在该计算机可读介质中，所述一个或多个性能值包括所述布局的关键路径的噪声。
附图说明
在附图中，通过实例的方式示出了一个或多个实施例，并且不应解释为限制，其中，在通篇描述中，具有相同参考标号的元件表示相同的元件。应该强调的是，根据工业中的标准实践，各个部件可以不按比例绘制并且仅用于说明的目的。实际上，为了论述清楚的目的，附图中的各个部件的尺寸可以任意地增大或减小。
图1A是根据一个或多个实施例在两个掩模图案的曝光期间发生的平移位移的截面图；
图1B是根据一个或多个实施例在两个掩模图案的曝光期间发生的平移位移的截面图；
图1C是根据一个或多个实施例的图案A和B的放大位移(magnification shift)的截面图；
图1D是根据一个或多个实施例的图案A和B的旋转位移的截面图；
图2A是根据一个或多个实施例的掩模图案的截面图；
图2B是根据一个或多个实施例的技术文件中的数据的示意图；
图2C是根据一个或多个实施例的两个或多个半导体元件之间的电容的曲线图；
图2D是根据一个或多个实施例的技术文件中的数据的示意图；
图3A是根据一个或多个实施例的掩模图案的截面图；
图3B是根据一个或多个实施例的掩模图案的截面图；
图4是根据一个或多个实施例的两个或多个半导体元件之间的电容的曲线图；
图5A是根据一个或多个实施例的技术文件中的数据的示意图；
图5B是根据一个或多个实施例的技术文件中的数据的示意图；
图6A是根据一个或多个实施例的用于一个或多个半导体元件的电阻的曲线图；
图6B是根据一个或多个实施例的用于一个或多个半导体元件的电阻的曲线图；
图7A是根据一个或多个实施例的技术文件中的数据的示意图；
图7B是根据一个或多个实施例的技术文件中的数据的示意图；
图8是根据一个或多个实施例的掩模图案的示意图；
图9A是根据一个或多个实施例的用于半导体元件的电阻的曲线图；
图9B是根据一个或多个实施例的两个或多个半导体元件之间的电感的曲线图；
图10是根据一个或多个实施例的网表的示图；
图11是根据一个或多个实施例确定半导体器件的最佳分解的方法的流程图；以及
图12是根据一个或多个实施例确定半导体器件的最佳分解的控制系统的框图。
具体实施方式
以下公开内容提供用于实现所公开的主题的不同特征的许多不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。这些是实例并且不旨在限制。
旨在结合附图阅读实施例的该说明书，附图被认为是整个书面的说明书一部分。在说明书中，诸如“之前”、“之后”、“之上”、“之下”、“向上”、“向下”、“顶部”和“底部”的相对术语及其派生词(例如，“水平地”、“向下地”、“向上地”等)应该被解释为是指如在论述的图中描述或示出的定向。这些相对术语是为了便于描述，并且不要求系统以特定定向构造或操作。除非另有明确描述，否则诸如“连接”和“互连”的关于附接、耦合等的术语是指组件彼此直接附接或者通过中间组件间接地附接的关系。
在集成电路的设计期间，生成布局。对于布局的每层，执行一个或多个布局分解，以基于多重图案化设计规则分隔开每个半导体层的组件。在一些实施例中，分解是将单个掩模划分为多个掩模的工艺，其中，多个掩模中的每个掩模均是同一多重图案化掩模组的一部分。随后，对每个布局分解执行电阻电感网络提取和定时分析。在一些实施例中，电阻电感网络提取包括：对用于每个布局分解的最差情况性能值进行仿真，然后将每个最差情况性能值进行比较，以确定最差情况性能值中的最好一个。然后使用每个布局分解的最差情况性能值中的最好一个以制造用于集成电路的设计的多重图案化掩模组。
在一些实施例中，电阻电感网络提取和定时分析说明在两个或多个掩模图案的曝光期间发生的掩模图案位移(shift)。在一些实施例中，电阻电感网络提取说明由每个掩模所形成的半导体元件的电阻改变作为掩模图案位移的结果。在一些实施例中，电阻电感网络提取说明由每个掩模所形成的半导体元件的电感改变作为掩模图案位移的结果。在一些实施例中，电阻电感网络提取说明由每个掩模所形成的半导体元件的电容改变作为掩模图案位移的结果。
图1A是根据一个或多个实施例在两个掩模图案的曝光期间发生的平移位移的截面图。在一些实施例中，图案A和B是形成在相同层中的掩模图案，例如，诸如在形成集成电路中所涉及的金属层或任何其他层，例如，多晶硅层。图案A和B是多重图案化图案，图案A位于多重图案化掩模组的第一光刻掩模中，并且图案B位于相同的多重图案化掩模组的第二光刻掩模中。在一些实施例中，在不同时间，在晶圆上形成图案A和B。在一些实施例中，多重图案化是指使用同一多重图案化掩模组中的两个或多个掩模，使得两个或多个掩模被用于图案化半导体层。在一些实施例中，掩模图案由颜色表示。在一些实施例中，图案A由掩模颜色α表示。在一些实施例中，图案B由掩模颜色β表示。在一些实施例中，掩模图案包括一个或多个多边形。在一些实施例中，每个多边形都被划分为单独的掩模。在一些实施例中，对于20纳米(nm)半导体工艺，掩模图案包括一个或多个多边形。在一些实施例中，对于20nm半导体工艺，每个掩模图案都与至少两个或多个相应的多边形相关联。在一些实施例中，对于16nm半导体工艺，掩模图案包括一个或多个多边形。在一些实施例中，对于16nm半导体工艺，每个掩模图案都与相应的多边形相关联。在一些实施例中，对于10nm半导体工艺，掩模图案包括一个或多个多边形。在一些实施例中，对于10nm半导体工艺，每个掩模图案都与相应的多边形相关联。
如图1A所示，在相同半导体层中形成掩模图案A和B。图案A和B以间隔S分隔开，并且每个都具有宽度W。在一些实施例中，图案B将形成在以虚线(例如，如图案B’所示)为边界的区域中。然而，工艺变化导致图案B’从图案B’的位置移动到图案B的位置，使得图案B形成在以实线为边界的区域中。位移被表示为Δx、Δy和Δz(如图1B所示)，方向x和y位于相应层的平面中，该平面也平行于晶圆的主表面。在一些实施例中，位移导致图案A和B之间的电容改变，并且也导致集成电路性能值的改变，例如，诸如定时和噪声。在一些实施例中，位移导致由图案A和B所形成的区域的电阻改变，从而也产生集成电路性能改变。在一些实施例中，位移导致由图案A和B所形成的区域的电感改变，从而也产生集成电路的性能改变。在一些实施例中，由图案A和B所形成的区域的电感包括每个图案的电感以及每个图案之间的互感。
图1B是根据一个或多个实施例在两个掩模图案的曝光期间发生的平移位移的截面图。图1B是图1A所示的图案A和B的不同截面图。图案B具有厚度T1，并且图案B’具有厚度T2。在一些实施例中，工艺变化导致图案B’移动了位移距离Δz。在一些实施例中，位移Δz是图案A和B的厚度的改变。
图1C是根据一个或多个实施例的图案A和B的放大位移的截面图。在一些实施例中，放大位移是所形成的图案的尺寸的位移，使得至少在x、y或z方向上的图案的尺寸按比率减小。在一些实施例中，比率是图案B在x、y或z方向上的尺寸除以图案B’在相同的相应方向(例如，x、y或z方向)上的尺寸。在一些实施例中，放大位移由用于x方向的Δx、用于y方向的Δy或者用于z方向的Δz表示(用于笛卡尔坐标表示)。在一些实施例中，按比率改变图案的长度、宽度或厚度。在一些实施例中，该比率基本大于或基本等于1。在一些实施例中，该比率基本小于或基本等于1。在一些实施例中，放大位移会影响集成电路的电容、电阻或电感的性能值。
图1D是根据一个或多个实施例的图案A和B的旋转位移的截面图。在一些实施例中，旋转位移是图案B相对于图案B’的角位移。在一些实施例中，旋转位移由旋转角α表示。在一些实施例中，旋转位移由用于x方向的Δx、用于y方向的Δy或用于z方向的Δz表示(用于笛卡尔坐标表示)。
在以下一个或多个实施例中，位移(由Δx、Δy或Δz表示)用于解释每个实施例的概念。然而，在此的公开内容可应用于每个图案位移(例如，平移位移、放大位移或旋转位移)。在一些实施例中，例如，通过以放大比率或旋转角α代替位移Δx、Δy或Δz，相同概念被用于不同坐标系统中的每个。
图2A是根据一个或多个实施例的掩模图案200的截面图。掩模图案200包括两个掩模图案(即，掩模图案颜色α和掩模图案颜色β)。掩模图案颜色α包括半导体元件部分A和半导体元件部分B。掩模图案颜色β包括半导体元件部分C。在一些实施例中，每个掩模图案都与相应的半导体元件相关联。在一些实施例中，每个掩模图案都与两个或多个半导体元件相关联。在一些实施例中，半导体元件部分A、部分B和部分C中的一个或多个是一个或多个互连件的一部分。
图2B是根据一个或多个实施例的技术文件202中的数据的示意图。在一些实施例中，技术文件是反映作为间隔S、宽度W、高度H或厚度T的函数的半导体元件之间的一个或多个电特性的文件。在一些实施例中，一个或多个电特性包括一个或多个集成电路的电容、电阻或电感。在一些实施例中，技术文件是阵列。在一些实施例中，包含在技术文件中的信息包括存储图2B中的技术文件202所示的信息的一种或多种数据格式。技术文件202是图2A所示的半导体元件部分B的技术文件。在一些实施例中，技术文件包括表格。
技术文件202包括作为间隔S和宽度W的函数的半导体部分A和部分B之间的寄生电容。在一些实施例中，宽度W或间隔S的改变会导致半导体元件部分A和部分B之间的电容的改变。例如，如果宽度W等于W1并且间隔S等于S1，则相应电容是C11。例如，如果宽度W等于W1并且间隔S等于S2，则相应电容是C12。在一些实施例中，在图11所示的设计工具仿真中取回技术文件中的内容。在一些实施例中，图2B所示的电容用于半导体元件部分A和部分B，其均是掩模图案颜色α的部分。
在一些实施例中，掩模图案的位移会影响两个半导体元件之间的间隔和电容；并且每个半导体元件都与一个或多个掩模图案相关联。在一些实施例中，用于电容的每个颜色偏差技术文件都与影响电容的一对掩模图案相关联。例如，图2B所示的颜色偏差技术文件与一对掩模图案(即，掩模对(α-α))相关联。在一些实施例中，用于电容的类似颜色偏差技术文件与另一对掩模图案(即，掩模对“α-β”)相关联。在一些实施例中，用于电容的类似颜色偏差技术文件与另一对掩模图案(即，掩模对“β-β”)相关联。在一些实施例中，用于电容的类似颜色偏差技术文件与另一对掩模图案(即，掩模对“β-α”)相关联。在一些实施例中，用于电容的颜色偏差技术文件的数量等于N2，其中，N是半导体层中的掩模图案的数量。例如，如果N等于两个掩模图案，则产生四个掩模图案组合。
图2C是根据一个或多个实施例的两个或多个半导体元件之间的电容的曲线图。图2C示出作为间隔S的函数的半导体元件部分A和部分B之间的电容。如图2C所示，曲线204对应于半导体元件部分A的电容。然而，技术文件202(在图2C中示出)中的条目(entry)的数量不包含曲线204中的每个数据点。例如，如果半导体元件部分A和部分B以间隔S’分隔开并且间隔S’位于间隔S1和间隔S2之间，则不能从图2B所示的技术文件直接取回对应于间隔S’的电容。在一些实施例中，通过颜色电容灵敏度来确定对应于间隔S’的电容。
图2D是根据一个或多个实施例的技术文件206中的数据的示意图。技术文件206包括作为间隔S和宽度W的函数的半导体元件部分A和部分B之间的偏置电容感色灵敏度。在一些实施例中，电容感色灵敏度与半导体元件部分A或部分B的相应宽度相关。如图2D所示，感色灵敏度(C12－C11)/(S2－S1)对应于斜率SC12(如图2C所示，作为间隔S1和S2之间的实线)。如图2D所示，感色灵敏度(C13－C12)/(S3－S2)对应于斜率SC23(如图2C所示，作为间隔S2和S3之间的实线)。因此，如果间隔在S1和S2之间所限定的范围内或者间隔范围S2和S3之间，则通过电容感色灵敏度来计算相应电容。在图3A至图3B、图4和方程3中进一步解释该概念。在一些实施例中，图2D所示的电容灵敏度用于半导体元件部分A和部分B，其均是掩模图案颜色α的部分。
在一些实施例中，用于电容的每个颜色偏差灵敏度技术文件与影响电容的一对掩模图案相关联。例如，图2D所示的颜色偏差灵敏度技术文件与一对掩模(即，掩模对“α-α”)相关联。在一些实施例中，用于电容的类似颜色偏差灵敏度技术文件与一对掩模(即，掩模对“α-β”)相关联。在一些实施例中，用于电容的类似颜色偏差灵敏度技术文件与一对掩模(即，掩模对“β-β”)相关联。在一些实施例中，用于电容的类似颜色偏差灵敏度技术文件与一对掩模(即，掩模对“β-α”)相关联。在一些实施例中，用于电容的颜色偏差灵敏度技术文件的数量等于N2，其中，N是半导体层中的掩模图案的数量。例如，如果N等于两个掩模图案，则四个掩模图案组合会产生用于电容的四个颜色偏差灵敏度技术文件。
图3A是根据一个或多个实施例的掩模图案300的截面图。掩模图案300包括半导体元件部分A、半导体元件部分B和半导体元件部分C。
半导体元件部分A、B和C是多重图案化图案，半导体元件部分A和半导体元件部分C位于多重图案化掩模组的第一光刻掩模中，并且半导体元件部分B位于多重图案化掩模组的第二光刻掩模中。半导体元件部分A和半导体元件部分B以间隔S_ab分隔开，并且形成寄生电容C_ab。半导体元件部分B和半导体元件部分C以间隔S_bc分隔开并且形成寄生电容C_bc。
图3B是根据一个或多个实施例的掩模图案300’的截面图。掩模图案300’是图3A所示的掩模图案300的一个实施例。与掩模图案300(在图3A中示出)相比，掩模图案300’的半导体元件部分B移动位移Δs_掩模。与掩模图案300(在图3A中示出)相比，半导体元件部分A和半导体元件部分B之间的电容改变为C’_ab。与掩模图案300(在图3A中示出)相比，半导体元件部分B和半导体元件部分C之间的电容改变为C’_bc。
在一些实施例中，从电容C_ab到C’_ab的电容的改变被表示为电容感色灵敏度乘以位移Δs_掩模。在一些实施例中，从电容C_bc到C’_bc的电容的改变被表示为电容感色灵敏度乘以位移Δs_掩模。
图4是根据一个或多个实施例的两个或多个半导体元件之间的电容的曲线图。图4示出作为间隔S的函数的半导体元件部分A和部分B之间的电容。
因此，如图4所示，新电容C’_ab表示为公式1，并且新电容C’_bc表示为公式2：
C’_ab＝C_ab+SC12*(-Δs_掩模)    (1)
C’_bc＝C_bc+SC23*(+Δs_掩模)    (2)
SC12是与间隔范围S1～S2相关联的电容感色灵敏度(如图2D所示)，新间隔S’_ab在其范围内，并且SC23是与间隔范围S2～S3相关联的电容感色灵敏度，新间隔S’_bc在其范围内。
在一些实施例中，位移Δs_掩模包括x方向上的位移Δx、y方向上的位移Δy以及z方向上的位移Δz，使得两个图案之间的电容C被表示为公式3a、公式3b和公式3c：
C＝C0+(Scij*ΔS掩模_ij)|i,j    (3b)
C＝C0+(Scxij*ΔX掩模_ij)|i,j+(Scyij*ΔY掩模_ij)|i,j+(Sczij*ΔZ掩模 _ij)|i,j    (3c)
掩模索引i＝A或B，并且掩模索引j＝A或B，ΔX掩模_ij是x方向上的位移，Scxij是用于掩模索引i和掩模索引j的电容感色灵敏度，并且ΔY掩模_ij是y方向上的掩模位移，Scyij是用于掩模索引i和掩模索引j的电容感色灵敏度，ΔZ掩模_ij是z方向上的位移，Sczij是用于掩模索引i和掩模索引j的电容感色灵敏度，并且C0是如果没有掩模位移发生时的电容。在一些实施例中，公式3表示为卡迪尔坐标(如公式3c所示)。在一些实施例中，公式3在诸如极坐标和球面坐标的其他坐标系统中表示。在一些实施例中，公式3被进一步修改为根据放大位移的比率来表示，并且角位移由旋转角α表示。掩模索引i和掩模索引j对应于影响受影响的半导体元件的电容的该对掩模图案。
在一些实施例中，半导体元件部分A、半导体元件部分B和半导体元件部分C(如图2A所示)中的两个或多个之间的电容(通过公式3确定的)以及与每个图案掩模(例如，掩模图案颜色α或掩模图案颜色β)相关联的相应的电容感色灵敏度206(如图2D所示)被存储在一个或多个技术文件(如图10所示)中。
在一些实施例中，为了确定图2A所示的半导体元件之间的一个或多个电容，以下实例示出公式3的应用。例如，如果掩模图案颜色α移动ΔS掩 模_ij，则半导体元件部分B移动ΔS掩模_ij。例如，半导体元件部分B的尺寸的改变会影响从半导体元件部分B到半导体元件部分A的电容耦合以及从半导体元件部分B到半导体元件部分C的电容耦合。
在该实例中，从半导体元件部分B到半导体元件部分A的电容耦合被表示为C耦合BA。而且，半导体元件部分B是掩模图案颜色α的一部分，并且半导体元件部分A是掩模图案颜色α的一部分。因此，在该实例中，半导体元件(部分A和部分B)是相同图案掩模(即，掩模颜色α)的一部分，并且电容感色灵敏度Scij对应于灵敏度Scαα。在该实例中，电容感色灵敏度Scαα位于用于如图2D所示的掩模对α-α的颜色偏差表格中。
在该实例中，从半导体元件部分B到半导体元件部分C的电容耦合被表示为C耦合BC。而且，半导体元件部分B是掩模图案颜色α的一部分，并且半导体元件部分C是掩模图案颜色β的一部分。因此，在该实例中，半导体元件(部分B和部分C)是不同图案掩模的一部分(例如，半导体元件部分B是图案掩模α的一部分，而半导体元件部分C是图案掩模β的一部分)。在该实例中，电容感色灵敏度Scij对应于灵敏度Scαβ。在该实例中，电容感色灵敏度Scαβ位于用于掩模对α-β(未示出)的颜色偏差表格中。在一些实施例中，除了条目用于掩模对α-β之外，用于掩模对α-β和电容感色灵敏度Scαβ的颜色偏差表格类似于图2D所示的表格。
图5A是根据一个或多个实施例的技术文件502a中的数据的示意图。技术文件502a是技术文件202(在图2B中示出)的一个实施例。与技术文件202(在图2B中示出)相比，技术文件502a是用于与掩模对“α-α-β”相关联的电阻的颜色偏差技术文件。在一些实施例中，技术文件502a与图2A所示的掩模图案200有关。
技术文件502a包括作为间隔S和宽度W的函数的半导体部分A和部分B之间的电阻。在一些实施例中，宽度W或间隔S的改变会导致用于半导体元件部分A、部分B或部分C的电阻的改变。例如，如果宽度W等于W1并且间隔S等于S1，则相应电阻是R11。例如，如果宽度W等于W1并且间隔S等于S2，则相应电阻是R12。在一些实施例中，在图11所示的设计工具仿真中取回技术文件中的内容。在一些实施例中，图5A所示的电阻用于半导体元件部分B，其是掩模图案颜色α的一部分。
在一些实施例中，掩模图案的位移影响两个或多个半导体元件之间的间隔和宽度；并且每个半导体元件都与一个或多个掩模图案相关联。在一些实施例中，用于电阻的每个颜色偏差技术文件都与影响电阻的三个掩模图案相关联。例如，用于图5A所示的电阻的颜色偏差技术文件与掩模“α-α-β”相关联。在一些实施例中，用于电阻的类似颜色偏差技术文件与掩模“α-α-α”相关联。在一些实施例中，用于电阻的类似颜色偏差技术文件与掩模“β-α-α”相关联。在一些实施例中，用于电阻的类似颜色偏差技术文件与掩模“β-α-β”相关联。在一些实施例中，用于电阻的类似颜色偏差技术文件与掩模“α-β-α”相关联。在一些实施例中，用于电阻的类似颜色偏差技术文件与掩模“α-β-β”相关联。在一些实施例中，用于电阻的类似颜色偏差技术文件与掩模“β-β-α”相关联。在一些实施例中，用于电阻的类似颜色偏差技术文件与掩模“β-β-β”相关联。在一些实施例中，用于电阻的颜色偏差技术文件的数量等于N3，其中，N是半导体层中的掩模图案的数量。例如，如果N等于三个掩模图案，则产生八个掩模图案组合和八个用于电阻的颜色偏差技术文件。
图5B是根据一个或多个实施例的技术文件502b中的数据的示意图。技术文件502b是技术文件202(在图2B中示出)的一个实施例。与技术文件202(在图2B中示出)相比，技术文件502b是用于与掩模对“α-α”相关联的电感的颜色偏差技术文件。在一些实施例中，技术文件502b与图2A所示的掩模图案200有关。
技术文件502b包括作为间隔S和宽度W的函数的半导体部分A和部分B之间的互感。在一些实施例中，宽度W或间隔S的改变会导致用于半导体元件部分A、部分B或部分C的电感的改变。例如，如果宽度W等于W1并且间隔S等于S1，则相应电感是L11。例如，如果宽度W等于W1并且间隔S等于S2，则相应电感是L12。在一些实施例中，在图11所示的设计工具仿真中取回技术文件中的内容。在一些实施例中，图5B所示的电感用于半导体元件部分A和部分B，其都是掩模图案颜色α的一部分。
在一些实施例中，掩模图案的位移影响两个半导体元件之间的间隔和电感；并且每个半导体元件都与一个或多个掩模图案相关联。在一些实施例中，用于电感的每个颜色偏差技术文件与影响电感的一对掩模图案相关联。例如，图5B所示的颜色偏差技术文件与掩模对“α-α”相关联。在一些实施例中，用于电感的类似颜色偏差技术文件与掩模对“α-β”相关联。在一些实施例中，用于电感的类似颜色偏差技术文件与掩模对“β-β”相关联。在一些实施例中，用于电感的类似颜色偏差技术文件与掩模对“β-α”相关联。在一些实施例中，用于电感的颜色偏差技术文件的数量等于N2，其中，N是半导体层中的掩模图案的数量。例如，如果N等于两个掩模图案，则产生四个掩模图案组合和四个用于电感的颜色偏差技术文件。
图6A是根据一个或多个实施例的用于一个或多个半导体元件的电阻的曲线图。图6A示出作为间隔S的函数的节点#b1和节点#b2(在图2A中示出)之间的半导体元件部分B的电阻。如图6A所示，曲线604a对应于半导体元件部分B的电阻。然而，技术文件502a(在图5A中示出)中的条目的数量不包含曲线604a中的每个数据点。例如，如果半导体元件部分A和部分B以间隔S’分隔开，并且间隔S’位于间隔S1和间隔S2之间，则不能从图5A所示的技术文件直接取回对应于间隔S’的电阻。在一些实施例中，通过颜色电阻灵敏度来确定对应于间隔S’的电阻。
图6B是根据一个或多个实施例的两个或多个半导体元件之间的电感的曲线图。图6B示出作为间隔S的函数的半导体元件部分A和部分B之间的电感。如图6B所示，曲线604b对应于半导体元件部分A的电感。然而，技术文件202(在图5B中示出)中的条目的数量不包含曲线604b中的每个数据点。例如，如果半导体元件部分A和B以间隔S’分隔开，并且间隔S’位于间隔S1和间隔S2之间，则不能从图5B所示的技术文件直接取回对应于间隔S’的电感。在一些实施例中，通过颜色电感灵敏度来确定对应于间隔S’的电感。
图7A是根据一个或多个实施例的技术文件706a中的数据的示意图。技术文件706a包括作为间隔S和宽度W的函数的用于半导体元件部分A、部分B或部分C的偏置电阻感色灵敏度。在一些实施例中，电阻感色灵敏度与半导体元件部分A、部分B或部分C的相应宽度相关。如图7A所示，电阻感色灵敏度(R12？R11)/(S2？S1)对应于斜率SR12(如图6A所示，作为间隔S1和S2之间的实线)。如图7A所示，电阻感色灵敏度(R13？R12)/(S3？S2)对应于斜率SR23(如图6A所示，作为间隔S2和间隔S3之间的实线)。因此，如果间隔在S1和S2之间所限定的范围内或者间隔范围S2和S3之间，则通过电阻感色灵敏度来计算相应电阻。在图8、图9A和方程6中进一步解释该概念。在一些实施例中，图7A所示的电阻灵敏度用于半导体元件部分B，其是掩模图案颜色α的一部分。
在一些实施例中，用于电阻的每个颜色偏差灵敏度技术文件与影响电阻的三个掩模图案相关联。例如，图7A所示的用于电阻的颜色偏差灵敏度技术文件与掩模“α-α-β”相关联。在一些实施例中，用于电阻的类似颜色偏差灵敏度技术文件与掩模“α-α-α”相关联。在一些实施例中，用于电阻的类似颜色偏差灵敏度技术文件与掩模“β-α-α”相关联。在一些实施例中，用于电阻的类似颜色偏差灵敏度技术文件与掩模“β-α-β”相关联。在一些实施例中，用于电阻的类似颜色偏差灵敏度技术文件与掩模“α-β-α”相关联。在一些实施例中，用于电阻的类似颜色偏差灵敏度技术文件与掩模“α-β-β”相关联。在一些实施例中，用于电阻的类似颜色偏差灵敏度技术文件与掩模“β-β-α”相关联。在一些实施例中，用于电阻的类似颜色偏差灵敏度技术文件与掩模“β-β-β”相关联。在一些实施例中，用于电阻的颜色偏差灵敏度技术文件的数量等于N3，其中，N是半导体层中的掩模图案的数量。例如，如果N等于三个掩模图案，则产生八个掩模图案组合和用于电阻的八个颜色偏差灵敏度技术文件。
图7B是根据一个或多个实施例的技术文件706b中的数据的示意图。技术文件706b包括作为间隔S和宽度W的函数的半导体元件部分A和部分B之间的偏置电感感色灵敏度。在一些实施例中，电感感色灵敏度与半导体元件部分A或部分B的相应宽度相关。如图7B所示，感色灵敏度(L12？L11)/(S2？S1)对应于斜率SL12(如图6B所示，作为间隔S1和S2之间的实线)。如图7B所示，感色灵敏度(L13？L12)/(S3？S2)对应于斜率SL23(如图6B所示，作为间隔S2和S3之间的实线)。因此，如果间隔在S1和S2之间所限定的范围内或者在间隔范围S2和S3之间，则通过电感感色灵敏度来计算相应电感。在图8、图9B和方程9中进一步解释该概念。在一些实施例中，图7B所示的电感灵敏度用于半导体元件部分A和部分B，其均是掩模图案颜色α的部分。
在一些实施例中，用于电感的每个颜色偏差灵敏度技术文件都与影响该电感的一对掩模图案相关联。例如，图7B所示的颜色偏差灵敏度技术文件与掩模对“α-α”相关联。在一些实施例中，用于电感的类似颜色偏差灵敏度技术文件与掩模对“α-β”相关联。在一些实施例中，用于电感的类似颜色偏差灵敏度技术文件与掩模对“β-β”相关联。在一些实施例中，用于电感的类似颜色偏差灵敏度技术文件与掩模对“β-α”相关联。在一些实施例中，用于电感的颜色偏差灵敏度技术文件的数量等于N2，其中，N是半导体层中的掩模图案的数量。例如，如果N等于两个掩模图案，四个掩模图案组合产生用于电感的四个颜色偏差灵敏度技术文件。
图8是根据一个或多个实施例的掩模图案800的示意图。掩模图案800是图2A所示的掩模图案200的一个实施例。与掩模图案200(在图2A中示出)相比，掩模图案800是掩模图案200的等效电路。掩模图案800包括半导体元件部分A、半导体元件部分B和半导体元件部分C。
半导体元件部分A包括电阻器R1和电感器L1。半导体元件部分B包括电阻器R2和电感器L2。半导体元件部分C包括电阻器R3和电感器L3。
半导体元件部分A和半导体元件部分B以间隔S_ab分隔开。半导体元件部分B和半导体元件部分C以间隔S_bc分隔开。
半导体元件部分B移动位移Δs_掩模，使得半导体元件部分A和半导体元件部分B以间隔S’_ab分隔开，并且半导体元件部分B和半导体元件部分C以间隔S’_bc分隔开。而且，半导体元件部分B的位移导致电阻R2改变为R2’，并且电感L2改变为L2’。
在一些实施例中，电阻R2被表示为R_bc，并且电阻R2’被表示为R_bc’。在一些实施例中，电阻R2被表示为R_ab，并且电阻R2’被表示为R_ab’。在一些实施例中，从电阻R_ab到R’_ab的电阻的改变被表示为电阻感色灵敏度乘以位移Δs_掩模。在一些实施例中，从电阻R_bc到R’_bc的电阻的改变被表示为电阻感色灵敏度乘以位移Δs_掩模。
在一些实施例中，电感L2被表示为L_bc，并且电感L2’被表示为L_bc’。在一些实施例中，电感L2被表示为L_ab，并且电感L2’被表示为L_ab’。在一些实施例中，从电感L_ab到L’_ab的电感的改变被表示为电感感色灵敏度乘以位移Δs_掩模。在一些实施例中，从电感L_bc到L’_bc的电感的改变被表示为电感感色灵敏度乘以位移Δs_掩模。
图9A是根据一个或多个实施例的用于半导体元件的电阻的曲线图。图9A示出作为间隔S的函数的半导体元件部分A、半导体元件部分B或半导体元件部分C的电阻。
因此，如图9A所示，用公式4表示新电阻R’_ab，并且用公式5表示新电阻R’_bc：
R’_ab＝R_ab+SR12*(-Δs_掩模)    (4)
R’_bc＝R_bc+SR23*(+Δs_掩模)    (5)
SR12是与间隔范围S1～S2相关联的电阻感色灵敏度(如图7A所示)，新间隔S’_ab在其范围内，并且SR23是与间隔范围S2～S3相关联的电阻感色灵敏度，新间隔S’_bc在其范围内。
在一些实施例中，位移Δs_掩模包括x方向上的位移Δx、y方向上的位移Δy、以及z方向上的位移Δz，使得图案的电阻R在公式6a、公式6b和公式6c中表示为：
R＝R0+(Scijk*ΔS掩模_ijk)|i,j,k    (6b)
R＝R0+(Scxijk*ΔX掩模_ijk)|i,j,k+(Scyijk*ΔY掩模_ijk)|i,j,k+(Sczijk*ΔZ掩模_ijk)|i,j,k    (6c)
掩模索引i＝A或B，掩模索引j＝A或B，掩模索引k＝A或B，ΔX掩模_ijk是x方向上的位移，Scijk是用于掩模索引i、掩模索引j和掩模索引k的电阻感色灵敏度，ΔY掩模_ijk是y方向上的掩模位移，Scyijk是用于掩模索引i、掩模索引j和掩模索引k的电阻感色灵敏度，ΔZ掩模_ijk是z方向上的位移，Sczijk是用于掩模索引i、掩模索引j和掩模索引k的电阻感色灵敏度，并且R0是如果没有掩模位移发生时的电阻。在一些实施例中，在笛卡尔坐标中表示公式6(如在公式6c所示)。在一些实施例中，在包括极坐标和球面坐标的其他坐标系统中表示公式6。在一些实施例中，公式6被进一步修改为根据放大位移的比率表示，并且角位移由旋转角α表示。掩模索引i、掩模索引j和掩模索引k对应于影响受影响半导体元件的电阻的掩模图案。
在一些实施例中，半导体元件部分A、半导体元件部分B和半导体元件部分C(如图5A所示)的电阻(通过公式6确定的)以及与每个掩模图案(例如，掩模图案颜色α或掩模图案颜色β)相关联的相应电阻感色灵敏度706a(如图7A所示)被存储在一个或多个技术文件(如图10所示)中。
在一些实施例中，为了确定图2A所示的半导体元件的一个或多个电阻，以下实例示出公式6的应用。例如，如果掩模图案颜色α移动ΔS掩模_ij，则半导体元件部分B移动ΔS掩模_ij。例如，半导体元件部分B的尺寸的改变会影响从半导体元件部分B到半导体元件部分A的间隔和从半导体元件部分B到半导体元件部分C的间隔。
在该实例中，从节点#b1到节点#b2的半导体元件部分B的电阻被表示为R1b#1b#2。而且，半导体元件部分B是掩模图案颜色α的一部分。然而，半导体元件部分B的间隔S或宽度W的改变也影响相邻半导体元件(即，半导体元件部分A和半导体元件部分C)的间隔S或宽度W。因此，在电阻感色灵敏度公式(即，公式4、5和6)中利用与半导体元件部分A和半导体元件部分C相关联的每个掩模。在一些实施例中，掩模元件j对应于确定电阻R1b#1b#2的半导体元件部分B的掩模图案。在该实例中，掩模元件i对应于半导体元件部分A的掩模图案，并且掩模元件k对应于半导体元件部分C的掩模图案。
在该实例中，半导体元件(部分A和部分B)是相同图案掩模(即，掩模图案颜色α)的一部分，并且半导体元件部分C是不同图案掩模(即，掩模图案颜色β)的一部分。因此，电阻感色灵敏度Scijk对应于灵敏度Scααβ。在该实例中，电阻感色灵敏度Scααβ位于用于如图7A所示的掩模对α-α-β的颜色偏差表格中。
图9B是根据一个或多个实施例的两个或多个半导体元件之间的电感的曲线图。图9B示出作为间隔S的函数的半导体元件部分A和半导体元件部分B之间的电感。
因此，如图9B所示，用公式7表示新电感L’_ab，并且用公式8表示新电感L’_bc：
L’_ab＝L_ab+SL12*(-Δs_掩模)    (7)
L’_bc＝L_bc+SL23*(+Δs_掩模)    (8)
SL12是与间隔范围S1～S2相关联的电感感色灵敏度(如图7B所示)，新间隔S’_ab在其范围内，并且SL23是与间隔范围S2～S3相关联的电感感色灵敏度，新间隔S’_bc在其范围内。
在一些实施例中，位移Δs_掩模包括x方向上的位移Δx、y方向上的位移Δy、以及z方向上的位移Δz，使得用公式9a、公式9b和公式9c将两个图案之间的电感L被表示为：
L＝L0+(Scij*ΔS掩模_ij)|i,j    (9b)
L＝L0+(Scxij*ΔX掩模_ij)|i,j+(Scyij*ΔY掩模_ij)|i,j+(Sczij*ΔZ掩模_ij)|i,j    (9c)
掩模索引i＝A或B，并且掩模索引j＝A或B，ΔX掩模_ij是x方向上的位移，Scxij是用于掩模索引i和掩模索引j的电感感色灵敏度，并且ΔY掩模_ij是y方向上的掩模位移，Scyij是用于掩模索引i和掩模索引j的电感感色灵敏度，ΔZ掩模_ij是z方向上的位移，Sczij是用于掩模索引i和掩模索引j的电感感色灵敏度，并且L0是如果没有掩模位移发生时的电感。在一些实施例中，公式9表示为笛卡尔坐标(如公式9c所示)。在一些实施例中，在诸如极坐标和球面坐标的其他坐标系统中表示公式9。在一些实施例中，公式9被进一步修改为根据放大位移的比率表示，并且角位移由旋转角α表示。掩模索引i和掩模索引j对应于影响受影响的半导体元件的电感的该对掩模图案。
在一些实施例中，半导体元件部分A、半导体元件部分B和半导体元件部分C(如图2A所示)中的两个或多个之间的电感(从公式9确定)以及与每个图案掩模(例如，掩模图案颜色α或掩模图案颜色β)相关联的相应的电感感色灵敏度706b(如图7B所示)被存储在一个或多个技术文件(如图10所示)中。
在一些实施例中，为了确定图2A所示的半导体元件之间的一个或多个电感，以下实例示出公式9的应用。例如，如果掩模图案颜色α移动ΔS掩 模_ij，则半导体元件部分B移动ΔS掩模_ij。例如，半导体元件部分B的尺寸的改变会影响从半导体元件部分B到半导体元件部分A的电感和从半导体元件部分B到半导体元件部分C的电感。
在该实例中，从半导体元件部分B到半导体元件部分A的电感被表示为L1BA。而且，半导体元件部分B是掩模图案颜色α的一部分，并且半导体元件部分A是掩模图案颜色α的一部分。因此，在该实例中，半导体元件(部分A和部分B)是相同掩模图案(即，掩模颜色α)的一部分，并且电感感色灵敏度Scij对应于灵敏度Scαα。在该实例中，电感感色灵敏度Scαα位于用于如图7B所示的掩模对α-α的颜色偏差表格中。
在该实例中，从半导体元件部分B到半导体元件部分C的电感被表示为L2BC。而且，半导体元件部分B是掩模图案颜色α的一部分，并且半导体元件部分C是掩模图案颜色β的一部分。因此，在该实例中，半导体元件(部分B和部分C)是不同图案掩模的一部分(例如，半导体元件部分B是图案掩模α的一部分，并且半导体元件部分C是图案掩模β的一部分)。在该实例中，电感感色灵敏度Scij对应于灵敏度Scαβ。在该实例中，电感感色灵敏度Scαβ位于用于掩模对α-β(未示出)的颜色偏差表格中。在一些实施例中，除了多个条目用于掩模对α-β之外，用于掩模对α-β和电感感色灵敏度Scαβ的颜色偏差表格类似于图7B所示的表格。
图10是根据一个或多个实施例的网表1000的示图。网表1000包括一个或多个电容、一个或多个电容灵敏度、一个或多个电阻、一个或多个电阻灵敏度、一个或多个电感、一个或多个电感灵敏度。在一些实施例中，从已知的一个或多个掩模位移技术文件(即，如图2B、图2D、图5A、图5B、图7A和图7B所示)中提取网表1000的一部分。
如图10所示，开始于索引“1”的行指示金属层1(M1)中的掩模位移的范围。例如，x方向上的最小掩模位移是-0.01μm，并且x方向上的最大掩模位移是0.03μm。
如图10所示，开始于索引“2”的行指示金属层1(M1)中的掩模位移的范围。例如，y方向上的最小掩模位移是-0.01μm，并且y方向上的最大掩模位移是0.02μm。
在一些实施例中，不同网表格式包括不同定义。诸如，1σ(sigma，西格玛)、2σ、3σ等，其中，3σ可以具有0.03μm的示例性值。在一些实施例中，最大掩模位移是对于给定设计可能发生的可能(期望)最大掩模位移。在一些实施例中，当在实际半导体晶圆上实现相应的集成电路的布局时，期望的相应掩模位移不会超过这些最大掩模位移值。在一些实施例中，最大位移用于计算最大性能变化。
如图10所示，网表条目“C1B A6.6e-16*Scxαα1:-0.0052:0.015*Scyαα1:-0.0032:0.013”表示：如果不发生掩模位移，则节点B和A之间的电容C1是6.6e-16法拉，x方向上的层M1中的电容的最小灵敏度是-0.005，x方向上的层M1中的电容的最大灵敏度是0.015，y方向上的层M1中的电容的最小灵敏度是-0.003，并且y方向上的层M1中的电容的最大灵敏度是0.013。
如图10所示，网表条目“C2B C8.8e-16*Scxαβ1:-0.0052:0.015*Scyαβ1:-0.0032:0.013”表示：如果不发生掩模位移，则节点B和C之间的电容C2是8.8e-16法拉，x方向上的层M1中的电容的最小灵敏度是-0.005，x方向上的层M1中的电容的最大灵敏度是0.015，y方向上的层M1中的电容的最小灵敏度是-0.003，并且y方向上的层M1中的电容的最大灵敏度是0.013。
如图10所示，网表条目“R1#b1#b266*Scxααβ:-0.0052:0.015*Scyα αβ1:-0.0032:0.013”表示：如果不发生掩模位移，则节点b#1和b#2之间的电阻R1是66欧姆，x方向上的层M1中的电阻的最小灵敏度是-0.005，x方向上的层M1中的电阻的最大灵敏度是0.015，y方向上的层M1中的电阻的最小灵敏度是-0.003，并且y方向上的层M1中的电阻的最大灵敏度是0.013。
如图10所示，网表条目“L1B A6.6e-16*Slxαα1:-0.0052:0.015*Slyαα1:-0.0032:0.013”表示：如果不发生掩模位移，则节点B和A之间的电感L1是6.6e-16亨利，x方向上的层M1中的电感的最小灵敏度是-0.005，x方向上的层M1中的电感的最大灵敏度是0.015，y方向上的层M1中的电感的最小灵敏度是-0.003，并且y方向上的层M1中的电感的最大灵敏度是0.013。
如图10所示，网表条目“L2B C8.8e-16*Slxαα1:-0.0052:0.015*Slyαα1:-0.0032:0.013”表示：如果不发生掩模位移，则节点B和C之间的电感L2是8.8e-16亨利，x方向上的层M1中的电感的最小灵敏度是-0.005，x方向上的层M1中的电感的最大灵敏度是0.015，y方向上的层M1中的电感的最小灵敏度是-0.003，并且y方向上的层M1中的电感的最大灵敏度是0.013。
图11是根据一个或多个实施例确定半导体器件的最佳分解的方法1100的流程图。方法1100开始于操作1102，其中，将集成电路的布局提供给分解引擎，用于执行分解。在一些实施例中，分解引擎生成所有的可用分解。在一些实施例中，分解是将单个掩模划分为多个掩模的工艺，其中，多个掩模中的每个都是相同多重图案化掩模组的一部分。
在操作1104中，生成一个或多个网表。在一些实施例中，对于生成的每个分解，都生成相应的网表。在一些实施例中，网表包括属于相同多重图案化掩模组的掩模1或掩模2的图案。
在操作1106中，限定一个或多个掩模位移。在一些实施例中，一个或多个掩模位移包括位移ΔS_掩模。在一些实施例中，一个或多个掩模位移包括位移Δx、位移Δy或位移Δz。在一些实施例中，每个掩模位移都包括最大掩模位移。在一些实施例中，一个或多个掩模位移包括平移位移、放大位移或旋转位移。在一些实施例中，如在网表(即，如图10所示的网表1000)中作为最小和最大掩模位移所限定的，掩模位移Δx、Δy和Δz被限定为落在一个或多个范围内。
例如，如图10所示，在金属层M1中，-x方向上的最大平移位移是0.01，并且x方向上的最大平移位移是0.03。在该实例中，对于每个分解，x方向上的掩模位移将在-0.01和0.03的范围内。在该实例中，-y方向上的最大平移位移是0.01，并且y方向上的最大平移位移是0.02。在该实例中，对于每个分解，y方向上的掩模位移在-0.01和0.02的范围内。在一些实施例中，对于每个分解，也限定-z方向和z方向上的最大平移位移。在该实例中，通过使用与被示出用于x方向的值相同的z方向值，在金属层M1中，-z方向上的最大平移位移是0.01，并且z方向上的最大平移位移是0.03。在该实例中，对于每个分解，z方向上的掩模位移在-0.01和0.03的范围内。
在操作1108中，对于每个分解组合，使用公式3计算相应电容。在一些实施例中，用于每个掩模对的电容的颜色偏差技术文件(例如，如图2B所示)和用于电容的相应的颜色偏差灵敏度技术文件(例如，如图2D所示)通过公式3使用。在一些实施例中，包含在网表中的最大掩模位移被直接用于计算性能值，而不是被划分为产生更有效率的计算的多个步骤。
在操作1110中，对于每个分解组合，使用公式6计算相应电阻。在一些实施例中，用于每个掩模的电阻的颜色偏差技术文件(例如，如图5A所示)和用于电阻的相应颜色偏差灵敏度技术文件(例如，如图7A所示)通过公式6使用。在一些实施例中，包含在网表中的最大掩模位移被直接用于计算性能值，而不是被划分为产生更有效率的计算的多个步骤。
在操作1112中，对于每个分解组合，使用公式9计算相应电感。在一些实施例中，用于每个掩模对的电感的颜色偏差技术文件(例如，如图5B所示)和用于电感的相应颜色偏差灵敏度技术文件(例如，如图7B所示)通过公式9使用。在一些实施例中，包含在网表中的最大掩模位移被直接用于计算性能值，而不是被划分为产生更有效率的计算的多个步骤。
在操作1114中，至少使用来自操作1108的电容值、来自操作1110的电阻值或者来自操作1112的电感值，对性能值进行仿真。在一些实施例中，性能值包括关键路径的定时和噪声。在一些实施例中，执行操作1114以用于每个掩模位移组合。
在操作1116中，确定最差情况性能值。在一些实施例中，将从每个不同掩模位移组合所获得的性能值进行比较，以找到最差情况性能值。在一些实施例中，将从每个不同掩模位移组合所获得的性能值进行比较，以找到对应于关键路径的最差定时的最差情况性能值。在一些实施例中，最差情况性能值被记录在存储介质1204中。
在操作1118中，确定半导体器件的最佳分解的方法确定是否已计算所有分解的最差情况性能值。如果确定半导体器件的最佳分解的方法确定已计算所有分解的最差情况性能值，则操作进行至操作1120。如果确定半导体器件的最佳分解的方法确定还未计算所有分解的最差情况性能值，则操作进行至操作1102。在一些实施例中，在操作1116中所获得的最差情况性能值对应于用于其中一个分解的最差情况性能值；重复方法1100，以确定用于在操作1102中获得的每个可用分解的最差情况性能值。
在操作1120中，输出分解的最差情况性能值。在一些实施例中，将分解的最差情况性能值输出至电子设计自动化(EDA)工具。在一些实施例中，确定半导体器件的最佳分解的方法1100是EDA工具的一部分。
在操作1122中，选择分解。在一些实施例中，所选分解是所有分解中的最差情况性能值中的最好一个。在一些实施例中，所选分解是具有在所有分解的最差情况性能值中是最好的一个的最差情况性能值的分解。在一些实施例中，所选分解也用于对半导体晶圆执行多重图案化光刻步骤。
在一些实施例中，通过从多个多重图案化分解中选择分解，来满足用于集成电路的最小性能值需求，其中，分解的最差情况性能值是多个多重图案化分解的最差情况性能值中的最好一个。
在一些实施例中，即使最差情况情形发生，通过选择是所有可用分解的最差情况性能值中的最好一个的分解，也仍然可以满足用于集成电路的最小性能值需求，并且可以实现最佳性能值。
在一些实施例中，通过在设计时所估计最差情况性能值，电路设计者执行设计裕量分析，并且确定最差情况性能(例如，最差情况定时或最差情况噪声)是否在设计裕量内。在一些实施例中，通过使用其最差情况性能值是所有的可用分解中的最好一个的分解，代工厂使用最佳分解方案制造集成电路。
图12是根据一个或多个实施例确定半导体器件的最佳分解的控制系统1200的框图。在一些实施例中，控制系统1200是实现根据一个或多个实施例的图11的方法1100的通用计算设备。控制系统1200包括硬件处理器1202和非暂时性计算机可读存储介质1204，其被编码有(即存储)计算机程序代码1206，即，一组可执行指令。计算机可读存储介质1204也被编码有用于与生产半导体器件的制造机器接口连接的指令1207。处理器1202经由总线1208电耦合至计算机可读存储介质1204。处理器1202也通过总线1208电耦合至I/O接口1210。网络接口1212也经由总线1208电耦合至处理器1202。网络接口1212连接至网络1214，使得处理器1202和计算机可读存储介质1204能够经由网络1214连接至外部元件。处理器1202被配置成执行被编码在计算机可读存储介质1204中的计算机程序代码1206，以使系统1200可以用于执行例如在方法1100中所描述的一部分或所有操作。
在一个或多个实施例中，处理器1202是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)、和/或合适的处理单元。
在一个或多个实施例中，计算机可读存储介质1204是电子、磁性、光学、电磁、红外线和/或半导体系统(或装置或设备)。例如，计算机可读存储介质1204包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘、和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质1204包括压缩光盘只读存储器(CD-ROM)、可擦写光盘(CD-R/W)、和/或数字视频光盘(DVD)。
在一个或多个实施例中，存储介质1204存储被配置成使系统1200执行方法1100的计算机程序代码1206。在一个或多个实施例中，存储介质1204也存储用于执行方法1100所需的信息以及在执行方法1100期间所生成的信息，诸如布局1216、网表1218、电容1220、电阻1222、电感1224、性能值1226、分解1228、EDA工具1230、和/或用以执行方法1100的操作的一组可执行指令。
在一个或多个实施例中，存储介质1204存储用于与外部机器接口连接的指令1207。指令1207使处理器1202能够生成可以由外部机器读取的指令，以在设计工艺期间有效地实现方法1100。在一些实施例中，设计工艺是包括一个或多个电路元件的半导体器件。
控制系统1200包括I/O接口1210。I/O接口1210耦合至外部电路。在一个或多个实施例中，I/O接口1210包括用于将信息和命令传送至处理器1202的键盘、小型键盘、鼠标、轨迹球、触控板、和/或光标方向键。
控制系统1200也包括耦合至处理器1202的网络接口1212。网络接口1212允许系统1200与网络1214通信，一个或多个其他计算机系统连接至网络1214。网络接口1212包括：无线网络接口，诸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或者有线网络接口，诸如ETHERNET、USB或IEEE-1394。在一个或多个实施例中，在两个或多个系统1200中实现方法1100，并且经由网络1214在不同系统1200之间交换诸如布局1216、网表1218、电容1220、电阻1222、电感1224、性能值1226、分解1228、EDA工具1230的信息。
系统1200被配置成通过I/O接口1210接收与布局相关的信息。该信息经由总线1208被传送到处理器1202，以生成UI。然后，布局被存储在计算机可读介质1204中作为布局1216。控制系统1200被配置成通过I/O接口1210接收与网表相关的信息。该信息被存储在计算机可读介质1204中作为网表1218。控制系统1200被配置成通过I/O接口1210接收与电容相关的信息。该信息被存储在计算机可读介质1204中作为电容1220。控制系统1200被配置成通过I/O接口1210接收与电阻相关的信息。该信息被存储在计算机可读介质1204中作为电阻1222。控制系统1200被配置成通过I/O接口1210接收与电感相关的信息。该信息被存储在计算机可读介质1204中作为电感1224。控制系统1200被配置成通过I/O接口1210接收与性能值相关的信息。该信息被存储在计算机可读介质1204中作为性能值1226。控制系统1200被配置成通过I/O接口1210接收与分解相关的信息。该信息被存储在计算机可读介质1204中作为分解1228。控制系统1200被配置成通过I/O接口1210接收与EDA工具相关的信息。该信息被存储在计算机可读介质1204中作为EDA工具1230。
在一些实施例中，方法1100被实现为独立软件应用。在一些实施例中，方法1100被实现为软件应用，该软件应用为附加软件应用的一部分。在一些实施例中，方法1100被实现为软件应用的插件程序。在一些实施例中，方法1100被实现为软件应用，该软件应用为EDA工具的一部分。在一些实施例中，方法1100被实现为由EDA工具使用的软件应用。在一些实施例中，EDA工具用于生成半导体器件的布局。在一些实施例中，布局被存储在非暂时性计算机可读介质上。在一些实施例中，使用诸如可由CADENCE DESIGN SYSTEMS公司提供的诸如的工具或其他合适布局生成工具来生成布局。在一些实施例中，基于网表(基于方案设计创建的)生成布局。
本领域普通技术人员将认识到，方法1100中的操作的顺序可调整。本领域普通技术人员将进一步认识到，在不背离该说明书的范围的情况下，附加步骤能够包括在方法1100中。
该说明书的一方面涉及一种方法，包括：提供集成电路设计的布局；通过处理器从布局生成多个多重图案化分解；确定第一掩模和第二掩模之间的最大掩模位移；以及使用由最大掩模位移所限定的范围内的一个或多个掩模位移，对用于多个多重图案化分解中的每个的最差情况性能值进行仿真。而且，多个多重图案化分解中的每个都包括被划分为多重图案化掩模组的第一掩模和第二掩模的图案。
该说明书的另一方面涉及一种用于设计半导体器件的系统，包括：至少一个处理器；以及至少一个存储器，包括用于一个或多个程序的计算机程序代码，至少一个存储器和计算机程序代码被配置成通过至少一个处理器使系统：提供集成电路设计的布局；通过布局生成多个多重图案化分解；确定第一掩模和第二掩模之间的最大掩模位移；以及使用由最大掩模位移所限定的范围内的一个或多个掩模位移，对用于多个多重图案化分解中的每个的最差情况性能值进行仿真；以及使用多个多重图案化分解中的一个，制造多重图案化掩模组。而且，多个多重图案化分解中的每个都包括被划分为多重图案化掩模组的第一掩模和第二掩模的图案。
该说明书的又一方面涉及一种计算机可读介质，包括用于实施用于设计半导体器件的方法的计算机可执行指令，该方法包括：提供集成电路设计的布局；通过布局生成多个多重图案化分解；确定第一掩模和第二掩模之间的最大掩模位移；选择多个多重图案化分解中的一个，该多个多重图案化分解中的一个的最差情况性能值是多个多重图案化分解中的最好一个；以及使用多个多重图案化分解中的一个，实现晶圆上的布局。而且，多个多重图案化分解中的每个都包括被划分为多重图案化掩模组的第一掩模和第二掩模的图案。对于多个多重图案化分解中的每个，该方法还包括：生成多个可能的掩模位移，其中，多个可能的掩模位移在由最大掩模位移所限定的范围内；通过多个可能的掩模位移和最大掩模位移来计算一个或多个新电阻；通过至少一个或多个新电阻，计算一个或多个性能值；从至少一个或多个性能值中选择最差情况性能值；以及将最差情况性能值指定为多个多重图案化分解中的每个的最差情况性能值。
本领域普通技术人员将容易看出，所公开的实施例实现以上所阐述的一个或多个优点。在阅读以上说明书之后，本领域普通技术人员将能够影响如在此广泛公开的多种改变、等同替换和多种其他实施例。因此，期望仅通过包含在所附权利要求及其等同物中的定义来限定对其所授予的保护范围。

Claims (10)

1.一种方法，包括：
提供集成电路设计的布局；
通过处理器由所述布局生成多个多重图案化分解，其中，所述多个多重图案化分解中的每个均包括被划分给多重图案化掩模组的第一掩模和第二掩模的图案；
确定所述第一掩模和所述第二掩模之间的最大掩模位移；以及
使用由所述最大掩模位移所限定的范围内的一个或多个掩模位移，对所述多个多重图案化分解中的每个的最差情况性能值进行仿真。
2.根据权利要求1所述的方法，还包括：
将所述多个多重图案化分解的所述最差情况性能值进行比较；
从所述多个多重图案化分解中选择一个分解，其中，该分解的最差情况性能值是所述多个多重图案化分解的最差情况性能值中最好的一个。
3.根据权利要求1所述的方法，其中，至少所述第一掩模或所述第二掩模与相应的多边形相关联。
4.根据权利要求1所述的方法，其中，至少所述第一掩模或所述第二掩模与两个或多个相应的多边形相关联。
5.根据权利要求1所述的方法，其中，所述最差情况性能值包括所述布局的关键路径的定时。
6.根据权利要求1所述的方法，其中，所述最差情况性能值包括所述布局的关键路径的噪声。
7.根据权利要求1所述的方法，还包括：
生成技术文件，包括：
作为图案之间的间隔的函数的所述布局中的所述图案的电阻；以及
所述电阻对所述间隔的改变的电阻灵敏度，其中，在对所述多个多重图案化分解中的每个的所述最差情况性能值的仿真步骤中使用所述技术文件。
8.根据权利要求7所述的方法，还包括：
从所述技术文件得到所述电阻；
通过将一个掩模位移和相应的一个电阻灵敏度的乘积与所述电阻相加，使用所述电阻和一个掩模位移来计算新电阻；以及
使用所述新电阻计算所述集成电路设计的性能值，所述性能值对应于所述一个掩模位移。
9.一种用于设计半导体器件的系统，包括：
至少一个处理器；以及
至少一个存储器，包括用于一个或多个程序的计算机程序代码，所述至少一个存储器和所述计算机程序代码被配置成通过所述至少一个处理器使所述系统：
提供集成电路设计的布局；
由所述布局生成多个多重图案化分解，其中，所述多个多重图案化分解中的每个均包括被划分给多重图案化掩模组的第一掩模和第二掩模的图案；
确定所述第一掩模和所述第二掩模之间的最大掩模位移；以及
使用由所述最大掩模位移所限定的范围内的一个或多个掩模位移，对所述多个多重图案化分解中的每个的最差情况性能值进行仿真；以及
使用所述多个多重图案化分解中的一个，制造所述多重图案化掩模组。
10.一种计算机可读介质，包括用于实施设计半导体器件的方法的计算机可执行指令，所述方法包括：
提供集成电路设计的布局；
由所述布局生成多个多重图案化分解，其中，所述多个多重图案化分解中的每个均包括被划分给多重图案化掩模组的第一掩模和第二掩模的图案；
确定所述第一掩模和所述第二掩模之间的最大掩模位移；
对于所述多个多重图案化分解中的每个：
生成多个可能的掩模位移，其中，所述多个可能的掩模位移在由所述最大掩模位移所限定的范围内；
通过所述多个可能的掩模位移和所述最大掩模位移来计算一个或多个新电阻；
至少通过所述一个或多个新电阻来计算一个或多个性能值；
至少从所述一个或多个性能值中选择最差情况性能值；以及
将所述最差情况性能值指定为所述多个多重图案化分解中的每个的最差情况性能值；
选择所述多个多重图案化分解中的一个分解，所述多个多重图案化分解中的所述一个分解的最差情况性能值是所述多个多重图案化分解中的最好一个；以及
使用所述多个多重图案化分解中的所述一个分解来在晶圆上实现所述布局。
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