JP2001223158A - Ｉｃマスク・セットの検証 - Google Patents
Ｉｃマスク・セットの検証Info
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Classifications
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
-
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- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
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Abstract
(57)【要約】 （修正有）
【課題】 ＩＣの製造において、正しいマスクセットが
用いられた事を容易に信頼性高く検証する為の方法を提
供する。 【解決手段】 トランジスタのソース・ドレイン、ゲー
ト電極とその上各層のコンタクトと配線を形成する際に
使用したマスクが正しい物か否かを判定する為の試験回
路をチップ内又はスクライブ領域に形成しておき、この
回路を使用マスクのパターン形成により連結される。こ
の回路の一例は図３Ａに示され、測定用Ｖｉｎパッド４
０とＶ２パッド２２の間で、短絡用導体４２，４４で各
々入出力端を短絡した状態を示す。これを各層形成の為
のマスクにより、各場所のパターンを開路した回路パタ
ーンを形成する。そして、測定用パッドＶｉｎ，Ｖ２間
で電気的に試験し、製造工程での使用マスクが正しかっ
たか否か判定する。
用いられた事を容易に信頼性高く検証する為の方法を提
供する。 【解決手段】 トランジスタのソース・ドレイン、ゲー
ト電極とその上各層のコンタクトと配線を形成する際に
使用したマスクが正しい物か否かを判定する為の試験回
路をチップ内又はスクライブ領域に形成しておき、この
回路を使用マスクのパターン形成により連結される。こ
の回路の一例は図３Ａに示され、測定用Ｖｉｎパッド４
０とＶ２パッド２２の間で、短絡用導体４２，４４で各
々入出力端を短絡した状態を示す。これを各層形成の為
のマスクにより、各場所のパターンを開路した回路パタ
ーンを形成する。そして、測定用パッドＶｉｎ，Ｖ２間
で電気的に試験し、製造工程での使用マスクが正しかっ
たか否か判定する。
Description
【０００１】
【関連出願に対する引用】本出願は、１９９９年１１月
２３日に出願した同時係属中の予備出願連続番号第６０
／１６７，１３２号の優先権を主張する。
２３日に出願した同時係属中の予備出願連続番号第６０
／１６７，１３２号の優先権を主張する。
【０００２】
【発明の属する技術分野】本発明は、一般に集積回路
（ＩＣ）に関し、更に特定すれば、ＩＣの製造において
用いる正しいマスク・セットの検証に関する。
（ＩＣ）に関し、更に特定すれば、ＩＣの製造において
用いる正しいマスク・セットの検証に関する。
【０００３】
【従来の技術、及び、発明が解決しようとする課題】典
型的なＩＣは多層デバイスであり、例えば、Ｓｉ基板に
形成されたソース／ドレイン領域およびタブ領域（ＴＲ
ＡＮＳＩＳＴＯＲレベル）、ならびに基板上にゲート積
層の一部を形成するために用いるポリシリコン層（ＰＯ
ＬＹレベル）を含む。多数の相互接続層（すなわち金属
層（ＭＥＴＡＬレベル））は、異なるレベルの金属層を
相互に接続可能とするために形成されたウインドウまた
はバイア（ＷＩＮＤＯＷレベル）を有する絶縁層によっ
て分離されている。ＩＣのこれらのレベルの各々を製造
する際には、標準的なフォトリソグラフィおよびエッチ
ング技法と共に、１つ以上のパターニングした石英マス
ク（マスク・セットと呼ぶ）を用いて、そのパターンを
ＩＣの様々な層へ転写する。石英マスクの各々は、メタ
ライズ・パターンを有し、これが、対応するマスク・レ
ベルにおいてＩＣに形成される構造を規定する。
型的なＩＣは多層デバイスであり、例えば、Ｓｉ基板に
形成されたソース／ドレイン領域およびタブ領域（ＴＲ
ＡＮＳＩＳＴＯＲレベル）、ならびに基板上にゲート積
層の一部を形成するために用いるポリシリコン層（ＰＯ
ＬＹレベル）を含む。多数の相互接続層（すなわち金属
層（ＭＥＴＡＬレベル））は、異なるレベルの金属層を
相互に接続可能とするために形成されたウインドウまた
はバイア（ＷＩＮＤＯＷレベル）を有する絶縁層によっ
て分離されている。ＩＣのこれらのレベルの各々を製造
する際には、標準的なフォトリソグラフィおよびエッチ
ング技法と共に、１つ以上のパターニングした石英マス
ク（マスク・セットと呼ぶ）を用いて、そのパターンを
ＩＣの様々な層へ転写する。石英マスクの各々は、メタ
ライズ・パターンを有し、これが、対応するマスク・レ
ベルにおいてＩＣに形成される構造を規定する。
【０００４】慎重な品質管理手順を踏むにもかかわら
ず、ＩＣの製造において、間違ったマスク・セットが用
いられることがある。例えば、元来のＩＣ設計から多数
のマスク・バージョンが発生し、各バージョンが、ＰＯ
ＬＹ、ＷＩＮＤＯＷおよび／またはＭＥＴＡＬマスク・
レベルのうち１つ以上に対する変更を伴う場合、ＩＣに
おいて間違ったマスク選択が起こりがちである。結果と
して、ウエハ製造設備において、１つの承認されたマス
ク・レベル（またはマスク・セット）に多数のバージョ
ンが存在することになり、このため製造プロセスが複雑
化する恐れがある。特に製造のモデル段階において、こ
の手法では、各バージョン変更と共に必要なマスク変更
のドキュメンテーションがあいまい／不明確であるた
め、または各バージョンに対応する正確なマスク・セッ
トの製造技術者による解釈／識別が不正確であるため、
エラーが発生しやすい。これに対して、ＰＯＬＹ以前の
マスク・レベル（例えばＴＲＡＮＳＩＳＴＯＲレベル）
に対する変更を必要とする設計修正は、通常、結果とし
てマスク・セットは全く新しくなるので、あいまいさは
排除される。
ず、ＩＣの製造において、間違ったマスク・セットが用
いられることがある。例えば、元来のＩＣ設計から多数
のマスク・バージョンが発生し、各バージョンが、ＰＯ
ＬＹ、ＷＩＮＤＯＷおよび／またはＭＥＴＡＬマスク・
レベルのうち１つ以上に対する変更を伴う場合、ＩＣに
おいて間違ったマスク選択が起こりがちである。結果と
して、ウエハ製造設備において、１つの承認されたマス
ク・レベル（またはマスク・セット）に多数のバージョ
ンが存在することになり、このため製造プロセスが複雑
化する恐れがある。特に製造のモデル段階において、こ
の手法では、各バージョン変更と共に必要なマスク変更
のドキュメンテーションがあいまい／不明確であるた
め、または各バージョンに対応する正確なマスク・セッ
トの製造技術者による解釈／識別が不正確であるため、
エラーが発生しやすい。これに対して、ＰＯＬＹ以前の
マスク・レベル（例えばＴＲＡＮＳＩＳＴＯＲレベル）
に対する変更を必要とする設計修正は、通常、結果とし
てマスク・セットは全く新しくなるので、あいまいさは
排除される。
【０００５】ほとんどの場合、間違ったマスクを用いる
とＩＣに機能的な変化が起こることになり、これによっ
て、ＩＣがまだウエハ形態である間（すなわち個々のＩ
Ｃを相互に分離する前）にＩＣを検査した場合に、歩留
まりは極めて低い（多くの場合ゼロ）。この試験レベル
におけるゼロの歩留まりを解決するには、最初に問題の
性質を特定するため、そしてこれがマスクに関連するも
のである場合、製造技術者が補正を行うため、故障解析
時間を要する。
とＩＣに機能的な変化が起こることになり、これによっ
て、ＩＣがまだウエハ形態である間（すなわち個々のＩ
Ｃを相互に分離する前）にＩＣを検査した場合に、歩留
まりは極めて低い（多くの場合ゼロ）。この試験レベル
におけるゼロの歩留まりを解決するには、最初に問題の
性質を特定するため、そしてこれがマスクに関連するも
のである場合、製造技術者が補正を行うため、故障解析
時間を要する。
【０００６】間違ったマスクの使用が歩留まりに大きな
影響を与えず、そのマスクの使用が、ウエハ製造からウ
エハおよびパッケージ試験、デバイス特徴付け、カスタ
マ認定に至る長いプロセスの間に検出されない場合に
は、更に見つけにくい問題が発生する。最終的に、不良
ＩＣはカスタマに出荷され、カスタマは設計目標に合致
しないデバイスを受け取ることになり、これがカスタマ
試験またはエンド・ユーザ・アプリケーションのいずれ
かにおいて故障する恐れがある。この種の問題は、製造
プロセスにおける大きな不備であり、デバイスの品質お
よび信頼性に悪影響を与え、更に、製造業者に対するカ
スタマの信用を落とす可能性がある。
影響を与えず、そのマスクの使用が、ウエハ製造からウ
エハおよびパッケージ試験、デバイス特徴付け、カスタ
マ認定に至る長いプロセスの間に検出されない場合に
は、更に見つけにくい問題が発生する。最終的に、不良
ＩＣはカスタマに出荷され、カスタマは設計目標に合致
しないデバイスを受け取ることになり、これがカスタマ
試験またはエンド・ユーザ・アプリケーションのいずれ
かにおいて故障する恐れがある。この種の問題は、製造
プロセスにおける大きな不備であり、デバイスの品質お
よび信頼性に悪影響を与え、更に、製造業者に対するカ
スタマの信用を落とす可能性がある。
【０００７】従来技術におけるこの問題に対処するた
め、新たな各マスク・バージョンごとに、再形成した全
てのＰＯＬＹマスクおよびＭＥＴＡＬマスクに、バージ
ョン目印を追加する。この目印は、ＩＣの製造において
新たなＰＯＬＹマスクまたはＭＥＴＡＬマスクを用いた
ことを視覚的に示す。しかしながら、これらのバージョ
ン目印は縦に積み重ねられるので、顕微鏡でウエハを見
た場合、少なくとも１つのマスクが変更されたことのみ
を示す論理ＯＲ関数が生成される。正しいバージョン・
マスクが全て使用されたことを保証するためには、完成
したＩＣの詳細な視覚的チェックを行い、これと組み合
わせて、各バージョンごとの正しいマスク要件を含むデ
ータベースとプリントしたマスクとの比較を行う必要が
ある。多くの場合、このクロスチェックのプロセスは時
間がかかり、各バージョンごとにどのマスクが必要であ
るかに関する解釈について（従って、エラーにも）未解
決である。
め、新たな各マスク・バージョンごとに、再形成した全
てのＰＯＬＹマスクおよびＭＥＴＡＬマスクに、バージ
ョン目印を追加する。この目印は、ＩＣの製造において
新たなＰＯＬＹマスクまたはＭＥＴＡＬマスクを用いた
ことを視覚的に示す。しかしながら、これらのバージョ
ン目印は縦に積み重ねられるので、顕微鏡でウエハを見
た場合、少なくとも１つのマスクが変更されたことのみ
を示す論理ＯＲ関数が生成される。正しいバージョン・
マスクが全て使用されたことを保証するためには、完成
したＩＣの詳細な視覚的チェックを行い、これと組み合
わせて、各バージョンごとの正しいマスク要件を含むデ
ータベースとプリントしたマスクとの比較を行う必要が
ある。多くの場合、このクロスチェックのプロセスは時
間がかかり、各バージョンごとにどのマスクが必要であ
るかに関する解釈について（従って、エラーにも）未解
決である。
【０００８】このため、当技術分野においては、ＩＣの
製造において正しいマスク・セットが用いられたことを
容易に信頼性高く特定するための技法に対する要望がな
お存在する。本発明の一態様によれば、ＩＣを製造する
方法は、製造プロセス中にＩＣ設計の修正において正し
いマスク・セットが用いられたことを電気的に示すため
の試験回路をウエハ内／ウエハ上に形成することを含
む。回路の読み出しによって、製造業者は、間違ったマ
スク・セットが用いられたことを即座に特定することが
でき、これによって、不適切に製造されたデバイスがカ
スタマに出荷されることを防ぐ。試験回路は、主要デバ
イス・エリアまたはデバイス（ＩＣ）間の路のいずれか
に配置することができる。いずれの場合においても、試
験回路は複数の試験デバイスを含み、各々の試験デバイ
スが、少なくとも１つのマスク・レベル変更を行ったマ
スク・セットのバージョンに対応する。一実施形態で
は、試験デバイスは検証アレイであり、各アレイが多数
のｎ個の電気経路を含む。これらのｎ個の電気経路は、
相互に並列に電気的に接続され、ウエハ／ＩＣのＮ個
（ｎ≦Ｎ）の構造レベル（例えば、ポリ、ウインドウ、
および金属レベル）のｎに渡って延在する。経路の各々
は、ｎ個の構造レベルを形成するために用いられるマス
クに対応するｎ個の作動可能な直列接続要素を含む。特
定のマスク・セット・バージョンにおけるマスクのいず
れか１つを変更した後、アレイ内で選択した要素を作動
させて、正しいマスク・バージョンを示す。間違ったマ
スク・セットを用いた場合、試験回路はある出力信号を
供給する。これに対して、正しいマスク・セットを用い
た場合、試験回路は異なる出力信号を供給する。
製造において正しいマスク・セットが用いられたことを
容易に信頼性高く特定するための技法に対する要望がな
お存在する。本発明の一態様によれば、ＩＣを製造する
方法は、製造プロセス中にＩＣ設計の修正において正し
いマスク・セットが用いられたことを電気的に示すため
の試験回路をウエハ内／ウエハ上に形成することを含
む。回路の読み出しによって、製造業者は、間違ったマ
スク・セットが用いられたことを即座に特定することが
でき、これによって、不適切に製造されたデバイスがカ
スタマに出荷されることを防ぐ。試験回路は、主要デバ
イス・エリアまたはデバイス（ＩＣ）間の路のいずれか
に配置することができる。いずれの場合においても、試
験回路は複数の試験デバイスを含み、各々の試験デバイ
スが、少なくとも１つのマスク・レベル変更を行ったマ
スク・セットのバージョンに対応する。一実施形態で
は、試験デバイスは検証アレイであり、各アレイが多数
のｎ個の電気経路を含む。これらのｎ個の電気経路は、
相互に並列に電気的に接続され、ウエハ／ＩＣのＮ個
（ｎ≦Ｎ）の構造レベル（例えば、ポリ、ウインドウ、
および金属レベル）のｎに渡って延在する。経路の各々
は、ｎ個の構造レベルを形成するために用いられるマス
クに対応するｎ個の作動可能な直列接続要素を含む。特
定のマスク・セット・バージョンにおけるマスクのいず
れか１つを変更した後、アレイ内で選択した要素を作動
させて、正しいマスク・バージョンを示す。間違ったマ
スク・セットを用いた場合、試験回路はある出力信号を
供給する。これに対して、正しいマスク・セットを用い
た場合、試験回路は異なる出力信号を供給する。
【０００９】本発明は、その様々な特徴および利点と共
に、添付図面に関連付けた以下の更に詳細な説明から、
容易に理解することができる。明確さおよび簡潔さのた
め、図面は同じ縮尺率で描かれているわけではない。
に、添付図面に関連付けた以下の更に詳細な説明から、
容易に理解することができる。明確さおよび簡潔さのた
め、図面は同じ縮尺率で描かれているわけではない。
【００１０】
【発明の実施の形態】図１を参照すると、半導体ウエハ
１０は、路１６によって相互に分離した多数の集積回路
（ＩＣ）１２を備える。各ＩＣは、主要デバイスまたは
機能回路１２ｐおよび、本発明の一実施形態によれば、
試験回路１２ｔを含む。後者は、ウエハの製造において
正しいマスク・セット（または間違ったマスク・セッ
ト）が使用されたことを電気的に示す。あるいは、試験
回路は、１６ｔと示す回路ブロックによって示されるよ
うに、路１６に配置することができる。これは、主要デ
バイス内の面積が少なく貴重である場合に特別に魅力的
な設計である。
１０は、路１６によって相互に分離した多数の集積回路
（ＩＣ）１２を備える。各ＩＣは、主要デバイスまたは
機能回路１２ｐおよび、本発明の一実施形態によれば、
試験回路１２ｔを含む。後者は、ウエハの製造において
正しいマスク・セット（または間違ったマスク・セッ
ト）が使用されたことを電気的に示す。あるいは、試験
回路は、１６ｔと示す回路ブロックによって示されるよ
うに、路１６に配置することができる。これは、主要デ
バイス内の面積が少なく貴重である場合に特別に魅力的
な設計である。
【００１１】いずれの場合においても、機能回路および
試験回路は、ＩＣ技術において周知のように、多数のＮ
個の積層構造レベルを含む。例えば、ソース／ドレイン
領域、タブ領域等が形成されているＴＲＡＮＳＩＳＴＯ
Ｒレベル、ゲート積層の一部が形成されているＰＯＬＹ
レベル、および多数のｍ＜Ｎの相互接続レベル、すなわ
ち同一レベルおよび／または異なるレベルのデバイス間
の相互接続部が形成されているＷＩＮＤＯＷおよびＭＥ
ＴＡＬレベルである。これらの構造レベルを形成するに
は、パターニングされたマスク・セット（例えばパター
ニングされた金属を有する石英マスク）ならびに標準的
なフォトリソグラフィおよびエッチング技法を用いて、
基板内のＴＲＡＮＳＩＳＴＯＲレベルを規定し、更に、
ＰＯＬＹ、ＷＩＮＤＯＷおよびＭＥＴＡＬレベルにおい
て、堆積したポリシリコン層、絶縁層、および金属層を
形成する。後で述べるが、本発明は、Ｎ個の構造レベル
のサブセットｎについてマスクを検証するために用いる
ことができる。ここで、ｎ≦Ｎである。例えば、ＴＲＡ
ＮＳＩＳＴＯＲレベルを製造するために用いるマスクを
試験しないこと、ならびに、ＰＯＬＹ、ＷＩＮＤＯＷお
よびＭＥＴＡＬレベルのマスクのみを試験することは、
珍しいことではない。後者の場合、ｎ＝１＋２ｍであ
る。
試験回路は、ＩＣ技術において周知のように、多数のＮ
個の積層構造レベルを含む。例えば、ソース／ドレイン
領域、タブ領域等が形成されているＴＲＡＮＳＩＳＴＯ
Ｒレベル、ゲート積層の一部が形成されているＰＯＬＹ
レベル、および多数のｍ＜Ｎの相互接続レベル、すなわ
ち同一レベルおよび／または異なるレベルのデバイス間
の相互接続部が形成されているＷＩＮＤＯＷおよびＭＥ
ＴＡＬレベルである。これらの構造レベルを形成するに
は、パターニングされたマスク・セット（例えばパター
ニングされた金属を有する石英マスク）ならびに標準的
なフォトリソグラフィおよびエッチング技法を用いて、
基板内のＴＲＡＮＳＩＳＴＯＲレベルを規定し、更に、
ＰＯＬＹ、ＷＩＮＤＯＷおよびＭＥＴＡＬレベルにおい
て、堆積したポリシリコン層、絶縁層、および金属層を
形成する。後で述べるが、本発明は、Ｎ個の構造レベル
のサブセットｎについてマスクを検証するために用いる
ことができる。ここで、ｎ≦Ｎである。例えば、ＴＲＡ
ＮＳＩＳＴＯＲレベルを製造するために用いるマスクを
試験しないこと、ならびに、ＰＯＬＹ、ＷＩＮＤＯＷお
よびＭＥＴＡＬレベルのマスクのみを試験することは、
珍しいことではない。後者の場合、ｎ＝１＋２ｍであ
る。
【００１２】時に、設計および製造手順の間に、回路技
術者がマスク・セットを変更する場合がある。すなわ
ち、ＶＥＲＳＩＯＮ１の１つ以上のマスクを変更してＶ
ＥＲＳＩＯＮ２のマスク・セットを形成する。後のある
時点で、ＶＥＲＳＩＯＮ２の１つ以上のマスクを変更し
てＶＥＲＳＩＯＮ３のマスク・セットを生成する等も行
われる場合がある。ＩＣの製造において正しいマスク・
セットの使用を保証するために、本発明に従って、試験
回路１２ｔまたは１６ｔをウエハ内に組み込む。このた
め、試験回路１２ｔまたは１６ｔを用いてウエハ・レベ
ルで検証を行うことができ、または、試験回路１２ｔを
用いてデバイス・レベルで（すなわちウエハを別個のデ
バイスにダイシングした後）、行うことができる。
術者がマスク・セットを変更する場合がある。すなわ
ち、ＶＥＲＳＩＯＮ１の１つ以上のマスクを変更してＶ
ＥＲＳＩＯＮ２のマスク・セットを形成する。後のある
時点で、ＶＥＲＳＩＯＮ２の１つ以上のマスクを変更し
てＶＥＲＳＩＯＮ３のマスク・セットを生成する等も行
われる場合がある。ＩＣの製造において正しいマスク・
セットの使用を保証するために、本発明に従って、試験
回路１２ｔまたは１６ｔをウエハ内に組み込む。このた
め、試験回路１２ｔまたは１６ｔを用いてウエハ・レベ
ルで検証を行うことができ、または、試験回路１２ｔを
用いてデバイス・レベルで（すなわちウエハを別個のデ
バイスにダイシングした後）、行うことができる。
【００１３】いずれの場合でも、試験回路１２ｔまたは
１６ｔは、複数の試験デバイスを備える。各試験デバイ
スは、マスク・セットの少なくとも１つを変更した当該
マスク・セットの１つのバージョンに対応する。本発明
の一実施形態では、図２に示すように、Ｒ個の試験デバ
イス２０、３０、．．．Ｒ０を設けて、ＩＣマスク・セ
ットの最大Ｒ個の修正またはバージョンに対応する。試
験デバイスに対する入力を、共通入力信号（Ｖin）パッ
ド４０および共通基準電位（例えばＶgまたは接地）パ
ッド４２に結合し、一方、試験デバイスの出力を、別個
の出力電圧（Ｖ 2、Ｖ3．．．ＶR）パッド２２、３
２、．．．Ｒ２に結合する。定義上、ＩＣの最初のバー
ジョンであるＶＥＲＳＩＯＮ１は、マスクに何らかの以
後の変更を行う前のＩＣの最初の設計に対応する。従っ
て、ＶＥＲＳＩＯＮ２は、ＶＥＲＳＩＯＮ１の少なくと
も１つのマスクが異なるマスクによって置換されている
ＶＥＲＳＩＯＮ１マスク・セットに対応する等とする。
マスク・セットに関する試験デバイスを変更することに
よって、最終製品の試験を行い、ＩＣのための正しいマ
スク・セットがその製造において用いられたか否かを判
定することができる。この判定は、例えば１６ｔ（図
１）等の試験回路を用いてウエハ・レベルで、または１
２ｔ（図１）等の試験回路を用いてデバイス・レベルで
行うことができる。
１６ｔは、複数の試験デバイスを備える。各試験デバイ
スは、マスク・セットの少なくとも１つを変更した当該
マスク・セットの１つのバージョンに対応する。本発明
の一実施形態では、図２に示すように、Ｒ個の試験デバ
イス２０、３０、．．．Ｒ０を設けて、ＩＣマスク・セ
ットの最大Ｒ個の修正またはバージョンに対応する。試
験デバイスに対する入力を、共通入力信号（Ｖin）パッ
ド４０および共通基準電位（例えばＶgまたは接地）パ
ッド４２に結合し、一方、試験デバイスの出力を、別個
の出力電圧（Ｖ 2、Ｖ3．．．ＶR）パッド２２、３
２、．．．Ｒ２に結合する。定義上、ＩＣの最初のバー
ジョンであるＶＥＲＳＩＯＮ１は、マスクに何らかの以
後の変更を行う前のＩＣの最初の設計に対応する。従っ
て、ＶＥＲＳＩＯＮ２は、ＶＥＲＳＩＯＮ１の少なくと
も１つのマスクが異なるマスクによって置換されている
ＶＥＲＳＩＯＮ１マスク・セットに対応する等とする。
マスク・セットに関する試験デバイスを変更することに
よって、最終製品の試験を行い、ＩＣのための正しいマ
スク・セットがその製造において用いられたか否かを判
定することができる。この判定は、例えば１６ｔ（図
１）等の試験回路を用いてウエハ・レベルで、または１
２ｔ（図１）等の試験回路を用いてデバイス・レベルで
行うことができる。
【００１４】本発明の例示的な実施形態では、各試験デ
バイスは検証アレイＶＡＲＲＡＹrであり、ここで２≦
ｒ≦Ｒである。図３Ａに示すように、各ＶＡＲＲＡＹ
は、検証トレース（ＶＴi、ｉ＝１、．．．ｎ）と呼ぶ
多数のｎ個の電気経路を備えている。これらは、相互に
並列に電気的に接続されている。すなわち、ＶＴの入力
端は導体４２によって短絡し、出力端は導体４４によっ
て短絡する。図３Ｂに示すように、各ＶＴは、ＩＣ／ウ
エハのＮ個の構造レベルのうちｎに渡って延在する。例
示のためにのみ、図３Ａは、１つのＰＯＬＹレベルおよ
びｍ＝３個の相互接続レベルに対応するｎ＝７個（Ｎ＝
８個のうちの）の場合を示す。相互接続レベルの各々
は、ＷＩＮＤＯＷレベル（Ｗｋ、ｋ＝１、．．．ｍ）お
よびＭＥＴＡＬｋレベル（ｋ＝１、．．．ｍ）を含む。
（この実施形態では、トランジスタ・レベルはｎに含ま
れていない。）これより大きいかまたは小さい値のｎ
も、本発明の範囲内である。いずれの場合でも、並列経
路５１なし５７の各々は、ｎ個の構造レベルを形成する
ために用いられるマスクに対応するｎ個の作動可能直列
接続要素を含む。作動可能要素は、能動素子または受動
素子とすることができる。好適な実施形態では、この要
素は受動リンクであり、各ＶＴ内で各リンクは異なる構
造レベル上に配置されている。ここで、リンクとは、２
つの隣接するレベル間の物理的および電気的接続として
規定し、１つの構造レベルから別の構造レベルに電流を
流すことを可能とするものである。例えば、図３Ａで
は、各ＶＴは、ポリシリコン・ランナ・リンク（列Ｃ1
ではｐｏｌｙと表す）および１つのウインドウを備え、
または、列Ｃ2ないしＣ7では、バイア・リンク（または
プラグとしても知られ、Ｗｋと表す）および１つの金属
ランナ・リンク（ＭＥＴＡＬｋと表す）を備える。ここ
で、ｋ＝１、．．．ｍである。Ｖinパッド４０は、経路
の一端において（すなわち最高の金属レベル、この場合
はＭＥＴＡＬ３において）、ＶＴ５１ないし５７の７個
の全てに接続され、経路の他端（すなわちこの場合はＰ
ＯＬＹレベル）は、先に述べたように、導体４４によっ
て短絡する。ＰＯＬＹレベルは、インバータ２４の入力
においてプル・ダウン・レジスタ（図示せず）に結合さ
れている。インバータ２４の出力は、Ｖ2パッドに結合
されている。他のＶＡＲＲＡＹも同様に構成されてい
る。
バイスは検証アレイＶＡＲＲＡＹrであり、ここで２≦
ｒ≦Ｒである。図３Ａに示すように、各ＶＡＲＲＡＹ
は、検証トレース（ＶＴi、ｉ＝１、．．．ｎ）と呼ぶ
多数のｎ個の電気経路を備えている。これらは、相互に
並列に電気的に接続されている。すなわち、ＶＴの入力
端は導体４２によって短絡し、出力端は導体４４によっ
て短絡する。図３Ｂに示すように、各ＶＴは、ＩＣ／ウ
エハのＮ個の構造レベルのうちｎに渡って延在する。例
示のためにのみ、図３Ａは、１つのＰＯＬＹレベルおよ
びｍ＝３個の相互接続レベルに対応するｎ＝７個（Ｎ＝
８個のうちの）の場合を示す。相互接続レベルの各々
は、ＷＩＮＤＯＷレベル（Ｗｋ、ｋ＝１、．．．ｍ）お
よびＭＥＴＡＬｋレベル（ｋ＝１、．．．ｍ）を含む。
（この実施形態では、トランジスタ・レベルはｎに含ま
れていない。）これより大きいかまたは小さい値のｎ
も、本発明の範囲内である。いずれの場合でも、並列経
路５１なし５７の各々は、ｎ個の構造レベルを形成する
ために用いられるマスクに対応するｎ個の作動可能直列
接続要素を含む。作動可能要素は、能動素子または受動
素子とすることができる。好適な実施形態では、この要
素は受動リンクであり、各ＶＴ内で各リンクは異なる構
造レベル上に配置されている。ここで、リンクとは、２
つの隣接するレベル間の物理的および電気的接続として
規定し、１つの構造レベルから別の構造レベルに電流を
流すことを可能とするものである。例えば、図３Ａで
は、各ＶＴは、ポリシリコン・ランナ・リンク（列Ｃ1
ではｐｏｌｙと表す）および１つのウインドウを備え、
または、列Ｃ2ないしＣ7では、バイア・リンク（または
プラグとしても知られ、Ｗｋと表す）および１つの金属
ランナ・リンク（ＭＥＴＡＬｋと表す）を備える。ここ
で、ｋ＝１、．．．ｍである。Ｖinパッド４０は、経路
の一端において（すなわち最高の金属レベル、この場合
はＭＥＴＡＬ３において）、ＶＴ５１ないし５７の７個
の全てに接続され、経路の他端（すなわちこの場合はＰ
ＯＬＹレベル）は、先に述べたように、導体４４によっ
て短絡する。ＰＯＬＹレベルは、インバータ２４の入力
においてプル・ダウン・レジスタ（図示せず）に結合さ
れている。インバータ２４の出力は、Ｖ2パッドに結合
されている。他のＶＡＲＲＡＹも同様に構成されてい
る。
【００１５】この例示では、特定の要素（リンク）の状
態は、最初は閉路であり、対応するＶＴにおける当該要
素の位置で開路を生成することによって変更される（す
なわち作動させる）。例えば、所与のＶＴにおいて、そ
のＶＴのＰＯＬＹ（列Ｃ1）、Ｗ１（列Ｃ2）、またはＭ
ＥＴＡＬ１（列Ｃ3）リンクのいずれか１つを省略する
（または除去する）ことによって、ＰＯＬＹレベルとＭ
ＥＴＡＬ１レベルとの間に開路を形成することができ
る。
態は、最初は閉路であり、対応するＶＴにおける当該要
素の位置で開路を生成することによって変更される（す
なわち作動させる）。例えば、所与のＶＴにおいて、そ
のＶＴのＰＯＬＹ（列Ｃ1）、Ｗ１（列Ｃ2）、またはＭ
ＥＴＡＬ１（列Ｃ3）リンクのいずれか１つを省略する
（または除去する）ことによって、ＰＯＬＹレベルとＭ
ＥＴＡＬ１レベルとの間に開路を形成することができ
る。
【００１６】動作において、ＶＡＲＲＡＹr（２≦ｒ≦
Ｒ）は以下のように機能する。試験回路１２ｔまたは１
６ｔは、例えば、ウエハが他の標準的なＩＣ試験（例え
ば容量−電圧および／または電流−電圧試験）を受ける
時に、動作させることができる。かかる状況において、
Ｖinパッド４０に高電圧（ＩＣの技術によって決定され
る）を印加する。ＶＡＲＲＡＹrにおいて、少なくとも
１つのＶＴが入力および出力短絡の間で閉路を有する
（図３Ａにおいてそれぞれ短絡４２および４４）場合、
すなわち、少なくとも１つのＶＴにおいて要素の全てが
閉じ（例えば全てのリンクが存在する）、従って、アレ
イの入力から出力まで電流が流れることが可能である場
合、間違ったマスク・セットを用いたことの指示が発生
する。（図３Ａの例示では、要素の全てとは、ＰＯＬ
Ｙ、Ｗ１、ＭＥＴＡＬ１、Ｗ２、ＭＥＴＡＬ２、Ｗ３、
およびＭＥＴＡＬ３の要素を意味する。）この条件が満
たされた場合、Ｖr出力パッドにおいて、低電圧または
論理０が観察される。これに対して、ＶＡＲＲＡＹrに
おいてＶＴがいずれもアレイの入力および出力間で閉路
を形成しない場合、すなわち、各ＶＴにおいて少なくと
も１つの要素が開路である場合（例えば各ＶＴにおいて
少なくとも１つのリンクが存在しない）、正しいマスク
・セットが用いられたことの指示が発生する。次いで、
プル・ダウン・レジスタが、インバータ２４の入力に低
電圧を発生させ、これにより、Ｖ出力パッドＶrにおい
て高電圧または論理１が観察される。
Ｒ）は以下のように機能する。試験回路１２ｔまたは１
６ｔは、例えば、ウエハが他の標準的なＩＣ試験（例え
ば容量−電圧および／または電流−電圧試験）を受ける
時に、動作させることができる。かかる状況において、
Ｖinパッド４０に高電圧（ＩＣの技術によって決定され
る）を印加する。ＶＡＲＲＡＹrにおいて、少なくとも
１つのＶＴが入力および出力短絡の間で閉路を有する
（図３Ａにおいてそれぞれ短絡４２および４４）場合、
すなわち、少なくとも１つのＶＴにおいて要素の全てが
閉じ（例えば全てのリンクが存在する）、従って、アレ
イの入力から出力まで電流が流れることが可能である場
合、間違ったマスク・セットを用いたことの指示が発生
する。（図３Ａの例示では、要素の全てとは、ＰＯＬ
Ｙ、Ｗ１、ＭＥＴＡＬ１、Ｗ２、ＭＥＴＡＬ２、Ｗ３、
およびＭＥＴＡＬ３の要素を意味する。）この条件が満
たされた場合、Ｖr出力パッドにおいて、低電圧または
論理０が観察される。これに対して、ＶＡＲＲＡＹrに
おいてＶＴがいずれもアレイの入力および出力間で閉路
を形成しない場合、すなわち、各ＶＴにおいて少なくと
も１つの要素が開路である場合（例えば各ＶＴにおいて
少なくとも１つのリンクが存在しない）、正しいマスク
・セットが用いられたことの指示が発生する。次いで、
プル・ダウン・レジスタが、インバータ２４の入力に低
電圧を発生させ、これにより、Ｖ出力パッドＶrにおい
て高電圧または論理１が観察される。
【００１７】この論理は、対象となる特定のバージョン
に応じて、様々なマスク・セットのバージョンに適用可
能である。ＩＣの最初のマスク（ＶＥＲＳＩＯＮ１）を
作成した時点では、全てのＶＡＲＲＡＹの全てのＶＴに
ついて、全要素が閉じている（例えば全てのリンクが存
在する）。ＶＥＲＳＩＯＮ１ウエハの試験を行うと、出
力パッドは全て低電圧または論理０である。ＩＣのマス
ク・セットをｙ回だけ変更する場合（ＶＥＲＳＩＯ
Ｎy、ここで２≦ｙ≦Ｒである）、ＶＡＲＲＡＹ論理は
次の通りである。（１）ＶＡＲＲＡＹq（すなわち古い
バージョン、ｑ＜ｙ）では、全要素の状態は以前のバー
ジョンのものと同一である。（２）ＶＡＲＲＡＹq（ｑ
＝ｙ）では、選択した要素の状態を変更して（例えば、
選択したリンクを除去して図３Ａにおいて開路を形成す
る）、適切なマスク指示を与える。（３）ＶＡＲＲＡＹ
q（すなわち今後のバージョン、ｑ＞ｙ）では、全要素
の状態は同一であり、未変更のままである（例えば、図
３Ａにおけるように、全リンクが存在し閉路を形成す
る）。
に応じて、様々なマスク・セットのバージョンに適用可
能である。ＩＣの最初のマスク（ＶＥＲＳＩＯＮ１）を
作成した時点では、全てのＶＡＲＲＡＹの全てのＶＴに
ついて、全要素が閉じている（例えば全てのリンクが存
在する）。ＶＥＲＳＩＯＮ１ウエハの試験を行うと、出
力パッドは全て低電圧または論理０である。ＩＣのマス
ク・セットをｙ回だけ変更する場合（ＶＥＲＳＩＯ
Ｎy、ここで２≦ｙ≦Ｒである）、ＶＡＲＲＡＹ論理は
次の通りである。（１）ＶＡＲＲＡＹq（すなわち古い
バージョン、ｑ＜ｙ）では、全要素の状態は以前のバー
ジョンのものと同一である。（２）ＶＡＲＲＡＹq（ｑ
＝ｙ）では、選択した要素の状態を変更して（例えば、
選択したリンクを除去して図３Ａにおいて開路を形成す
る）、適切なマスク指示を与える。（３）ＶＡＲＲＡＹ
q（すなわち今後のバージョン、ｑ＞ｙ）では、全要素
の状態は同一であり、未変更のままである（例えば、図
３Ａにおけるように、全リンクが存在し閉路を形成す
る）。
【００１８】概して、ＶＡＲＲＡＹyの要素の状態の変
更は、ｙ番目のバージョンにおいて変更されているマス
ク・レベル（ＶＴ）においてのみ行うことができる。こ
れらの変更を行う際には、正しいマスク・セットを用い
てＩＣを形成した場合に各ＶＴの少なくとも１つの要素
が開路となりＶy出力パッドに高電圧が現れるようにす
る。
更は、ｙ番目のバージョンにおいて変更されているマス
ク・レベル（ＶＴ）においてのみ行うことができる。こ
れらの変更を行う際には、正しいマスク・セットを用い
てＩＣを形成した場合に各ＶＴの少なくとも１つの要素
が開路となりＶy出力パッドに高電圧が現れるようにす
る。
【００１９】以下の表は、図２の例示的な実施形態のた
めの特定のマスク・セット・バージョンに対する各出力
パッドの予想値を示す。ここで、Ｒ＝５である。
めの特定のマスク・セット・バージョンに対する各出力
パッドの予想値を示す。ここで、Ｒ＝５である。
【表１】 マスク・セット Ｖ2パッド Ｖ3パッド Ｖ4パッド Ｖ5パッド バージョン＃ 論理 論理 論理 論理 １ ０ ０ ０ ０ ２ １ ０ ０ ０ ３ １ １ ０ ０ ４ １ １ １ ０ ５ １ １ １ １
【００２０】各ＶＴの要素の状態（すなわち図３ＡのＶ
Ｔ接続）を決定するために用いる論理アルゴリズムは、
標準的なソフトウエア・プログラム・フォーマットにお
いて以下によって与えられる。 ｎ＝（１＋２ｍ）まで、ｎ＝１について ｊ＝（１＋２ｍ）まで、ｊ＝１について ｊ＝ｎの場合、 ＶＴnＣj＝ＮＯＴ（Ｌj） （１） ｊ≠ｎの場合、 ＶＴnＣj＝ＮＯＴ［ＬjＡＮＤ ＮＯＴ（Ｌn）］ （２） ここで、１≦ｊ≦（１＋２ｍ）であり、ｊはＶＴ行にお
けるリンクを指す。また、１≦ｎ≦（１＋２ｍ）であ
り、ｎは、ＶＴ列におけるリンクを指す。Ｌｊ＝１は、
ｊ番目の構造においてマスクを変更することを示し、こ
れに対して、Ｌｊ＝０は、ｊ番目のレベルにおいてマス
クを変更しないことを意味する。このため、ｊ＝１はＰ
ＯＬＹリンクを示し、ｊ＝２はＷ１リンクを、ｊ＝３は
ＭＥＴＡＬリンク１を示す等である。Ｃjは、各構造レ
ベルにおけるリンク群を示す（すなわち、Ｃ1はＰＯＬ
Ｙリンク群を示し、Ｃ2はＷ１リンク群を示し、Ｃ3はＭ
ＥＴＡＬ１リンク群を示す等である）。このアルゴリズ
ムは通常、コンピュータにプログラムされ、回路設計者
のマスク修正命令（例えば図５）と共に用いられて、Ｖ
Ｔ接続を決定する。
Ｔ接続）を決定するために用いる論理アルゴリズムは、
標準的なソフトウエア・プログラム・フォーマットにお
いて以下によって与えられる。 ｎ＝（１＋２ｍ）まで、ｎ＝１について ｊ＝（１＋２ｍ）まで、ｊ＝１について ｊ＝ｎの場合、 ＶＴnＣj＝ＮＯＴ（Ｌj） （１） ｊ≠ｎの場合、 ＶＴnＣj＝ＮＯＴ［ＬjＡＮＤ ＮＯＴ（Ｌn）］ （２） ここで、１≦ｊ≦（１＋２ｍ）であり、ｊはＶＴ行にお
けるリンクを指す。また、１≦ｎ≦（１＋２ｍ）であ
り、ｎは、ＶＴ列におけるリンクを指す。Ｌｊ＝１は、
ｊ番目の構造においてマスクを変更することを示し、こ
れに対して、Ｌｊ＝０は、ｊ番目のレベルにおいてマス
クを変更しないことを意味する。このため、ｊ＝１はＰ
ＯＬＹリンクを示し、ｊ＝２はＷ１リンクを、ｊ＝３は
ＭＥＴＡＬリンク１を示す等である。Ｃjは、各構造レ
ベルにおけるリンク群を示す（すなわち、Ｃ1はＰＯＬ
Ｙリンク群を示し、Ｃ2はＷ１リンク群を示し、Ｃ3はＭ
ＥＴＡＬ１リンク群を示す等である）。このアルゴリズ
ムは通常、コンピュータにプログラムされ、回路設計者
のマスク修正命令（例えば図５）と共に用いられて、Ｖ
Ｔ接続を決定する。
【００２１】例示 図４ないし６に、アルゴリズムの適用の例を示す。この
例は、（１）ＩＣ構造レベルが１つのＰＯＬＹレベルお
よび６個のＷＩＮＤＯＷ−ＭＥＴＡＬレベルを含むこ
と、（２）マスク変更がこれら７個のレベルにおいての
み行われること（すなわちＴＲＡＮＳＩＳＴＯＲレベル
では行われない）、および（３）ＶＥＲＳＩＯＮ２のマ
スク変更は、ＰＯＬＹ、Ｗ１、およびＭＥＴＡＬ１レベ
ルのみの変更を伴うことを想定する。すなわち、ＶＡＲ
ＲＡＹ2のポリ列Ｃ1において、７個のＰＯＬＹリンクの
うち５個は、ＶＴ7ないしＶＴ4およびＶＴ1に対応した
位置の空白によって示されている。ＶＡＲＲＡＹ2のＷ
１列Ｃ2において、ＶＴ7ないしＶＴ4およびＶＴ2には、
開いたリンクが示されている。更に、ＶＡＲＲＡＹ2の
ＭＥＴＡＬ１列Ｃ3において、ＶＴ7ないしＶＴ3には、
開いたリンクが示されている。図５は、これらのマスク
変更および対応するＶＡＲＲＡＹ2のリンクの状態を示
し、ここで、論理１は、マスクを変更し、リンクが存在
することを示す（それに隣接するリンク間を電流が流れ
ることができ、最終的に、ＶＴ内の全リンクが存在する
場合、Ｖin入力パッドからＶ2出力パッドまで電流が流
れることができる）。論理０は、リンクが不在であるこ
とを示す（それに隣接していたリンク間に電流を流すこ
とができず、ＶＴ内でいずれのリンクが開いている場
合、そのＶＴ内でＶＴin入力パッドからＶ2出力パッド
まで電流が流れない）。
例は、（１）ＩＣ構造レベルが１つのＰＯＬＹレベルお
よび６個のＷＩＮＤＯＷ−ＭＥＴＡＬレベルを含むこ
と、（２）マスク変更がこれら７個のレベルにおいての
み行われること（すなわちＴＲＡＮＳＩＳＴＯＲレベル
では行われない）、および（３）ＶＥＲＳＩＯＮ２のマ
スク変更は、ＰＯＬＹ、Ｗ１、およびＭＥＴＡＬ１レベ
ルのみの変更を伴うことを想定する。すなわち、ＶＡＲ
ＲＡＹ2のポリ列Ｃ1において、７個のＰＯＬＹリンクの
うち５個は、ＶＴ7ないしＶＴ4およびＶＴ1に対応した
位置の空白によって示されている。ＶＡＲＲＡＹ2のＷ
１列Ｃ2において、ＶＴ7ないしＶＴ4およびＶＴ2には、
開いたリンクが示されている。更に、ＶＡＲＲＡＹ2の
ＭＥＴＡＬ１列Ｃ3において、ＶＴ7ないしＶＴ3には、
開いたリンクが示されている。図５は、これらのマスク
変更および対応するＶＡＲＲＡＹ2のリンクの状態を示
し、ここで、論理１は、マスクを変更し、リンクが存在
することを示す（それに隣接するリンク間を電流が流れ
ることができ、最終的に、ＶＴ内の全リンクが存在する
場合、Ｖin入力パッドからＶ2出力パッドまで電流が流
れることができる）。論理０は、リンクが不在であるこ
とを示す（それに隣接していたリンク間に電流を流すこ
とができず、ＶＴ内でいずれのリンクが開いている場
合、そのＶＴ内でＶＴin入力パッドからＶ2出力パッド
まで電流が流れない）。
【００２２】論理式（１）の適用について、ｎ＝ｊ＝２
の場合を用いて例示する。これは、図４のＶＡＲＲＡＹ
2においてＶＴ2およびＣ2の交点におけるウインドウ・
レベルＷ１を特定する。図５は、回路設計者がＬ2＝１
を設定することによってこの要素にマスク変更を指定し
たことを示す。従って、式（１）は、ＶＴ2Ｃ2＝ＮＯＴ
（１）＝０を与える。すなわち、図４に示すように、こ
の位置におけるウインドウＷ１リンクは不在のはずであ
る。一方、論理式（２）の適用について、ｎ＝２、ｊ＝
３の場合を用いて例示する。これは、図４のＶＡＲＲＡ
Ｙ2におけるＶＴ2およびＣ3の交点における金属レベル
ＭＥＴＡＬ１を特定する。上述のように、図５は、回路
設計者がＬ２＝１およびＬ３＝１を設定することによっ
てこの要素にマスク変更を指定したことを示す。従っ
て、式（２）は、ＶＴ2Ｃ3＝ＮＯＴ［１ＡＮＤ ＮＯＴ
（１）］＝１を与える。すなわち、図４に示すように、
この位置におけるＭＥＴＡＬ１は存在する（閉路）はず
である。
の場合を用いて例示する。これは、図４のＶＡＲＲＡＹ
2においてＶＴ2およびＣ2の交点におけるウインドウ・
レベルＷ１を特定する。図５は、回路設計者がＬ2＝１
を設定することによってこの要素にマスク変更を指定し
たことを示す。従って、式（１）は、ＶＴ2Ｃ2＝ＮＯＴ
（１）＝０を与える。すなわち、図４に示すように、こ
の位置におけるウインドウＷ１リンクは不在のはずであ
る。一方、論理式（２）の適用について、ｎ＝２、ｊ＝
３の場合を用いて例示する。これは、図４のＶＡＲＲＡ
Ｙ2におけるＶＴ2およびＣ3の交点における金属レベル
ＭＥＴＡＬ１を特定する。上述のように、図５は、回路
設計者がＬ２＝１およびＬ３＝１を設定することによっ
てこの要素にマスク変更を指定したことを示す。従っ
て、式（２）は、ＶＴ2Ｃ3＝ＮＯＴ［１ＡＮＤ ＮＯＴ
（１）］＝１を与える。すなわち、図４に示すように、
この位置におけるＭＥＴＡＬ１は存在する（閉路）はず
である。
【００２３】動作において、このＩＣ製造プロセスで、
全てのリンクが存在する古いマスク・セットを不注意に
より用いた場合、Ｖ2出力パッドに低電圧が現れる。な
ぜなら、古いバージョン（複数のバージョン）では、Ｖ
ＡＲＲＡＹ2の少なくとも１つのＶＴにおいてＶinパッ
ドとインバータ入力との間で電気的接続が生じるからで
ある。一方、ＶＡＲＲＡＹ3は今後のマスク・セット修
正に対応するので、ＶＡＲＲＡＹ3のＶＴの全リンクは
閉じている。
全てのリンクが存在する古いマスク・セットを不注意に
より用いた場合、Ｖ2出力パッドに低電圧が現れる。な
ぜなら、古いバージョン（複数のバージョン）では、Ｖ
ＡＲＲＡＹ2の少なくとも１つのＶＴにおいてＶinパッ
ドとインバータ入力との間で電気的接続が生じるからで
ある。一方、ＶＡＲＲＡＹ3は今後のマスク・セット修
正に対応するので、ＶＡＲＲＡＹ3のＶＴの全リンクは
閉じている。
【００２４】この動作を更に理解するために、図４のＶ
ＡＲＲＡＹ2について考える。これは、３つのマスク、
すなわちＰＯＬＹ、Ｗ１、およびＭＥＴＡＬ１マスクが
変更されていることを示す。更に具体的には、列Ｃ1の
ＶＴ7ないしＶＴ4およびＶＴ1におけるリンク喪失、列
Ｃ2のＶＴ7ないしＶＴ4およびＶＴ2のリンク喪失、なら
びに列Ｃ3のＶＴ7ないしＶＴ3のリンク喪失によって、
これらの変更が示される。ＩＣの製造において、これら
の３つの変更したマスクの元のバージョンのうちいずれ
か１つを不注意により用いた場合、導体４２と４４との
間に閉じた電気的接続（例えば短絡）が生じる。例え
ば、元のＭＥＴＡＬ１マスクを不注意により用いた場
合、列Ｃ3には全リンクが存在することになり、ＶＴ3に
短絡が生じ、これによって、間違ったマスクを用いたこ
とがＶ2パッドにおいて示される。しかしながら、この
指示は、用いられた特定の間違ったマスクを突き止める
ものではない。この決定は、他の周知の手順によって
（例えば顕微鏡下でリンクを観察することによって）行
われよう。従って、簡潔に言うと、本発明のこの実施形
態は、特定のマスク・セットについて良否判定指示を与
えるものである。
ＡＲＲＡＹ2について考える。これは、３つのマスク、
すなわちＰＯＬＹ、Ｗ１、およびＭＥＴＡＬ１マスクが
変更されていることを示す。更に具体的には、列Ｃ1の
ＶＴ7ないしＶＴ4およびＶＴ1におけるリンク喪失、列
Ｃ2のＶＴ7ないしＶＴ4およびＶＴ2のリンク喪失、なら
びに列Ｃ3のＶＴ7ないしＶＴ3のリンク喪失によって、
これらの変更が示される。ＩＣの製造において、これら
の３つの変更したマスクの元のバージョンのうちいずれ
か１つを不注意により用いた場合、導体４２と４４との
間に閉じた電気的接続（例えば短絡）が生じる。例え
ば、元のＭＥＴＡＬ１マスクを不注意により用いた場
合、列Ｃ3には全リンクが存在することになり、ＶＴ3に
短絡が生じ、これによって、間違ったマスクを用いたこ
とがＶ2パッドにおいて示される。しかしながら、この
指示は、用いられた特定の間違ったマスクを突き止める
ものではない。この決定は、他の周知の手順によって
（例えば顕微鏡下でリンクを観察することによって）行
われよう。従って、簡潔に言うと、本発明のこの実施形
態は、特定のマスク・セットについて良否判定指示を与
えるものである。
【００２５】図４および５から、２つの特徴が明らかと
なる。第１に、ＶＴマスク・レベルを変更する場合（す
なわち、図５中の「マスク変更」の項目内で論理１が現
れることによって示されるように）、ＶＴ要素の対応す
るマスクを除いて、全てのリンクは閉じている。例え
ば、Ｌ２＝１は、Ｗ１が変更されることを意味し、列Ｃ
2内の１つを除いてＶＴ2の全リンクが存在する。この実
施形態では、この特徴は、間違ったマスク・セットが用
いられたことを決定するための鍵である。少なくとも１
つの古いマスクを用いた場合、ＶＡＲＲＡＹ内の少なく
とも１つのＶＴにおいて、その全リンクが存在し、これ
によって、インバータに対する入力に高電圧（論理１）
が供給される。従って、そのＶＴの出力パッドには低電
圧（論理０）が現れる。第２に、図５中の「マスク変
更」の項目内で論理０が現れることによって示されるよ
うに、特定のバージョンに対するＶＴマスク・セットを
変更しない場合、新たなマスクを生成せず、対応するＶ
Ｔリンクは存在するままである（閉じている）。例え
ば、図４および５において、Ｌ４、Ｌ５、Ｌ６およびＬ
７は全て論理ゼロに等しい。従って、Ｗ２、ＭＥＴＡＬ
２、Ｗ３、およびＭＥＴＡＬ３のマスクは変更されず、
これは、全ＶＴにおいて列Ｃ4ないしＣ7のリンクが全て
存在する（閉じたままである）ことを意味する。一方、
図５において論理１で示すように、変更されるマスクに
対応するＶＴリンクは全て不在である（開いている）。
例えば、Ｌ１、Ｌ２、およびＬ３は全て論理１に等し
い。従って、例えばＶＴ7において、列Ｃ1、Ｃ2および
Ｃ3のリンクは不在である（開いている）。
なる。第１に、ＶＴマスク・レベルを変更する場合（す
なわち、図５中の「マスク変更」の項目内で論理１が現
れることによって示されるように）、ＶＴ要素の対応す
るマスクを除いて、全てのリンクは閉じている。例え
ば、Ｌ２＝１は、Ｗ１が変更されることを意味し、列Ｃ
2内の１つを除いてＶＴ2の全リンクが存在する。この実
施形態では、この特徴は、間違ったマスク・セットが用
いられたことを決定するための鍵である。少なくとも１
つの古いマスクを用いた場合、ＶＡＲＲＡＹ内の少なく
とも１つのＶＴにおいて、その全リンクが存在し、これ
によって、インバータに対する入力に高電圧（論理１）
が供給される。従って、そのＶＴの出力パッドには低電
圧（論理０）が現れる。第２に、図５中の「マスク変
更」の項目内で論理０が現れることによって示されるよ
うに、特定のバージョンに対するＶＴマスク・セットを
変更しない場合、新たなマスクを生成せず、対応するＶ
Ｔリンクは存在するままである（閉じている）。例え
ば、図４および５において、Ｌ４、Ｌ５、Ｌ６およびＬ
７は全て論理ゼロに等しい。従って、Ｗ２、ＭＥＴＡＬ
２、Ｗ３、およびＭＥＴＡＬ３のマスクは変更されず、
これは、全ＶＴにおいて列Ｃ4ないしＣ7のリンクが全て
存在する（閉じたままである）ことを意味する。一方、
図５において論理１で示すように、変更されるマスクに
対応するＶＴリンクは全て不在である（開いている）。
例えば、Ｌ１、Ｌ２、およびＬ３は全て論理１に等し
い。従って、例えばＶＴ7において、列Ｃ1、Ｃ2および
Ｃ3のリンクは不在である（開いている）。
【００２６】同様にして、図６は、ＶＡＲＲＡＹ3にＶ
ＥＲＳＩＯＮ３のマスク・セット変更が記録されている
場合を示すが、対応する命令（図５に示したような）は
図示していない。図６は、ＰＯＬＹ、ＷＩＮＤＯＷ３、
およびＭＥＴＡＬ３マスクにおける変更を示す。上述の
構成は、本発明の原理を応用するために考案することが
できる多くの可能な特定の実施形態を例示したに過ぎな
いことは理解されよう。本発明の精神および範囲から逸
脱することなく、当業者によって、これらの原理に従っ
て、多くの様々な他の構成が可能である。特に、ＩＣお
よび試験回路の様々な構造レベルは、Ｓｉ等の元素ウエ
ハ基板上に、またはＧａＡｓもしくはＩｎＰ等の複合ウ
エハ基板上に形成することができる。
ＥＲＳＩＯＮ３のマスク・セット変更が記録されている
場合を示すが、対応する命令（図５に示したような）は
図示していない。図６は、ＰＯＬＹ、ＷＩＮＤＯＷ３、
およびＭＥＴＡＬ３マスクにおける変更を示す。上述の
構成は、本発明の原理を応用するために考案することが
できる多くの可能な特定の実施形態を例示したに過ぎな
いことは理解されよう。本発明の精神および範囲から逸
脱することなく、当業者によって、これらの原理に従っ
て、多くの様々な他の構成が可能である。特に、ＩＣお
よび試験回路の様々な構造レベルは、Ｓｉ等の元素ウエ
ハ基板上に、またはＧａＡｓもしくはＩｎＰ等の複合ウ
エハ基板上に形成することができる。
【図１】本発明の一実施形態による試験回路の選択的な
位置を示すウエハの概略上面図である。
位置を示すウエハの概略上面図である。
【図２】並列配置の検証アレイ（ＶＡＲＲＡＹ）を含
む、図１の構成において用いる試験回路のブロック図で
ある。
む、図１の構成において用いる試験回路のブロック図で
ある。
【図３Ａ】本発明の一実施形態による、多数の検証トレ
ース（ＶＴ）の並列接続を示すＶＡＲＲＡＹの概略ブロ
ック図である。
ース（ＶＴ）の並列接続を示すＶＡＲＲＡＹの概略ブロ
ック図である。
【図３Ｂ】図３Ａの例示的なＶＴがいかにしてウエハ／
ＩＣの構造レベルのｎ＝７に渡って延在するかを示す概
略図である。
ＩＣの構造レベルのｎ＝７に渡って延在するかを示す概
略図である。
【図４】本発明の一実施形態による試験回路のブロック
図であり、ＶＡＲＲＡＹ2のＶＥＲＳＩＯＮ２および図
５に示す例示的なＶＴ接続後のＶＡＲＲＡＹ3のＶＴ接
続を示し、またＶＴは、ＰＯＬＹ、Ｗ１、およびＭＥＴ
ＡＬ１マスクにおいて変化を示すような図である。
図であり、ＶＡＲＲＡＹ2のＶＥＲＳＩＯＮ２および図
５に示す例示的なＶＴ接続後のＶＡＲＲＡＹ3のＶＴ接
続を示し、またＶＴは、ＰＯＬＹ、Ｗ１、およびＭＥＴ
ＡＬ１マスクにおいて変化を示すような図である。
【図５】図４のＶＡＲＲＡＹに対するＰＯＬＹ、ＷＩＮ
ＤＯＷ、およびＭＥＴＡＬマスクの変更についての例示
的なＶＴ接続を示す表の図である。
ＤＯＷ、およびＭＥＴＡＬマスクの変更についての例示
的なＶＴ接続を示す表の図である。
【図６】本発明の例示的な実施形態による試験回路のブ
ロック図であり、新しいＰＯＬＹ、Ｗ３、およびＭＥＴ
ＡＬ３マスクについてのバージョン３のＶＴ接続を示
す。このバージョンは、ＰＯＬＹ、Ｗ１、およびＭＥＴ
ＡＬ１マスクを変更したＶＡＲＲＡＹ2の上に構築され
るような図である。
ロック図であり、新しいＰＯＬＹ、Ｗ３、およびＭＥＴ
ＡＬ３マスクについてのバージョン３のＶＴ接続を示
す。このバージョンは、ＰＯＬＹ、Ｗ１、およびＭＥＴ
ＡＬ１マスクを変更したＶＡＲＲＡＹ2の上に構築され
るような図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ディヴィッド ジョージ ソタック アメリカ合衆国 18103 ペンシルヴァニ ア，アレンタウン，ハウゾーン ロード 933
Claims (22)
- 【請求項１】 半導体ウエハ上に各々多数のＮ個の積層
構造レベルを有する、多数の集積回路（ＩＣ）を製造す
る方法であって、 フォトリソグラフィ・エッチング技法と共にパターニン
グされたマスク・セットを用いて、前記ＩＣの各々につ
いて前記ウエハ内／前記ウエハ上に前記構造レベルの各
々を形成するステップであって、前記ＩＣは路によって
相互に分離され、前記構造レベルは前記ウエハ内／前記
ウエハ上に機能回路および少なくとも１つの試験回路を
形成するステップを備えた方法において、 複数の試験デバイスを含むように前記試験回路を形成す
るステップであって、各試験デバイスは、前記マスク・
セットに少なくとも１つの変更を行った可能性がある前
記マスク・セットのバージョンに対応するステップを備
えることを特徴とする方法。 - 【請求項２】 請求項１に記載の方法であって、更に：
前記試験回路を複数の検証アレイとして形成するステッ
プであって、各アレイは、前記マスク・セットに少なく
とも１つの変更を行った可能性がある前記マスク・セッ
トのバージョンに対応するステップと；相互に並列に接
続されると共に前記構造レベルのｎ個に渡って延在する
多数のｎ≦Ｎ個の電気経路を含むように前記アレイの各
々を形成するステップであって、前記経路の各々は、前
記構造レベルのｎ個を形成するために用いられた前記マ
スクに対応するｎ個の作動可能な直列接続要素を含む、
ステップと；前記マスク・セットの特定のバージョンに
おいて前記マスクのいずれか１つを変更した後、前記バ
ージョンの前記変更したマスクに対応して前記アレイ内
の前記要素の選択したものを作動するステップと；を備
えることを特徴とする方法。 - 【請求項３】 請求項１に記載の方法において、前記少
なくとも１つの試験回路を、前記ＩＣの各々に形成する
ことを特徴とする方法。 - 【請求項４】 請求項１に記載の方法において、前記少
なくとも１つの試験回路を、前記ＩＣ間の前記路の少な
くとも１つに形成することを特徴とする方法。 - 【請求項５】 請求項１に記載の方法において、前記構
造レベルを、ポリシリコン・レベルと、多数のｍ個の金
属レベルと交互になった多数のｍ個のウインドウ・レベ
ルとを含むように形成し、ここで、ｎ＝（１＋２ｍ）で
あることを特徴とする方法。 - 【請求項６】 請求項１に記載の方法において、前記作
動可能要素は、一連の接続されたリンクとして形成され
ており、選択的に除去して、特定の構造レベルにおける
マスク変更を示すことが可能であることを特徴とする方
法。 - 【請求項７】 請求項６に記載の方法において、前記要
素の少なくとも１つが前記ｎ個の構造レベルの各々に配
置されるように前記要素を形成することを特徴とする方
法。 - 【請求項８】 請求項１に記載の方法において、各アレ
イ内で、前記経路の各々の一端は入力電圧パッドに結合
され、前記経路の各々の他端は出力信号パッドに結合さ
れ、前記アレイの各々は共通入力信号パッドおよび別個
の出力信号パッドを有することを特徴とする方法。 - 【請求項９】 半導体ウエハであって：前記ウエハ内／
前記ウエハ上に形成された多数の集積回路（ＩＣ）であ
って、前記ＩＣの各々は、フォトリソグラフィ・エッチ
ング技法と共にマスク・セットを用いて形成された多数
の積層構造レベルを含み、前記ＩＣは路によって相互に
分離され、前記構造レベルは前記ウエハ内／前記ウエハ
上に多数の機能回路および少なくとも１つの試験回路を
形成するような多数のＩＣを備える半導体ウエハにおい
て、 前記少なくとも１つの試験回路は複数の試験デバイスを
含み、各試験デバイスは、前記マスク・セットに少なく
とも１つの変更を行った可能性がある前記マスク・セッ
トのバージョンに対応することを特徴とする半導体ウエ
ハ。 - 【請求項１０】 請求項９に記載の半導体ウエハにおい
て、 前記試験デバイスの各々は検証アレイを備え、 前記アレイの各々は、相互に並列に接続されると共に前
記構造レベルのｎ個に渡って延在する多数のｎ≦Ｎ個の
電気経路を含み、前記経路の各々は、前記構造レベルの
ｎ個を形成するために用いられた前記マスクに対応する
ｎ個の作動可能な直列接続要素を含み、 前記アレイ内の前記要素の選択したものを作動し、作動
した各要素は、前記アレイに対応した前記マスク・セッ
トのバージョンにおいて変更されたマスクに対応するこ
とを特徴とする半導体ウエハ。 - 【請求項１１】 請求項９に記載の半導体ウエハにおい
て、前記試験回路の少なくとも１つを、前記ＩＣの各々
の中に配置することを特徴とする半導体ウエハ。 - 【請求項１２】 請求項９に記載の半導体ウエハにおい
て、前記少なくとも１つの試験回路を、前記路の少なく
とも１つの中に形成することを特徴とする半導体ウエ
ハ。 - 【請求項１３】 請求項９に記載の半導体ウエハにおい
て、前記構造レベルは、ポリシリコン・レベルと、多数
のｍ個の金属レベルと交互になった多数のｍ個のウイン
ドウ・レベルとを含み、ここで、ｎ＝（１＋２ｍ）であ
ることを特徴とする半導体ウエハ。 - 【請求項１４】 請求項１０に記載の半導体ウエハにお
いて、前記作動可能要素は、一連の接続されたリンクと
して形成されており、選択的に除去して、特定の構造レ
ベルにおけるマスク変更を示すことを特徴とする半導体
ウエハ。 - 【請求項１５】 請求項１４に記載の半導体ウエハにお
いて、前記要素の少なくとも１つを、前記ｎ個の構造レ
ベルの各々に配置することを特徴とする半導体ウエハ。 - 【請求項１６】 請求項１０に記載の半導体ウエハであ
って、更に、入力電圧パッドおよび多数の出力信号パッ
ドを含み、各アレイ内で、前記経路の各々の一端は前記
入力電圧パッドに結合され、前記経路の各々の他端は前
記出力信号パッドの１つに結合され、前記アレイの各々
は前記入力信号パッドを共通に有すると共に別個の出力
信号パッドを有することを特徴とする半導体ウエハ。 - 【請求項１７】 集積回路であって：フォトリソグラフ
ィ・エッチング技法と共にマスク・セットを用いて形成
された多数の積層構造レベルであって、前記ＩＣ内に機
能回路および少なくとも１つの試験回路を形成する前記
構造レベルを備えた集積回路において、 前記少なくとも１つの試験回路は複数の試験デバイスを
含み、各試験デバイスは、前記マスク・セットに少なく
とも１つの変更を行った可能性がある前記マスク・セッ
トのバージョンに対応することを特徴とする集積回路。 - 【請求項１８】 請求項１７に記載の集積回路におい
て、 前記試験デバイスの各々は検証アレイを備え、 前記アレイの各々は、相互に並列に接続されると共に前
記構造レベルのｎ個に渡って延在する多数のｎ≦Ｎ個の
電気経路を含み、前記経路の各々は、前記構造レベルの
ｎ個を形成するために用いられた前記マスクに対応する
ｎ個の作動可能な直列接続要素を含み、 前記アレイ内の前記要素の選択したものを作動し、作動
した各要素は、前記アレイに対応した前記マスク・セッ
トのバージョンにおいて変更されたマスクに対応するこ
とを特徴とする集積回路。 - 【請求項１９】 請求項１７に記載の集積回路におい
て、前記構造レベルは、ポリシリコン・レベルと、多数
のｍ個の金属レベルと交互になった多数のｍ個のウイン
ドウ・レベルとを含み、ここで、ｎ＝（１＋２ｍ）であ
ることを特徴とする集積回路。 - 【請求項２０】 請求項１８に記載の集積回路におい
て、前記作動可能要素は、一連の接続されたリンクとし
て形成されており、選択的に除去して、特定の構造レベ
ルにおけるマスク変更を示すことを特徴とする集積回
路。 - 【請求項２１】 請求項１８に記載の集積回路におい
て、前記要素の少なくとも１つを、前記ｎ個の構造レベ
ルの各々に配置することを特徴とする集積回路。 - 【請求項２２】 請求項１８に記載の集積回路であっ
て、更に、入力電圧パッドおよび多数の出力信号パッド
を含み、各アレイ内で、前記経路の各々の一端は前記入
力電圧パッドに結合され、前記経路の各々の他端は前記
出力信号パッドの１つに結合され、前記アレイの各々は
前記入力信号パッドを共通に有すると共に別個の出力信
号パッドを有することを特徴とする集積回路。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US16713299P | 1999-11-23 | 1999-11-23 | |
| US60/167132 | 2000-03-17 | ||
| US09/528071 | 2000-03-17 | ||
| US09/528,071 US6530074B1 (en) | 1999-11-23 | 2000-03-17 | Apparatus for verification of IC mask sets |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001223158A true JP2001223158A (ja) | 2001-08-17 |
Family
ID=26862888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000355118A Pending JP2001223158A (ja) | 1999-11-23 | 2000-11-22 | Ｉｃマスク・セットの検証 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6530074B1 (ja) |
| JP (1) | JP2001223158A (ja) |
| KR (1) | KR20010051872A (ja) |
| GB (1) | GB2362265A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7120884B2 (en) * | 2000-12-29 | 2006-10-10 | Cypress Semiconductor Corporation | Mask revision ID code circuit |
| JP2003023091A (ja) * | 2001-07-10 | 2003-01-24 | Mitsubishi Electric Corp | バージョン管理回路およびその製造方法 |
| US20040064801A1 (en) * | 2002-09-30 | 2004-04-01 | Texas Instruments Incorporated | Design techniques enabling storing of bit values which can change when the design changes |
| FR2846790B1 (fr) | 2002-10-31 | 2005-10-28 | St Microelectronics Sa | Dispositif pour la determination de la version de masque utilisee pour chaque couche metal d'un circuit integre |
| US20050229143A1 (en) * | 2004-04-01 | 2005-10-13 | Lsi Logic Corporation | System and method for implementing multiple instantiated configurable peripherals in a circuit design |
| US7620743B2 (en) * | 2004-04-01 | 2009-11-17 | Lsi Corporation | System and method for implementing multiple instantiated configurable peripherals in a circuit design |
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| TWI417756B (zh) * | 2010-12-22 | 2013-12-01 | Etron Technology Inc | 用以記錄記憶體電路光罩改版的電路 |
| US11934094B2 (en) | 2021-03-23 | 2024-03-19 | International Business Machines Corporation | Mask fingerprint using mask sensitive circuit |
Family Cites Families (8)
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|---|---|---|---|---|
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| US5459355A (en) | 1992-12-09 | 1995-10-17 | Intel Corporation | Multiple layer programmable layout for version identification |
| US5550839A (en) * | 1993-03-12 | 1996-08-27 | Xilinx, Inc. | Mask-programmed integrated circuits having timing and logic compatibility to user-configured logic arrays |
| US6337479B1 (en) * | 1994-07-28 | 2002-01-08 | Victor B. Kley | Object inspection and/or modification system and method |
| US6311316B1 (en) * | 1998-12-14 | 2001-10-30 | Clear Logic, Inc. | Designing integrated circuit gate arrays using programmable logic device bitstreams |
| US6268717B1 (en) * | 1999-03-04 | 2001-07-31 | Advanced Micro Devices, Inc. | Semiconductor test structure with intentional partial defects and method of use |
| US6346427B1 (en) * | 1999-08-18 | 2002-02-12 | Utmc Microelectronic Systems Inc. | Parameter adjustment in a MOS integrated circuit |
| DE19958906A1 (de) * | 1999-12-07 | 2001-07-05 | Infineon Technologies Ag | Herstellung von integrierten Schaltungen |
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- 2000-11-22 JP JP2000355118A patent/JP2001223158A/ja active Pending
- 2000-11-22 KR KR1020000069545A patent/KR20010051872A/ko not_active Application Discontinuation
-
2002
- 2002-12-11 US US10/317,147 patent/US7103869B2/en not_active Expired - Fee Related
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