JP2001202791A - メモリ装置 - Google Patents
メモリ装置Info
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- JP2001202791A JP2001202791A JP2000345337A JP2000345337A JP2001202791A JP 2001202791 A JP2001202791 A JP 2001202791A JP 2000345337 A JP2000345337 A JP 2000345337A JP 2000345337 A JP2000345337 A JP 2000345337A JP 2001202791 A JP2001202791 A JP 2001202791A
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- memory
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- comparison unit
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
- G11C29/40—Response verification devices using compression techniques
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 メモリ装置を最小コストで高い信頼度でテス
トし、構成し、作動することができるように、メモリ装
置を改良すること。 【解決手段】 メモリ装置は、比較ユニットを有してお
り、この比較ユニットにより、メモリ装置に付けられて
いるアドレスに、正常に書き込み可能でないか、又は、
正常に読み出し可能でないか、又は、正常に書き込み可
能でないメモリセル又は正常に読み出し可能でないメモ
リセルを含むメモリセル領域があるメモリセルが配属さ
れているかどうか検査可能である。比較ユニットは、メ
モリ装置のテスト中、メモリ装置の通常作動中の当該比
較ユニットの状態とは区別される状態にされる。
トし、構成し、作動することができるように、メモリ装
置を改良すること。 【解決手段】 メモリ装置は、比較ユニットを有してお
り、この比較ユニットにより、メモリ装置に付けられて
いるアドレスに、正常に書き込み可能でないか、又は、
正常に読み出し可能でないか、又は、正常に書き込み可
能でないメモリセル又は正常に読み出し可能でないメモ
リセルを含むメモリセル領域があるメモリセルが配属さ
れているかどうか検査可能である。比較ユニットは、メ
モリ装置のテスト中、メモリ装置の通常作動中の当該比
較ユニットの状態とは区別される状態にされる。
Description
【０００１】
【発明の属する技術分野】本発明は、請求項１の上位概
念に記載の装置、即ち、データ記憶用の多数のメモリセ
ルと、比較ユニット（ＶＥ）とを有するメモリ装置であ
って、該メモリ装置によって、前記メモリ装置（Ｓ）に
供給されているアドレスに、正常に書き込み可能でない
か、又は、正常に読み出し可能でないか、又は、正常に
書き込み可能でないメモリセル又は正常に読み出し可能
でないメモリセルを含むメモリセル領域があるメモリセ
ルが配属されているかどうか検査可能であるメモリ装置
に関する。
念に記載の装置、即ち、データ記憶用の多数のメモリセ
ルと、比較ユニット（ＶＥ）とを有するメモリ装置であ
って、該メモリ装置によって、前記メモリ装置（Ｓ）に
供給されているアドレスに、正常に書き込み可能でない
か、又は、正常に読み出し可能でないか、又は、正常に
書き込み可能でないメモリセル又は正常に読み出し可能
でないメモリセルを含むメモリセル領域があるメモリセ
ルが配属されているかどうか検査可能であるメモリ装置
に関する。
【０００２】
【従来の技術】この種のメモリ装置は、図５に略示され
ている。図５には、この明細書で特に関心のあるメモリ
装置の構成部品しか示していないという点を指摘してお
く。
ている。図５には、この明細書で特に関心のあるメモリ
装置の構成部品しか示していないという点を指摘してお
く。
【０００３】メモリ装置は、図５では、参照番号Ｓで示
されている。
されている。
【０００４】メモリ装置Ｓは、考察している例では、１
６Ｍビットメモリ用に構成されており、つまり、少なく
とも１６Ｍ個のメモリセルを有している。既存のメモリ
セルは、考察している例では、１６個の同じ大きさの、
つまり、各々１Ｍビットのデータの記憶用に構成された
メモリブロックＳＢ１〜ＳＢ１６に分割されている。こ
れらの各メモリブロックＳＢ１〜ＳＢ１６は、考察して
いる例では、再度、４つの同じ大きさのメモリバンクＳ
ＢＡＮＫ Ａ，ＳＢＡＮＫ Ｂ，ＳＢＡＮＫＣ，及び、
ＳＢＡＮＫ Ｄに分割されている。
６Ｍビットメモリ用に構成されており、つまり、少なく
とも１６Ｍ個のメモリセルを有している。既存のメモリ
セルは、考察している例では、１６個の同じ大きさの、
つまり、各々１Ｍビットのデータの記憶用に構成された
メモリブロックＳＢ１〜ＳＢ１６に分割されている。こ
れらの各メモリブロックＳＢ１〜ＳＢ１６は、考察して
いる例では、再度、４つの同じ大きさのメモリバンクＳ
ＢＡＮＫ Ａ，ＳＢＡＮＫ Ｂ，ＳＢＡＮＫＣ，及び、
ＳＢＡＮＫ Ｄに分割されている。
【０００５】各メモリブロックのメモリセルは、考察し
ている例では、５１２個の行及び２０４８個の列を有す
るメモリセルマトリックスに配列されており、つまり、
５１２本のワード線と２０４８本のビット線を介して応
答可能である。詳細に、選択されたメモリセルに書き込
んだり読み出したりするために用いられる手段は、一般
に知られており、詳しく説明する必要はない。
ている例では、５１２個の行及び２０４８個の列を有す
るメモリセルマトリックスに配列されており、つまり、
５１２本のワード線と２０４８本のビット線を介して応
答可能である。詳細に、選択されたメモリセルに書き込
んだり読み出したりするために用いられる手段は、一般
に知られており、詳しく説明する必要はない。
【０００６】その都度書き込み又は読み出すべきメモリ
セルは、メモリ装置に供給された、正確に言うとメモリ
装置の端子Ａ１〜Ａｎに供給されたアドレスによって特
定され、つまり、当該メモリセル内に書き込まれるデー
タ、乃至、当該メモリセルから読み出されるデータは、
メモリ装置の端子Ｄ１〜Ｄｍに供給され、乃至、取り出
すことができる。
セルは、メモリ装置に供給された、正確に言うとメモリ
装置の端子Ａ１〜Ａｎに供給されたアドレスによって特
定され、つまり、当該メモリセル内に書き込まれるデー
タ、乃至、当該メモリセルから読み出されるデータは、
メモリ装置の端子Ｄ１〜Ｄｍに供給され、乃至、取り出
すことができる。
【０００７】考察しているメモリ装置は、１６Ｍビット
データを記憶するのに必要な１６Ｍ個以上のメモリセル
を有している。こうすることによって、正常に書き込み
できないメモリセル又はメモリセル領域又は正常に読み
出しできないメモリセル又はメモリセル領域を、他のメ
モリセル又はメモリセル領域によって代替することがで
きるようになる。
データを記憶するのに必要な１６Ｍ個以上のメモリセル
を有している。こうすることによって、正常に書き込み
できないメモリセル又はメモリセル領域又は正常に読み
出しできないメモリセル又はメモリセル領域を、他のメ
モリセル又はメモリセル領域によって代替することがで
きるようになる。
【０００８】正常に書き込み又は読み出しできないメモ
リセル又はメモリセル領域は、正確に言うと、これらの
メモリセル又はメモリセル領域に配属されたアドレス
は、メモリ装置のテストの際検出され、例えば、所謂ヒ
ューズＦを用いてメモり装置内に登録される。
リセル又はメモリセル領域は、正確に言うと、これらの
メモリセル又はメモリセル領域に配属されたアドレス
は、メモリ装置のテストの際検出され、例えば、所謂ヒ
ューズＦを用いてメモり装置内に登録される。
【０００９】メモリ装置の通常の作動中、メモリ装置の
端子Ａ１〜Ａｎを介して当該端子に供給されたアドレス
が、正常に書き込み又は読み出しできないメモリセル又
はメモリセル領域の、メモリ装置内に登録されたアドレ
スと、比較ユニットＶＥによって比較される。そのよう
な比較の際一致すると、このことが選択装置ＡＥに信号
により通知され、この選択装置により、メモリ装置内に
書き込むべきデータが、例えば、メモリ装置に供給され
たアドレスが示されるメモリセル内に書き込まれるので
はなくて、使用できないメモリセルに配属された（代
替）メモリセル内に書き込まれ、乃至、メモリ装置から
読み出すべきデータが例えばメモリ装置に供給されたア
ドレスによって示されるメモリセルから読み出されるの
ではなく、使用できないメモリセルに配属された（代
替）メモリセルから読み出される。
端子Ａ１〜Ａｎを介して当該端子に供給されたアドレス
が、正常に書き込み又は読み出しできないメモリセル又
はメモリセル領域の、メモリ装置内に登録されたアドレ
スと、比較ユニットＶＥによって比較される。そのよう
な比較の際一致すると、このことが選択装置ＡＥに信号
により通知され、この選択装置により、メモリ装置内に
書き込むべきデータが、例えば、メモリ装置に供給され
たアドレスが示されるメモリセル内に書き込まれるので
はなくて、使用できないメモリセルに配属された（代
替）メモリセル内に書き込まれ、乃至、メモリ装置から
読み出すべきデータが例えばメモリ装置に供給されたア
ドレスによって示されるメモリセルから読み出されるの
ではなく、使用できないメモリセルに配属された（代
替）メモリセルから読み出される。
【００１０】上述のやり方で、必ずしも全てのメモリセ
ルが正常に書き込み及び読み出し可能でないメモリ装置
を、完全にエラーのないメモリ装置のように使用するこ
とができ、つまり、メモリ装置のユーザは、所定のメモ
リセル又はメモリセル領域が、代替メモリセル又は代替
メモリセル領域によって代替されていることに気付かな
い。
ルが正常に書き込み及び読み出し可能でないメモリ装置
を、完全にエラーのないメモリ装置のように使用するこ
とができ、つまり、メモリ装置のユーザは、所定のメモ
リセル又はメモリセル領域が、代替メモリセル又は代替
メモリセル領域によって代替されていることに気付かな
い。
【００１１】しかし、この形式のメモリ装置のテスト、
構成、及び作動は、高いコストが掛かり、どんな場合で
もエラーなく実行可能であるとは限らない。
構成、及び作動は、高いコストが掛かり、どんな場合で
もエラーなく実行可能であるとは限らない。
【００１２】
【発明が解決しようとする課題】本発明の課題は、メモ
リ装置を最小コストで高い信頼度でテストし、構成し、
作動することができるように、請求項１の上位概念に記
載のメモリ装置を改良することにある。
リ装置を最小コストで高い信頼度でテストし、構成し、
作動することができるように、請求項１の上位概念に記
載のメモリ装置を改良することにある。
【００１３】
【課題を解決するための手段】この課題は、本発明によ
ると、比較ユニットは、メモリ装置のテスト中、前記メ
モリ装置の通常作動中の当該比較ユニットの状態とは区
別される状態にされ得るように構成されていることによ
って解決される。
ると、比較ユニットは、メモリ装置のテスト中、前記メ
モリ装置の通常作動中の当該比較ユニットの状態とは区
別される状態にされ得るように構成されていることによ
って解決される。
【００１４】
【発明の実施の形態】本発明の有利で合目的的な構成
は、従属請求項に記載されている。
は、従属請求項に記載されている。
【００１５】
【実施例】以下、図示の実施例を用いて、本発明を詳細
に説明する。
に説明する。
【００１６】本明細書で考察するメモリ装置は、ＲＡＭ
モジュールであり、正確に言うと、ＤＲＡＭモジュール
である。しかし、それに限定されるものではない。デー
タの記憶用の任意の他のメモリ装置でもよい。
モジュールであり、正確に言うと、ＤＲＡＭモジュール
である。しかし、それに限定されるものではない。デー
タの記憶用の任意の他のメモリ装置でもよい。
【００１７】以下詳細に説明するメモリ装置は、従来の
技術の欄で説明した、図５に記載のメモリ装置と同じ原
理構成である。
技術の欄で説明した、図５に記載のメモリ装置と同じ原
理構成である。
【００１８】考察しているメモリ装置は、使用可能なメ
モリ容量に相応するデータ量の記憶に必要なメモリセル
よりも多くのメモリセルを有しており、その際、付加的
なメモリセルが、正常に書き込み不可能又は読み出し不
可能なメモリセル又はメモリセル領域の代替メモリセル
又は代替メモリセル領域として使用可能である。
モリ容量に相応するデータ量の記憶に必要なメモリセル
よりも多くのメモリセルを有しており、その際、付加的
なメモリセルが、正常に書き込み不可能又は読み出し不
可能なメモリセル又はメモリセル領域の代替メモリセル
又は代替メモリセル領域として使用可能である。
【００１９】正常に書き込み不可能又は読み出し不可能
なメモリセル又はメモリセル領域は、メモリセルのテス
トによって検出される。このメモリセル又はメモリセル
領域のアドレスは、ヒューズを用いて、考察している例
では、レーザによって破壊可能なヒューズＦをメモリ装
置内に用いて登録される。
なメモリセル又はメモリセル領域は、メモリセルのテス
トによって検出される。このメモリセル又はメモリセル
領域のアドレスは、ヒューズを用いて、考察している例
では、レーザによって破壊可能なヒューズＦをメモリ装
置内に用いて登録される。
【００２０】メモリ装置の通常の作動状態では、このメ
モリ装置に供給されたアドレスが、比較ユニットＶＥを
用いて、メモリ装置内に登録された、正常に書き込み不
可能又は読み出し不可能なメモリセル又はメモリセル領
域のアドレスと比較され、つまり、比較ユニットＶＥ
は、正常に書き込み不可能又は読み出し不可能なメモリ
セル又はメモリセル領域のアドレスを、基準アドレスと
して使用し、この基準アドレスと、メモリ装置に供給さ
れたアドレスとを比較する。
モリ装置に供給されたアドレスが、比較ユニットＶＥを
用いて、メモリ装置内に登録された、正常に書き込み不
可能又は読み出し不可能なメモリセル又はメモリセル領
域のアドレスと比較され、つまり、比較ユニットＶＥ
は、正常に書き込み不可能又は読み出し不可能なメモリ
セル又はメモリセル領域のアドレスを、基準アドレスと
して使用し、この基準アドレスと、メモリ装置に供給さ
れたアドレスとを比較する。
【００２１】比較ユニットが、比較すべき各アドレスの
一致を検出すると、比較ユニットは、このことを選択装
置ＡＥに信号通知し、選択装置は、メモリ装置内に書き
込まれるべきデータが、例えば、メモリ装置に供給され
たアドレスに対応したメモリセル内に書き込まれず、使
用不可能なメモリセルに対応した（代替）メモリセルに
書き込まれるようにし、乃至、メモリ装置から読み出さ
れるべきデータが、例えば、メモリ装置に供給されたア
ドレスに配属されたメモリセルから読み出されず、使用
不可能なメモリセルに配属された（代替）メモリセルか
ら読み出されるようにされる。
一致を検出すると、比較ユニットは、このことを選択装
置ＡＥに信号通知し、選択装置は、メモリ装置内に書き
込まれるべきデータが、例えば、メモリ装置に供給され
たアドレスに対応したメモリセル内に書き込まれず、使
用不可能なメモリセルに対応した（代替）メモリセルに
書き込まれるようにし、乃至、メモリ装置から読み出さ
れるべきデータが、例えば、メモリ装置に供給されたア
ドレスに配属されたメモリセルから読み出されず、使用
不可能なメモリセルに配属された（代替）メモリセルか
ら読み出されるようにされる。
【００２２】考察している例では、メモリブロック毎に
１６個の比較ユニットが設けられている。その際、この
比較ユニットは、各々４つの比較ユニットを有する比較
ユニットバンクに分割されている。後でもっと詳しく説
明するように、比較ユニットバンクは、この例では、各
々所定のメモリブロックに配属されている。
１６個の比較ユニットが設けられている。その際、この
比較ユニットは、各々４つの比較ユニットを有する比較
ユニットバンクに分割されている。後でもっと詳しく説
明するように、比較ユニットバンクは、この例では、各
々所定のメモリブロックに配属されている。
【００２３】多数又は少数の幾つかの比較ユニットを設
けることができ、比較ユニットは、多数又は少数の比較
ユニットを含む比較ユニットバンクに分割してもよく、
又は、比較ユニットバンクに全く分割しなくてもよい。
けることができ、比較ユニットは、多数又は少数の比較
ユニットを含む比較ユニットバンクに分割してもよく、
又は、比較ユニットバンクに全く分割しなくてもよい。
【００２４】各比較ユニットには、固有の基準アドレス
が配属されている。
が配属されている。
【００２５】設けられている比較ユニットは、並列に作
動し、その結果、メモリ装置に供給されたアドレスが、
その都度同時に、全ての比較ユニットによって、このア
ドレスに対応した基準アドレスと比較し、つまり、全て
の基準アドレスと比較される。
動し、その結果、メモリ装置に供給されたアドレスが、
その都度同時に、全ての比較ユニットによって、このア
ドレスに対応した基準アドレスと比較し、つまり、全て
の基準アドレスと比較される。
【００２６】４つの比較ユニットから構成された比較ユ
ニットバンクは、図１に示されている。 図１は、以下
詳細に説明するメモリ装置から供給されたアドレスを、
正常に書き込み不可能又は読み出し不可能なメモリセル
のアドレスと比較するために、メモリ装置内に設けられ
た比較ユニットの構成を示す。
ニットバンクは、図１に示されている。 図１は、以下
詳細に説明するメモリ装置から供給されたアドレスを、
正常に書き込み不可能又は読み出し不可能なメモリセル
のアドレスと比較するために、メモリ装置内に設けられ
た比較ユニットの構成を示す。
【００２７】その際、各比較ユニットには、参照記号Ｖ
Ｅ１，ＶＥ２，ＶＥ３及びＶＥ４が付けられており、こ
れらの比較ユニットを含む比較ユニットバンクには、参
照記号ＶＢ１が付けられている。
Ｅ１，ＶＥ２，ＶＥ３及びＶＥ４が付けられており、こ
れらの比較ユニットを含む比較ユニットバンクには、参
照記号ＶＢ１が付けられている。
【００２８】比較ユニットバンクＶＢ１は、比較ユニッ
トＶＥ１〜ＶＥ４の他に２つの比較器Ｋ１及びＫ２を有
しており、その際 −比較器Ｋ１は、メモリ装置に供給されたアドレスによ
って応答されるメモリバンクが、当該の比較ユニットバ
ンクが（そこに含まれている比較ユニットに配属された
基準アドレスによって）配属されているメモリブロック
があるメモリバンクであるかどうか検査し、 −比較器Ｋ２は、メモリ装置に供給されたアドレスによ
って応答される（メモリバンク内の）メモリブロック
が、当該の比較ユニットバンクが（そこに含まれている
比較ユニットに配属された基準アドレスによって）配属
されているメモリブロックであるかどうか検査する。
トＶＥ１〜ＶＥ４の他に２つの比較器Ｋ１及びＫ２を有
しており、その際 −比較器Ｋ１は、メモリ装置に供給されたアドレスによ
って応答されるメモリバンクが、当該の比較ユニットバ
ンクが（そこに含まれている比較ユニットに配属された
基準アドレスによって）配属されているメモリブロック
があるメモリバンクであるかどうか検査し、 −比較器Ｋ２は、メモリ装置に供給されたアドレスによ
って応答される（メモリバンク内の）メモリブロック
が、当該の比較ユニットバンクが（そこに含まれている
比較ユニットに配属された基準アドレスによって）配属
されているメモリブロックであるかどうか検査する。
【００２９】比較ユニットＶＥ１〜ＶＥ４は、同一構成
である。後でもっとよく分かるように、必ずしも比較ユ
ニットＶＥ１〜ＶＥ４を同一構成にする必要はなく、寧
ろ、同一構成にするとメモリ装置の製造時に比較的大き
なコストが掛かるので、そのように構成されたメモリ装
置を最小コストにし、改善し、テストすることができ
る。
である。後でもっとよく分かるように、必ずしも比較ユ
ニットＶＥ１〜ＶＥ４を同一構成にする必要はなく、寧
ろ、同一構成にするとメモリ装置の製造時に比較的大き
なコストが掛かるので、そのように構成されたメモリ装
置を最小コストにし、改善し、テストすることができ
る。
【００３０】比較ユニットＶＥ１〜ＶＥ４は、各々比較
器Ｋ３及びＫ４及びアンド素子ＡＮＤ１を有しており、
その際 −比較器Ｋ３は、その都度、メモリ装置に供給されたア
ドレスに対応したメモリセル列が、当該の比較ユニット
に配属された基準アドレスが対応しているメモリセル列
であるか、又は、少なくとも部分的に、そのようなメモ
リセル列の下にあるかどうか検査し、 −比較器Ｋ３は、その都度、メモリ装置に供給されたア
ドレスに対応したメモリセル行が、当該の比較ユニット
に配属された単数乃至複数の基準アドレスが対応してい
るメモリセル行であるか、又は、少なくとも部分的に、
そのようなメモリセル行の下にあるかどうか検査し、 −アンド素子ＡＮＤ１には、当該比較ユニット内に設け
られたローカル比較器Ｋ３及びＫ４の出力信号、並び
に、アンド演算のグローバル比較器Ｋ１及びＫ２の出力
信号が供給される。
器Ｋ３及びＫ４及びアンド素子ＡＮＤ１を有しており、
その際 −比較器Ｋ３は、その都度、メモリ装置に供給されたア
ドレスに対応したメモリセル列が、当該の比較ユニット
に配属された基準アドレスが対応しているメモリセル列
であるか、又は、少なくとも部分的に、そのようなメモ
リセル列の下にあるかどうか検査し、 −比較器Ｋ３は、その都度、メモリ装置に供給されたア
ドレスに対応したメモリセル行が、当該の比較ユニット
に配属された単数乃至複数の基準アドレスが対応してい
るメモリセル行であるか、又は、少なくとも部分的に、
そのようなメモリセル行の下にあるかどうか検査し、 −アンド素子ＡＮＤ１には、当該比較ユニット内に設け
られたローカル比較器Ｋ３及びＫ４の出力信号、並び
に、アンド演算のグローバル比較器Ｋ１及びＫ２の出力
信号が供給される。
【００３１】アンド素子ＡＮＤ１の出力信号は、メモリ
装置に供給されたアドレスが、当該比較ユニットに配属
された基準アドレスと一致するかどうか示す。一致する
ことが検出されると、メモリ装置に供給されたアドレス
が、正常に書き込み不可能又は読み出し不可能なメモリ
セル、又は、正常に書き込み不可能又は読み出し不可能
なメモリセルを含むメモリセル領域内のメモリセルを示
すということが信号通知される。
装置に供給されたアドレスが、当該比較ユニットに配属
された基準アドレスと一致するかどうか示す。一致する
ことが検出されると、メモリ装置に供給されたアドレス
が、正常に書き込み不可能又は読み出し不可能なメモリ
セル、又は、正常に書き込み不可能又は読み出し不可能
なメモリセルを含むメモリセル領域内のメモリセルを示
すということが信号通知される。
【００３２】各々の比較ユニットバンクの全てのアンド
素子ＡＮＤ１の出力信号は、図に示されていない論理回
路に供給され、論理回路の出力信号は、既述の選択装置
ＡＥを制御し、この選択装置は、必要に応じて、使用不
可能なメモリセルに配属された代替メモリセルにアクセ
スできるように構成されており、つまり、ＡＮＤ１出力
信号の１つが、当該比較ユニットがメモリ装置に供給さ
れたアドレスの１つと、比較ユニットに配属された基準
アドレスとの一致を検出したことを信号通知した場合
に、使用できないメモリセル又はメモリセル領域を代替
メモリセル又は代替メモリセル領域によって代替し、選
択装置ＡＥは、比較ユニットによって、比較すべき各ア
ドレス間の不一致が検出された場合、メモリセル又はメ
モリセル領域が代替されることがないようにする。
素子ＡＮＤ１の出力信号は、図に示されていない論理回
路に供給され、論理回路の出力信号は、既述の選択装置
ＡＥを制御し、この選択装置は、必要に応じて、使用不
可能なメモリセルに配属された代替メモリセルにアクセ
スできるように構成されており、つまり、ＡＮＤ１出力
信号の１つが、当該比較ユニットがメモリ装置に供給さ
れたアドレスの１つと、比較ユニットに配属された基準
アドレスとの一致を検出したことを信号通知した場合
に、使用できないメモリセル又はメモリセル領域を代替
メモリセル又は代替メモリセル領域によって代替し、選
択装置ＡＥは、比較ユニットによって、比較すべき各ア
ドレス間の不一致が検出された場合、メモリセル又はメ
モリセル領域が代替されることがないようにする。
【００３３】既述の比較器Ｋ１〜Ｋ４は、入力信号とし
てＡｄ１及びＲｅｆ１（比較器Ｋ１）、Ａｄ２及びＲｅ
ｆ２（比較器Ｋ２）、Ａｄ３及びＲｅｆ３（比較器Ｋ
３）乃至Ａｄ４及びＲｅｆ４（比較器Ｋ４）を入力さ
れ、その際 −Ａｄ１〜Ａｄ４は、メモリ装置に供給されたアドレス
の部分、又は、メモリ装置に供給されたアドレスから取
り出された部分であり、 −Ｒｅｆ１〜Ｒｅｆ３は、比較ユニットに配属された基
準アドレスの部分、又は、比較ユニットに配属された基
準アドレスから取り出された部分であり、考察している
例では、ヒューズＦを用いてメモり装置内で調整され、 −Ｒｅｆ４は、比較ユニットに配属された基準アドレス
の部分、又は、比較ユニットに配属された基準アドレス
から取り出された部分であり、考察している例では、メ
モリ装置の製造時に固定して（変化不可能に）メモリ装
置内で調整される。
てＡｄ１及びＲｅｆ１（比較器Ｋ１）、Ａｄ２及びＲｅ
ｆ２（比較器Ｋ２）、Ａｄ３及びＲｅｆ３（比較器Ｋ
３）乃至Ａｄ４及びＲｅｆ４（比較器Ｋ４）を入力さ
れ、その際 −Ａｄ１〜Ａｄ４は、メモリ装置に供給されたアドレス
の部分、又は、メモリ装置に供給されたアドレスから取
り出された部分であり、 −Ｒｅｆ１〜Ｒｅｆ３は、比較ユニットに配属された基
準アドレスの部分、又は、比較ユニットに配属された基
準アドレスから取り出された部分であり、考察している
例では、ヒューズＦを用いてメモり装置内で調整され、 −Ｒｅｆ４は、比較ユニットに配属された基準アドレス
の部分、又は、比較ユニットに配属された基準アドレス
から取り出された部分であり、考察している例では、メ
モリ装置の製造時に固定して（変化不可能に）メモリ装
置内で調整される。
【００３４】入力信号Ａｄ１及びＲｅｆ１は、各アドレ
スが各々関係付けられているメモリバンクを指定し、考
察している例では、各々２ビットを有している（と言う
のは、考察しているメモリ装置は、４つのメモリバンク
を有するか、又は、有することができるからである）。
スが各々関係付けられているメモリバンクを指定し、考
察している例では、各々２ビットを有している（と言う
のは、考察しているメモリ装置は、４つのメモリバンク
を有するか、又は、有することができるからである）。
【００３５】入力信号Ａｄ２及びＲｅｆ２は、アドレス
が各々関係付けられている、選択されたメモリバンク内
のメモリブロックを指定し、考察している例では、同様
に各々２ビットを有している（と言うのは、考察してい
る例のメモリブロックは、各々４個のメモリブロックを
有しているか、又は、有することができるからであ
る）。
が各々関係付けられている、選択されたメモリバンク内
のメモリブロックを指定し、考察している例では、同様
に各々２ビットを有している（と言うのは、考察してい
る例のメモリブロックは、各々４個のメモリブロックを
有しているか、又は、有することができるからであ
る）。
【００３６】入力信号Ａｄ３及びＲｅｆ３は、アドレス
に配属されたメモリセル列を指定し、考察している例で
は、同様に、各々２ビット、正確に言うと、列アドレス
の２つの最大値ビットを有している。
に配属されたメモリセル列を指定し、考察している例で
は、同様に、各々２ビット、正確に言うと、列アドレス
の２つの最大値ビットを有している。
【００３７】入力信号Ａｄ４及びＲｅｆ４は、アドレス
が配属されている単数乃至複数のメモリセル行を指定
し、考察している例では同様に各々２ビット、正確に言
うと、行アドレスの２つの最大値ビットを有している。
が配属されている単数乃至複数のメモリセル行を指定
し、考察している例では同様に各々２ビット、正確に言
うと、行アドレスの２つの最大値ビットを有している。
【００３８】入力信号Ｒｅｆ４は、考察している例で
は、メモリ装置に供給されたアドレスとは無関係に、各
々正確に、各比較ユニットバンクの１つの比較器Ｋ４
が、一致状態であることを信号通知し、つまり、例え
ば、ＶＥ１に対しては００を、ＶＥ２に対しては０１
を、ＶＥ３に対しては１０を、ＶＥ４に対しては１１を
信号通知する、・・・。
は、メモリ装置に供給されたアドレスとは無関係に、各
々正確に、各比較ユニットバンクの１つの比較器Ｋ４
が、一致状態であることを信号通知し、つまり、例え
ば、ＶＥ１に対しては００を、ＶＥ２に対しては０１
を、ＶＥ３に対しては１０を、ＶＥ４に対しては１１を
信号通知する、・・・。
【００３９】列アドレスと行アドレスの実行すべき比較
の際、その都度、２つの最大値ビットしか考慮されない
ようにすることによって、比較の際、「単に」、メモリ
装置に供給されたアドレスが、正常に書き込み不可能又
は読み出し不可能なメモリセルを含むメモリセル領域内
のメモリセルを示すかどうか検査するに過ぎない。つま
り、考察している例では、例えば、単に１つのメモリセ
ルしか代替メモリセルによって代替されるのではなく、
多少大きなメモリセル領域が代替メモリセル領域によっ
て代替される。
の際、その都度、２つの最大値ビットしか考慮されない
ようにすることによって、比較の際、「単に」、メモリ
装置に供給されたアドレスが、正常に書き込み不可能又
は読み出し不可能なメモリセルを含むメモリセル領域内
のメモリセルを示すかどうか検査するに過ぎない。つま
り、考察している例では、例えば、単に１つのメモリセ
ルしか代替メモリセルによって代替されるのではなく、
多少大きなメモリセル領域が代替メモリセル領域によっ
て代替される。
【００４０】比較ユニットは、メモリ装置のテスト中、
メモリ装置の通常作動中の比較ユニットの状態とは区別
される。
メモリ装置の通常作動中の比較ユニットの状態とは区別
される。
【００４１】この差異は、例えば、以下の点にある： −メモリ装置のテスト中、メモリ装置の通常作動中の状
態とは無関係に選択された比較ユニットが作動され、こ
れ以外の比較ユニットは全て作動されず、及び／又は −メモリ装置のテスト中、このメモリ装置に供給された
アドレスを、メモリ装置の通常作動中に使用される基準
アドレスとは異なった基準アドレスと比較することがで
きる。
態とは無関係に選択された比較ユニットが作動され、こ
れ以外の比較ユニットは全て作動されず、及び／又は −メモリ装置のテスト中、このメモリ装置に供給された
アドレスを、メモリ装置の通常作動中に使用される基準
アドレスとは異なった基準アドレスと比較することがで
きる。
【００４２】このために必要な各比較ユニット内での切
換は、各比較ユニットに供給された制御信号ＴＥＳＴが
開始される。
換は、各比較ユニットに供給された制御信号ＴＥＳＴが
開始される。
【００４３】この制御信号ＴＥＳＴは、特に、１つ又は
複数の作動／非作動装置を制御して、設けられている比
較装置を作動乃至非作動状態にする。
複数の作動／非作動装置を制御して、設けられている比
較装置を作動乃至非作動状態にする。
【００４４】考察している例では、各比較ユニットは、
作動／非作動装置を有している。しかし、比較ユニット
バンクの比較ユニットを全て一体的にする必要がある限
りで、比較ユニットバンクの比較ユニット全てに対し
て、共通の作動／非作動装置を設けてもよい。
作動／非作動装置を有している。しかし、比較ユニット
バンクの比較ユニットを全て一体的にする必要がある限
りで、比較ユニットバンクの比較ユニット全てに対し
て、共通の作動／非作動装置を設けてもよい。
【００４５】作動／非作動装置は、図２に示されてい
る。
る。
【００４６】図２から分かるように、作動／非作動装置
は、マルチプレクサＭＵＸ１から構成されており、マル
チプレクサＭＵＸ１は、制御信号ＴＥＳＴに依存して、
入力信号ＴＥＳＴＣＯＮＴＲＯＬ又は入力信号ＮＯＲＭ
ＣＯＮＴＲＯＬのどちらかを導通接続する。マルチプレ
クサＭＵＸ１の出力信号ＭＵＸ１ＯＵＴは、作動／非作
動装置が既に比較ユニットの構成部分でない限りで、比
較ユニットに供給され、比較ユニットは、この信号に依
存して作動可能又は非作動可能である。
は、マルチプレクサＭＵＸ１から構成されており、マル
チプレクサＭＵＸ１は、制御信号ＴＥＳＴに依存して、
入力信号ＴＥＳＴＣＯＮＴＲＯＬ又は入力信号ＮＯＲＭ
ＣＯＮＴＲＯＬのどちらかを導通接続する。マルチプレ
クサＭＵＸ１の出力信号ＭＵＸ１ＯＵＴは、作動／非作
動装置が既に比較ユニットの構成部分でない限りで、比
較ユニットに供給され、比較ユニットは、この信号に依
存して作動可能又は非作動可能である。
【００４７】考察している例では、作動／非作動装置
は、マルチプレクサＭＵＸ１がメモリ装置の通常作動
中、つまり、この例では、ＴＥＳＴ＝０の場合に、信号
ＮＯＲＭＣＯＮＴＲＯＬが導通接続され、メモリ装置の
テスト作動中、つまり、この例では、ＴＥＳＴ＝１の場
合に、信号ＴＥＳＴＣＯＮＴＲＯＬが導通接続されるよ
うに構成されている。
は、マルチプレクサＭＵＸ１がメモリ装置の通常作動
中、つまり、この例では、ＴＥＳＴ＝０の場合に、信号
ＮＯＲＭＣＯＮＴＲＯＬが導通接続され、メモリ装置の
テスト作動中、つまり、この例では、ＴＥＳＴ＝１の場
合に、信号ＴＥＳＴＣＯＮＴＲＯＬが導通接続されるよ
うに構成されている。
【００４８】信号ＴＥＳＴＣＯＮＴＲＯＬも信号ＮＯＲ
ＭＣＯＮＴＲＯＬも、選択的にレベル０又は１をとるこ
とができる。
ＭＣＯＮＴＲＯＬも、選択的にレベル０又は１をとるこ
とができる。
【００４９】考察している例では、信号ＴＥＳＴＣＯＮ
ＴＲＯＬを案内する線路は、メモリ装置の製造時に持続
的に、低レベルを示す電位又は高レベルを示す電位に接
続される。しかし、ＴＥＳＴＣＯＮＴＲＯＬレベルを静
的又は動的に調整することができるように設けてもよ
い。
ＴＲＯＬを案内する線路は、メモリ装置の製造時に持続
的に、低レベルを示す電位又は高レベルを示す電位に接
続される。しかし、ＴＥＳＴＣＯＮＴＲＯＬレベルを静
的又は動的に調整することができるように設けてもよ
い。
【００５０】信号ＮＯＲＭＣＯＮＴＲＯＬを案内する線
路は、ヒューズＦを介して所定電位と接続され、 −この電位により、（ＴＥＳＴ＝０且つ破壊されていな
いヒューズＦの場合）ＭＵＸ１ＯＵＴの方に導通接続さ
れた場合、この信号に依存して作動する比較ユニットに
より、当該の比較ユニットが非作動状態にされるように
なり、 −この電位がない場合（ＴＥＳＴ＝０且つ破壊されたヒ
ューズＦの場合）マルチプレクサＭＵＸ１の出力信号Ｍ
ＵＸ１ＯＵＴに依存して作動する比較ユニットにより、
当該の比較ユニットが作動状態になる。
路は、ヒューズＦを介して所定電位と接続され、 −この電位により、（ＴＥＳＴ＝０且つ破壊されていな
いヒューズＦの場合）ＭＵＸ１ＯＵＴの方に導通接続さ
れた場合、この信号に依存して作動する比較ユニットに
より、当該の比較ユニットが非作動状態にされるように
なり、 −この電位がない場合（ＴＥＳＴ＝０且つ破壊されたヒ
ューズＦの場合）マルチプレクサＭＵＸ１の出力信号Ｍ
ＵＸ１ＯＵＴに依存して作動する比較ユニットにより、
当該の比較ユニットが作動状態になる。
【００５１】考察している例では、マルチプレクサＭＵ
Ｘ１の信号ＭＵＸ１ＯＵＴは反転され、続いて、ＭＵＸ
１ＯＵＴに依存して作動する比較ユニットの比較器Ｋ４
の各々の出力信号と論理結合（例えば、アンド素子ＡＮ
Ｄ２によって行われるアンド結合）され、その際、この
論理結合の結果は、比較器Ｋ４の出力信号の代わりに、
アンド素子ＡＮＤ１に供給され、つまり、この状態は、
図３に示されている。
Ｘ１の信号ＭＵＸ１ＯＵＴは反転され、続いて、ＭＵＸ
１ＯＵＴに依存して作動する比較ユニットの比較器Ｋ４
の各々の出力信号と論理結合（例えば、アンド素子ＡＮ
Ｄ２によって行われるアンド結合）され、その際、この
論理結合の結果は、比較器Ｋ４の出力信号の代わりに、
アンド素子ＡＮＤ１に供給され、つまり、この状態は、
図３に示されている。
【００５２】マルチプレクサＭＵＸ１により導通接続さ
れた信号がレベル１を有している場合及びレベル１を有
している限り、アンド素子ＡＮＤ２の出力信号のレベ
ル、従って、アンド素子ＡＮＤ１のレベルも、比較器Ｋ
４の出力信号のレベルとは無関係に常に値０を有してお
り、そうすることによって、当該の比較ユニットは、メ
モリ装置に供給されたアドレスと、比較ユニットに配属
された基準アドレスとが一致したことを信号通知するこ
とができない。
れた信号がレベル１を有している場合及びレベル１を有
している限り、アンド素子ＡＮＤ２の出力信号のレベ
ル、従って、アンド素子ＡＮＤ１のレベルも、比較器Ｋ
４の出力信号のレベルとは無関係に常に値０を有してお
り、そうすることによって、当該の比較ユニットは、メ
モリ装置に供給されたアドレスと、比較ユニットに配属
された基準アドレスとが一致したことを信号通知するこ
とができない。
【００５３】マルチプレクサＭＵＸ１によって導通接続
された信号がレベル０を有している場合及びレベル０を
有している限り、つまり、破壊されたヒューズＦの場
合、アンド素子ＡＮＤ２の出力信号のレベルは、比較器
Ｋ４の出力信号のレベルに相応し、そうすることによっ
て、当該の比較ユニットは、メモリ装置に供給されたア
ドレスと、比較ユニットに配属された基準アドレスとが
一致したことを信号通知することができる。
された信号がレベル０を有している場合及びレベル０を
有している限り、つまり、破壊されたヒューズＦの場
合、アンド素子ＡＮＤ２の出力信号のレベルは、比較器
Ｋ４の出力信号のレベルに相応し、そうすることによっ
て、当該の比較ユニットは、メモリ装置に供給されたア
ドレスと、比較ユニットに配属された基準アドレスとが
一致したことを信号通知することができる。
【００５４】このようにして、比較ユニットは、メモリ
装置のテスト作動中でも通常作動中でも選択的に作動及
び非作動状態にすることができる。その際、比較ユニッ
トは、テスト作動中、比較ユニットがメモリ装置の通常
作動中作動又は非作動状態であるかどうか、及び、場合
によっては、どの比較ユニットがメモリ装置の通常作動
中作動又は非作動状態であるかどうか；比較ユニットが
作動乃至非作動状態となるかどうか、及び、場合によっ
ては、どの比較ユニットが作動乃至非作動状態となるか
どうかとは無関係に作動及び非作動状態にすることがで
き、即ち、テスト作動中（ＴＥＳＴ＝１）信号ＴＥＳＴ
ＣＯＮＴＲＯＬに依存し、通常作動中（ＴＥＳＴ＝０）
信号ＮＯＲＭＣＯＮＴＲＯＬに依存し、この信号は、各
比較ユニット又は複数の比較ユニットを含む比較ユニッ
ト郡（例えば、比較ユニットバンク）に対して相互に独
立して決めることができる。
装置のテスト作動中でも通常作動中でも選択的に作動及
び非作動状態にすることができる。その際、比較ユニッ
トは、テスト作動中、比較ユニットがメモリ装置の通常
作動中作動又は非作動状態であるかどうか、及び、場合
によっては、どの比較ユニットがメモリ装置の通常作動
中作動又は非作動状態であるかどうか；比較ユニットが
作動乃至非作動状態となるかどうか、及び、場合によっ
ては、どの比較ユニットが作動乃至非作動状態となるか
どうかとは無関係に作動及び非作動状態にすることがで
き、即ち、テスト作動中（ＴＥＳＴ＝１）信号ＴＥＳＴ
ＣＯＮＴＲＯＬに依存し、通常作動中（ＴＥＳＴ＝０）
信号ＮＯＲＭＣＯＮＴＲＯＬに依存し、この信号は、各
比較ユニット又は複数の比較ユニットを含む比較ユニッ
ト郡（例えば、比較ユニットバンク）に対して相互に独
立して決めることができる。
【００５５】メモリ装置は、当該メモリ装置の比較ユニ
ットがメモリ装置の製造後（作動／非作動装置のヒュー
ズＦは未だ破壊されていない）メモリ装置の通常作動中
作動されないように構成されている。比較ユニットは、
通常作動中有利には、メモリ装置のテスト時に、全ての
メモリセルが正常に書き込み可能又は読み出し可能とは
限らないことが明らかとなった場合に限って作動状態に
される。比較ユニットは、当該の比較ユニットに対応し
た作動／非作動装置のヒューズＦの破壊によって作動開
始することができる。
ットがメモリ装置の製造後（作動／非作動装置のヒュー
ズＦは未だ破壊されていない）メモリ装置の通常作動中
作動されないように構成されている。比較ユニットは、
通常作動中有利には、メモリ装置のテスト時に、全ての
メモリセルが正常に書き込み可能又は読み出し可能とは
限らないことが明らかとなった場合に限って作動状態に
される。比較ユニットは、当該の比較ユニットに対応し
た作動／非作動装置のヒューズＦの破壊によって作動開
始することができる。
【００５６】メモリ装置のテストの際、各比較ユニット
は、相互に無関係に好きなように作動及び非作動状態に
することができ、つまり、個別作動／非作動装置の信号
ＴＥＳＴＣＯＮＴＲＯＬのレベルは、相互に無関係に任
意に調整及び／又は変えることができる。
は、相互に無関係に好きなように作動及び非作動状態に
することができ、つまり、個別作動／非作動装置の信号
ＴＥＳＴＣＯＮＴＲＯＬのレベルは、相互に無関係に任
意に調整及び／又は変えることができる。
【００５７】このことは、考察している例では、例え
ば、メモリ装置の構成部分を用いて、正常に書き込み不
可能又は読み出し不可能なメモリセル又はメモリセル領
域を、代替メモリセル又は代替メモリセル領域によって
代替することができるような、メモリ装置の構成部分の
テスト時に、殆ど選択されない比較ユニットだけが作動
されてテストされるように利用される。
ば、メモリ装置の構成部分を用いて、正常に書き込み不
可能又は読み出し不可能なメモリセル又はメモリセル領
域を、代替メモリセル又は代替メモリセル領域によって
代替することができるような、メモリ装置の構成部分の
テスト時に、殆ど選択されない比較ユニットだけが作動
されてテストされるように利用される。
【００５８】有利には、以下のような比較ユニットだけ
が作動され、 −一方では、メモリ装置に供給された、作動状態の比較
ユニットの各アドレスに対して、最大１回、一致状態を
検出することができ、及び／又は −他方では、作動状態の比較ユニットが、当該比較ユニ
ットの基準アドレスによって配属又は配属可能なメモリ
領域が、メモリ装置に供給されたアドレスによってアド
レス可能なメモリセルを全て有しているような比較ユニ
ットだけが作動される。
が作動され、 −一方では、メモリ装置に供給された、作動状態の比較
ユニットの各アドレスに対して、最大１回、一致状態を
検出することができ、及び／又は −他方では、作動状態の比較ユニットが、当該比較ユニ
ットの基準アドレスによって配属又は配属可能なメモリ
領域が、メモリ装置に供給されたアドレスによってアド
レス可能なメモリセルを全て有しているような比較ユニ
ットだけが作動される。
【００５９】考察している例では、これは、各メモリブ
ロックに対して、その都度、比較ユニットが、当該のメ
モリブロックに配属された各比較ユニットバンクの正確
に１つの比較ユニットバンクの比較ユニットだけが作動
状態にされるようにして構成される。即ち、その都度、
各メモリブロックに配属された、４つの比較ユニットバ
ンクによって、正確に１つの比較ユニットバンクが選択
され、この１つの、メモリブロック毎の比較ユニットバ
ンクによって、その都度、全ての比較ユニットが作動状
態にされる。
ロックに対して、その都度、比較ユニットが、当該のメ
モリブロックに配属された各比較ユニットバンクの正確
に１つの比較ユニットバンクの比較ユニットだけが作動
状態にされるようにして構成される。即ち、その都度、
各メモリブロックに配属された、４つの比較ユニットバ
ンクによって、正確に１つの比較ユニットバンクが選択
され、この１つの、メモリブロック毎の比較ユニットバ
ンクによって、その都度、全ての比較ユニットが作動状
態にされる。
【００６０】そうすることによって、複数の比較ユニッ
トが、メモリ装置に供給されたアドレスと、比較ユニッ
トに配属された基準アドレスとが一致することを信号通
知することができるということが排除され、そうするこ
とによって、テスト時に掛かるコストを最小に保持する
ことができるので、有利であることが分かる。
トが、メモリ装置に供給されたアドレスと、比較ユニッ
トに配属された基準アドレスとが一致することを信号通
知することができるということが排除され、そうするこ
とによって、テスト時に掛かるコストを最小に保持する
ことができるので、有利であることが分かる。
【００６１】殊に、使用時に正常に書き込み不可能又は
読み出し不可能なメモリセル又はメモリセル領域を代替
メモリセル又は代替メモリセル領域によって代替するこ
とができるようなメモリ装置の構成部品のテストの際、
選択された比較ユニットが僅かしか作動及びテストされ
ないということは、テストが不完全であることではな
い。既設の比較ユニットが部分的にエラーがある確率、
及び、部分的にエラーがない確率は、無視し得る程小さ
い。ここで考察しているメモリ装置のような集積回路で
エラーが発生した場合、このエラーは、一般的には、も
っと大きな範囲又は同一構造の回路部分全てに拡がり、
その結果、個別比較ユニットにエラーがないということ
に基づいて、テストされない（非作動状態の）比較ユニ
ットにもエラーがないということができる。
読み出し不可能なメモリセル又はメモリセル領域を代替
メモリセル又は代替メモリセル領域によって代替するこ
とができるようなメモリ装置の構成部品のテストの際、
選択された比較ユニットが僅かしか作動及びテストされ
ないということは、テストが不完全であることではな
い。既設の比較ユニットが部分的にエラーがある確率、
及び、部分的にエラーがない確率は、無視し得る程小さ
い。ここで考察しているメモリ装置のような集積回路で
エラーが発生した場合、このエラーは、一般的には、も
っと大きな範囲又は同一構造の回路部分全てに拡がり、
その結果、個別比較ユニットにエラーがないということ
に基づいて、テストされない（非作動状態の）比較ユニ
ットにもエラーがないということができる。
【００６２】前述の制御信号ＴＥＳＴは、考察している
例では、作動／非作動装置の制御のためだけに使用され
るのではない。作動状態の比較ユニットが、メモリ装置
に供給されたアドレスを、正常に書き込み又は読み出し
できないメモリセル又はメモリセル領域のアドレス、又
は、メモリ装置のテストに適していないか、又は、テス
トに必要なと比較するかどうか（基準アドレスとして、
正常に書き込み又は読み出しできないメモリセル又はメ
モリセル領域又はテストアドレスのアドレスが使用され
る）決めるために使用してもよい。
例では、作動／非作動装置の制御のためだけに使用され
るのではない。作動状態の比較ユニットが、メモリ装置
に供給されたアドレスを、正常に書き込み又は読み出し
できないメモリセル又はメモリセル領域のアドレス、又
は、メモリ装置のテストに適していないか、又は、テス
トに必要なと比較するかどうか（基準アドレスとして、
正常に書き込み又は読み出しできないメモリセル又はメ
モリセル領域又はテストアドレスのアドレスが使用され
る）決めるために使用してもよい。
【００６３】考察している例では、このために、比較器
Ｋ３の入力信号Ｒｅｆ３が、メモリ装置のテスト中、メ
モリ装置の通常の作動時とは別の信号源から取り出され
るようにされる。このために、考察している例では、制
御信号ＴＥＳＴによって制御されるマルチプレクサMUX2
が設けられている。このマルチプレクサの入力端子に
は、正常に書き込み又は読み出しできないメモリセル又
はメモリセル領域の（ヒューズＦを使用してメモリ装置
内に登録された）アドレスＦＡＵＬＴＡＤＲの対応のビ
ット、及び、テストアドレスＴＥＳＴＡＤＲの対応のビ
ットが供給される。そのような装置は、図４に示されて
いる。
Ｋ３の入力信号Ｒｅｆ３が、メモリ装置のテスト中、メ
モリ装置の通常の作動時とは別の信号源から取り出され
るようにされる。このために、考察している例では、制
御信号ＴＥＳＴによって制御されるマルチプレクサMUX2
が設けられている。このマルチプレクサの入力端子に
は、正常に書き込み又は読み出しできないメモリセル又
はメモリセル領域の（ヒューズＦを使用してメモリ装置
内に登録された）アドレスＦＡＵＬＴＡＤＲの対応のビ
ット、及び、テストアドレスＴＥＳＴＡＤＲの対応のビ
ットが供給される。そのような装置は、図４に示されて
いる。
【００６４】考察している例では、テストアドレスＴＥ
ＳＴＡＤＲを案内する線路は、持続的に低レベルを表す
電位又は高レベルを表す電位と接続されている。しか
し、テストアドレスＴＥＳＴＡＤＲを静的に又は動的に
調整又は変化させるようにしてもよい。
ＳＴＡＤＲを案内する線路は、持続的に低レベルを表す
電位又は高レベルを表す電位と接続されている。しか
し、テストアドレスＴＥＳＴＡＤＲを静的に又は動的に
調整又は変化させるようにしてもよい。
【００６５】ＴＥＳＴ＝０の場合、つまり、メモリ装置
の通常の作動時に、マルチプレクサＭＵＸ２が、当該マ
ルチプレクサに供給されるＦＡＵＬＴＡＤＲビットを導
通接続する際、そうすることによって、当該の比較ユニ
ットは、メモリ装置に供給されるアドレスを、正常に書
き込み又は読み出しできないメモリセル又はメモリセル
領域のアドレスの１つと比較する。ＴＥＳＴ＝１の場
合、つまり、メモリ装置のテスト時に、マルチプレクサ
ＭＵＸ２は、当該マルチプレクサに供給されたＴＥＳＴ
ＡＤＲビットを導通接続し、そうすることによって、当
該の比較ユニットは、メモリ装置に供給されたアドレス
を、比較ユニットに配属されたテストアドレスと比較す
る。
の通常の作動時に、マルチプレクサＭＵＸ２が、当該マ
ルチプレクサに供給されるＦＡＵＬＴＡＤＲビットを導
通接続する際、そうすることによって、当該の比較ユニ
ットは、メモリ装置に供給されるアドレスを、正常に書
き込み又は読み出しできないメモリセル又はメモリセル
領域のアドレスの１つと比較する。ＴＥＳＴ＝１の場
合、つまり、メモリ装置のテスト時に、マルチプレクサ
ＭＵＸ２は、当該マルチプレクサに供給されたＴＥＳＴ
ＡＤＲビットを導通接続し、そうすることによって、当
該の比較ユニットは、メモリ装置に供給されたアドレス
を、比較ユニットに配属されたテストアドレスと比較す
る。
【００６６】既述のように接続して作動されるマルチプ
レクサＭＵＸ２は、考察している例では、全ての比較器
Ｋ３の前に接続されているが、選択された比較器Ｋ３だ
けが、そのようなマルチプレクサを前に接続されている
ようにしてもよいことは当然である。
レクサＭＵＸ２は、考察している例では、全ての比較器
Ｋ３の前に接続されているが、選択された比較器Ｋ３だ
けが、そのようなマルチプレクサを前に接続されている
ようにしてもよいことは当然である。
【００６７】基準アドレスＲｅｆ１，Ｒｅｆ２及び／又
はＲｅｆ４を既述のようにして形成又は切換可能であ
る。
はＲｅｆ４を既述のようにして形成又は切換可能であ
る。
【００６８】従って、メモリ装置のテスト作動中、この
メモリ装置に供給されるアドレスは、自由に選択可能な
テストアドレスと比較することができ、その際、このテ
ストアドレスの決定は、完全に、当該比較ユニットに通
常作動中配属されているアドレスに依存して行うことが
できる。
メモリ装置に供給されるアドレスは、自由に選択可能な
テストアドレスと比較することができ、その際、このテ
ストアドレスの決定は、完全に、当該比較ユニットに通
常作動中配属されているアドレスに依存して行うことが
できる。
【００６９】メモリ装置のテスト中、付加的又は択一選
択的に、比較ユニット又はメモリ装置のその他の構成部
品の任意の他の制御又は調整を、既述のように、又は、
他のように変えることができることは当然である。
択的に、比較ユニット又はメモリ装置のその他の構成部
品の任意の他の制御又は調整を、既述のように、又は、
他のように変えることができることは当然である。
【００７０】既述のように構成されたメモリ装置は、最
小コストで高い信頼度でテストし、構成し、作動するこ
とができる。
小コストで高い信頼度でテストし、構成し、作動するこ
とができる。
【００７１】
【発明の効果】本発明によると、メモリ装置を最小コス
トで従来技術では不可能だった範囲内でテストすること
ができるという効果を奏することができる。この広範囲
なテストにより、あらゆるエラー、殊に、比較ユニット
内のエラーを高い信頼度で検出することができるように
なる。こうすることにより、メモリ装置を最適に構成し
て、絶対的にエラーなく動作することができるようにな
る。
トで従来技術では不可能だった範囲内でテストすること
ができるという効果を奏することができる。この広範囲
なテストにより、あらゆるエラー、殊に、比較ユニット
内のエラーを高い信頼度で検出することができるように
なる。こうすることにより、メモリ装置を最適に構成し
て、絶対的にエラーなく動作することができるようにな
る。
【００７２】従って、このメモリ装置は、最小コストで
高い信頼度でテスト、構成、作動することができる。
高い信頼度でテスト、構成、作動することができる。
【図１】メモリ装置から供給されたアドレスを、正常に
書き込み不可能又は読み出し不可能なメモリセルのアド
レスと比較するために、メモリ装置内に設けられた比較
ユニットの構成を示す図
書き込み不可能又は読み出し不可能なメモリセルのアド
レスと比較するために、メモリ装置内に設けられた比較
ユニットの構成を示す図
【図２】図１の比較ユニットを選択的に作動可能及び非
作動可能にする作動／非作動装置の構成を示す図
作動可能にする作動／非作動装置の構成を示す図
【図３】比較ユニットの作動及び非作動用の図２の作動
／非作動装置の出力信号を用いた図
／非作動装置の出力信号を用いた図
【図４】複数の可能なアドレスの内の、どれかのアドレ
スと、メモリ装置に供給されたアドレスとを比較装置が
比較する際に、複数の可能なアドレスの内の、どれかの
アドレスを決定することができる基準アドレス選択装置
を示す図
スと、メモリ装置に供給されたアドレスとを比較装置が
比較する際に、複数の可能なアドレスの内の、どれかの
アドレスを決定することができる基準アドレス選択装置
を示す図
【図５】本明細書で考察している形式のメモリ装置の原
理的な構成を示す図
理的な構成を示す図
ＳＢ１〜ＳＢ１６ メモリブロック ＳＢＡＮＫ Ａ，ＳＢＡＮＫ Ｂ，ＳＢＡＮＫ Ｃ，及
び、ＳＢＡＮＫ Ｄメモリバンク ＶＥ 比較ユニット ＶＢ 比較ユニットバンク ＭＵＸ マルチプレクサ
び、ＳＢＡＮＫ Ｄメモリバンク ＶＥ 比較ユニット ＶＢ 比較ユニットバンク ＭＵＸ マルチプレクサ
Claims (15)
- 【請求項１】 データ記憶用の多数のメモリセルと、比
較ユニット（ＶＥ）とを有するメモリ装置であって、該
メモリ装置によって、前記メモリ装置（Ｓ）に供給され
ているアドレスに、正常に書き込み可能でないか、又
は、正常に読み出し可能でないか、又は、正常に書き込
み可能でないメモリセル又は正常に読み出し可能でない
メモリセルを含むメモリセル領域があるメモリセルが配
属されているかどうか検査可能であるメモリ装置におい
て、比較ユニットは、メモリ装置のテスト中、前記メモ
リ装置の通常作動中の当該比較ユニットの状態とは区別
される状態にされ得るように構成されていることを特徴
とするメモリ装置。 - 【請求項２】 比較ユニット（ＶＥ）は、メモリ装置
（Ｓ）に供給されたアドレスを当該比較ユニットに配属
された基準アドレスと比較する請求項１記載のメモリ装
置。 - 【請求項３】 各比較ユニット（ＶＥ）に固有の基準ア
ドレスが配属されている請求項２記載のメモリ装置。 - 【請求項４】 各比較ユニット（ＶＥ）は並列に作動
し、メモリ装置（Ｓ）に供給されたアドレスを同時に全
ての基準アドレスと比較する請求項１又は２記載のメモ
リ装置。 - 【請求項５】 比較ユニット（ＶＥ）は、基準アドレス
によって、メモリ装置（Ｓ）の各々１つの特定のメモリ
領域メモリ装置に配属され、当該比較ユニットによって
実行される比較により、メモリ装置に供給されたアドレ
スが、当該メモリ装置に各々配属されたメモリ領域内に
あるかどうか検査される請求項２から４迄の何れか１記
載のメモリ装置。 - 【請求項６】 基準アドレスとして、正常に書き込み不
可能又は読み出し不可能なメモリセルのアドレス、又
は、正常に書き込み不可能又は読み出し不可能なメモリ
セルを含むメモリセル領域のアドレスが使用される請求
項２から５迄の何れか１記載のメモリ装置。 - 【請求項７】 基準アドレスとして、メモリ装置（Ｓ）
のテストに適したテストアドレスが使用される請求項２
から６迄の何れか１記載のメモリ装置。 - 【請求項８】 テストアドレスは、メモリ装置（Ｓ）の
テストの際に使用される請求項７記載のメモリ装置。 - 【請求項９】 テストアドレスは、基準アドレスとは無
関係に決定可能であり、比較ユニット（ＶＥ）は、メモ
リ装置（Ｓ）に供給されたアドレスを前記基準アドレス
と比較する、請求項８記載のメモリ装置。 - 【請求項１０】 基準アドレスは、少なくとも部分的に
持続的にメモリ装置内に登録可能である請求項１から９
迄の何れか１記載のメモリ装置。 - 【請求項１１】 ヒューズ（Ｆ）を使用して、登録すべ
きアドレスを登録する請求項１０記載のメモリ装置。 - 【請求項１２】 メモリ装置（Ｓ）のテスト中、選択さ
れた比較ユニット（ＶＥ）だけが作動され、それ以外の
全ての比較ユニットは作動しない請求項１から１１迄の
何れか１記載のメモリ装置。 - 【請求項１３】 比較ユニット（ＶＥ）は、メモリ装置
（Ｓ）のテスト中、当該メモリ装置の通常の作動中作動
しているか、又は、作動していないかどうかとは無関係
に作動可能、及び、作動不可能である請求項１２記載の
メモリ装置。 - 【請求項１４】 メモリ装置（Ｓ）に供給された、作動
状態の比較ユニットのアドレスの各々に対して、最大１
つの一致状態を決定することができる請求項１２又は１
３記載のメモリ装置。 - 【請求項１５】 作動される比較ユニット（ＶＥ）が当
該比較ユニットの基準アドレスによって配属されている
か、又は、配属可能であるメモリ領域は、メモリ装置
（Ｓ）に供給されたアドレスによってアドレス可能であ
る全てのメモリセルを有している程度に多数且つ前述の
ような比較ユニット（ＶＥ）が作動状態にされる請求項
１２から１４迄の何れか１記載のメモリ装置。
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