JP2001202071A - 描画装置 - Google Patents
描画装置Info
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- JP2001202071A JP2001202071A JP2000008900A JP2000008900A JP2001202071A JP 2001202071 A JP2001202071 A JP 2001202071A JP 2000008900 A JP2000008900 A JP 2000008900A JP 2000008900 A JP2000008900 A JP 2000008900A JP 2001202071 A JP2001202071 A JP 2001202071A
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- Controls And Circuits For Display Device (AREA)
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- Image Processing (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【課題】 ＶＲＡＭをコピーバックのキャッシュメモリ
を使用して高速にアクセスし、かつ、正常な表示を行わ
せる描画装置を提供することを目的とする。 【解決手段】 コピーバック方式のキャッシュメモリ
と、表示するデータを記憶するＶＲＡＭ３と、表示の垂
直同期信号に同期した信号を発生する手段を備え、表示
の垂直同期信号に同期した信号をトリガーとして、キャ
ッシュメモリのデータをＶＲＡＭ３に書き込む構成の描
画装置とする。
を使用して高速にアクセスし、かつ、正常な表示を行わ
せる描画装置を提供することを目的とする。 【解決手段】 コピーバック方式のキャッシュメモリ
と、表示するデータを記憶するＶＲＡＭ３と、表示の垂
直同期信号に同期した信号を発生する手段を備え、表示
の垂直同期信号に同期した信号をトリガーとして、キャ
ッシュメモリのデータをＶＲＡＭ３に書き込む構成の描
画装置とする。
Description
【０００１】
【発明の属する技術分野】本発明は、キャッシュメモリ
と表示するデータを記憶するメモリ（以降ＶＲＡＭと記
述する）を持つ描画装置に関する。
と表示するデータを記憶するメモリ（以降ＶＲＡＭと記
述する）を持つ描画装置に関する。
【０００２】
【従来の技術】一般にＶＲＡＭにデータを書き込む場
合、コピーバック方式のキャッシュメモリにキャッシン
グ（キャッシュメモリにデータを書き込んだり、キャッ
シュメモリからデータを読み込むこと）すると、キャッ
シュメモリにのみデータが書き込まれ、ＶＲＡＭにはデ
ータが書き込まれないことが発生し、表示すべき絵が正
常に表示できなかった。
合、コピーバック方式のキャッシュメモリにキャッシン
グ（キャッシュメモリにデータを書き込んだり、キャッ
シュメモリからデータを読み込むこと）すると、キャッ
シュメモリにのみデータが書き込まれ、ＶＲＡＭにはデ
ータが書き込まれないことが発生し、表示すべき絵が正
常に表示できなかった。
【０００３】このため、従来はＶＲＡＭのデータをアク
セスする場合は、キャッシングしないか、ライトスルー
（キャッシュメモリにデータを書き込むときは必ず実メ
モリにもデータを書き込むこと）のキャッシングを行っ
ていた。
セスする場合は、キャッシングしないか、ライトスルー
（キャッシュメモリにデータを書き込むときは必ず実メ
モリにもデータを書き込むこと）のキャッシングを行っ
ていた。
【０００４】
【発明が解決しようとする課題】上記のように従来はＶ
ＲＡＭアクセスをキャッシングしないか、ライトスルー
でキャッシングするため、ＶＲＡＭアクセスのためＣＰ
Ｕが待たされ、ＣＰＵの処理が遅くなる問題点があっ
た。
ＲＡＭアクセスをキャッシングしないか、ライトスルー
でキャッシングするため、ＶＲＡＭアクセスのためＣＰ
Ｕが待たされ、ＣＰＵの処理が遅くなる問題点があっ
た。
【０００５】本発明は前記従来の問題に留意し、ＶＲＡ
Ｍをコピーバックのキャッシュメモリを使用してアクセ
スでき、高速な描画処理が実現できる描画装置を提供す
ることを目的とする。
Ｍをコピーバックのキャッシュメモリを使用してアクセ
スでき、高速な描画処理が実現できる描画装置を提供す
ることを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明は表示の垂直同期信号に同期した信号を発生
する手段を持ち、この手段で発生した信号をトリガーと
して、コピーバッグ方式のキャッシュメモリのデータを
ＶＲＡＭに書き込む描画装置とする。
め、本発明は表示の垂直同期信号に同期した信号を発生
する手段を持ち、この手段で発生した信号をトリガーと
して、コピーバッグ方式のキャッシュメモリのデータを
ＶＲＡＭに書き込む描画装置とする。
【０００７】本発明によれば、ＶＲＡＭをコピーバッグ
方式のキャッシュメモリでキャッシングしても、垂直同
期信号が発生するたびにキャッシュメモリからＶＲＡＭ
にデータが書き込まれて正常に絵が表示されることとな
る。
方式のキャッシュメモリでキャッシングしても、垂直同
期信号が発生するたびにキャッシュメモリからＶＲＡＭ
にデータが書き込まれて正常に絵が表示されることとな
る。
【０００８】
【発明の実施の形態】本発明の請求項１に記載の発明
は、コピーバッグ方式のキャッシュメモリと、表示する
データを記憶するＲＡＭと、表示の垂直同期信号に同期
した信号を発生する手段を持ち、表示の垂直同期信号に
同期した信号を発生する手段で発生した信号をトリガー
として、コピーバッグ方式のキャッシュメモリのデータ
を表示するデータを記憶するＲＡＭに書き込む描画装置
であり、垂直同期信号が発生するたびにキャッシュメモ
リからＶＲＡＭにデータが書き込まれて正常に絵が表示
され、また、ＶＲＡＭをコピーバックのキャッシュメモ
リを使用してアクセスできるので、高速な描画処理がで
きるという作用を有する。
は、コピーバッグ方式のキャッシュメモリと、表示する
データを記憶するＲＡＭと、表示の垂直同期信号に同期
した信号を発生する手段を持ち、表示の垂直同期信号に
同期した信号を発生する手段で発生した信号をトリガー
として、コピーバッグ方式のキャッシュメモリのデータ
を表示するデータを記憶するＲＡＭに書き込む描画装置
であり、垂直同期信号が発生するたびにキャッシュメモ
リからＶＲＡＭにデータが書き込まれて正常に絵が表示
され、また、ＶＲＡＭをコピーバックのキャッシュメモ
リを使用してアクセスできるので、高速な描画処理がで
きるという作用を有する。
【０００９】本発明の請求項２に記載の発明は、請求項
１に記載の描画装置において、コピーバッグ方式のキャ
ッシュメモリにあるデータのうち、表示可能性があるデ
ータのみを表示するデータを記憶するＲＡＭに書き込む
ようにしたものであり、同じく高速な描画処理ができる
という作用を有する。
１に記載の描画装置において、コピーバッグ方式のキャ
ッシュメモリにあるデータのうち、表示可能性があるデ
ータのみを表示するデータを記憶するＲＡＭに書き込む
ようにしたものであり、同じく高速な描画処理ができる
という作用を有する。
【００１０】本発明の請求項３に記載の発明は、請求項
１に記載の描画装置において、コピーバッグ方式のキャ
ッシュメモリにあるデータのうち、キャッシュメモリに
は書き込まれたが、表示するデータを記憶するＲＡＭに
は書き込まれていないデータを選択して、表示するデー
タを記憶するＲＡＭに書き込むようにしたものであり、
同じく高速な描画処理ができるという作用を有する。
１に記載の描画装置において、コピーバッグ方式のキャ
ッシュメモリにあるデータのうち、キャッシュメモリに
は書き込まれたが、表示するデータを記憶するＲＡＭに
は書き込まれていないデータを選択して、表示するデー
タを記憶するＲＡＭに書き込むようにしたものであり、
同じく高速な描画処理ができるという作用を有する。
【００１１】以下、本発明の実施の形態について、図面
を参照しながら説明する。
を参照しながら説明する。
【００１２】（実施の形態１）図１は、本発明の実施の
形態１の描画装置の構成を示すブロック図である。
形態１の描画装置の構成を示すブロック図である。
【００１３】この描画装置は図１に示すように、キャッ
シュメモリを内蔵したＣＰＵ１と、ＶＲＡＭ３からデー
タを読み込んでカラー液晶５等への表示信号を発生し、
また、ＣＰＵ１からのアクセスによりＶＲＡＭ３へのデ
ータを書き込み、ＶＲＡＭ３からのデータの読み込みの
制御を行う表示コントロールＩＣ２と、表示するデータ
を記憶するためのＶＲＡＭ３と、表示コントロールＩＣ
２からの垂直同期信号をもとに、ＣＰＵ１への割り込み
要求信号を発生させる割り込み発生回路４と、表示コン
トロールＩＣ２からの信号により表示を行うカラー液晶
５と、プログラムを実行するための変数や、プログラム
そのもの格納するＲＡＭ６を備えて構成されている。
シュメモリを内蔵したＣＰＵ１と、ＶＲＡＭ３からデー
タを読み込んでカラー液晶５等への表示信号を発生し、
また、ＣＰＵ１からのアクセスによりＶＲＡＭ３へのデ
ータを書き込み、ＶＲＡＭ３からのデータの読み込みの
制御を行う表示コントロールＩＣ２と、表示するデータ
を記憶するためのＶＲＡＭ３と、表示コントロールＩＣ
２からの垂直同期信号をもとに、ＣＰＵ１への割り込み
要求信号を発生させる割り込み発生回路４と、表示コン
トロールＩＣ２からの信号により表示を行うカラー液晶
５と、プログラムを実行するための変数や、プログラム
そのもの格納するＲＡＭ６を備えて構成されている。
【００１４】つぎに、上記構成の描画装置の動作につい
て説明する。
て説明する。
【００１５】まず、キャッシュメモリの動作について説
明する。キャッシュメモリは高速アクセスができるメモ
リであり、アクセスしたアドレスとデータとコントロー
ル用の制御フラグが記憶される。ＣＰＵ１のアクセスは
キャッシュメモリを使用するアクセスと、キャッシュメ
モリを使用ないアクセスの２種類があり、キャッシュメ
モリを使用するアクセスでは、キャッシュメモリにライ
トする際に必ず実メモリにもライトするライトスルー
と、キャッシュメモリにライトする際に実メモリにライ
トしないコピーバックがある。
明する。キャッシュメモリは高速アクセスができるメモ
リであり、アクセスしたアドレスとデータとコントロー
ル用の制御フラグが記憶される。ＣＰＵ１のアクセスは
キャッシュメモリを使用するアクセスと、キャッシュメ
モリを使用ないアクセスの２種類があり、キャッシュメ
モリを使用するアクセスでは、キャッシュメモリにライ
トする際に必ず実メモリにもライトするライトスルー
と、キャッシュメモリにライトする際に実メモリにライ
トしないコピーバックがある。
【００１６】コピーバックは、ライトアクセスの度に実
メモリにライトしないので、ライトスルーより高速アク
セスが可能であるが、ＣＰＵ１がライトしたデータは必
ずしも実メモリにライトされない。
メモリにライトしないので、ライトスルーより高速アク
セスが可能であるが、ＣＰＵ１がライトしたデータは必
ずしも実メモリにライトされない。
【００１７】従来は、コピーバックでのＶＲＡＭへのア
クセスは、ＶＲＡＭにライトしたデータが必ずしもＶＲ
ＡＭにライトされないことがあるため、正常な絵が表示
できず、使用されなかった。
クセスは、ＶＲＡＭにライトしたデータが必ずしもＶＲ
ＡＭにライトされないことがあるため、正常な絵が表示
できず、使用されなかった。
【００１８】これに対し本発明の実施の形態１の描画装
置では、コピーバックでＶＲＡＭをアクセスしても正常
な絵が表示できるようにするものであり、コピーバック
でＶＲＡＭにアクセスできるため、ＣＰＵ１の表示デー
タを書き込む処理が高速に行うことができる。
置では、コピーバックでＶＲＡＭをアクセスしても正常
な絵が表示できるようにするものであり、コピーバック
でＶＲＡＭにアクセスできるため、ＣＰＵ１の表示デー
タを書き込む処理が高速に行うことができる。
【００１９】また、本発明の実施の形態１の描画装置で
は、割り込み発生回路４により表示コントロールＩＣ２
からの垂直同期信号を検知して、ＣＰＵ１に割り込み要
求信号を発生させる。ＣＰＵ１は割り込み要求信号が発
生すると割り込み処理を通常の処理を中止して実行す
る。割り込み処理では、キャッシュメモリのデータをＶ
ＲＡＭ３に書き込む。割り込み処理が終了したら通常の
処理に復帰する。この割り込み処理により、キャッシュ
メモリのデータがＶＲＡＭ３に書き込まれるので正常な
絵が表示される。
は、割り込み発生回路４により表示コントロールＩＣ２
からの垂直同期信号を検知して、ＣＰＵ１に割り込み要
求信号を発生させる。ＣＰＵ１は割り込み要求信号が発
生すると割り込み処理を通常の処理を中止して実行す
る。割り込み処理では、キャッシュメモリのデータをＶ
ＲＡＭ３に書き込む。割り込み処理が終了したら通常の
処理に復帰する。この割り込み処理により、キャッシュ
メモリのデータがＶＲＡＭ３に書き込まれるので正常な
絵が表示される。
【００２０】前記割り込み処理の内容をさらに詳しく記
述する。
述する。
【００２１】本実施の形態１では、ＲＡＭ６もコピーバ
ックでアクセスされる。キャッシュメモリには、ＶＲＡ
Ｍ３へのアクセスデータとＲＡＭ６へのアクセスデータ
の２種類が記憶されている。割り込み処理では、キャッ
シュメモリの中に記憶されているアクセスしたアドレス
を調べて、そのアドレスがＶＲＡＭ３かどうかを判定す
る。ＶＲＡＭ３でない場合は何も行わない。ＶＲＡＭ３
の場合はそのデータに対する制御フラグＶ，Ｕを調べ
る。フラグＶが１のときは、そのキャッシュのデータが
有効であることを示す。フラグＵが１のときは、そのキ
ャッシュのデータが実メモリには書き込まれていないこ
とを示す。フラグＶ，Ｕが共に１のときにそのキャッシ
ュのデータをＶＲＡＭ３に書き込む。
ックでアクセスされる。キャッシュメモリには、ＶＲＡ
Ｍ３へのアクセスデータとＲＡＭ６へのアクセスデータ
の２種類が記憶されている。割り込み処理では、キャッ
シュメモリの中に記憶されているアクセスしたアドレス
を調べて、そのアドレスがＶＲＡＭ３かどうかを判定す
る。ＶＲＡＭ３でない場合は何も行わない。ＶＲＡＭ３
の場合はそのデータに対する制御フラグＶ，Ｕを調べ
る。フラグＶが１のときは、そのキャッシュのデータが
有効であることを示す。フラグＵが１のときは、そのキ
ャッシュのデータが実メモリには書き込まれていないこ
とを示す。フラグＶ，Ｕが共に１のときにそのキャッシ
ュのデータをＶＲＡＭ３に書き込む。
【００２２】図２は、本発明の実施の形態１の描画装置
のキャッシュメモリにおけるキャッシュデータの説明図
である。本例ではキャッシュするデータは３２バイト単
位であり、２５６個（２５６×３２バイト＝８Ｋバイ
ト）のデータがキャッシュメモリ内に記憶でき、各デー
タごとに、Ｕフラグ，Ｖフラグ，アクセスアドレスが付
属的に記憶される。アクセスアドレスは３２バイト単位
のデータなので、下位５ビットを除いて保存される。割
り込み処理では、この２５６個のアクセスアドレス，Ｕ
フラグ，Ｖフラグを調べ、前記の条件に合致したときに
キャシュのデータを３２バイト読み込んで、ＶＲＡＭの
対応するアドレスに３２バイトライトする。
のキャッシュメモリにおけるキャッシュデータの説明図
である。本例ではキャッシュするデータは３２バイト単
位であり、２５６個（２５６×３２バイト＝８Ｋバイ
ト）のデータがキャッシュメモリ内に記憶でき、各デー
タごとに、Ｕフラグ，Ｖフラグ，アクセスアドレスが付
属的に記憶される。アクセスアドレスは３２バイト単位
のデータなので、下位５ビットを除いて保存される。割
り込み処理では、この２５６個のアクセスアドレス，Ｕ
フラグ，Ｖフラグを調べ、前記の条件に合致したときに
キャシュのデータを３２バイト読み込んで、ＶＲＡＭの
対応するアドレスに３２バイトライトする。
【００２３】図２の１番上のキャッシュデータのアクセ
スアドレスは８０００なので３２倍して１０００００番
地、２番目は８００１なので３２倍して１０００２０番
地、３番目は００００なので３２倍して００００００番
地に対応したデータであることがわかる。本例ではＲＡ
Ｍは００００００番地から０Ｆ００００番地、ＶＲＡＭ
は１０００００番地から１ＦＦＦＦＦ番地に配置してあ
る。したがって、図２の１番上と２番目がＶＲＡＭに対
するデータ、３番目はＲＡＭに対するデータである。
スアドレスは８０００なので３２倍して１０００００番
地、２番目は８００１なので３２倍して１０００２０番
地、３番目は００００なので３２倍して００００００番
地に対応したデータであることがわかる。本例ではＲＡ
Ｍは００００００番地から０Ｆ００００番地、ＶＲＡＭ
は１０００００番地から１ＦＦＦＦＦ番地に配置してあ
る。したがって、図２の１番上と２番目がＶＲＡＭに対
するデータ、３番目はＲＡＭに対するデータである。
【００２４】また、図２の１番上のデータはＵフラグが
０で、Ｖフラグが１なので、キャッシュメモリの中のデ
ータが有効で、実メモリとデータが一致していることが
わかる。同様に図２の上から２番目のデータはＵフラグ
が１で、Ｖフラグが１なので、キャッシュメモリの中の
データが有効で、実メモリとデータが一致していないこ
とがわかる。
０で、Ｖフラグが１なので、キャッシュメモリの中のデ
ータが有効で、実メモリとデータが一致していることが
わかる。同様に図２の上から２番目のデータはＵフラグ
が１で、Ｖフラグが１なので、キャッシュメモリの中の
データが有効で、実メモリとデータが一致していないこ
とがわかる。
【００２５】本発明の実施の形態１では、割り込み処理
で、アクセスアドレスがＶＲＡＭでＵフラグが１でＶフ
ラグが１のときのみキャッシュメモリのデータをＶＲＡ
Ｍに書き込むので、図２の上から１，３番目のデータは
ないものとし、２番目のデータを３２バイト読み出し
て、１０００２０番地から１００３Ｆ番地（ＶＲＡＭ）
へ書き込む。
で、アクセスアドレスがＶＲＡＭでＵフラグが１でＶフ
ラグが１のときのみキャッシュメモリのデータをＶＲＡ
Ｍに書き込むので、図２の上から１，３番目のデータは
ないものとし、２番目のデータを３２バイト読み出し
て、１０００２０番地から１００３Ｆ番地（ＶＲＡＭ）
へ書き込む。
【００２６】また、ＶＲＡＭに対応してないキャッシュ
メモリのデータやＶＲＡＭに対応していても、キャッシ
ュメモリのデータと実メモリのデータが一致している場
合はキャッシュメモリから実メモリに書き込まないの
で、少ないバスアクセスで割り込み処理を終了できる。
メモリのデータやＶＲＡＭに対応していても、キャッシ
ュメモリのデータと実メモリのデータが一致している場
合はキャッシュメモリから実メモリに書き込まないの
で、少ないバスアクセスで割り込み処理を終了できる。
【００２７】
【発明の効果】以上の説明より明らかなように、本発明
による描画装置は、ＶＲＡＭをコピーバックのキャッシ
ュメモリを使用してアクセスできるので、高速な描画処
理が実現できるものであり、その効果は大きい。
による描画装置は、ＶＲＡＭをコピーバックのキャッシ
ュメモリを使用してアクセスできるので、高速な描画処
理が実現できるものであり、その効果は大きい。
【図１】本発明の実施の形態１の描画装置の構成を示す
ブロック図
ブロック図
【図２】同描画装置のキャッシュメモリにおけるキャッ
シュデータの説明図
シュデータの説明図
【符号の説明】 １ ＣＰＵ ２ 表示コントロールＩＣ ３ ＶＲＡＭ ４ 割り込み発生回路 ５ カラー液晶 ６ ＲＡＭ
Claims (3)
- 【請求項１】コピーバッグ方式のキャッシュメモリと、
表示するデータを記憶するＲＡＭと、表示の垂直同期信
号に同期した信号を発生する手段を持ち、表示の垂直同
期信号に同期した信号を発生する手段で発生した信号を
トリガーとして、コピーバッグ方式のキャッシュメモリ
のデータを表示するデータを記憶するＲＡＭに書き込む
ことを特徴とする描画装置。 - 【請求項２】コピーバッグ方式のキャッシュメモリにあ
るデータのうち、表示可能性があるデータのみを表示す
るデータを記憶するＲＡＭに書き込むことを特徴とする
請求項１記載の描画装置。 - 【請求項３】コピーバッグ方式のキャッシュメモリにあ
るデータのうち、キャッシュメモリには書き込まれた
が、表示するデータを記憶するＲＡＭには書き込まれて
いないデータを選択して、表示するデータを記憶するＲ
ＡＭに書き込むことを特徴とする請求項１記載の描画装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000008900A JP2001202071A (ja) | 2000-01-18 | 2000-01-18 | 描画装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000008900A JP2001202071A (ja) | 2000-01-18 | 2000-01-18 | 描画装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001202071A true JP2001202071A (ja) | 2001-07-27 |
Family
ID=18537115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000008900A Pending JP2001202071A (ja) | 2000-01-18 | 2000-01-18 | 描画装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001202071A (ja) |
-
2000
- 2000-01-18 JP JP2000008900A patent/JP2001202071A/ja active Pending
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