JP2001197494A

JP2001197494A - 画像及び掲示画像を表示するｍｐｅｇ復号化回路

Info

Publication number: JP2001197494A
Application number: JP2000335825A
Authority: JP
Inventors: Pierre Marty; マルティピエール
Original assignee: STMicroelectronics SA
Current assignee: STMicroelectronics SA
Priority date: 1999-11-03
Filing date: 2000-11-02
Publication date: 2001-07-19
Also published as: US6741654B1; FR2800550A1; EP1098524B1; FR2800550B1; EP1098524A1

Abstract

(57)【要約】（修正有）【課題】単一ＭＰＥＧデコーダ及びメモリを使用して
主画像及び掲示画像を復号化し且つ表示するようにす
る。【解決手段】回路１２のメモリ６は、両方向バス８か
らアクセスされるように、またＭＰＥＧデコーダ４は、
メモリの符号化及び復号化データを読み出すようにバス
８に接続され、第１の画像のメモリデータから読み出す
ことができる第１のパス１６に沿ってバスに接続された
符号化されたデータの出力部を有する。第１の画像表示
回路１０は、その入力部がデコーダによって書き込まれ
たデータをメモリから読み出すようにバスに接続され、
更に、デシメータ回路１４と、第２の画像表示回路１８
とを含み、デシメータ回路は、縮小表示の第２の画像の
データをメモリに書き込むように第２のパスに沿って、
デコーダの出力部とバスとの間に接続され、第２の画像
表示回路は、デシメータ回路によって書き込まれたデー
タをメモリから読み出すようにバスに接続される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＰＥＧ規格に従
って符号化され、表示回路に送られる画像列を復元する
ための回路に関する。詳細には、主画像に掲示(incrust
ed)される画像をスクリーンに表示することを可能にす
る集積回路に関する。

【０００２】

【従来の技術】ＭＰＥＧ符号化規格は、縮小されたメモ
リ空間にデジタル画像列の画像を記憶することを可能に
する。ＭＰＥＧ符号化は、３つのカテゴリに従って列の
画像をデジタル化することを提供する。列の始めと終わ
りの画像は、個々に符号化され、「内部(intra)」画像
と称される。「予測(predicted)」画像と称される多く
の中間画像は、先の内部画像又は予測画像との違いを考
慮することによって符号化される。「二方向(bidirecti
onal)」画像と称される他の画像は、それらの周囲の内
部又は予測画像を考慮して符号化される。デコーダレベ
ルにおいて、符号化された画像列は第１のメモリに記憶
され、２つの逐次に復号化された内部／予測画像はバッ
ファ内に記憶される。第１のメモリ及びバッファは、通
常、同一メモリの２つの領域であり、ＭＰＥＧデコーダ
がバスを介して読み出し且つ書き込むことができる。

【０００３】図１は、ＭＰＥＧデコーダ４を含む集積回
路２を概略的に表している。該ＭＰＥＧデコーダ４は、
符号化されたデータの入力部ＣＤＩと、復号化されたデ
ータの入力部ＤＤＩと、復号化されたデータの出力部Ｄ
ＤＯとを、両方向バス８に接続する。メモリ６も、バス
８で読み出し又は書き込みができるように接続され、表
示回路１０は、バス８で読み出しができるように接続さ
れる。

【０００４】デコーダ４の機能は、メモリ６内に記憶さ
れた符号化された画像を復号化することである。該デコ
ーダは、特定の画像を復号化するために、２つの先に復
号化された画像（内部／予測）を用いなければならな
い。これら２つの画像は、デコーダ４によって復号化さ
れた後で、メモリ６内に記憶される。他方で、デコーダ
４によって復号化された画像は、表示回路１０によって
すぐに読み出されないが、メモリ６に一時的に記憶され
る。従って、メモリ６は、符号化された画像に加えて、
３つの復号化された画像を含むことができなければなら
ない。表示回路１０は、メモリ６から行毎に画像を読み
出すことによって、復号化された各画像を表示する。行
毎に読み出されたデータは、例えばテレビスクリーンに
よって、直接に表示することができるように、実質的に
フィルタされ且つ同期化される。

【０００５】多くのアナログテレビセットは、主画像の
表示に加えて、スクリーンのわずかな時間(fraction)
に、副画像即ち掲示画像の表示を提供する。デジタルテ
レビにおいて、掲示画像及び主画像を同時に表示するこ
とを可能にする、ＭＰＥＧ規格に従って符号化された画
像列を復号化するための回路が所望されている。明らか
な解決策は、主画像と掲示すべき画像とをそれぞれ復号
化し且つ表示する複製回路２を含むことである。この解
決策は、結果としてテレビセットをかなり高価格にす
る。掲示すべき画像に係る回路としては、従来の回路よ
りも更に一層早い速度でなければならない。これは、画
像の通常の縦幅よりも低い縦幅からなる、掲示すべき画
像に係るデータが、通常の画像に係るデータと同じ数と
なることによるが、通常の画像走査期間のわずかな時間
に読み出されなければならない。

【０００６】

【発明が解決しようとする課題】本発明の目的は、主画
像及び掲示画像を復号化し且つ表示すると同時に、単一
ＭＰＥＧデコーダ及び単一メモリの使用を共有すること
を可能にする電子回路を提供することにある。

【０００７】本発明の他の目的は、メモリの共有に係る
メモリサイズとメモリ読み出し速度と必要条件を限定す
るような回路を提供することである。

【０００８】

【課題を解決するための手段】これら目的を達成するた
めに、本発明は、メモリと、ＭＰＥＧデコーダと、第１
の画像表示回路とを有しており、メモリは、両方向バス
から読み出し及び書き込みモードでアクセスされるよう
に接続されており、ＭＰＥＧデコーダは、符号化された
画像データの入力部と、画素列に対応する復号化された
画像データの入力部と、復号化された画像データの出力
部とを有し、デコーダの入力部は、メモリから読み出す
ことができるようにバスに接続されており、デコーダの
出力部は、第１の画像のデータをメモリに書き込むこと
ができるように第１のパスに沿ってバスに接続されてお
り、第１の画像表示回路の入力部は、デコーダによって
書き込まれたデータをメモリから読み出すことができる
ようにバスに接続されており、更に、デジタルフィルタ
と、第２の画像表示回路とを含んでおり、デジタルフィ
ルタは、予め決められた数の画素の任意の列に対して１
つの画素を提供し、第２の画像のデータをメモリに書き
込むことができるように第２のパスに沿って、デコーダ
の出力部とバスとの間に接続されており、第２の画像表
示回路の入力部は、フィルタによって書き込まれたデー
タをメモリから読み出すことができるようにバスに接続
されている。

【０００９】本発明の一実施形態によれば、電子回路
は、第１のパスに接続された圧縮回路と、バスとデコー
ダの復号化されたデータの入力部との間に接続された第
１の復元回路と、バスと第１の表示回路との間に接続さ
れた、第２の復元回路及びそれに続くブロック−行変換
回路とを含む。

【００１０】以下の本発明の目的、特徴及び効果は、添
付図面と共に、詳細に、以下の何ら限定しない特別の実
施形態の記載の中で説明される。

【００１１】

【発明の実施の形態】図１から図３について、同一参照
符号は同一要素を表している。

【００１２】図２は、ＭＰＥＧ規格に従って符号化され
た画像列に基づいた主画像及び掲示画像を復号化し且つ
表示することを可能にする単一デコーダを用いて、図１
の回路２と同じ集積回路１２を概略的に表している。回
路１２は、回路２の構成要素に加えて、「デシメータ」
回路即ちデジタルフィルタ１４を含む。該フィルタ１４
は、バス８とデコーダ４の出力部ＤＤＯとの間で、シン
プルバス１６と並列に接続される。第２の表示回路１８
もまた、バス８に接続されている。表示回路１０及び１
８は、従来通り、スクリーン１９のような同一の表示装
置に接続されている。

【００１３】回路１２において、バス１６を用いること
により、主画像が、前述されたように復号化され、記憶
され且つ表示される。しかしながら、掲示すべき画像
は、サイズの縮小、即ちそれら復号化とそれら表示との
間の「デシメーション」を受けなければならない。実際
に、提示すべき画像は、本来、主画像と同じサイズを有
する画像であるが、表示回路１８によって縮小されたサ
イズで表示されなければならない。従って、デシメータ
回路１４は、ｎ個の画素に対して１つの画素しか生じな
い機能を有し、ｎは、掲示すべき復号化された画像の所
望の縮小比となる。デシメータ回路１４によってメモリ
６に書き込まれた、復号化され且つ「デシメーとされ
た」掲示すべき画像は、読み出され、表示回路１８によ
って直接的に表示され、読み出されることができる。そ
の画像の型は、「内部」「予測」又は「二方向」型であ
る。しかしながら、復号化された内部又は予測画像は、
一度デシメートされると、もはやデコーダ４によって用
いることができない。一方で、前述から理解できるよう
に、これら画像は、二方向に画像を復号化するために必
要とされる。従って、予測又は内部の掲示画像が復号化
されたとき、直接的にバス１６を介して次にデコーダ４
に用いられるようにデシメートされていない形式と、次
の表示に対するデシメートされた形式との両方でメモリ
６に記憶される。掲示すべき両方向画像が復号化された
とき、次の表示に対して、デシメートされた形式のみで
メモリ６に記憶される。バッファが（図示無し）バス８
とバス１６との間で、デシメータ回路１４の出力部に配
置されることに注目すべきである。これは、各々符号化
された掲示すべき画像がメモリ６に書き込まれるまで、
その画像のデシメートされた形式及びデシメートされて
いない形式を一時的に記憶するためである。

【００１４】回路１２は、１つの表示周期に主画像及び
掲示すべき画像を復号化し及び表示するために、十分な
速度で動作しなければならない。このために、・表示周
期の期間の中で、デコーダ４は、主画像及び掲示すべき
画像を復号化することができなければならない。即ち、
２つの符号化された画像と４つの復号化された画像とを
メモリ６から読み出し、２つの符号化された画像と１つ
のデシメートされた復号化された画像とをメモリ６に書
き込むことができなければならない。・表示周期の期間
の中で、表示回路１０は、メモリ６から１つの復号化さ
れた画像を読み出すことができなければならない。・表
示回路１８は、同一速度で、１つのデシメートされた復
号化された画像を、メモリ６から読み出すことができな
ければならない。実際に、提示すべき画像の表示は、ス
クリーンの一部分だけに行われ、スクリーン全体に渡る
画像の表示周期よりも短い時間で終了するが、画像デー
タが予めデシメートされているために、読み出すべきデ
ータが少なくなる。言い換えれば、読み出すべきデータ
の数と、前記データを読み出すために利用可能な期間と
の間の比率が減らされる。これは、デシメートされてい
ない画像を記憶する場合に対する本発明の第１の効果で
ある。それは、それらの部分しか表示しないためにデシ
メートされていない画像全体を、非常に素早く読み出す
ことが必要ではない。従って、本発明による回路の速度
は、通常の回路の速度よりも２倍早いだけである。言い
換えれば、本発明による回路の瞬間メモリ通過帯域は、
通常の回路の通過帯域よりも２倍大きいだけである。

【００１５】本発明の第２の実施形態によれば、図２の
回路に対して、圧縮／復元手段を加えることによってこ
の速度を更に低下することが所望される。

【００１６】図３は、この速度低下を可能にする集積回
路２０を概略的に表しており、回路１２の構成要素に加
えて、圧縮回路１２と、復元回路２４及び２６と、ブロ
ック−行変換回路２８とを更に含む。圧縮回路２２は、
デコーダ４の出力部ＤＤＯとバス１６との間に接続され
る。復元回路２４及び２６は、バス８とデコーダ４の出
力部ＤＤＩとの間、及びバス８と表示回路１０との間
に、それぞれ接続される。圧縮回路は、デシメートされ
ていない復号化された画像によってメモリに占有された
サイズを縮小するための公知のアルゴリズムを用いる。
圧縮された画像がデコーダ４によって及び表示回路１０
によってそれぞれ用いられる前に、該画像は、１つの復
元回路２４によって復元されなければならない。復元さ
れたデータは、従来通りブロックの形式で発生され、表
示回路１０は行の形式のデータを用いることに注目すべ
きである。従って、ブロック−行変換回路２８は、復元
回路２６の出力部に置かれる。

【００１７】圧縮器２２による画像の圧縮比をｋと称
し、メモリ６に記憶された、圧縮された復号化された画
像は、復元された画像を読み出し且つ書き込むために必
要とされる速度の１／ｋの速度で書き込まれ及び読み出
されることができる。他方で、圧縮された復号化された
画像が１／ｋのサイズを有するために、メモリ６のサイ
ズを縮小することができる。従って、回路２０は、実質
的に１／ｋの速度のメモリ６を用いることができ、回路
１２よりもコストを低減することができる。

【００１８】例えば、従来、メモリに３×２４＝７２メ
ガビットを必要とする掲示すべき画像は、本発明によれ
ば、縦幅について係数４でデシメートされた３つの画像
に対して、値ｋ＝４＋３×（２４／１６）メガビットの
２つの圧縮された画像に対して、２×２４／４メガビッ
トで記憶され、即ち全体で１６．５メガビットとなる。

【００１９】本発明による圧縮／復元回路の使用は、例
えば、主画像及び提示画像を表示するために複製された
図１のような回路を使用することと比較して、特に効果
的である。このような使用は、複製回路のメモリの動作
速度をｋで分割すること可能にする。しかしながら、通
常のフレーム走査期間のわずかな時間に、掲示すべき画
像をブロックから行に復元し且つ変換するために十分な
速度の回路を、掲示すべき画像の表示ラインで用いるこ
とを必要とする。実現するために特に複雑となるこのよ
うな回路は、本発明によれば必要ない。

【００２０】勿論、本発明は、当業者によれば容易に想
到することができるであろう種々の変更、修正及び改善
をすることもできる。一例として、主画像として表示さ
れようとする復号化された画像を、復元形式で記憶する
ことができる回路を、想到することもできる。これは、
メモリ６のサイズの増加と速度の高速化とによるコスト
において、復元回路２６とブロック−行変換回路２８と
を取り除くことによって、それら表示ラインを簡単にす
ることができる。また、メモリの読み出し及び書き込み
時間を短くすることが可能となるように、メモリに記憶
された復号化された掲示すべき画像を圧縮することが明
らかである。また、回路の複雑さの増加によるコストに
おいてメモリ動作速度を遅くすることも明らかである。
更に、メモリ６は、回路に対する内部メモリするか、例
えば並列アクセスによってバス８に接続された外部メモ
リにするかは無関係である。

【００２１】このような変更、修正及び改善は、この開
示した部分の範囲内にあり、本発明の技術的思想及び見
地の範囲内でしようとするものである。従って、前述し
た説明は、例としてのみであり、限定しようとするもの
ではない。本発明は、特許請求の範囲及びそれらの均等
物として規定されるものにのみ限定される。

【図面の簡単な説明】

【図１】主画像のみの表示のためのＭＰＥＧ復号化回路
の構成図である。

【図２】本発明による主画像及び掲示画像の表示のため
のＭＰＥＧ復号化回路の第１の実施形態の構成図であ
る。

【図３】本発明による主画像及び掲示画像の表示のため
のＭＰＥＧ復号化回路の第２の実施形態の構成図であ
る。

【符号の説明】

２集積回路４ＭＰＥＧデコーダ６メモリ８バス、両方向バス１０第１の画像表示回路１２集積回路１４デジタルフィルタ、デシメータ回路１６第１のパス１８第２の画像表示回路１９スクリーン２０集積回路２２圧縮回路２４第１の復元回路２６第２の復元回路２８ブロック−行変換回路

Claims

【特許請求の範囲】

【請求項１】メモリ（６）と、ＭＰＥＧデコーダ
（４）と、第１の画像表示回路（１０）とを有してお
り、前記メモリ（６）は、両方向バス（８）から読み出し及
び書き込みモードでアクセスされるように接続されてお
り、前記ＭＰＥＧデコーダ（４）は、符号化された画像デー
タの入力部（ＣＤＩ）と、画素列に対応する復号化され
た画像データの入力部（ＤＤＩ）と、復号化された画像
データの出力部（ＤＤＯ）とを有し、前記デコーダの入
力部は、前記メモリから読み出すことができるように前
記バスに接続されており、前記デコーダの出力部は、第
１の画像のデータを前記メモリに書き込むことができる
ように第１のパス（１６）に沿って前記バスに接続され
ており、前記第１の画像表示回路（１０）の入力部は、前記デコ
ーダによって書き込まれた前記データを前記メモリから
読み出すことができるように前記バスに接続されてお
り、更に、デジタルフィルタ（１４）と、第２の画像表示回
路（１８）とを含んでおり、前記デジタルフィルタ（１４）は、予め決められた数の
画素の任意の列に対して１つの画素を提供し、第２の画
像のデータを前記メモリに書き込むことができるように
第２のパスに沿って、前記デコーダの出力部（ＤＤＯ）
と前記バス（８）との間に接続されており、前記第２の画像表示回路（１８）の入力部は、前記フィ
ルタによって書き込まれた前記データを前記メモリから
読み出すことができるように前記バスに接続されている
ことを特徴とする電子回路。
【請求項２】前記第１のパスに接続された圧縮回路
（２２）と、前記バスと前記デコーダの復号化されたデータの入力部
（ＤＤＩ）との間に接続された第１の復元回路（２４）
と、前記バスと前記第１の表示回路（１０）との間に接続さ
れた、第２の復元回路（２６）及びそれに続くブロック
−行変換回路（２８）とを含むことを特徴とする請求項
１に記載の電子回路。