JP2001196929A - Ｐｌｌ内蔵ａｄ変換器 - Google Patents
Ｐｌｌ内蔵ａｄ変換器Info
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- JP2001196929A JP2001196929A JP2000007932A JP2000007932A JP2001196929A JP 2001196929 A JP2001196929 A JP 2001196929A JP 2000007932 A JP2000007932 A JP 2000007932A JP 2000007932 A JP2000007932 A JP 2000007932A JP 2001196929 A JP2001196929 A JP 2001196929A
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Abstract
(57)【要約】
【課題】 ＡＤ変換器の動作周波数に応じた電流で動作
し、低消費電力化を可能とするＰＬＬ内蔵ＡＤ変換器を
得る。 【解決手段】 水平周波数に同期したクロック信号を生
成するＰＬＬ回路を備え、前記ＰＬＬ回路のクロック信
号で動作するＰＬＬ内蔵ＡＤ変換器において、前記ＰＬ
Ｌ回路のフィルタ電圧でＡＤ変換器の動作電流を制御す
る。
し、低消費電力化を可能とするＰＬＬ内蔵ＡＤ変換器を
得る。 【解決手段】 水平周波数に同期したクロック信号を生
成するＰＬＬ回路を備え、前記ＰＬＬ回路のクロック信
号で動作するＰＬＬ内蔵ＡＤ変換器において、前記ＰＬ
Ｌ回路のフィルタ電圧でＡＤ変換器の動作電流を制御す
る。
Description
【０００１】
【発明の属する技術分野】この発明は、ＰＬＬ内蔵ＡＤ
変換器、特に、液晶表示（以下、ＬＣＤという）モニタ
ーに用いられるＰＬＬ内蔵ＡＤ変換器に関するものであ
る。
変換器、特に、液晶表示（以下、ＬＣＤという）モニタ
ーに用いられるＰＬＬ内蔵ＡＤ変換器に関するものであ
る。
【０００２】
【従来の技術】最近ＣＲＴモニターに代わって、低消費
電力，省スペースなどの要求により、ＬＣＤモニターが
増えてきている。この機器において使用される水平同期
用クロック信号発生器（以下、ＰＬＬという）と、その
クロック信号（以下、ＣＬＫと略すことあり）でＲＧＢ
信号をデジタル信号に変換するためのＡＤ変換器の消費
電力は、注目されるべき留意点である。
電力，省スペースなどの要求により、ＬＣＤモニターが
増えてきている。この機器において使用される水平同期
用クロック信号発生器（以下、ＰＬＬという）と、その
クロック信号（以下、ＣＬＫと略すことあり）でＲＧＢ
信号をデジタル信号に変換するためのＡＤ変換器の消費
電力は、注目されるべき留意点である。
【０００３】図３に、従来の水平周波数（ｆｈ）に同期
したＣＬＫを生成するＰＬＬ回路とＡＤＣ変換器を示
す。図３において、１はアナログ入力端子、２は水平同
期入力端子、３は位相比較器、４はフィルタ端子、５は
電圧制御発振器、６はＡＤ変換器、７はデジタル信号出
力端子である。
したＣＬＫを生成するＰＬＬ回路とＡＤＣ変換器を示
す。図３において、１はアナログ入力端子、２は水平同
期入力端子、３は位相比較器、４はフィルタ端子、５は
電圧制御発振器、６はＡＤ変換器、７はデジタル信号出
力端子である。
【０００４】次に、動作について説明する。図３におい
て、アナログ入力端子１から入力されたＲＧＢ信号は、
ＡＤ変換器６に入力されて、デジタル信号に変換され、
デジタル信号出力端子７から出力される。一方、水平同
期入力端子２から入力された水平同期信号（ｆｈ）は位
相比較器３で電圧制御発振器５の発振周波数８と位相比
較されて、位相差に比例した電圧がフィルタ端子４に出
力される。この差電圧で電圧制御発振器５の出力周波数
を制御する。通常、電圧が低いと低周波、高いと高周波
となる。
て、アナログ入力端子１から入力されたＲＧＢ信号は、
ＡＤ変換器６に入力されて、デジタル信号に変換され、
デジタル信号出力端子７から出力される。一方、水平同
期入力端子２から入力された水平同期信号（ｆｈ）は位
相比較器３で電圧制御発振器５の発振周波数８と位相比
較されて、位相差に比例した電圧がフィルタ端子４に出
力される。この差電圧で電圧制御発振器５の出力周波数
を制御する。通常、電圧が低いと低周波、高いと高周波
となる。
【０００５】この電圧制御発振器５の出力は、ＡＤ変換
器６のＣＬＫとして使用される。これで、ＲＧＢ入力信
号を精度良くアナログからデジタルに変換できる。ＸＧ
Ａ対応の場合には、水平周波数（ｆｈ）が３０〜１００
ＫＨｚのＣＬＫ周波数について２０〜８０ＭＨｚをカバ
ーしている。
器６のＣＬＫとして使用される。これで、ＲＧＢ入力信
号を精度良くアナログからデジタルに変換できる。ＸＧ
Ａ対応の場合には、水平周波数（ｆｈ）が３０〜１００
ＫＨｚのＣＬＫ周波数について２０〜８０ＭＨｚをカバ
ーしている。
【０００６】
【発明が解決しようとする課題】従来のＡＤＣ変換器
は、以上のように構成されているので、ＣＬＫ周波数
（ｆｈ）が２０〜８０ＭＨｚに変動した場合でも、同じ
動作電流で動作することになる。したがって、ＡＤ変換
器は、８０ＭＨｚ動作する動作電流で設計する必要があ
る。
は、以上のように構成されているので、ＣＬＫ周波数
（ｆｈ）が２０〜８０ＭＨｚに変動した場合でも、同じ
動作電流で動作することになる。したがって、ＡＤ変換
器は、８０ＭＨｚ動作する動作電流で設計する必要があ
る。
【０００７】この発明は、上記のような問題点を解決す
るためになされたもので、ＡＤ変換器の動作周波数に応
じた電流で動作し低消費電力化を可能とするＰＬＬ内蔵
ＡＤ変換器を提供しようとするものである。
るためになされたもので、ＡＤ変換器の動作周波数に応
じた電流で動作し低消費電力化を可能とするＰＬＬ内蔵
ＡＤ変換器を提供しようとするものである。
【０００８】
【０００９】第１の発明に係るＰＬＬ内蔵ＡＤ変換器で
は、水平周波数に同期したクロック信号を生成するＰＬ
Ｌ回路を備え、前記ＰＬＬ回路のクロック信号で動作す
るＡＤ変換器において、前記ＰＬＬ回路のフィルタ電圧
でＡＤ変換器の動作電流を制御するようにしたものであ
る。
は、水平周波数に同期したクロック信号を生成するＰＬ
Ｌ回路を備え、前記ＰＬＬ回路のクロック信号で動作す
るＡＤ変換器において、前記ＰＬＬ回路のフィルタ電圧
でＡＤ変換器の動作電流を制御するようにしたものであ
る。
【００１０】第２の発明に係るＰＬＬ内蔵ＡＤ変換器で
は、水平周波数に同期したクロック信号を生成するＰＬ
Ｌ回路を備え、前記ＰＬＬ回路のクロック信号で動作す
るＡＤ変換器において、前記ＰＬＬ回路のフィルタ電圧
でバッファ回路を介してバイアス回路を制御し、ＡＤ変
換器の動作電流を制御するようにしたものである。
は、水平周波数に同期したクロック信号を生成するＰＬ
Ｌ回路を備え、前記ＰＬＬ回路のクロック信号で動作す
るＡＤ変換器において、前記ＰＬＬ回路のフィルタ電圧
でバッファ回路を介してバイアス回路を制御し、ＡＤ変
換器の動作電流を制御するようにしたものである。
【００１１】第３の発明に係るＰＬＬ内蔵ＡＤ変換器で
は、水平周波数に同期したクロック信号を生成するＰＬ
Ｌ回路を備え、前記ＰＬＬ回路のクロック信号で動作す
るＡＤ変換器において、前記ＰＬＬ回路のフィルタ電圧
でデジタル出力バッファの能力を制御するようにしたも
のである。
は、水平周波数に同期したクロック信号を生成するＰＬ
Ｌ回路を備え、前記ＰＬＬ回路のクロック信号で動作す
るＡＤ変換器において、前記ＰＬＬ回路のフィルタ電圧
でデジタル出力バッファの能力を制御するようにしたも
のである。
【００１２】第４の発明に係るＰＬＬ内蔵ＡＤ変換器で
は、水平周波数に同期したクロック信号を生成するＰＬ
Ｌ回路を備え、前記ＰＬＬ回路のクロック信号で動作す
るＡＤ変換器において、前記ＰＬＬ回路のフィルタ電圧
でデジタル出力用バッファを切り替えることにより、デ
ジタル出力バッファの能力を制御するようにしたもので
ある。
は、水平周波数に同期したクロック信号を生成するＰＬ
Ｌ回路を備え、前記ＰＬＬ回路のクロック信号で動作す
るＡＤ変換器において、前記ＰＬＬ回路のフィルタ電圧
でデジタル出力用バッファを切り替えることにより、デ
ジタル出力バッファの能力を制御するようにしたもので
ある。
【００１３】この発明による実施の形態では、この発明
における回路は、位相比較器３の位相差電圧が得られる
フィルタ端子４でＡＤ変換器のバイアス回路を制御する
ようにした。この発明の実施の形態におけるＡＤ変換器
は、常に自動的にＣＬＫ周波数に対応した電流で動作さ
せることによりＬＣＤモニター用ＡＤ変換器の低消費電
力化を可能にする。
における回路は、位相比較器３の位相差電圧が得られる
フィルタ端子４でＡＤ変換器のバイアス回路を制御する
ようにした。この発明の実施の形態におけるＡＤ変換器
は、常に自動的にＣＬＫ周波数に対応した電流で動作さ
せることによりＬＣＤモニター用ＡＤ変換器の低消費電
力化を可能にする。
【００１４】
【発明の実施の形態】実施の形態１．この発明による実
施の形態１を、図１について説明する。図１は、この発
明の実施の形態１によるＡＤ変換器の構成を示すブロッ
ク図である。図中、従来の技術を示す図３と同一符号は
同一または相当部分を示す。図において、１はアナログ
入力端子、２は水平同期入力端子、３は位相比較器、４
はフィルタ端子、５は電圧制御発振器、６はＡＤ変換
器、７はデジタル信号出力端子、９はバッファ回路であ
る。
施の形態１を、図１について説明する。図１は、この発
明の実施の形態１によるＡＤ変換器の構成を示すブロッ
ク図である。図中、従来の技術を示す図３と同一符号は
同一または相当部分を示す。図において、１はアナログ
入力端子、２は水平同期入力端子、３は位相比較器、４
はフィルタ端子、５は電圧制御発振器、６はＡＤ変換
器、７はデジタル信号出力端子、９はバッファ回路であ
る。
【００１５】この実施の形態１と従来例との相違点は、
位相比較器３の出力をフィルタし、ＤＣ電圧に変換した
フィルタ電圧信号を印加される端子４をバッファ回路９
を介してＡＤ変換器６のバイアス回路に接続し、ＡＤ変
換器６の動作電流を決定するバイアス回路を制御するよ
うにした点である。
位相比較器３の出力をフィルタし、ＤＣ電圧に変換した
フィルタ電圧信号を印加される端子４をバッファ回路９
を介してＡＤ変換器６のバイアス回路に接続し、ＡＤ変
換器６の動作電流を決定するバイアス回路を制御するよ
うにした点である。
【００１６】次に動作について説明する。基本動作は図
３に示した従来例と同じである。すなわち、図１におい
て、アナログ入力端子１から入力されたＲＧＢ信号は、
ＡＤ変換器６に入力されて、デジタル信号に変換され、
デジタル信号出力端子７から出力される。一方、水平同
期入力端子２から入力された水平同期信号（ｆｈ）は位
相比較器３で電圧制御発振器５の発振周波数８と位相比
較されて、位相差に比例した電圧がフィルタ端子４に出
力される。この差電圧で電圧制御発振器５の出力周波数
を制御する。通常、電圧が低いと出力周波数は低周波に
移行し、高いと高周波に移行する。
３に示した従来例と同じである。すなわち、図１におい
て、アナログ入力端子１から入力されたＲＧＢ信号は、
ＡＤ変換器６に入力されて、デジタル信号に変換され、
デジタル信号出力端子７から出力される。一方、水平同
期入力端子２から入力された水平同期信号（ｆｈ）は位
相比較器３で電圧制御発振器５の発振周波数８と位相比
較されて、位相差に比例した電圧がフィルタ端子４に出
力される。この差電圧で電圧制御発振器５の出力周波数
を制御する。通常、電圧が低いと出力周波数は低周波に
移行し、高いと高周波に移行する。
【００１７】この電圧制御発振器５の出力は、ＡＤ変換
器６のＣＬＫとして使用される。これで、ＲＧＢ入力信
号を精度良くアナログからデジタルに変換できる。ＸＧ
Ａ対応の場合には、水平周波数（ｆｈ）が３０〜１００
ＫＨｚのときのＣＬＫ周波数について２０〜８０ＭＨｚ
をカバーしている。
器６のＣＬＫとして使用される。これで、ＲＧＢ入力信
号を精度良くアナログからデジタルに変換できる。ＸＧ
Ａ対応の場合には、水平周波数（ｆｈ）が３０〜１００
ＫＨｚのときのＣＬＫ周波数について２０〜８０ＭＨｚ
をカバーしている。
【００１８】この実施の形態１では、以上のような基本
動作に加えて、次の通りの特有の動作を行う。フィルタ
端子４には、位相比較器３の出力をフィルタし、ＤＣ電
圧に変換したフィルタ電圧信号が印加される。このフィ
ルタ電圧信号はバッファ回路９を介してＡＤ変換器６の
バイアス回路に印加され、ＡＤ変換器６の動作電流を決
定するバイアス回路を制御するようにされている。
動作に加えて、次の通りの特有の動作を行う。フィルタ
端子４には、位相比較器３の出力をフィルタし、ＤＣ電
圧に変換したフィルタ電圧信号が印加される。このフィ
ルタ電圧信号はバッファ回路９を介してＡＤ変換器６の
バイアス回路に印加され、ＡＤ変換器６の動作電流を決
定するバイアス回路を制御するようにされている。
【００１９】この発明による実施の形態１によれば、水
平周波数に同期したクロック信号ＣＬＫを生成する位相
比較器３，フィルタ４および電圧制御発振器５を有する
ＰＬＬ回路を備え、前記ＰＬＬ回路のクロック信号で動
作するＡＤ変換器において、前記ＰＬＬ回路のフィルタ
電圧でバッファ回路９を介してバイアス回路を制御し、
ＡＤ変換器６の動作電流を制御するようにしたので、Ｐ
ＬＬ回路のフィルタ電圧によるバイアス回路の制御によ
り、ＡＤ変換器の動作周波数に応じた電流で動作し低消
費電力化を可能とするＡＤ変換器を得ることができる。
平周波数に同期したクロック信号ＣＬＫを生成する位相
比較器３，フィルタ４および電圧制御発振器５を有する
ＰＬＬ回路を備え、前記ＰＬＬ回路のクロック信号で動
作するＡＤ変換器において、前記ＰＬＬ回路のフィルタ
電圧でバッファ回路９を介してバイアス回路を制御し、
ＡＤ変換器６の動作電流を制御するようにしたので、Ｐ
ＬＬ回路のフィルタ電圧によるバイアス回路の制御によ
り、ＡＤ変換器の動作周波数に応じた電流で動作し低消
費電力化を可能とするＡＤ変換器を得ることができる。
【００２０】実施の形態２．この発明による実施の形態
２を、図２について説明する。図２は、実施の形態２に
よるＡＤ変換器の構成を示す回路図である。この実施の
形態２における基本構成は、図１に示す実施の形態１の
ものと同様であり、同一符号は同一または相当部分を示
す。
２を、図２について説明する。図２は、実施の形態２に
よるＡＤ変換器の構成を示す回路図である。この実施の
形態２における基本構成は、図１に示す実施の形態１の
ものと同様であり、同一符号は同一または相当部分を示
す。
【００２１】図において、４はフィルタ端子、１０は接
地部位、１１は電源端子、１００は比較回路を構成する
比較器、１０１は基準電圧、１０２は比較器１００の出
力、１０３はＡＤ変換器６（図１）のデジタル出力端
子、１０４は反転アンプ、１０５および１０８は比較器
１００の出力１０２でＯＮ，ＯＦＦ動作を行うためのＰ
チャネルＭＯＳトランジスタおよびＮチャネルＭＯＳト
ランジスタからなる制御トランジスタ、１０６および１
０７と１０９および１１０はＡ／Ｄ変換器６（図１）の
デジタル出力をバッファするためのＰチャネルＭＯＳト
ランジスタおよびＮチャネルＭＯＳトランジスタからな
る反転アンプである。
地部位、１１は電源端子、１００は比較回路を構成する
比較器、１０１は基準電圧、１０２は比較器１００の出
力、１０３はＡＤ変換器６（図１）のデジタル出力端
子、１０４は反転アンプ、１０５および１０８は比較器
１００の出力１０２でＯＮ，ＯＦＦ動作を行うためのＰ
チャネルＭＯＳトランジスタおよびＮチャネルＭＯＳト
ランジスタからなる制御トランジスタ、１０６および１
０７と１０９および１１０はＡ／Ｄ変換器６（図１）の
デジタル出力をバッファするためのＰチャネルＭＯＳト
ランジスタおよびＮチャネルＭＯＳトランジスタからな
る反転アンプである。
【００２２】上記実施の形態１ではＡＤ変換器６のバイ
アス回路を制御することで低消費電力化する例を示した
が、図３に示す実施の形態２では、位相比較器３の出力
をフィルタし、ＤＣ電圧に変換する端子４を比較回路１
０１に入力し、その出力１０２によってデジタル出力用
バッファとしての反転アンプ１０６，１０７を切り替え
ることで低消費電力化を可能にした。
アス回路を制御することで低消費電力化する例を示した
が、図３に示す実施の形態２では、位相比較器３の出力
をフィルタし、ＤＣ電圧に変換する端子４を比較回路１
０１に入力し、その出力１０２によってデジタル出力用
バッファとしての反転アンプ１０６，１０７を切り替え
ることで低消費電力化を可能にした。
【００２３】この例では比較器を１個、切り替え可能な
反転回路を１個で構成されているが、複数個準備して、
他段階に切り替えることでより、細かい電流制御が可能
になることは明白である。
反転回路を１個で構成されているが、複数個準備して、
他段階に切り替えることでより、細かい電流制御が可能
になることは明白である。
【００２４】ここで、出力端子４には、位相比較回路の
差電圧をフィルタし、ＤＣ電圧に変換された信号が印加
されている。比較器１００は前記フィルタ電圧と基準電
圧１０１を比較する回路を構成するものである。反転ア
ンプ１０６および１０７は、トランジスタ１０５および
１０８で切り替えられるが、反転アンプ１０９および１
１０は常に動作状態にある。
差電圧をフィルタし、ＤＣ電圧に変換された信号が印加
されている。比較器１００は前記フィルタ電圧と基準電
圧１０１を比較する回路を構成するものである。反転ア
ンプ１０６および１０７は、トランジスタ１０５および
１０８で切り替えられるが、反転アンプ１０９および１
１０は常に動作状態にある。
【００２５】この発明による実施の形態２によれば、水
平周波数に同期したクロック信号ＣＬＫを生成する位相
比較器３，フィルタ４および電圧制御発振器５を有する
ＰＬＬ回路を備え、前記ＰＬＬ回路のクロック信号で動
作するＡＤ変換器において、前記ＰＬＬ回路のフィルタ
電圧でデジタル出力用バッファとしてのＰチャネルＭＯ
ＳトランジスタおよびＮチャネルＭＯＳトランジスタか
らなる反転アンプ１０６，１０７を切り替えることによ
り、デジタル出力バッファの能力を制御するようにした
ので、デジタル出力バッファの能力制御により、ＡＤ変
換器の動作周波数に応じた電流で動作し低消費電力化を
可能とするＡＤ変換器を得ることができる。
平周波数に同期したクロック信号ＣＬＫを生成する位相
比較器３，フィルタ４および電圧制御発振器５を有する
ＰＬＬ回路を備え、前記ＰＬＬ回路のクロック信号で動
作するＡＤ変換器において、前記ＰＬＬ回路のフィルタ
電圧でデジタル出力用バッファとしてのＰチャネルＭＯ
ＳトランジスタおよびＮチャネルＭＯＳトランジスタか
らなる反転アンプ１０６，１０７を切り替えることによ
り、デジタル出力バッファの能力を制御するようにした
ので、デジタル出力バッファの能力制御により、ＡＤ変
換器の動作周波数に応じた電流で動作し低消費電力化を
可能とするＡＤ変換器を得ることができる。
【００２６】以上のように、この発明に係わる実施の形
態におけるＡＤ変換器によれば、ＣＬＫ周波数に比例し
た電流で動作するようにしたことで不要な電流を流さ
ず、少ない電流で動作させることができるＡＤ変換器を
提供できる。
態におけるＡＤ変換器によれば、ＣＬＫ周波数に比例し
た電流で動作するようにしたことで不要な電流を流さ
ず、少ない電流で動作させることができるＡＤ変換器を
提供できる。
【００２７】
【発明の効果】第１の発明によれば、水平周波数に同期
したクロック信号を生成するＰＬＬ回路を備え、前記Ｐ
ＬＬ回路のクロック信号で動作するＡＤ変換器におい
て、前記ＰＬＬ回路のフィルタ電圧でＡＤ変換器の動作
電流を制御するようにしたので、ＰＬＬ回路のフィルタ
電圧によるＡＤ変換器の動作電流制御により、ＡＤ変換
器の動作周波数に応じた電流で動作し低消費電力化を可
能とするＰＬＬ内蔵ＡＤ変換器を得ることができる。
したクロック信号を生成するＰＬＬ回路を備え、前記Ｐ
ＬＬ回路のクロック信号で動作するＡＤ変換器におい
て、前記ＰＬＬ回路のフィルタ電圧でＡＤ変換器の動作
電流を制御するようにしたので、ＰＬＬ回路のフィルタ
電圧によるＡＤ変換器の動作電流制御により、ＡＤ変換
器の動作周波数に応じた電流で動作し低消費電力化を可
能とするＰＬＬ内蔵ＡＤ変換器を得ることができる。
【００２８】第２の発明によれば、水平周波数に同期し
たクロック信号を生成するＰＬＬ回路を備え、前記ＰＬ
Ｌ回路のクロック信号で動作するＡＤ変換器において、
前記ＰＬＬ回路のフィルタ電圧でバッファ回路を介して
バイアス回路を制御し、ＡＤ変換器の動作電流を制御す
るようにしたので、ＰＬＬ回路のフィルタ電圧によるバ
ッファ回路を介したバイアス回路の制御により、ＡＤ変
換器の動作周波数に応じた電流で動作し低消費電力化を
可能とするＰＬＬ内蔵ＡＤ変換器を得ることができる。
たクロック信号を生成するＰＬＬ回路を備え、前記ＰＬ
Ｌ回路のクロック信号で動作するＡＤ変換器において、
前記ＰＬＬ回路のフィルタ電圧でバッファ回路を介して
バイアス回路を制御し、ＡＤ変換器の動作電流を制御す
るようにしたので、ＰＬＬ回路のフィルタ電圧によるバ
ッファ回路を介したバイアス回路の制御により、ＡＤ変
換器の動作周波数に応じた電流で動作し低消費電力化を
可能とするＰＬＬ内蔵ＡＤ変換器を得ることができる。
【００２９】第３の発明によれば、水平周波数に同期し
たクロック信号を生成するＰＬＬ回路を備え、前記ＰＬ
Ｌ回路のクロック信号で動作するＡＤ変換器において、
前記ＰＬＬ回路のフィルタ電圧でデジタル出力バッファ
の能力を制御するようにしたので、デジタル出力バッフ
ァの能力制御により、ＡＤ変換器の動作周波数に応じた
電流で動作し低消費電力化を可能とするＰＬＬ内蔵ＡＤ
変換器を得ることができる。
たクロック信号を生成するＰＬＬ回路を備え、前記ＰＬ
Ｌ回路のクロック信号で動作するＡＤ変換器において、
前記ＰＬＬ回路のフィルタ電圧でデジタル出力バッファ
の能力を制御するようにしたので、デジタル出力バッフ
ァの能力制御により、ＡＤ変換器の動作周波数に応じた
電流で動作し低消費電力化を可能とするＰＬＬ内蔵ＡＤ
変換器を得ることができる。
【００３０】第４の発明によれば、水平周波数に同期し
たクロック信号を生成するＰＬＬ回路を備え、前記ＰＬ
Ｌ回路のクロック信号で動作するＡＤ変換器において、
前記ＰＬＬ回路のフィルタ電圧でデジタル出力用バッフ
ァを切り替えることにより、デジタル出力バッファの能
力を制御するようにしたので、デジタル出力用バッファ
切り替えによるデジタル出力バッファの能力制御によ
り、ＡＤ変換器の動作周波数に応じた電流で動作し低消
費電力化を可能とするＰＬＬ内蔵ＡＤ変換器を得ること
ができる。
たクロック信号を生成するＰＬＬ回路を備え、前記ＰＬ
Ｌ回路のクロック信号で動作するＡＤ変換器において、
前記ＰＬＬ回路のフィルタ電圧でデジタル出力用バッフ
ァを切り替えることにより、デジタル出力バッファの能
力を制御するようにしたので、デジタル出力用バッファ
切り替えによるデジタル出力バッファの能力制御によ
り、ＡＤ変換器の動作周波数に応じた電流で動作し低消
費電力化を可能とするＰＬＬ内蔵ＡＤ変換器を得ること
ができる。
【図１】 この発明による実施の形態１におけるＰＬＬ
内蔵ＡＤ変換器の構成を示すブロック図である。
内蔵ＡＤ変換器の構成を示すブロック図である。
【図２】 この発明による実施の形態２におけるＰＬＬ
内蔵ＡＤ変換器の構成を示す回路図である。
内蔵ＡＤ変換器の構成を示す回路図である。
【図３】 従来のＰＬＬ内蔵ＡＤ変換器の構成を示すブ
ロック図である。
ロック図である。
１ アナログ入力端子、２ 水平同期入力端子、３ 位
相比較器、４ フィルタ端子、５ 電圧制御発振器、６
ＡＤ変換器、７ デジタル信号出力端子、９バッファ
回路。
相比較器、４ フィルタ端子、５ 電圧制御発振器、６
ＡＤ変換器、７ デジタル信号出力端子、９バッファ
回路。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H093 NC21 NC24 NC41 NC49 NC59 ND39 5C058 AA07 AA08 BA01 BA26 BB04 BB08 5J022 AA01 BA06 CA07 CE01 CE03 CF01 5J106 AA04 CC01 CC21 FF07
Claims (4)
- 【請求項１】 水平周波数に同期したクロック信号を生
成するＰＬＬ回路を備え、前記ＰＬＬ回路のクロック信
号で動作するＡＤ変換器において、前記ＰＬＬ回路のフ
ィルタ電圧でＡＤ変換器の動作電流を制御することを特
徴とするＰＬＬ内蔵ＡＤ変換器。 - 【請求項２】 水平周波数に同期したクロック信号を生
成するＰＬＬ回路を備え、前記ＰＬＬ回路のクロック信
号で動作するＡＤ変換器において、前記ＰＬＬ回路のフ
ィルタ電圧でバッファ回路を介してバイアス回路を制御
し、ＡＤ変換器の動作電流を制御することを特徴とする
ＰＬＬ内蔵ＡＤ変換器。 - 【請求項３】 水平周波数に同期したクロック信号を生
成するＰＬＬ回路を備え、前記ＰＬＬ回路のクロック信
号で動作するＡＤ変換器において、前記ＰＬＬ回路のフ
ィルタ電圧でデジタル出力バッファの能力を制御するこ
とを特徴とするＰＬＬ内蔵ＡＤ変換器。 - 【請求項４】 水平周波数に同期したクロック信号を生
成するＰＬＬ回路を備え、前記ＰＬＬ回路のクロック信
号で動作するＡＤ変換器において、前記ＰＬＬ回路のフ
ィルタ電圧でデジタル出力用バッファを切り替えること
により、デジタル出力バッファの能力を制御することを
特徴とするＰＬＬ内蔵ＡＤ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000007932A JP2001196929A (ja) | 2000-01-17 | 2000-01-17 | Ｐｌｌ内蔵ａｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000007932A JP2001196929A (ja) | 2000-01-17 | 2000-01-17 | Ｐｌｌ内蔵ａｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001196929A true JP2001196929A (ja) | 2001-07-19 |
Family
ID=18536282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000007932A Pending JP2001196929A (ja) | 2000-01-17 | 2000-01-17 | Ｐｌｌ内蔵ａｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001196929A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7242341B2 (en) | 2005-08-30 | 2007-07-10 | Fujitsu Limited | Analog-to-digital converter and analog-to-digital conversion method |
-
2000
- 2000-01-17 JP JP2000007932A patent/JP2001196929A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7242341B2 (en) | 2005-08-30 | 2007-07-10 | Fujitsu Limited | Analog-to-digital converter and analog-to-digital conversion method |
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|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060123 |