JP2001189091A - チャージポンプ型電圧ブースタ回路 - Google Patents

チャージポンプ型電圧ブースタ回路

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JP2001189091A
JP2001189091A JP2000323380A JP2000323380A JP2001189091A JP 2001189091 A JP2001189091 A JP 2001189091A JP 2000323380 A JP2000323380 A JP 2000323380A JP 2000323380 A JP2000323380 A JP 2000323380A JP 2001189091 A JP2001189091 A JP 2001189091A
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Mohamad Chehadi
シェハディ モハマド
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STMicroelectronics SA
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Abstract

(57)【要約】 （修正有） 【課題】 無線で電力を受ける電源に関し、少ないエネ
ルギーで高い電圧を発生させる。 【解決手段】集積回路カードが無線周波数信号SRの形で
電力を受け、第1電源電圧Vccを発生する電圧レギュレー
タ２１０、２３０を備える。このカードがさらに第1電
源電圧(Vcc)を第1電源入力端子２３１で、第1電源電圧V
ccより高い第２の電源電圧を第２の電源入力端子２３２
で受ける、高電圧HVを発生する電圧ブースター回路２３
２を備える。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、回路に電力を供給
する低い電源電圧より高い電圧を発生させる必要がある
電子回路に関するものである。本発明は特に、チップカ
ードに用いられるチャージポンプ型電圧ブースター回路
に適用できる。
【０００２】
【従来の技術】低い電源電圧よりも高い電圧を使用する
回路の典型的な適用例は、フローティングゲートトラン
ジスタを用いる不揮発性メモリを備える集積回路のもの
である。この集積回路では、メモリをプログラムするお
よび／または消去するのに高電圧が必要である。このメ
モリのプログラムおよび／または消去には、実際に、例
えば約３Ｖである低電源電圧Vccよりかなり高い、約１
８Ｖのプログラムまたは消去電圧を必要とする。ユーザ
ーが１８Ｖもの高電圧を供給せずにメモリを使用できる
ようにするため、この集積回路は、低電源電圧Vccから
高電圧を発生させる内部手段を有するように設計されて
いる。このために、原理が「チャージポンプ」に基づく
電圧ブースター回路を使用するのが一般的である。
【０００３】図１ａは、Ｎ個の直列接続の基本セルCE1
〜CENを一組備える、知られているチャージポンプ構造
の概念図を示す。各基本セルは２つの入力端子E1および
E2と、２つの出力端子S1およびS2と、のクロック入力端
子CK1およびCK2とを有する。高電圧HVはN番目の基本セ
ルの出力端子S1から出力される。基本セルCE1〜CENのク
ロック入力端子CK1とCK2は交互に、クロック信号OSCか
ら制御回路１３０が発生した４つの選択切替信号FN1、F
N2、FX1およびFX2を受ける。制御回路１３０は回路の電
源電圧Vccから電力を供給される。発振器１４０は、電
源電圧Vccからクロック信号OSCを発生させる。発振器
は、知られている方法でインバータとフィルターから作
られる。しかし、周波数安定発振器を得るのは難しい。
【０００４】図１ｂに示されたチャージポンプの基本セ
ルCEは、２つのトランジスタTaおよびTbと、２つのコン
デンサCaおよびCbとを有する。コンデンサCaの一方の端
子、トランジスタTaのドレインおよびトランジスタTbの
ドレインは、共に入力端子E1に接続されている。同様
に、トランジスタTaの制御ゲート、トランジスタTbのソ
ースおよびコンデンサCbの一方の端子は、共に入力端子
E2に接続されている。トランジスタTaのソースおよびト
ランジスタTbの制御ゲートはそれぞれ、出力端子S1およ
びS2に接続されている。最後に、コンデンサCaのもう一
方の端子およびコンデンサCbのもう一方の端子はそれぞ
れ、クロック入力端子CK1とCK2に接続されている。実際
には、コンデンサCaおよびCbはトランジスタから作られ
ていて、このトランジスタの制御ゲートがこれらのコン
デンサの一方の端子に対応し、ドレインとソースが接続
されてこれらのコンデンサのもう一方の端子に対応して
いる。
【０００５】選択切替信号FN1、FN2、FX1およびFX2は、
図１ｃに示される。第１および第３の選択切替信号FN1
およびFX1は、２つの相補的選択切替信号で、高レベル
の状態が重複しない。これらの信号は、実質的に０と第
１の電圧レベルVAである、２つの値を切り替える。高レ
ベルの状態が重複しない第２のおよび第４の選択切替信
号FN2およびFX2は、第１のおよび第３の選択切替信号FN
1、FX1とそれぞれ同期する信号である。これらの信号
は、実質的に０と第２の電圧レベルVBである、２つの値
を切り替える。選択切替信号FN1とFN2が最初にVAとVBで
あり、選択切替信号FX1とFX2が最初に０Ｖであると仮定
すると、選択切替信号FN1、FN2、FX1およびFX2は下記の
ようになる： a)信号FN2が０Ｖへ下降すると、信号FN1が０Ｖに下降
し、 b)信号FN1の０Ｖへ下降すると、信号FX1がVAに上昇し、 c)信号FX1のVAへ上昇すると、信号FX2がVBに上昇する
が、これは一定時間の後に０Ｖに戻り、 d)信号FX1の０Ｖへ下降すると、信号FN1がVAに上昇し、 e)信号FN1のVAへ上昇すると、信号FN2がVBに上昇する。
【０００６】得られる高電圧HVに関して、チャージポン
プの作動時間および損失と、電圧HVを生じるために消費
する全エネルギーは、主に基本セルの数N、電源電圧Vc
c、使用するトランジスタTa、Tbの閾値電圧VTおよび電
圧レベルVA、VBに依存する。使用する基本セルの数を増
加し過ぎないで、十分に高い電圧HVを得るために、電源
電圧Vccに等しい電圧レベルVAと、できるだけ高い電圧
レベルVBを選択するのが一般的である（VBは中でも、基
本セルの数NとトランジスタTA、TBに入力できる最大電
圧に依存する）。VBの値は、トランジスタのゲート酸化
物を壊さないように制限しなくてはならない。しかし実
際には制御回路は電源電圧Vccの２倍より高い電圧レベ
ルVBを出力しない。
【０００７】
【発明が解決しようとする課題】チャージポンプの全エ
ネルギー消費量の問題は特に、全エネルギーがカード読
み取り機によって無線周波数信号の形で離れたところか
ら与えられる、非接触式アプリケーションとして知られ
ているアプリケーションに致命的である。カードで受け
るエネルギーは限られており、読み取り機とカードの距
離が増すと大きく減少する。カードを読み取り機から適
度な距離で使用しようとすると、非接触式アプリケーシ
ョンで使用するチャージポンプ型電圧ブースターの全エ
ネルギー消費量を制限しなければならない。
【０００８】
【課題を解決するための手段】この目的のため本発明
は、無線周波数信号の形で電力を受け、第１の電源電圧
を発生する電圧レギュレータを備える集積回路カード
で、このカードがさらに第１の電源電圧を第１の電源入
力端子で、第１の電源電圧より高い第２のの電源電圧を
第２のの電源入力端子で受ける、高電圧を発生する電圧
ブースター回路を備えるものを提案する。
【０００９】一実施例では、電圧レギュレータは、無線
周波数信号を受け、出力端子で整流電圧を発生する検波
および整流回路と、電源入力端子でこの整流電圧を受
け、第１の電源電圧を発生する第１のレギュレータを備
え、電圧ブースター回路の第２のの電源入力端子が第１
のレギュレータの電源入力端子と接続され、第２のの電
源電圧が整流電圧に等しくなっている。
【００１０】他の実施例では、集積回路カードが無線周
波数信号を受け、出力端子で整流電圧を供給する検波お
よび整流回路と、第１の電源電圧を発生する第１のレギ
ュレータとを備える。集積回路カードはまた、整流電圧
を受けるため検波および整流回路の出力端子に接続され
る入力端子と、第１のレギュレータの電力入力端子に接
続される出力端子を有する第２ののレギュレータを備え
る。第２のレギュレータは整流電圧を受け、第２の電源
電圧を発生し、第１のレギュレータは第２の電源電圧を
受け、第１の電源電圧を発生する。
【００１１】電圧ブースター回路が、少なくとも一対の
選択切替信号を発生する制御回路を備えるのが好まし
く、第１の選択切替信号はゼロ電圧と第１の電圧レベル
間を振動し、第２のの選択切替信号はゼロ電圧と第２の
の電圧レベル間を振動する。制御回路は第１および第２
の電源電圧を受ける。第１および第２の電圧レベルはそ
れぞれ第１のおよび第２の電源電圧から得られる。
【００１２】一実施例によると、電圧ブースター回路は
さらに、高電圧発生用のN個の直列接続の基本セルを備
え、このN個の基本セルは前記の少なくとも一対の選択
切替信号に制御される。さらに好ましくは、制御回路
が：クロック信号および第１の電源電圧を受け、第１の
選択切替信号を発生する位相分離回路と、第１の選択切
替信号と第１および第２の電源電圧を受け、第１の選択
切替信号のレベルを上昇させて第２の選択切替信号を発
生する少なくとも１つの昇圧回路とを備える。
【００１３】電圧ブースター回路の一実施例では、位相
分離回路が第１の選択切替信号の論理状態を表す少なく
とも１つの論理信号を発生する。基本セルは、少なくと
も一対の選択切替信号によってか、第１の選択切替信号
と前記の少なくとも１つの論理信号とによってか、いず
れかで駆動される。最後に、好ましくは集積回路カード
が無線周波数信号を受け、クロック信号を発生させるク
ロック信号発生器を備える。
【００１４】本発明は、２つの異なる電源電圧を１つの
チャージポンプに供給して使用することを提案するが、
このチャージポンプは概してより短時間に、より少ない
エネルギーしか消費しない。実際に、本発明では一方が
他方より高い２つの電源電圧を使用して選択切替信号が
達する電圧レベルを上昇させ、その結果チャージポンプ
の基本セルのトランジスタのゲートに印加される電圧を
上昇させる。望ましい高電圧HVがより高速に得られ、全
エネルギー消費量が減少する。基本セルの数を減少する
こともおそらく可能で、これに対応して電圧ブースター
回路のシリコン表面積の全体の大きさが減少する。さら
に、２つの電源電圧を用いることで、チャージポンプが
消費する電力がこれを発生する２つの電圧源に分散され
る。このことによって、これらの電圧源のいずれかが破
壊される危険が制限される。
【００１５】本発明は、カードで受ける単一の無線周波
数信号から２つの電圧を得るのが容易な集積回路カード
に特に有用である。特に、読み取り機から約５０ｃｍの
チップカードに対し、約３Ｖの電源電圧Vccで、現在の
解決法を用いると、チャージポンプは、約１８Ｖの高電
圧HVを出力するため約５０マイクロ秒間エネルギーを消
費する。本発明のチャージポンプは、例えば一方が３Ｖ
供給、他方が５Ｖ供給である２つの電源電圧を用いて、
約１８Ｖの高電圧HVに対してたった１０マイクロ秒間し
かエネルギーを消費せず、しかも読み取り機とチップカ
ードの距離を小さくしない。
【００１６】本発明の他の利点は、クロック信号を出力
するのに一般的に用いられる発振器を使用しないことに
ある。このために、本発明は、カードで受ける周波数ｆ
０の無線周波数信号から、周波数ｆ＝ｆ０／ｐ（ｐは整
数である）のクロック信号を発生するクロック信号発生
器を用いる。一般に、周波数ｆ０は１３．５６MHzであ
る。この種のクロック信号発生器は、カードが受ける無
線周波数信号の周波数ｆ０が安定している限り、周波数
が特に安定したクロック信号を発生させるという利点を
有する。この方法により、一般的に用いられる発振器の
周波数安定性の問題が解消される。この場合、チャージ
ポンプの回路はもはや、種々の周波数のクロック信号を
受けられるような大きさにしなくてもよい。これによっ
て、チャージポンプの全体の寸法（シリコン表面積に関
して）が小さくなる。さらに、この種のクロック信号発
生器を用いて、１より大きい、例えば８である数ｐ（周
波数ｆ＝１．７MHzのクロック信号を出力する）を選択
することによってクロック信号の周波数を下げることが
可能である。このことにより、チャージポンプの全エネ
ルギー消費量が減少する。
【００１７】本発明は、添付図面を参照にした下記説明
で明確に理解され、他の特性および利点が明らかになる
であろう。図１a〜１cは、従来技術の状態に対応するも
のであり、前記に説明されている。
【００１８】
【発明の実施の形態】本発明の集積回路カードを図２に
示し。このカードは検波および整流回路２１０、第１の
レギュレータ２２０、電圧ブースター回路２３０および
第２のレギュレータ２４０を備える。検波および整流回
路２１０は無線周波数信号SRを受け、整流電圧VRを出力
端子２１１で出力する。この回路は知られている概略図
に従って作られ、特に無線周波数信号SRを受けるアンテ
ナと整流電圧VRを出力するダイオードブリッジを備え
る。検波および整流回路はその動作を改善するフィルタ
ーを備えていてもよい。
【００１９】チャージポンプ型回路である電圧ブースタ
ー回路２３０は、第１および第２の電源電圧Vcc、Vddが
印加される２つの電源入力端子２３１、２３２を備え
る。この回路はまた、クロック信号OSCが印加されるク
ロック入力２３３を備え、出力端子２３４で高電圧HVを
出力する。第１のレギュレータ２２０は、それぞれ電源
入力端子２３２と２３１に接続される入力端子２２１お
よび出力端子２２２を備える。第１のレギュレータ２２
０は知られている概略図に従って作製される。このレギ
ュレータは特に、その出力端子２２２で出力する第１の
電源電圧Vcc（例えば３Ｖで）を調整する電圧検出器お
よびフィルターを備える。
【００２０】第２ののレギュレータ２４０は、整流電圧
VRを受けるため、出力端子２１１に接続された入力端子
と、入力端子２２１に接続された出力端子を備える。第
２ののレギュレータ２４０は、第１のレギュレータ２２
０に類似の方法で知られている概略図に従って作製され
る。第２ののレギュレータは、例えば４．５Ｖに等しい
安定した第２のの電源電圧Vddを出力する。第２ののレ
ギュレータ２４０は、本発明の動作に不可欠ではない
が、これを大きく改善するものである。実際、安定した
第１の電源電圧Vccと整流電圧VRに等しい第２のの電源
電圧Vddを用いて電圧ブースター回路２３０に給電する
ことが可能である。しかし、特に非接触性カードアプリ
ケーションについては、読み取り機とカードの距離によ
って整流電圧VRの電圧レベルが大きく変化する。この場
合、整流電圧VRの変化に耐えられるように電圧ブースタ
ー回路２３０の素子を大きくすることが必要である。こ
うした制約を避けるため、安定した第２の電源電圧VDD
を出力する第２の電圧レギュレータ２４０を使用するの
が好ましい。
【００２１】本発明の電圧ブースター回路２３０は、図
３に示されるようにチャージポンプである。つまりこの
回路は、N個のカスケード接続の基本セルCE1〜CENを備
え、各基本セルは図１bのものと同一で、２つの入力端
子E1とE2、２つの出力端子S1とS2および２つのクロック
入力端子CK1とCK2を備える。基本セルCE2〜CENの入力端
子E1とE2は、基本セルCE1〜CEN-1の出力端子S1とS2に共
に接続されている。
【００２２】図３のチャージポンプもまた、入力回路３
１０、出力回路３２０、制御回路３３０および発振器３
４０を備える。入力回路３１０は、第２の電源電圧Vdd
を受けるため電圧ブースター回路２３０の電源入力端子
２３２に接続されている電源入力端子３１１、クロック
入力端子３１２および出力端子３１３を備える。入力回
路３１０は、ドレインが共に電源入力端子３１１に接続
され、ソースが共に出力端子３１３に接続される２つの
トランジスタ３１５と３１６を備える。トランジスタ３
１５の制御ゲートはそのドレインを介して接続され、ダ
イオードを形成し、トランジスタ３１６の制御ゲートは
クロック入力端子３１２に接続されている。トランジス
タ３１５と３１６で形成されるユニットは、クロック入
力端子３１２で受ける信号によって制御されるＣＭＯＳ
スイッチを形成する。基本セルCE1の入力端子E1とE2
は、共に入力回路３１０の出力端子３１３に接続され
る。
【００２３】出力回路３２０は、それぞれ基本セルCEN
の出力端子S1とS2に接続される２つの入力端子３２１と
３２２を有し、電源入力端子３２３が、第２の電源電圧
Vddを受けるため、電圧ブースター回路２３０の電力入
力端子２３２に接続されている。また、クロック入力端
子３２４および出力端子３２５を有し、出力端子３２５
から高電圧HVを出力する。出力回路３２０はトランジス
タ３２６と２つのコンデンサ３２７、３２８を備える。
トランジスタ３２６のドレインおよび制御ゲートは、共
に出力回路３２０の入力端子３２１と出力端子３２５に
接続される。トランジスタ３２６のソースはコンデンサ
３２７の端子および入力端子３２２に接続されている。
コンデンサ３２７のもう一方の端子はクロック入力端子
３２４に接続されている。コンデンサ３２８の一方の端
子はトランジスタ３２６のドレインに接続され、もう一
方の端子は電源入力端子３２３に接続されている。
【００２４】制御回路３３０は、クロック信号OSCが印
加されるクロック入力端子と、第１および第２の電源電
圧Vcc、Vddがそれぞれ印加される入力端子２３１と２３
２にそれぞれ接続される２つの電源入力端子３３２と３
３３を備える。６つのクロック出力端子３３４〜３３９
で、制御回路３３０が４つの選択切替信号FN、FBN、F
X、FBXおよび選択切替信号FN、FXの論理状態を表す２つ
の論理信号POL1N、POL2Nを発生する。発振器３４０は、
電源電圧Vccが印加される入力端子とクロック信号OSCを
出力するため制御回路の入力端子３３１に接続されてい
る出力端子を備える。
【００２５】１〜ｍの間の奇数番目の基本セルのクロッ
ク入力端子CK1とCK2は、選択切替信号FNとFBNを受ける
ため、制御回路３３０のクロック出力端子３３４と３３
５に接続される。偶数番目の基本セルのクロック入力端
子CK1とCK2は、選択切替信号FXとFBXを受けるため、制
御回路３３０のクロック出力端子３３６と３３７に接続
される。ｍ＋１〜Ｎ間の奇数番目の基本セルのクロック
入力端子CK1とCK2はそれぞれ、インバータINV1を用いて
制御回路３３０のクロック出力端子３３８と、制御回路
３３０のクロック出力端子３３５に接続される。ｍ＋１
〜Ｎ間の奇数番目の基本セルのクロック入力端子CK1
は、インバータINV1で反転した論理信号POL1nを受け
る。同じ部分のクロック入力端子CK2は、選択切替信号F
BNを受ける。
【００２６】最後に、ｍ＋１〜Ｎ間の偶数番目の基本セ
ルのクロック入力端子CK1とCK2はそれぞれ、インバータ
INV2を用いて制御回路３３０のクロック出力端子３３９
と、制御回路３３０のクロック出力端子３３７に接続さ
れる。ｍ＋１〜Ｎ間の偶数番目の基本セルのクロック入
力端子CK1は、インバータINV2で反転した論理信号POL2N
を受ける。同じ部分のクロック入力端子CK2は、選択切
替信号FBXを受ける。前記に説明した図３の実施例で、
ｍは偶数整数として選択されている。偶数番号のｍの順
位の基本セルCEmは、そのクロック入力端子CK1とCK2で
信号FXとFBXを受ける。しかし、図３は本発明の非制限
実施例であり、特にｍは奇数が選択されてもよい。この
場合、奇数番号のｍの順位のセルCEmは、そのクロック
入力端子CK1とCK2で信号FNとFBNを受ける。
【００２７】選択切替信号FNとFXは図１cの信号FN1とFX
1と同一である。この信号は高レベル状態が重複せず相
補的で、０と第１の電源電圧Vccに等しい第１の電圧レ
ベルVAである２つの値のスイッチである。本発明では、
選択切替信号FBNとFBXは、それぞれ選択切替信号FNとFX
に同期する２つの信号であり、０と第２の電圧レベルVB
である２つの値の切り替えは、第２の電源電圧Vddが第
１の電源電圧Vccより高い時、一例では、電源電圧Vddの
２倍に等しい。
【００２８】図４では、制御回路３３０が１つの位相分
離回路４１０と２つの昇圧回路４２０および４３０を備
える。位相分離回路４１０は、クロック信号ＯＳＣを受
けるクロック入力端子３３１に接続された入力端子４１
１と、選択切替信号FNおよびFXと４つの論理信号POL1、
POL2、POL1N、POL2Nとを出力する出力端子４１３〜４１
８とを備える。信号POL1とPOL1Nは選択切替信号Fnの論
理状態を表し、信号POL2とPOL2Nは選択切替信号FXの論
理状態を表す。位相分離回路４１０の出力端子４１７と
４１８は、制御回路３３０の出力端子３３８と３３９に
接続される。
【００２９】第１の昇圧回路４２０は、それぞれ電源入
力端子３３２と３３３に接続された２つの電源入力端子
４２１および４２２と、信号POL1、POL1NおよびFNを受
ける、それぞれ位相分離回路４１０の出力端子４１５、
４１７および４１３に接続された３つの入力端子４２
３、４２４および４２５とを有する。第１の昇圧回路４
２０は、制御回路３３０の出力端子３３５に接続された
出力端子４２６で選択切替信号FBNを発生する。
【００３０】同様に、第２の昇圧回路４３０は、それぞ
れ電源入力端子３３２と３３３に接続された２つの電源
入力端子４３１および４３２と、それぞれが信号POL2、
POL2NおよびFXを受ける、それぞれ位相分離回路４１０
の出力端子４１６、４１８および４１４に接続された３
つの入力端子４３３、４３４および４３５とを有する。
第２の昇圧回路４３０は、制御回路３３０の出力端子３
３７に接続された出力端子４３６で選択切替信号FBXを
発生する。
【００３１】位相分離回路４１０は、図５によると、そ
れぞれが２つの入力端子と１つの出力端子を有する、例
えばNAND型ゲートである２つの論理ゲートP1とP2を有す
る。論理ゲートP1の入力端子はそれぞれ、クロック信号
OSCを受ける入力端子４１１と位相分離回路４１０の出
力端子４１４に接続される。論理ゲートP1の出力端子
は、信号POL1を出力する出力端子４１５と、別の端子が
制御回路３３０のアース電位に接続されるコンデンサC1
の端子に接続される。
【００３２】同様に、論理ゲートP2の入力端子はそれぞ
れ、インバータI0により入力端子４１１と位相分離回路
４１０の出力端子４１３とに接続されている。論理ゲー
トP2の出力端子は、信号POL2を出力する出力端子４１６
と、別の端子が制御回路３３０のアース電位に接続され
ているコンデンサC2の端子に接続される。位相分離回路
４１０も各々が１個の入力端子と１個の出力端子を有す
る４つのインバータI1〜I4を備える。インバータI3とI4
は、それぞれInv1とInv2に同一になるように選択され
る。
【００３３】インバータI1とI3は直列接続で、インバー
タI1の入力端子は論理ゲートP1の出力端子に接続され、
インバータI3の出力端子は位相分離回路４１０の出力端
子４１３に接続されて、選択切替信号FNを出力する。イ
ンバータI1の出力端子とインバータI3の入力端子は共
に、位相分離回路４１０の出力端子４１７に接続され信
号POL1Nを出力する。図３では、ｍ＋１〜Ｎ間の奇数番
目の基本セルのクロック入力端子CK1に印加される信
号、すなわちインバータInv1に反転される信号POL1N
は、インバータInv1とI3が同一になるように選択される
と、選択切替信号FNと同一であることがわかる。
【００３４】インバータI2とI4は直列接続で、インバー
タI2の入力端子は論理ゲートP2の出力端子に接続され、
インバータI4の出力端子は位相分離回路４１０の出力端
子４１４に接続されて、選択切替信号FXを出力する。イ
ンバータI2の出力端子とインバータI4の入力端子は共
に、位相分離回路４１０の出力端子４１８に接続され信
号POL2Nを出力する。ｍ＋１〜Ｎ間の偶数番目の基本セ
ルのクロック入力端子CK2に印加される信号、すなわち
インバータInv2に反転される信号POL2Nは、インバータI
nv2とI4が同一になるように選択されると、選択切替信
号FXと同一であることがわかる。
【００３５】第１の昇圧回路４２０は、図６によると、
遅延回路CR1、２つの論理電圧変換回路（logic voltage
translator circuit）CT1とCT3、２つのトランジスタT
1とT3、１つのコンデンサC3、１つの論理ゲートおよび
１つのインバータI5を備える。図８によると、遅延回路
CR1は、第1電源電圧Vccが印加される電源入力端子A1、
入力端子Eおよび出力端子Sを有する。P型トランジスタT
xのドレインおよびソースはそれぞれ、電源入力端子お
よび抵抗器Rの端子に接続される。トランジスタTyのド
レインおよびソースはそれぞれ抵抗器Rの他の端子と回
路のアース電位に接続される。トランジスタTxの制御ゲ
ートおよびトランジスタTyの制御ゲートは共に遅延回路
CR1の入力端子Eに接続される。コンデンサCの一端子は
回路のアース電位に接続され、その他の端子はトランジ
スタTxのソースと、出力端子が遅延回路CR1の出力端子S
に接続されるインバータIの入力端子とに接続される。
【００３６】遅延回路CR1は、以下のように動作する。
その出力端子Sにおいて、この回路は、時間TCRの間、遅
延された入力端子Eに印加される信号を再現する。コン
デンサCのコンデンサンスと抵抗Rの適切な選択により時
間TCRの値が設定される。論理電圧変換回路CT1とCT3は
同一である。これらの回路はそれぞれ制御入力端子IN、
電源電圧Vddが印加される電源入力端子HTINおよび出力
端子OUTを有する。
【００３７】電圧変換回路は下記のように動作する。
「０」に等しい論理信号がその制御入力端子INに印加さ
れると、この回路はその出力端子OUTで「０」に等しい
信号を発生する。逆に、「１」に等しい論理信号がその
制御入力端子INに印加されると、この回路はその電源入
力端子HTINで印加される信号のレベルに等しいレベルの
信号を発生する。電圧変換回路CT1およびCT3は、低電圧
の論理信号(例えば高レベル状態で３Ｖの信号)からより
高電圧（例えば高レベル状態で５Ｖ）の論理信号を発生
させることを可能にする。遅延回路CR1の入力端子Eは、
昇圧回路４２０の入力回路４２３に接続され、信号POL1
を受け、その電源入力端子A1は入力端子４２１に接続さ
れ、その出力端子Sは電圧変換回路CT1の制御入力端子IN
に接続される。
【００３８】論理ゲートP3は、それぞれ信号FNRを受け
る電圧変換回路CT1の出力端子OUTと信号POL1Nを受ける
昇圧回路４２０の入力端子４２４およびインバータI5を
介して昇圧回路４２０の入力端子４２５に接続される３
つの入力端子を有する。インバータI5はその出力端子で
信号FNNを出力する。論理ゲートP3はまた、その電源入
力端子HTINが電源電圧Vddを受ける電源入力端子に接続
される電圧変換回路CT3の制御入力端子INに接続される
出力端子を有する。電圧変換回路CT3の出力端子OUTは信
号CMNを出力するトランジスタT1の制御ゲートに接続さ
れる。トランジスタT1のドレインは電源入力端子４２２
に接続される。そのソースは選択切替信号FBNを出力す
る出力端子４２６と、第２の端子が電圧変換回路CT1の
出力回路OUTに接続されるコンデンサC3の第１の端子に
接続される。最後に、トランジスタT3のドレインおよび
制御ゲートはそれぞれ昇圧回路４２０の出力端子および
入力端子に接続され、トランジスタT3のソースは回路の
アース電位に接続される。
【００３９】第２の昇圧回路４３０は第１の昇圧回路４
２０に同一で、図７によると、１つの遅延回路CR2、２
つの論理電圧変換回路CT2とCT4、２つのトランジスタT2
とT4、１つのコンデンサC4、１つの論理ゲートP4および
１つのインバータI6を備える。遅延回路CR2は遅延回路C
R1と同一である。同様に、論理電圧変換回路CT1とCT3お
よびこれらの電源入力端子HTINは、共に電源電圧Vddを
受ける入力端子４３２に接続される。遅延回路CR2の入
力端子Eは、信号POL2を受ける昇圧回路の入力端子４３
３に接続される。その電源入力端子A1は、入力端子４３
１に接続され、出力端子Sは電圧変換回路CT2の制御入力
端子INに接続される。
【００４０】論理ゲートP4は、それぞれ信号FXRを受け
る電圧変換回路CT2の出力端子OUTと、信号POL2Nを受け
る昇圧回路の入力端子４３４およびインバータI6を介し
て昇圧回路４３０の入力端子４３５に接続される。イン
バータI6はその出力端子で信号FXNを出力する。論理ゲ
ートP4はまた、その出力端子OUTが信号CMXを出力するト
ランジスタT2の制御ゲートに接続されている電圧変換回
路CT4の制御入力端子INに接続された出力端子を有す
る。トランジスタT2のドレインは電源入力端子４３２に
接続される。そのソースは選択切替信号FBXを出力する
出力端子４３６と、第２の端子が電圧変換回路CT2の出
力端子OUTに接続されているコンデンサC4の第1端子とに
接続される。最後に、トランジスタT4のドレインと制御
ゲートはそれぞれ、昇圧回路４３０の出力端子４３６お
よび入力端子４３４に接続され、トランジスタT4のソー
スは回路のアース電位に接続される。
【００４１】ここで制御回路３３０の動作を回路３３０
の異なる点における信号の図９ａ〜９ｏを参照して説明
する。信号OSC、POL1、POL1N、FN、FNN、POL2、POL2N、
FXおよびFXNは、ゼロ電圧と第１の電源電圧Vcc間で、切
り替えられる論理信号であり、Vccは例えば約３ボルト
である。信号FN4、CMN、FXRおよびCMXは、論理電圧と例
えば約５Ｖである電源電圧Vdd間で切り替えられる論理
信号である。選択切替信号FBNとFBXでは、ゼロ電圧と約
２*Vddである第２の電圧レベルの間で切り替えられる。
【００４２】下記実施例に対して、まず信号OSC、POL
1、FN、FNR、CMN、FBN、POL2、FXN、CMXおよびFBXは論
理「０」に等しい、すなわちこれらの信号はゼロに等し
く、信号FX、POL1N、POL2NおよびFNNは論理「１」に等
しい、すなわちこれらの信号は電圧Vccであり、信号FXR
は論理「１」に等しい、すなわちこの信号は電圧Vddで
あることを仮定する。
【００４３】また、インバータI1〜I6が同一でわずかな
遅延δを導入し、コンデンサC1とC2が遅延δ1とδ2を導
入することを仮定する。選択切替信号FXの「０」への遷
移は、インバータI6が導入するわずかな遅延δを伴い、
信号FXNの「１」への遷移を導く。同時に、信号POL1
は、コンデンサC1が挿入する遅延δ１を伴い「１」へ遷
移する。信号POL1の「１」への遷移は信号POL1Nの
「０」への遷移、選択切替信号FNの「１」への遷移およ
び選択切替信号FNNの「０」への遷移を導き、信号POL1
N、FNおよびFNNはその状態を毎回インバータI1、I3およ
びI5の存在によるわずかな遅延δを伴い次々に変化させ
る。選択切替信号FXの「０」への遷移は、コンデンサC1
およびインバータI1とI3による遅延Δ1＝δ１＋２*δを
伴い、信号FNの「１」への遷移を導く。
【００４４】信号FN4とPOL1Nがゼロであるので、信号FN
Nの「０」への遷移は、ゲートP3の出力端子の状態の変
化および電圧変換回路CT3を用いた信号CMNの「１」への
遷移を導く。信号CMNは電圧Vddとなり、トランジスタT1
をオンにし、このため選択切替信号FBNが電圧Vddにな
る。さらに、信号POL1Nが「０」に等しい時、コンデン
サC3の端子の一方が電圧ゼロであるが、他方の端子は電
圧Vddで、コンデンサC3がチャージされる。同時に、信
号POL1の「１」への遷移は、遅延回路CR1の存在のため
遅延を伴って、信号FNRの「１」への遷移をもたらす。
信号FNRは、電圧変換回路CT1の作用によって電圧Vddと
なる。
【００４５】信号FNRが電圧Vddにあるので、論理ゲート
P3の出力はその状態を変化させ、信号CMNは「０」へ行
き、トランジスタT1はオフになる。コンデンサC3がチャ
ージされ、信号FNRが電圧Vddになると、コンデンサC3の
他の端子は、選択切替信号FBNと同様、電圧VB＝２*Vdd
に達する。そのすぐ後に、信号OSCは「０」から「１」
になり、論理ゲートP1の出力はその状態を変化させ、コ
ンデンサC1にもたらされた遅延δ１を伴い、信号POL1は
「０」になる。信号POL1の「０」への遷移は、信号POL1
Nの「１」への遷移、信号FNの「０」への遷移および信
号FNNの「１」への遷移をもたらし、信号POL1N、FNおよ
びFNNはその状態を毎回インバータI1、I3およびI5の存
在による小さな遅延δを伴い、連続して変化させる。信
号OSCの状態の変化がコンデンサC1とインバータI1とI3
による遅延Δ１＝δ１＋２*δを伴い選択切替信号FNの
状態を変化させる。
【００４６】選択切替信号FNの「０」への遷移は、イン
バータI5にもたらされるわずかな遅延δを伴い、信号FN
Nの「１」への遷移を引き起こす。同時に、論理ゲートP
2の出力における信号POL2がコンデンサC2にもたらされ
た遅延δ２で、「１」となる。信号POL2の「１」への遷
移は、信号POL2Nの「０」への遷移、選択切替信号FXの
「１」への遷移および信号FXNの「０」への遷移を引き
起こし、毎回インバータI2、I4およびI6の存在によるわ
ずかな遅延δを伴い、信号POL2N、FXおよびFXNが続けて
変化する。選択切替信号FNの「０」への遷移は、コンデ
ンサC2とインバータI2とI4による遅延Δ２＝δ２＋２*
δを伴い信号FXの「１」への遷移となる。
【００４７】信号FX4とPOL2Nがゼロであるので、信号FX
Nの「０」への遷移がゲートP4の出力における状態を変
化させ、電圧変換回路CT4を用いて信号CMXを「１」にす
る。信号CMXは、電圧Vddとなり、トランジスタT2をオン
にして、選択切替信号FBXが電圧Vdｄとなり。さらに、
信号POL2Nが「０」に等しい時、コンデンサP4の端子の
一方はゼロ圧力で、そのもう一方の端子は電圧Vddであ
る。コンデンサP4はこうしてチャージされる。同時に、
信号POL2の「１」への遷移は、遅延回路CR2の存在によ
る遅延を伴い信号FXRの「１」への遷移を引き起こす。
信号FXは電圧変換回路CT2の作用で電圧Vddになる。
【００４８】信号FXが電圧Vddであるので、論理ゲートP
4の出力はその状態を変化させ、信号CXNは「０」にな
り、トランジスタT2はオフになる。コンデンサC4がチャ
ージされ、信号FXRが電圧Vddになると、コンデンサC4の
他の端子は選択切替信号と同様、電圧VB＝２*Vddにな
る。そのすぐ後に、信号OSCは「０」から「１」にな
り、論理ゲートP2の出力はその状態を変化させ、信号PO
L2コンデンサC2にもたらされた遅延δ１を伴い、「０」
になる。信号POL2の「０」への遷移は、信号POL2Nの
「１」への遷移、信号FXの「０」への遷移および信号FX
Nの「１」への遷移をもたらし、信号POL2N、FXおよびFX
Nはその状態を毎回インバータI2、I4およびI6の存在に
よる小さな遅延δを伴い、連続して変化する。信号OSC
の状態の変化が、選択切替信号FXの状態をコンデンサC2
とインバータI2とI4による遅延Δ２＝δ２＋２*δを伴
って変化させる。制御回路２００はこの時、初期の状態
に戻る。
【００４９】本発明の一変形例によると、選択切替信号
FNとFBN或いは選択切替信号FXとFBXのいずれかによって
チャージポンプの全ての基本セルに電力を供給すること
が可能である。このために、インバータInv1、Inv2およ
び制御回路３３０の出力端子３３８、３３９は、これら
の出力端子の基本セルCEm+1〜CENへの接続と共に除去さ
れる。本発明のこの変形例によると、ｍ＋１〜Nの範囲
の奇数番目の基本セルのクロック入力CK1とCK2はそれぞ
れ、スイッチ信号FNとFBNを受けるため制御回路３３０
のクロック出力端子３３４と３３５に接続される。最後
に、ｍ＋１〜Nの範囲の偶数番目の基本セルのクロック
入力CK1とCK2はそれぞれ、スイッチ信号FXとFBXを受け
るため制御回路３３０のクロック出力端子３３６と３３
７に接続される。１〜ｍ順位の基本セルは前記のように
同一の信号を受ける。
【００５０】この変形例は、もしインバータInv1とInv2
が除去されると、これらを介して基本回路セルCEm+１〜
CENに給電する電流が、インバータI3とI4を通る電流に
加えられるため３に示される実施例ほどよく機能しな
い。従ってインバータI3とI4は、インバータI3とI4の論
理ゲートの変化時により高い電流値およびより強い電流
スパイクを受けるため、より大きい寸法を有していなけ
ればならない。
【００５１】本発明は電圧ブースター回路２３０の発振
器３４０を除去し、これを検波および整流回路２１０の
出力端子２１１に接続される入力端子と電圧ブースター
回路２３０のクロック入力端子２３３に接続される出力
端子を備えるクロック信号発生器２５０（図２の破線で
示される）と置き換えて改良してもよい。整流電圧VRか
ら、クロック信号発生器２５０は、周波数ｆ＝ｆ０／ｐ
（ｆ０はカードで受ける無線周波数信号SRの周波数、ｐ
は整数である）のクロック信号OSCを出力する。一般的
には、ｆ０は１３．５６MHzに等しい。例えばｐ＝８を
選択すると、周波数ｆ＝１．７MHzのクロック信号が得
られる。この種のクロック信号発生器は特に、読み取り
機により送信された無線周波数信号SRの周波数ｆ０と同
じ位周波数が安定しているという利点を有する。このた
め、一般的発振器３４０の安定性の問題が解決された。
【図面の簡単な説明】
【図１】図１aは、従来技術によるチャージポンプ型電
圧ブースター回路の図面であり、図１bは、図１aのチャ
ージポンプの基本セルの詳細な概略図であり、図１c
は、図１aのチャージポンプの選択切替信号の概略図を
示す。
【図２】図２は、本発明の集積回路カードの機能ブロッ
ク図である。
【図３】図３は、図２の素子を表す回路図である。
【図４】図４は、図２の素子を表す回路図である。
【図５】図５は、図２の素子を表す回路図である。
【図６】図６は、図２の素子を表す回路図である。
【図７】図７は、図２の素子を表す回路図である。
【図８】図８は、図２の素子を表す回路図である。
【図９】図９a〜９oは、図２〜７の異なる点における信
号の概略図である。
【符号の説明】
２１０ 検波および整流回路 ２２０ 第１のレギュレータ ２３０ 電圧ブースター回路 ２４０ 第２のレギュレータ ３３０ 制御回路 ４１０ 位相分離回路 ４２０、４３０ 昇圧回路 ＳＲ 無線周波数信号 Ｖｃｃ 第１の電源電圧 Ｖｄｄ 第２の電源電圧 Ｈｖ 高電圧 ＶＲ 整流電圧 ＦＮ、ＦＸ 第１の選択切替信号 ＦＢＮ、ＦＢＸ 第２の選択切替信号 ＯＳＣ クロック信号 POL1N、POL2N 論理信号

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 無線周波数信号（SR）の形で電力を受
    け、第１の電源電圧(Vcc)を発生する電圧発生器（２１
    ０、２３０）を備える集積回路カードであって、 この集積回路カードがさらに第１の電源電圧(Vcc)を第
    １の電源入力端子（２３１）で、第１の電源電圧(Vcc)
    より高い第２の電源電圧を第２の電源入力端子（２３
    ２）で受ける、高電圧（HV）を発生する電圧ブースター
    回路（２３０）を備えることを特徴とする集積回路カー
    ド。
  2. 【請求項２】 前記電圧発生器（２１０、２２０）が、 前記無線周波数信号（SR）を受け、出力端子（２１１）
    で整流電圧（VR）を発生する検波および整流回路（２１
    ０）と、 電源入力端子（２２１）で前記整流電圧を受け、第１の
    電源電圧(Vcc)を発生する第１のレギュレータ（２２
    ０）であって、前記電圧ブースター回路（２３０）の第
    ２の電源入力端子（２３２）が第１のレギュレータ（２
    ２０）の電源入力端子（２２１）と接続され、第２の電
    源電圧が整流電圧に等しい第１のレギュレータとを備え
    ることを特徴とする請求項１に記載の集積回路カード。
  3. 【請求項３】 無線周波数信号（SR）を受け、出力端子
    （２１１）で整流電圧（VR）を発生する検波および整流
    回路（２１０）と、 電源入力端子（２２１）で整流電圧を受け、第１の電源
    電圧(Vcc)を発生する第１のレギュレータ（２２０）
    で、電圧ブースター回路（２３０）の第２の電源入力端
    子（２３２）が第１のレギュレータ（２２０）の電源入
    力端子（２２１）と接続される第１のレギュレータ（２
    ２０）と、 整流電圧（VR）を受けるため検波および整流回路（２１
    ０）の出力端子（２１１）に接続される入力端子と、第
    １のレギュレータ（２２０）の電力入力端子（２２１）
    に接続される出力端子を備える第２のレギュレータ（２
    ４０）で、この第２のレギュレータ（２４０）が整流電
    圧（VR）を受け、第２の電源電圧(Vdd)を発生し、第１
    のレギュレータ（２２０）が第２の電源電圧を受け、第
    １の電源電圧（Vcc）を発生する第２のレギュレータ
    （２４０）とを備えることを特徴とする請求項１に記載
    の集積回路カード。
  4. 【請求項４】 電圧ブースター回路（２３０）が、少な
    くとも一対の選択切替信号（（FN,FBN）、（FX,FBX））
    を発生する制御回路（３３０）を備え、第１の選択切替
    信号（FN、FX）がゼロ電圧と第１の電圧レベル（VA）間
    を振動し、第２の選択切替信号（FBN、FBX）がゼロ電圧
    と第２の電圧レベル（VB）間を振動し、 制御回路（３３０）が第１の電源電圧(Vcc)および第２
    の電源電圧（Vdd）を受け、 第１の電圧レベル（VA）および第２の電圧レベル（VB）
    がそれぞれ第１の電源電圧(Vcc)および第２の電源電圧
    （Vdd）から得られることを特徴とする請求項１〜３の
    いずれか一項に記載の集積回路カード。
  5. 【請求項５】 電圧ブースター回路（２３０）が、高電
    圧(HV)発生用のN個の直列接続の基本セル（CE1〜CEN）
    を備え、N個の直列接続の基本セルが前記少なくとも一
    対の選択切替信号（（FN,FBN）、（FX,FBX））に制御さ
    れることを特徴とする請求項４に記載の集積回路カー
    ド。
  6. 【請求項６】 制御回路（３３０）が：クロック信号
    （OSC）および第１の電源電圧(Vcc)を受け、第１の選択
    切替信号（FN,FX）を発生する位相分離回路（４１０）
    と、 第１の選択切替信号と第１の電源電圧(Vcc)および第２
    の電源電圧（Vdd）を受け、第１の選択切替信号（FN,F
    X）のレベルを上昇させて第２の選択切替信号（FBN、FB
    X）を発生する少なくとも１つの昇圧回路（４２０、４
    ３０）とを備えることを特徴とする請求項４または５に
    記載の集積回路カード。
  7. 【請求項７】 位相分離回路（４１０）が、第１の選択
    切替信号（FN,FX）の論理状態を表す少なくとも１つの
    論理信号（POL1N、POL2N）を発生することを特徴とする
    請求項６に記載の集積回路カード。
  8. 【請求項８】 基本セル（CE1〜CEN）が、少なくとも一
    対の選択切替信号（（FN,FBN）、（FX,FBX））によって
    駆動されるか、或いは第１の選択切替信号（FN,FX）お
    よび前記の少なくとも１つの論理信号（POL1N、POL2N）
    によって駆動されることを特徴とする請求項７に記載の
    集積回路カード。
  9. 【請求項９】 少なくとも１つの昇圧回路（４２０、４
    ３０）が：第１の選択切替信号（FN,FX）を遅延させる
    手段（I5、I6）と、 第２の電源電圧(Vdd)で第２のコンデンサ端子（C3、C
    4）をプリチャージする手段（T1、T2）と、 第２のコンデンサ端子（C3、C4）が到達した電圧レベル
    を昇圧させる手段（P3、CT3、P4、CT4）、および第２の
    コンデンサ端子（C3、C4）をゼロ電圧にする手段（T3、
    T4）とを備え、 第２の選択切替信号（FX,FBX）が第２のコンデンサ端子
    （C3、C4）に出力されることを特徴とする請求項６〜８
    のいずれか一項に記載の集積回路カード。
  10. 【請求項１０】 無線周波数信号を受け、クロック信号
    を発生するクロック信号発生器を備えることを特徴とす
    る請求項６〜９のいずれか一項に記載の集積回路カー
    ド。
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