JP2001185812A

JP2001185812A - 半導体レーザおよびその製法

Info

Publication number: JP2001185812A
Application number: JP36408299A
Authority: JP
Inventors: Tetsuhiro Tanabe; 哲弘田辺; Hideaki Maruta; 秀昭丸田
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1999-12-22
Filing date: 1999-12-22
Publication date: 2001-07-06

Abstract

(57)【要約】【課題】ｐ形半導体基板が用いられ、電流ブロック層
が活性層の下側に設けられても、段差に伴う活性層への
影響を防止し、閾値の低下など電気的特性の優れた半導
体レーザおよびその製法を提供する。【解決手段】ｐ形半導体基板１上にｐ形第１クラッド
層３ａ、電流ブロック層６順次が設けられている。電流
ブロック層６には、ストライプ溝６ａが、その側壁が
（１１１）Ｂ面になるように形成されている。そのスト
ライプ溝６ａにより露出するｐ形第１クラッド層３ａお
よび電流ブロック層６の上にｐ形第２クラッド層３ｂ、
活性層４およびｎ形クラッド層５がそれぞれ順次エピタ
キシャル成長されるが、活性層４とする半導体層は、ス
トライプ溝６ａの側壁にも堆積され、その堆積厚さｔ
が、ストライプ溝６ａによる露出面および電流ブロック
層６の平坦面上に堆積される部分の厚さｈより小さくな
るように形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はパーソナルコンピュ
ータの外部読取装置（ＣＤＲＯＭやＤＶＤＲＯＭ）、レ
ーザビームプリンタ（ＬＢＰ）などに用いられる赤外か
ら可視光赤色の波長域で発振する半導体レーザおよびそ
の製法に関する。さらに詳しくは、たとえばｐ形基板を
用いてｐ形層内で電流ブロック層による電流狭窄を行う
ように、活性層より下面側に電流ブロック層を設けなが
ら、電流ブロック層の段差に伴うしきい電流値の増大や
信頼性の問題を改善し得る半導体レーザおよびその製法
に関する。

【０００２】

【従来の技術】たとえばレーザビームプリンタで用いら
れるツインビームの半導体レーザの場合、プリンタの設
計構造上、コモン電極となる基板がｐ形であることが好
ましいなど、用途に応じてｐ形基板を用いた半導体レー
ザが要求される。このようなｐ形基板を用いた半導体レ
ーザの構造としては、図３に示されるような構造が考え
られる。すなわち、図３において、ｐ形化合物半導体基
板２１上にｐ形クラッド層２２、活性層２３、ｎ形第１
クラッド層２４ａ、ストライプ溝２５ａが形成されたｐ
形電流ブロック層２５、ｎ形第２クラッド層２４ｂ、コ
ンタクト層２６が順次積層されて、積層された半導体層
の表面および半導体基板２１の裏面にそれぞれｎ側電極
２７、ｐ側電極２８が設けられることにより、レーザチ
ップが形成されている。

【０００３】この構造のように、ｎ形層内に電流ブロッ
ク層２５が設けられると、ｎ形層はｐ形層よりキャリア
の拡散長が大きい、すなわち抵抗率が小さいため、電流
の広がりが大きく、図３に点線で定性的に示されるよう
に、電流注入領域が広がって、活性層の所望の範囲に電
流を注入させることができないという問題がある。

【０００４】このような問題が生じないようにするた
め、ｐ形層内に電流ブロック層を設ける構造にすると、
たとえば図４に示されるように、ｐ形半導体基板２１上
にｐ形第１クラッド層２２ａおよびストライプ溝２５ａ
が形成されたｎ形電流ブロック層２５が設けられ、さら
にｐ形第２クラッド層２２ｂ、活性層２３、ｎ形クラッ
ド層２４、コンタクト層２６が順次積層されて、その両
面に前述と同様に電極２７、２８が設けられる構造にな
る。このストライプ溝２５ａは、通常（１００）面を主
面とするＧａＡｓ基板上に積層された半導体層の＜０１
１＞方向と垂直方向に形成される。そのため、図４に示
されるように、電流ブロック層２５のストライプ溝２５
ａの側壁にも平坦面とほぼ同じ厚さで成長する。

【０００５】

【発明が解決しようとする課題】前述のように、ｐ形半
導体基板を用いた半導体レーザでは、活性層より下層に
電流狭窄をするブロック層を形成する必要があるが、活
性層より下層に電流ブロック層が形成されると、ストラ
イプ溝の側壁にも平坦面と同程度の厚さに成長し、活性
層に凹凸が形成される。そのため、その部分からも電流
が流れ、電流狭窄効果が低下し、しきい電流値が増大す
るという問題がある。

【０００６】一方、たとえば特開平３−２２７０８７号
公報に、活性層のストライプ幅を常に一定にするため、
ストライプ溝２５ａを＜０１１＞方向に沿うように形成
し、その溝内の半導体基板上に側面が（１１１）Ｂ面の
ファセットになるメサストライプを成長する構造が示さ
れている。すなわち、図５に断面図が示されるように、
（１００）基板２１に成長した半導体層の＜０１１＞方
向に沿うように設けられたストライプ溝２５ａから露出
する半導体基板２１上に、ｎ形クラッド層２４（２４
ａ）、活性層２３（２３ａ）、およびｐ形クラッド層２
２（２２ｃ）がこの順で、その側面が（１１１）Ｂ面と
なるように断面形状が３角形のメサストライプ構造を形
成する構造が開示されている。

【０００７】しかし、この構造では、その側面（１１
１）Ｂに全然成長しないようにしているため、ストライ
プ構造部分と電流ブロック層上に堆積する半導体層とが
離れてしまい、同公報にも示されているように、メサス
トライプ構造を覆うように埋込層２９が設けられてい
る。この埋込層２９は、結晶性がよくないために、完全
な電流阻止の効果を得ることができなかったり、同公報
に他の例が示されているように半絶縁性材料で埋め込む
などの方法が必要になってくる。

【０００８】本発明は、このような問題を解決するため
になされたもので、電流ブロック層が活性層の下側に設
けられても、段差に伴う活性層への影響を防止し、か
つ、他の工程を増やすことなしに、低いしきい電流値な
ど電気的特性の優れた半導体レーザおよびその製法を提
供することを目的とする。

【０００９】

【課題を解決するための手段】本発明者らは、活性層の
下側にストライプ溝が形成された電流ブロック層が設け
られる構造の半導体レーザにおいて、しきい電流値の増
大など電気的特性が低下しやすい原因を鋭意検討を重ね
て調べた結果、前述のように、ストライプ溝の側壁上に
も平坦面と同じ厚さで活性層とする半導体層が堆積さ
れ、それに伴う活性層の凹凸により電流狭窄が充分にな
されないことに原因があることを見出した。そして、ス
トライプ溝の側壁を（１１１）Ｂ面とし、半導体層の成
長条件を制御することにより、側壁上の堆積厚さを調整
することができ、その厚さを薄くすることにより、しき
い電流値を下げ得ることを見出した。しかし、側壁上の
成長を完全に阻止すると、前述の図５に示されるよう
に、ストライプ溝内の成長と電流ブロック層の平坦面上
の成長とが完全に分離してしまい好ましくない。

【００１０】本発明による半導体レーザは、第１導電形
半導体基板と、該第１導電形半導体基板の上に設けられ
る第１導電形第１クラッド層と、該第１クラッド層上に
設けられ、ストライプ溝を有する電流ブロック層と、該
ストライプ溝により露出する前記第１クラッド層および
電流ブロック層の上にそれぞれ設けられる第１導電形第
２クラッド層、活性層および第２導電形クラッド層を構
成し得る半導体積層部とを有し、前記ストライプ溝の側
壁が（１１１）Ｂ面になるように形成されると共に、前
記活性層を構成する半導体層は、該ストライプ溝の側壁
上にも堆積されることにより、前記ストライプ溝による
露出面および前記電流ブロック層の平坦面上にそれぞれ
堆積される部分が連続して形成され、かつ、前記ストラ
イプ溝の側壁上に堆積される部分の厚さが、前記ストラ
イプ溝による露出面および前記電流ブロック層の平坦面
上に堆積される部分の厚さより薄くなるように形成され
ている。

【００１１】この構造にすることにより、電流ブロック
層のストライプ溝による段差のため、活性層を形成する
半導体層が歪曲するが、平坦部に積層される半導体層の
厚さに対して、その途中のストライプ溝の側壁に成長す
る部分の厚さが、非常に薄いため、電流の漏れなどが殆
ど生じなくなる。一方、僅かではあるが、ストライプ溝
の側壁にも半導体層が成長する構造になっているため、
（１１１）Ｂ面に完全に半導体層が成長しない構造と異
なり、ストライプ溝内の半導体層と、電流ブロック層上
に堆積される半導体層とは連続して成長する。すなわ
ち、（１１１）Ｂ面に完全に成長させないと、電流ブロ
ック層上の半導体層もその（１１１）Ｂ面に成長しない
ため、図５に示されるようにストライプ構造の半導体層
と、電流ブロック層上に堆積する半導体層とが分離し、
その間に後から埋込層を設けなければならないが、本発
明によればその必要がなく、電流ブロック層により活性
層を完全に挟持することができる。その結果、段差部に
よる影響は殆どなくなり、優れた電気特性の半導体レー
ザが得られる。

【００１２】前記ストライプ溝の側壁上に堆積される活
性層を構成する半導体層の厚さが、前記ストライプ溝に
よる露出面および前記電流ブロック層の平坦面上にそれ
ぞれ堆積される部分の厚さの１／２以下であればとくに
効果が大きい。

【００１３】前記ストライプ溝の側壁が（１１１）Ｂ面
になるように形成するには、たとえば前記半導体基板が
（１００）面を主表面とするＧａＡｓ基板であり、前記
ストライプ溝が＜０１１＞方向と平行な方向に形成され
ることにより得られる。

【００１４】本発明による半導体レーザの製法は、第１
導電形半導体基板の上に第１導電形第１クラッド層と、
電流ブロック層とを積層し、該電流ブロック層をその側
壁に（１１１）Ｂ面が露出するようにストライプ状にエ
ッチングしてストライプ溝を形成し、該ストライプ溝に
より露出する前記第１クラッド層および電流ブロック層
上に第１導電形第２クラッド層および活性層を構成する
半導体層を、前記ストライプ溝の側壁部にも成長しなが
ら、かつ、該側壁部上の成長厚さを、該ストライプ溝に
よる露出面および前記電流ブロック層の平坦面上の成長
厚さより薄くなるように成長条件を調節して順次成長
し、ついで第２導電形クラッド層を成長することを特徴
とする。

【００１５】

【発明の実施の形態】つぎに、図面を参照しながら本発
明の半導体レーザおよびその製法について説明をする。

【００１６】本発明による半導体レーザは、その一実施
形態であるＬＤチップの断面構造が図１に示されるよう
に、ｐ形（第１導電形）半導体基板１の上にｐ形第１ク
ラッド層３ａが設けられ、そのｐ型第１クラッド層３ａ
上に、電流ブロック層６が設けられている。この電流ブ
ロック層６には、ストライプ溝６ａが、その側壁が（１
１１）Ｂ面になるように形成されている。そして、その
ストライプ溝６ａにより露出するｐ形第１クラッド層３
ａおよび電流ブロック層６の上にｐ形第２クラッド層３
ｂ、活性層４およびｎ形（第２導電形）クラッド層５が
それぞれ順次エピタキシャル成長されている。この際、
活性層４とする半導体層は、ストライプ溝６ａの側壁上
に堆積されることにより、ストライプ溝６ａによる露出
面と電流ブロック層６の平坦面上に堆積される部分とが
連続して形成されると共に、側壁上に堆積される部分の
厚さｔが、ストライプ溝６ａによる露出面および電流ブ
ロック層６の平坦面上に堆積される部分の厚さｈより薄
く形成されている。

【００１７】すなわち、前述のように、本発明者らは、
この構造の半導体レーザでの特性を改善するため鋭意検
討を重ねた結果、ストライプ溝６ａが（１１１）Ｂ面に
なるように、たとえば主表面が（１００）面の基板上に
積層される半導体層の＜０１１＞方向と平行になるよう
に形成し、成長の際に成長温度や、成長圧力を変えるこ
とにより、マイグレーションの起こりやすさを変えてや
ると、（１１１）Ｂ面に成長させる半導体層の厚さを制
御することができることを見出した。この性質を利用し
て、（１１１）Ｂ面に半導体層を成長させることによ
り、電流ブロック層により狭窄されるストライプ構造の
部分とそれ以外の部分とを分離させないで、かつ、段差
部分の側壁上に堆積する部分を薄くして、その側壁上の
厚さｔによる、しきい電流値Ｉ_thへの影響を調べた。

【００１８】後で具体的に説明する図１に示される構造
で、さらにストライプ溝の幅を３μｍ、共振器の長さを
２００μｍの一定として、側壁上の厚さｔを変化させた
ものを製造し、ストライプ溝の側壁上の厚さｔと、スト
ライプ溝露出面（電流ブロック層の平坦面上）の厚さｈ
との比ｔ／ｈ＝ｋに対するしきい電流値Ｉ_thの関係を調
べた結果、図２に示される結果が得られた。

【００１９】すなわち、ｋ＝１のとき、しきい電流値Ｉ
_th（ｍＡ）が１７.５〜１９であったものが、ｋ＝０.５
にすると、しきい電流値Ｉ_th（ｍＡ）が１２〜１３とな
り、大きく改善される。さらに、ｋ＝０.４にすると、
しきい電流値Ｉ_th（ｍＡ）が１１.５〜１２.５となり、
改善割合は低下するが、０.５の場合よりも改善され
た。この結果からも、ストライプ溝の側壁上への堆積厚
さを小さくするほど、好ましくは０.５以下にすること
により、しきい電流値をより小さくすることができ、特
性を改善することができる。しかし、側壁上の成長をな
くすると前述のように、ストライプ溝内での成長が３角
形断面の形状で成長するため、ストライプ溝による露出
面に堆積される半導体層と電流狭窄層の平坦面上に堆積
される半導体層とが側壁面上の堆積層により繋がるよう
に形成される必要がある。

【００２０】つぎに、具体例によりこの半導体レーザに
ついて詳細に説明をする。半導体基板１は、たとえば主
表面が（１００）面のｐ形ＧａＡｓ基板が用いられる。
図１に示される例では、基板１上に、Ｂｅが２×１０¹⁸
ｃｍ^-3程度の不純物濃度にドープされたＧａＡｓによる
緩衝層２が設けられている。この緩衝層２は、ｐ形半導
体基板１のＺｎ不純物の拡散長が大きく、ＡｌＧａＡｓ
系化合物半導体層に達すると、一層拡散しやすくなって
活性層４まで達しやすいので、それを防止するためであ
る。活性層４に不純物が拡散すると、非発光再結合中心
が形成され、発光効率が低下するためである。なお、Ｂ
ｅは拡散長が短いためその拡散を防止しやすい。しか
し、この緩衝層２は、必須のものではない。

【００２１】緩衝層２上に活性層４が、活性層よりバン
ドギャップの大きい材料からなるｐ形第１および第２ク
ラッド層３ａ、３ｂとｎ形クラッド層５とによりサンド
イッチされるダブルヘテロ構造からなる発光層形成部
（半導体積層部）１１が形成されている。このダブルヘ
テロ接合構造のストライプ状部分に電流を狭窄して強い
発光をさせるため、ｐ形クラッド層３ａ、３ｂ内にスト
ライプ溝６ａが形成されたｎ形電流ブロック層６が、た
とえばＳｉドープによる３×１０¹⁷ｃｍ^-3程度の不純物
濃度でｎ形Ａｌ_zＧａ_1-zＡｓ（０≦ｚ≦０.８、たとえ
ばｚ＝０.６５）により、０.５μｍ程度の厚さに形成さ
れている。

【００２２】この電流ブロック層６は、ｐ形第１クラッ
ド層３ａ上に全面に成長した後、＜０１１＞方向に沿っ
て２〜３μｍ程度の幅にホトレジスト膜でマスクをし
て、硫酸系エッチャントによりエッチングすることによ
り、その側面が（１１１）Ｂ面となるストライプ溝６ａ
が形成される。この側面を（１１１）Ｂ面にするのは、
この側面（斜面）上に半導体層を成長しにくくするため
である。尤も、前述のように側面上に完全に成長させな
いのではなく、成長条件を制御することにより、微小厚
さだけ成長させるが、この（１１１）Ｂ面にすることに
より、その側面上での成長厚さを非常に薄く制御するこ
とができる。なお、ストライプ溝６ａの側壁を（１１
１）Ｂ面にするには、主表面が（１００）面の基板に＜
０１１＞方向に平行にする以外にも、たとえば主表面が
（０１０）面の基板で、＜１０１＞方向に平行にストラ
イプ溝を形成してもよい。

【００２３】発光層形成部１１を構成するｐ形第１クラ
ッド層３ａおよびｐ形第２クラッド層３ｂは、たとえば
Ｂｅが５×１０¹⁷ｃｍ^-3程度の不純物濃度にドープされ
たｐ形Ａｌ_xＧａ_1-xＡｓ（０.４≦ｘ≦０.７、たとえば
ｘ＝０.６）層が、それぞれ１.５μｍ程度と０.２μｍ
程度の厚さに設けられ、ｎ形クラッド層５は、たとえば
Ｓｉが４×１０¹⁷ｃｍ^-3程度の不純物濃度にドープされ
たｎ形Ａｌ_xＧａ_1-xＡｓ（０.４≦ｘ≦０.７、たとえば
ｘ＝０.６）層が１.５μｍ程度の厚さに設けられてい
る。また、活性層４は、図示されていないが、たとえば
６ｎｍのＡｌ_0.1Ｇａ_0.9Ａｓウェル層と、５ｎｍ程度の
Ａｌ_0.3Ｇａ_0.7Ａｓバリア層が交互に、それぞれノンド
ープでウェル層が３層形成され、その両端にそれぞれが
接するクラッド層の導電形と一致した導電形のＡｌ_0.3
Ｇａ_0.7Ａｓガイド層が２５ｎｍ程度の厚さに設けられ
る多重量子井戸構造（ＭＱＷ）に形成されている。その
結果、波長が７８０ｎｍ程度の赤色レーザとなる。前述
の活性層４とする半導体層の厚さは、ＭＱＷ構造とする
場合はこの全体の厚さを意味する。

【００２４】本発明では、前述のように、この活性層４
およびｐ形第２クラッド層３ｂが、電流ブロック層６の
側壁（斜面）上には僅かの量（厚さｔ）成長するように
その成長条件が調整されており、ストライプ溝６ａによ
り露出するｐ形第１クラッド層や電流ブロック層６の平
坦部上に成長する厚さｈより薄く設けられていることに
特徴がある。この側壁の厚さは、後述するように、成長
条件を制御することによりある程度コントロールするこ
とができる。

【００２５】この電流ブロック層６のストライプ溝６ａ
側壁での成長は、成長条件によっては（１１１）Ｂ面に
なっているため成長させなくすることができるが、成長
温度や、成長圧力を変化させることにより成長する厚さ
を制御することができる。たとえば他の層を成長すると
きは基板温度を６５０℃程度で行い、このｐ形第２クラ
ッド層３ｂおよび活性層４を成長するときは、７００℃
程度で成長することにより、側壁にも薄く成長し、スト
ライプ構造部と電流ブロック層６上の成長部とが分離さ
れないで成長することができる。

【００２６】ｎ形クラッド層５上には、Ｓｉがドーピン
グされ、不純物濃度が２×１０¹⁸ｃｍ^-3程度のＧａＡｓ
からなるコンタクト層８が１μｍ程度の厚さに形成され
ている。そして、その表面にＡｕ-Ｇｅ／Ｎｉからなる
ｎ側電極８が、７０μｍ程度に研削されたｐ形半導体基
板１の裏面にＴｉ-Ａｕからなるｐ側電極９がそれぞれ
設けられている。そして、共振器長が２５０μｍ程度に
なるように劈開されることにより、図１に示されるよう
なＬＤチップが得られる。

【００２７】この半導体レーザを製造するには、たとえ
ばＺｎがドープされた主表面が（１００）面のｐ形Ｇａ
Ａｓ基板１上に、基板温度を６５０℃程度にして、ＭＯ
ＣＶＤ法により、Ｂｅドープのｐ形ＧａＡｓからなる緩
衝層２を１μｍ程度成長し、さらにＢｅドープのｐ形Ａ
ｌ_0.6Ｇａ_0.4Ａｓからなるｐ形第１クラッド層３ａを
１.５μｍ程度、Ｓｉドープによるｎ形Ａｌ_0.65Ｇａ
_0.35Ａｓからなる電流ブロック層６を０.５μｍ程度そ
れぞれ順次成長する。その後、ＭＯＣＶＤ装置から半導
体ウェハを取り出して、ホトレジスト膜を全面に設け、
ホトリソグラフィ工程により＜０１１＞方向と平行にな
るように２〜３μｍ程度の幅となるストライプ状の窓を
あける。そして、そのパターンが形成されたホトレジス
ト膜をマスクとして、硫酸系エッチャントにより電流ブ
ロック層６にストライプ溝６ａを形成する。

【００２８】その後、レジスト膜を除去し、再度ＭＯＣ
ＶＤ装置などの結晶成長装置に入れ、Ｂｅドープのｐ形
Ａｌ_0.6Ｇａ_0.4Ａｓからなるｐ形第２クラッド層３ｂを
０.２μｍ程度、ＢｅドープのＡｌ_0.3 Ｇａ_0.7 Ａｓか
らなるｐ形光ガイド層を２５ｎｍ程度、ノンドープで６
ｎｍ程度のＡｌ_0.1 Ｇａ_0.9 Ａｓウエル層と５ｎｍ程度
のＡｌ_0.3 Ｇａ_0.7 Ａｓバリア層とをそれぞれ交互に積
層し、さらにＳｉドープのＡｌ_0.3 Ｇａ_0.7 Ａｓからな
るｎ形光ガイド層よりなる多重量子井戸構造（ＭＱＷ）
の活性層４を、基板温度を７００℃にしてストライプ溝
６ａの側壁にも成長するようにしながら成長する。そし
て、基板温度を６５０℃に戻して、Ｓｉドープのｎ形ク
ラッド層５を１.５μｍ程度、ＳｉドープのＧａＡｓか
らなるｎ形コンタクト層９を１μｍ程度、それぞれ順次
エピタキシャル成長する。

【００２９】なお、成長に使用するガスとしては、たと
えばＧａとして、トリエチルガリウム（ＴＥＧ）、Ａｓ
としてアルシン（ＡｓＨ₃）、Ｉｎとしてトリメチルイ
ンジウム（ＴＭＩｎ）、Ａｌとしてトリメチルアルミニ
ウム（ＴＭＡ）、Ｂｅとしてビスメチルシクロジエニル
ベリリウム（（ＭｅＣｐ）₂Ｂｅ）、ＳｉとしてＳｉＨ₄
などを使用することができ、成長する組成に応じてこれ
らのガスを導入すればよい。成長温度をより高くしたい
ときは、ＴＥＧに代えてトリメチルガリウム（ＴＭＧ）
を用いることが有効である。そして、ＧａＡｓ基板１の
裏面を研削およびポリッシュして７０μｍ程度の厚さに
し、積層した半導体層の表面側にＡｕ-Ｇｅ／Ｎｉを真
空蒸着により成膜し、３００〜４００℃程度でシンター
した後、Ｔｉ／Ａｕの積層膜を設けてｎ側電極８を、さ
らにＧａＡｓ基板１の裏面にＴｉ／Ａｕの積層膜からな
るｐ側電極９をそれぞれ形成し、たとえば共振器長が２
００〜２５０μｍ程度になるように劈開によりチップ化
することにより図１に示される構造のＬＤチップが得ら
れる。

【００３０】前述の例では、ｐ形半導体基板上にｐ形
層、活性層、ｎ形層を積層する構造のｐ形層内に電流ブ
ロック層を構成する例であったが、ｐ形層は拡散長が小
さく、ｐ形層内に電流ブロック層を設けることが好まし
いため、とくにｐ形基板である場合に前述の構造になり
やすい。しかし、ｎ形層内に電流ブロック層を設ける構
造でも、同様にストライプ溝の側壁上の半導体層を薄く
することにより、しきい電流値を小さくすることができ
る。

【００３１】本発明によれば、ｐ形半導体基板を用いる
場合にｐ形層内で電流ブロック層により電流狭窄を行っ
ても、電流ブロック層の側壁（斜面）への活性層の堆積
を平坦面に堆積される厚さより薄く形成されているた
め、漏れ電流を殆ど防止することができ、その段差によ
る影響が生じない。しかも、その側壁を（１１１）Ｂ面
にしてはいるが、完全に半導体層を成長させなくしてい
るのではなく、側壁にも成長させるようにしているた
め、ストライプ構造部と電流ブロック層上の平坦面に成
長する部分とが分離することなく、連続して成長する。
その結果、ストライプ構造の周囲に後から埋込層を設け
る必要もなく、より一層しきい電流値の低下をもたらす
ことができる。

【００３２】

【発明の効果】本発明によれば、たとえばｐ形半導体基
板を用いなければならない半導体レーザなどのように、
活性層の下側に電流ブロック層を設ける構造でも、その
段差に基づく、しきい電流値の増大などの影響を防止
し、非常に電気的特性の優れた半導体レーザが得られ
る。

【図面の簡単な説明】

【図１】本発明の半導体レーザの一実施形態であるＬＤ
チップの断面説明図である。

【図２】ストライプ溝側壁上の半導体層の厚さｔと、平
坦面上の半導体層の厚さｈとの比ｋに対するしきい電流
値の変化を示す図である。

【図３】従来のｐ形半導体基板を用いたＬＤチップの構
造例の説明図である。

【図４】従来のｐ形半導体基板を用いたＬＤチップの他
の構造例である。

【図５】従来のストライプ構造の側面を（１１１）面と
したＬＤチップの一例の説明図である。

【符号の説明】

１ｐ形半導体基板３ａｐ形第１クラッド層３ｂｐ形第２クラッド層４活性層５ｎ形クラッド層６電流ブロック層６ａストライプ溝

Claims

【特許請求の範囲】

【請求項１】第１導電形半導体基板と、該第１導電形
半導体基板の上に設けられる第１導電形第１クラッド層
と、該第１クラッド層上に設けられ、ストライプ溝を有
する電流ブロック層と、該ストライプ溝により露出する
前記第１クラッド層および電流ブロック層の上にそれぞ
れ設けられる第１導電形第２クラッド層、活性層および
第２導電形クラッド層を構成し得る半導体積層部とを有
し、前記ストライプ溝の側壁が（１１１）Ｂ面になるよ
うに形成されると共に、前記活性層を構成する半導体層
は、該ストライプ溝の側壁上にも堆積されることによ
り、前記ストライプ溝による露出面および前記電流ブロ
ック層の平坦面上にそれぞれ堆積される部分が連続して
形成され、かつ、前記ストライプ溝の側壁上に堆積され
る部分の厚さが、前記ストライプ溝による露出面および
前記電流ブロック層の平坦面上に堆積される部分の厚さ
より薄くなるように形成されてなる半導体レーザ。
【請求項２】前記ストライプ溝の側壁上に堆積される
活性層を構成する半導体層の厚さが、前記ストライプ溝
による露出面および前記電流ブロック層の平坦面上にそ
れぞれ堆積される部分の厚さの１／２以下である請求項
１記載の半導体レーザ。
【請求項３】前記半導体基板が（１００）面を主表面
とするＧａＡｓ基板であり、前記ストライプ溝が＜０１
１＞方向と平行な方向に形成されてなる請求項１または
２記載の半導体レーザ。
【請求項４】第１導電形半導体基板の上に第１導電形
第１クラッド層と、電流ブロック層とを積層し、該電流
ブロック層をその側壁に（１１１）Ｂ面が露出するよう
にストライプ状にエッチングしてストライプ溝を形成
し、該ストライプ溝により露出する前記第１クラッド層
および電流ブロック層上に第１導電形第２クラッド層お
よび活性層を構成する半導体層を、前記ストライプ溝の
側壁部にも成長しながら、かつ、該側壁部上の成長厚さ
を、該ストライプ溝による露出面および前記電流ブロッ
ク層の平坦面上の成長厚さより薄くなるように成長条件
を調節して順次成長し、ついで第２導電形クラッド層を
成長することを特徴とする半導体レーザの製法。