JP2001177773A - 駆動タイミング発生回路 - Google Patents

Abstract

(57)【要約】 【課題】 基準クロックのデューティに拘わらず最適な
駆動タイミングパルスを得る。 【解決手段】 第１マルチプレクサ３５は、第１マルチ
プレクサ３５からの出力クロックにおける基準クロック
からの遅延時間が、基準クロックのデューティの５０％
からのずれ量に相当する時間になるような選択を行う。
第２マルチプレクサ３８は、基準クロックのデューティ
が５０％に満たない場合はＯＲゲート３６側を、５０％
を超える場合はＡＮＤゲート３７側を選択する。こうし
て、入力される基準クロックのデューティが如何様にず
れていても５０％に補正して出力する。したがって、高
速パルス発生回路は、上記補正後の基準クロックに基づ
いて、最適な駆動タイミングパルスを生成できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＣＣＤ(電荷結
合素子)イメージセンサ等の固体撮像装置を駆動するた
めの駆動タイミング発生回路に関する。

【０００２】

【従来の技術】ＣＣＤイメージセンサを駆動するための
ＣＣＤ駆動用パルスや信号処理用パルスとして、ＣＣＤ
イメージセンサを水平方向に駆動するための水平ＣＣＤ
シフトレジスタ駆動パルス(ＦＨ１,ＦＨ２)や、フロー
ティングディフュージョンアンプをリセットするための
リセットパルス(ＦＲ)や、上記リセットを行う際に生じ
るリセット雑音を除去する相関２重サンプリング(ＣＤ
Ｓ)を行うためのサンプリングパルスであるＣＤＳパル
ス(ＦＣＤＳ,ＦＳ)がある。そして、上記リセットパル
スやサンプリングパルス等は、上記水平ＣＣＤシフトレ
ジスタ駆動パルスに対して、高速であって且つ数ｎsec
の精度での位相関係が要求される。

【０００３】以下、より具体的に説明する。上記ＣＣＤ
イメージセンサからの出力信号は、水平ＣＣＤシフトレ
ジスタ駆動パルスＦＨ１,ＦＨ２の位相を基準として数
ｎsec遅れて出力される。この遅延量は、各ＣＣＤイメ
ージセンサの設計サイズ(画素数や撮像サイズ等)や製造
プロセスの相違等によって若干の差が生じる。そのため
に、用いるＣＣＤイメージセンサに応じて上記ＣＤＳパ
ルスＦＣＤＳ,ＦＳに対する微妙な位相調整が必要とな
る。

【０００４】さらに、上記ＣＣＤイメージセンサやＣＤ
Ｓ回路の実装基板上への配置状態等のシステム設計の違
いに起因して、ＣＣＤイメージセンサからの出力がＣＤ
Ｓ回路に入力されるまでの時間に差が生じる。そのため
にも、上記ＣＤＳパルスＦＣＤＳ,ＦＳに対する微妙な
位相調整が必要になるのである。

【０００５】図４に、上記第１,第２水平ＣＣＤシフト
レジスタ駆動パルス(以下、第１,第２水平転送パルスと
略称する)ＦＨ１,ＦＨ２、リセットパルスＦＲ、ＣＣＤ
イメージセンサ出力信号、および、第１,第２ＣＤＳパ
ルスＦＣＤＳ,ＦＳ等の一般的な各パルスの波形および
位相関係を示す。これらの高速パルスは、予めシミュレ
ーションによって最適な波形や位相になるように設計さ
れて、タイミング信号発生回路によって生成される。こ
のタイミング信号発生回路は、上述の微妙な位相調整を
考慮した位相調整を行うための位相調整機能を備えてい
る。上述したタイミング信号発生回路として、例えば特
開昭６１‐２７３０７９号公報に開示されているような
ものがある。

【０００６】図５は、このタイミング信号発生回路のブ
ロック図である。図に示すように、クロック生成回路
(発振回路)１によって生成された基準パルスが複数の遅
延回路２に順次供給される。そして、各遅延回路２a〜
２nから出力された遅延時間が異なる複数のパルスは、
第１〜第６セレクタ(選択回路)３a〜３fに入力される。
そして、夫々のセレクタ３によって、入力されたパルス
群から１つのパルスが選択されて出力される。尚、各セ
レクタ３a〜３fにおける上記選択動作の制御は、外部か
らの入力信号(設定データ)に基づいてデコーダ５によっ
て行われる。

【０００７】上記第１,第２セレクタ３a,３bで選択され
た出力はアンド回路６によって論理積がとられ、適正な
パルス位相を有するリセットパルスＦＲが生成される。
同様に、第３,第４セレクタ３c,３dで選択された出力は
アンド回路７によって論理積がとられ、適正なパルス位
相を有する第１ＣＤＳパルスＦＣＤＳが生成される。第
５,第６セレクタ３e,３fで選択された出力はアンド回路
８によって論理積がとられ、適正なパルス位相を有する
第２ＣＤＳパルスＦＳが生成される。

【０００８】

【発明が解決しようとする課題】しかしながら、上記従
来のタイミング信号発生回路においては以下のような問
題がある。すなわち、クロック生成回路１によって生成
されて、ＣＣＤイメージセンサの水平ＣＣＤシフトレジ
スタ(図示せず)に入力される基準クロックは、クロック
生成回路１の設計条件や、クロック生成回路１および上
記駆動タイミング発生回路の実装基板への実装条件によ
って、当初予定していたデューティとは異なるデューテ
ィになってしまう。このように、基準クロックのデュー
ティが変わると言うことは、第１,第２水平転送パルス
ＦＨ１,ＦＨ２に対して、アンド回路６からのリセット
パルスＦＲおよびアンド回路７,８からの第１,第２ＣＤ
ＳパルスＦＣＤＳ,ＦＳのパルス幅および位相差が変わ
ってしまうことを意味する。

【０００９】上記リセットパルスＦＲの場合を例にとる
と、図４において、リセットパルスＦＲのパルス幅が狭
くなると、ＣＣＤイメージセンサの出力部において、フ
ローティングディフュージョンにある信号電荷を完全に
リセットできなくなり(リセット不良が発生し)画質が劣
化する。逆に、リセットパルスＦＲのパルス幅が広くな
ると、各画素毎の黒基準となるフィードスルー期間が狭
くなってＣＤＳ動作に悪影響を及ぼし、その結果画質劣
化を引き起こすことになる。

【００１０】次に、上記第１,第２ＣＤＳパルスＦＣＤ
Ｓ,ＦＳの場合を例にとる。上記ＣＤＳ回路において
は、図４において、第１ＣＤＳパルスＦＣＤＳによって
ＣＣＤイメージセンサの出力信号におけるフィードスル
ー期間をクランプし、第２ＣＤＳパルスＦＳによってＣ
ＣＤイメージセンサの出力信号における信号期間をサン
プルホールドすることによって、リセットノイズを除去
している。したがって、第１ＣＤＳパルスＦＣＤＳ(ク
ランプパルス)のパルス幅が狭くなると、上記クランプ
動作が不安定になる。逆に、パルス幅が広くなると、Ｃ
ＣＤイメージセンサからのリセットノイズをもクランプ
してしまうことになって、画質劣化の原因となる。ま
た、第２ＣＤＳパルスＦＳ(サンプルホールドパルス)に
ついても同様に、パルス幅が狭くなると、サンプルホー
ルド動作が不安定になる。逆に、パルス幅が広くなる
と、ＣＣＤイメージセンサからの出力におけるフラット
な部分以外をサンプルホールドすることになり、やはり
画質劣化を引き起こすことになる。

【００１１】一般に、上記ＣＣＤ駆動用のタイミング信
号発生回路は、基準クロックのデューティが５０％であ
ることを前提にして設計されている。そして、多少のデ
ューティの悪化に対しては上記位相調整機能によって対
応可能にはなっている。ところが、基準クロックのデュ
ーティが大幅に悪化した場合には、上記リセットパルス
ＦＲ,第１ＣＤＳパルスＦＣＤＳおよび第２ＣＤＳパル
スＦＳの位相を調整しきれなくなるという問題がある。

【００１２】そこで、上記タイミング信号発生回路を、
上記基準クロックのデューティが大幅に悪化する場合を
も考慮して設計しておく方法が考えられる。ところが、
その場合には、遅延回路２の段数が増加し、それに伴っ
てセレクタ３の数も増加し、結果的に回路規模が増大す
るという問題がある。さらには、遅延回路２の数が増加
すると、遅延回路２の製造バラツキによる出力パルスの
位相バラツキも大きくなるという問題も発生する。

【００１３】そこで、この発明の目的は、基準クロック
のデューティに拘わらず最適な駆動タイミングンパルス
を得ることができる駆動タイミング発生回路を提供する
ことにある。

【００１４】

【課題を解決するための手段】上記目的を達成するた
め、この発明は、固体撮像装置を駆動するための駆動タ
イミングパルスを基準クロックに基づいて発生する駆動
タイミング発生回路において、上記基準クロックのデュ
ーティを所定デューティに補正するデューティ補正回路
を備えたことを特徴としている。

【００１５】上記構成によれば、入力された基準クロッ
クのデューティは予めデューティ補正回路によって所定
デューティに補正される。したがって、入力基準クロッ
クのデューティに拘わらず、所定デューティに補正され
た基準クロックに基づいて最適な位相を有する駆動タイ
ミングンパルスが生成される。

【００１６】また、この発明の駆動タイミング発生回路
は、上記デューティ補正回路を、基準クロックを遅延さ
せる複数の遅延回路と、上記各遅延回路からのクロック
のうちの何れか一つを選択して出力する第１マルチプレ
クサと、上記基準クロックと,上記第１マルチプレクサ
からの出力である遅延された基準クロックとの論理和を
とる論理和手段と、上記基準クロックと,上記第１マル
チプレクサからの出力である遅延された基準クロックと
の論理積をとる論理積手段と、上記基準クロックと上記
論理和手段からのクロックと上記論理積手段からのクロ
ックのうちの何れか一つを選択して出力する第２マルチ
プレクサで構成することが望ましい。

【００１７】上記構成によれば、第１マルチプレクサに
よって、上記基準クロックからの遅延時間が上記基準ク
ロックのデューティの上記所定デューティからのずれ量
に相当する時間である遅延回路からの出力が選択され
る。そして、第２マルチプレクサによって、基準クロッ
クのデューティが上記所定デューティに満たない場合に
は、論理和手段によって上記基準クロックよりもデュー
ティが高められたクロックが選択される。一方、基準ク
ロックのデューティが上記所定デューティを超える場合
には、論理積手段によって上記基準クロックよりもデュ
ーティが低められたクロックが選択される。その結果、
第２マルチプレクサからは、上記所定デューティに補正
された基準クロックが出力されるのである。

【００１８】また、この発明の駆動タイミング発生回路
は、上記第１マルチプレクサおよび第２マルチプレクサ
を、外部からの設定データに基づいて上記選択動作を行
うように成すことが望ましい。

【００１９】上記構成によれば、例えば、補正後の基準
クロックにおけるデューティを確認しながら、外部から
上記第１,第２マルチプレクサに設定データを与えるこ
とによって、さらに最適な位相を有する駆動タイミング
ンパルスが生成される。

【００２０】また、この発明の駆動タイミング発生回路
は、上記駆動タイミングパルスとデューティ補正後の基
準クロックとの何れかを切換え出力する切換え手段を備
えることが望ましい。

【００２１】上記構成によれば、切換え手段によって、
上記駆動タイミングパルスに代えてデューティ補正後の
基準クロックが出力される。したがって、外部から、上
記補正後の基準クロックのデューティを確認することが
可能になる。その際に、上記補正後の基準クロックは上
記駆動タイミングパルスに代えて出力される。こうし
て、本駆動タイミング発生回路から出力される高周波パ
ルスの数の増加が防止され、消費電力の増加が抑制され
る。

【００２２】また、この発明の駆動タイミング発生回路
は、上記固体撮像装置をＣＣＤイメージセンサとし、上
記駆動タイミングパルスを水平転送パルス,リセットパ
ルスおよびＣＤＳパルスとすることが望ましい。

【００２３】上記構成によれば、入力基準クロックのデ
ューティに拘わらず、高画質を得るための最適位相を有
する水平転送パルス,リセットパルスおよびＣＤＳパル
スが生成される。

【００２４】

【発明の実施の形態】以下、この発明を図示の実施の形
態により詳細に説明する。図１は、本実施の形態の駆動
タイミング発生回路を搭載したテレビカメラのブロック
図である。このテレビカメラにおいては、発振回路１１
からの基準クロックに対してデューティ補正回路１３に
よってデューティ補正を施し、高速パルス発生回路１４
に供給することが特徴である。

【００２５】上記駆動タイミング発生回路としてのＣＣ
Ｄ駆動タイミング発生回路１２は、上記デューティ補正
回路１３および高速パルス発生回路１４の他に、水平カ
ウンタ１５、垂直カウンタ１６、垂直転送パルス,電荷
読み込みパルスおよびシャッタパルス等の比較的低速の
パルスを発生するパルス発生回路１７によって構成され
ている。

【００２６】上記発振回路１１によって生成された基準
クロックは、デューティ補正回路１３によってデューテ
ィ補正され、常にデューティ５０％の基準クロックとし
て高速パルス発生回路１４に入力される。そうすると、
高速パルス発生回路１４においては、第１,第２水平転
送パルスＦＨ1,ＦＨ2、リセットパルスＦＲ、第１,第２
ＣＤＳパルスＦＣＤＳ,ＦＳを生成する。そして、第１,
第２水平転送パルスＦＨ1,ＦＨ2およびリセットパルス
ＦＲをＣＣＤイメージセンサ１８に出力し、第１,第２
ＣＤＳパルスＦＣＤＳ,ＦＳをＣＤＳ回路１９に出力す
る。尚、高速パルス発生回路１４においては、ＣＣＤイ
メージセンサ１８の水平ＣＣＤシフトレジスタ(図示せ
ず)に対する第１,第２水平転送パルスＦＨ1,ＦＨ2の入
力からセンサ出力があるまでの遅延時間の差や、システ
ム設計の違いに起因するＣＣＤイメージセンサ１８から
のセンサ出力がＣＤＳ回路１９に入力されるまでの時間
差が生じるために、若干の位相調整機能を有している。

【００２７】上記水平カウンタ１５は、ＳＳＧ(スタン
ダード・シグナル・ジェネレータ)２０からの水平基準パ
ルスをトリガとして上記基準クロックをカウントし、カ
ウント値をパルス発生回路１７に送出する。また、垂直
カウンタ１６は、ＳＳＧ２０からの垂直基準パルスをト
リガとして上記水平基準パルスをカウントし、カウント
値をパルス発生回路１７に送出する。そうすると、パル
ス発生回路１７は、上記基準クロックのカウント値およ
び上記水平基準パルスのカウント値に基づいて、垂直転
送パルス,電荷読み込みパルスおよびシャッタパルスを
生成して垂直ドライバ２１に供給する。そして、垂直ド
ライバ２１によって、垂直転送パルスおよびシャッタパ
ルスが生成されてＣＣＤイメージセンサ１８に出力され
る。

【００２８】信号処理回路２２は、上記ＳＳＧ２０から
の同期信号に基づいて、ＣＤＳ回路１９からのＣＤＳ出
力信号に対してγ補正や色調整等の各種の処理を行って
ビデオ信号を生成して出力する。また、マイコン２３
は、外部設定手段(図示せず)からの設定信号および信号
処理回路２２からの画像データに基づいて、デューティ
補正回路１３用のデューティ補正設定データ,高速パル
ス発生回路１４用の高速パルス位相調整設定データおよ
びパルス発生回路１７用のシャッタ速度設定データを生
成して、デューティ補正回路１３,高速パルス発生回路
１４およびパルス発生回路１７に出力する。

【００２９】図２は、上記デューティ補正回路１３の回
路図である。以下、上記デューティ補正回路１３の構成
および動作について、図２に従って説明する。

【００３０】上記発振回路１１によって生成された基準
クロックは、第１遅延回路３１,ＯＲゲート３６,ＡＮＤ
ゲート３７および第２マルチプレクサ３８に入力され
る。第１遅延回路３１からは第１遅延量を有するクロッ
クが出力されて、第１マルチプレクサ３５および第２遅
延回路３２に入力される。そして、第２遅延回路３２か
ら出力された第２遅延量を有するクロックは、第１マル
チプレクサ３５および第３遅延回路３３に入力される。
さらに、第３遅延回路３３から出力された第３遅延量を
有するクロックは、第１マルチプレクサ３５および第４
遅延回路３４に入力される。さらに、第４遅延回路３４
から出力された第４遅延量を有するクロックは第１マル
チプレクサ３５に入力される。

【００３１】そうすると、上記第１マルチプレクサ３５
は、入力された種々の遅延量を有する複数のクロックの
中から、上記マイコン２３から供給されるデューティ補
正設定データ(第１,第２設定データ)に従って必要な遅
延量のクロックを選択して、ＯＲゲート３６およびＡＮ
Ｄゲート３７に出力する。ＯＲゲート３６は、発振回路
１１からの基準クロックと第１マルチプレクサ３５から
の所定遅延量を有するクロックとの論理和をとって第２
マルチプレクサ３８に入力する。ＡＮＤゲート３７は、
発振回路１１からの基準クロックと第１マルチプレクサ
３５からの上記所定遅延量を有するクロックとの論理積
をとって第２マルチプレクサ３８に入力する。

【００３２】そして、上記第２マルチプレクサ３８は、
入力された基準クロック、基準クロックと遅延クロック
との論理和、基準クロックと遅延クロックとの論理積の
中から、マイコン２３から供給されるデューティ補正設
定データ(第３,第４設定データ)に従って必要なクロッ
クを選択して、デューティ５０％のデューティ補正クロ
ックとして出力する。その場合、上記基準クロックのデ
ューティが５０％である場合にはデューティ補正の必要
はないため、第２マルチプレクサ３８は基準クロックを
選択して出力する。また、基準クロックのデューティが
５０％に満たない場合には、ＯＲゲート３６によって基
準クロックよりもデューティが高められたクロックを選
択して出力する。また、基準クロックのデューティが５
０％を超える場合には、ＡＮＤゲート３７によって基準
クロックよりもデューティが低められたクロックを選択
して出力するのである。

【００３３】ここで、上記デューティ補正回路１３によ
ってデューティの補正を行う場合、デューティ補生後の
デューティ補正クロックを確認する必要がある。そのた
め、ＣＣＤ駆動タイミング発生回路１２外にデューティ
補生後の基準クロックを出力可能し、この出力されたデ
ューティ補生後の基準クロックを確認しながら、デュー
ティの補正量を決定するのである。その場合、ＣＣＤ駆
動タイミング発生回路１２からＣＣＤイメージセンサ１
８やＣＤＳ回路１９への出力パルス(ＦＨ1,ＦＨ2,ＦＲ,
ＦＣＤＳ,ＦＳ)の１つに代えて、デューティ補生後の基
準クロックを出力可能にする切換え手段(図示せず)を設
ける。そうすることによって、ＣＣＤ駆動タイミング発
生回路１２からの周波数の高いパルス信号の出力数を抑
えることができ、消費電力の増加を抑制できるのであ
る。

【００３４】図３は、上記基準クロックの周波数が２０
ＭＨzである場合における第１マルチプレクサ３５およ
び第２マルチプレクサ３８による信号選択の一例を示
す。図３(a)は、上記基準クロックのデューティが４０
％の場合における信号選択例を示す。

【００３５】上記発振回路１１から入力された基準クロ
ックは、約２ｎsecの遅延量を有して直列に接続された
第１遅延回路３１,第２遅延回路３２,第３遅延回路３３
および第４遅延回路３４を通って第１マルチプレクサ３
５に入力される。さらに、第１遅延回路３１,第２遅延
回路３２および第３遅延回路３３夫々からの出力が第１
マルチプレクサ３５に入力される。尚、第１マルチプレ
クサ３５のスループットは約１ｎsecであるとする。

【００３６】そして、上記第１マルチプレクサ３５によ
って、マイコン２３からの第１,第２設定データに基づ
いて、第２遅延回路３２からの遅延クロックが選択され
てＯＲゲート３６およびＡＮＤゲート３７に出力される
とする。この場合における第１マルチプレクサ３５の出
力は、上記基準クロックに対して、２つの遅延回路３
１,３２によって４ｎsec遅延され、さらに第１マルチプ
レクサ３５自身によって１ｎsec遅延され、基準クロッ
クに対して合計５ｎsec遅延されている。

【００３７】本例の場合には、上記基準クロックのデュ
ーティは５０％に満たないために、第２マルチプレクサ
３８は、マイコン２３からの第３,第４設定データに基
づいて、基準クロックと基準クロックより５ｎsec遅延
されたクロックとの論理和がとられたＯＲゲート３６か
らのクロックを選択する。

【００３８】この場合、上記基準クロックのレベルが
「Ｈ」である期間は、基準クロックの周波数が２０ＭＨz
であり、デューティが４０％であるから、２０ｎsecで
ある。また、上記基準クロックと第１マルチプレクサ３
５の出力との位相差は上述のごとく５ｎsecである。し
たがって、基準クロックと第１マルチプレクサ３５の出
力との論理和をとったクロックにおけるレベルが「Ｈ」で
ある期間は２５ｎsec(＝２０ｎsec＋５ｎsec)となる。
こうして、４０％であった基準クロックのデューティが
５０％に補正されるのである。

【００３９】また、図３(b)は、上記基準クロックのデ
ューティが６０％の場合における信号選択例を示す。こ
の場合にもデューティが４０％の場合と同様に、第１マ
ルチプレクサ３５によって第２遅延回路３２からの遅延
クロックが選択されて、上記基準クロックに対して５ｎ
sec遅延された遅延クロックがＯＲゲート３６およびＡ
ＮＤゲート３７に出力される。さらに、本例の場合に
は、上記基準クロックのデューティは５０％を越えるた
め、第２マルチプレクサ３８は、基準クロックと基準ク
ロックより５ｎsec遅延されたクロックとの論理積がと
られたＡＮＤゲート３７からのクロックを選択する。

【００４０】この場合、上記基準クロックのレベルが
「Ｈ」である期間は、基準クロックの周波数が２０ＭＨz
であり、デューティが６０％であるから、３０ｎsecで
ある。また、上記基準クロックと第１マルチプレクサ３
５の出力との位相差は上述のごとく５ｎsecである。し
たがって、基準クロックと第１マルチプレクサ３５の出
力との論理積をとったクロックにおけるレベルが「Ｈ」で
ある期間は２５ｎsec(＝３０ｎsec−５ｎsec)となる。
こうして、３０％であった基準クロックのデューティが
５０％に補正されるのである。

【００４１】ここで、上記第１,第２マルチプレクサ３
５,３８による選択状態の設定は、マイコン２３からの
シリアルデータである上記デューティ補正設定データを
デコーダ(図示せず)でデコードすることによって行われ
る。そして、デコード結果の第１,第２設定データに応
じて、第１マルチプレクサ３５によって遅延回路３１〜
３４が選択される。また、第３,第４設定データに応じ
て、第２マルチプレクサ３８によってＯＲゲート３６,
ＡＮＤゲート３７あるいは「補正なし(基準クロック)」が
選択される。

【００４２】上述のように、本実施の形態においては、
発振回路１１からの基準クロックにデューティ補正回路
１３によってデューティが５０％になるように補正を施
した後に、高速パルス発生回路１４に供給するようにし
ている。そして、デューティ補正回路１３を、直列に接
続されて所定の遅延時間を有する４つの遅延回路３１〜
３４と、各遅延回路３１〜３４からの遅延クロックの何
れか一つを選択する第１マルチプレクサ３５と、第１マ
ルチプレクサ３５の出力と上記基準クロックとの論理和
をとるＯＲゲート３６と、第１マルチプレクサ３５の出
力と上記基準クロックとの論理積をとるＡＮＤゲート３
７と、上記基準クロック,ＯＲゲート３６の出力クロッ
クおよびＡＮＤゲート３７の出力クロックの何れか一つ
を選択する第２マルチプレクサ３８で構成する。

【００４３】そして、上記マイコン２３からのデューテ
ィ補正設定データによって、第１マルチプレクサ３５の
出力クロックにおける上記基準クロックからの遅延時間
が、基準クロックのデューティの５０％からのずれ量に
相当する時間になるように、第１マルチプレクサ３５の
選択を設定する。さらに、上記基準クロックのデューテ
ィが５０％の場合は基準クロックが、基準クロックのデ
ューティが５０％に満たない場合はＯＲゲート３６から
の出力クロックが、基準クロックのデューティが５０％
を超える場合はＡＮＤゲート３７からの出力クロックが
出力されるように、第２マルチプレクサ３８の選択を設
定するようにしている。

【００４４】したがって、上記発振回路１１からの基準
クロックのデューティが如何様にずれても、高速パルス
発生回路１４にはデューティが５０％の基準クロックが
供給されることになる。その結果、高速パルス発生回路
１４では、発振回路１１からの基準クロックのデューテ
ィに拘わらず、最適な位相を有する第１,第２水平転送
パルスＦＨ1,ＦＨ2、リセットパルス、第１,第２ＣＤＳ
パルスＦＣＤＳ,ＦＳを生成できるのである。

【００４５】尚、上記実施の形態においては、第１〜第
４の各遅延回路３１〜３４夫々の遅延時間を４ｎsecと
し、デューティ補正回路１３の補正量をマイコン２３か
らのシリアルデータで設定するようにしている。しかし
ながら、上記遅延回路の１段当りの遅延時間,段数およ
びデューティ補正量の設定方法は、本駆動タイミング発
生回路が搭載されるテレビカメラに応じて適宜変更して
よいことは言うまでもない。また、上記実施の形態にお
いては、同じ遅延時間を有する複数の遅延回路３１〜３
４を直列に接続し、各遅延回路からの出力を第１マルチ
プレクサ３５に入力しているが、異なる遅延時間を有す
る複数の遅延回路を並列に接続し、各遅延回路からの出
力を第１マルチプレクサ３５に入力しても差し支えな
い。また、本ＣＣＤ駆動タイミング発生回路１２の構成
は、ＣＣＤイメージセンサ以外の固体撮像装置の駆動用
に用いても、同様の効果を奏することは言うまでもな
い。

【００４６】

【発明の効果】以上より明らかなように、この発明の駆
動タイミング発生回路は、基準クロックのデューティを
デューティ補正回路によって所定デューティに補正する
ので、入力基準クロックのデューティに拘わらず、上記
所定デューティに補正された基準クロックに基づいて、
最適な位相を有する駆動タイミングンパルスを生成して
出力できる。

【００４７】さらに、この発明によれば、上記デューテ
ィ補正回路の後段にあって、上記基準クロックに基づい
て上記駆動タイミングパルスを生成するパルス発生回路
を、基準クロックのデューティを上記所定デューティと
して設計することが可能になる。その際には、上記駆動
タイミングパルスによって駆動される固体撮像装置側の
バラツキのみを想定した位相調整機能を持たせればよ
く、上記パルス発生回路の設計、延いては本駆動タイミ
ング発生回路の設計が容易になる。

【００４８】また、この発明の駆動タイミング発生回路
は、上記デューティ補正回路を、上記基準クロックを遅
延させる複数の遅延回路と、何れか一つの遅延回路から
のクロックを選択する第１マルチプレクサと、上記基準
クロックと上記第１マルチプレクサからの出力との論理
和をとる論理和手段と、上記基準クロックと上記第１マ
ルチプレクサからの出力との論理積をとる論理積手段
と、上記基準クロック,論理和手段からのクロック,上記
論理積手段からのクロックの何れか一つを選択する第２
マルチプレクサで構成すれば、上記第１,第２マルチプ
レクサによる選択を最適に設定することによって、上記
所定デューティに補正された基準クロックを容易に得る
ことができる。

【００４９】また、この発明の駆動タイミング発生回路
は、上記第１マルチプレクサおよび第２マルチプレクサ
を、外部からの設定データに基づいて上記選択動作を行
うように成せば、例えば、補正後の基準クロックにおけ
るデューティを確認しながら外部から上記設定データを
与えることによって、さらに最適な位相を有する駆動タ
イミングンパルスを生成できる。

【００５０】また、この発明の駆動タイミング発生回路
は、上記駆動タイミングパルスとデューティ補正後の基
準クロックとの何れかを切換え出力する切換え手段を備
えれば、本駆動タイミング発生回路の外部で、上記補正
後の基準クロックのデューティを確認することが可能に
なる。その際に、上記補正後の基準クロックは上記駆動
タイミングパルスに代えて出力されるので、本駆動タイ
ミング発生回路から出力される高周波パルスの数の増加
を防止して、消費電力の増加を抑制することができる。

【００５１】また、この発明の駆動タイミング発生回路
は、上記固体撮像装置をＣＣＤイメージセンサとし、上
記駆動タイミングパルスを水平転送パルス,リセットパ
ルスおよびＣＤＳパルスとすれば、入力基準クロックの
デューティに拘わらず、高画質を得るための最適位相を
有する水平転送パルス,リセットパルスおよびＣＤＳパ
ルスを生成することができる。すなわち、この構成によ
れば、安定で良好な画質を呈するＣＣＤカメラ装置を提
供できるのである。

【図面の簡単な説明】

【図１】 この発明の駆動タイミング発生回路を搭載し
たテレビカメラのブロック図である。

【図２】 図１におけるデューティ補正回路の回路図で
ある。

【図３】 基準クロックの周波数が２０ＭＨzである場
合におけるデューティ補正回路の動作例を示す図であ
る。

【図４】 水平転送パルス,リセットパルス,ＣＣＤイメ
ージセンサ出力信号およびＣＤＳパルスの波形および位
相関係を示す図である。

【図５】 従来のタイミング信号発生回路のブロック図
である。

【符号の説明】

１１…発振回路、１２…ＣＣＤ駆動タイミング発生回
路、１３…デューティ補正回路、 １４…高速
パルス発生回路、１５…水平カウンタ、
１６…垂直カウンタ、１７…パルス発生回路、
１８…ＣＣＤイメージセンサ、１９…ＣＤＳ回
路、 ２１…垂直ドライバ、２３…マ
イコン、 ３１,３２,３３,３４…
遅延回路、３５,３８…マルチプレクサ、 ３６
…ＯＲゲート、３７…ＡＮＤゲート。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 固体撮像装置を駆動するための駆動タイ
   ミングパルスを基準クロックに基づいて発生する駆動タ
   イミング発生回路において、 上記基準クロックのデューティを所定デューティに補正
   するデューティ補正回路を備えたことを特徴とする駆動
   タイミング発生回路。
2. 【請求項２】 請求項１に記載の駆動タイミング発生回
   路において、 上記デューティ補正回路は、 上記基準クロックを遅延させる複数の遅延回路と、 上記各遅延回路からのクロックのうちの何れか一つを選
   択して出力する第１マルチプレクサと、 上記基準クロックと、上記第１マルチプレクサからの出
   力である遅延された基準クロックとの論理和をとる論理
   和手段と、 上記基準クロックと、上記第１マルチプレクサからの出
   力である遅延された基準クロックとの論理積をとる論理
   積手段と、 上記基準クロックと上記論理和手段からのクロックと上
   記論理積手段からのクロックのうちの何れか一つを選択
   して出力する第２マルチプレクサで構成されていること
   を特徴とする駆動タイミング発生回路。
3. 【請求項３】 請求項２に記載の駆動タイミング発生回
   路において、 上記第１マルチプレクサおよび第２マルチプレクサは、
   外部からの設定データに基づいて上記選択動作を行うよ
   うになっていることを特徴とする駆動タイミング発生回
   路。
4. 【請求項４】 請求項１乃至請求項３の何れか一つに記
   載の駆動タイミング発生回路において、 上記駆動タイミングパルスとデューティ補正後の基準ク
   ロックとの何れかを切換え出力する切換え手段を備えた
   ことを特徴とする駆動タイミング発生回路。
5. 【請求項５】 請求項１乃至請求項４の何れか一つに記
   載の駆動タイミング発生回路において、 上記固体撮像装置は電荷結合素子イメージセンサであ
   り、 上記駆動タイミングパルスは、水平転送パルス,リセッ
   トパルスおよび相関２重サンプリングパルスであること
   を特徴とする駆動タイミング発生回路。