JP2001177773A - 駆動タイミング発生回路 - Google Patents

駆動タイミング発生回路

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JP2001177773A
JP2001177773A JP36087399A JP36087399A JP2001177773A JP 2001177773 A JP2001177773 A JP 2001177773A JP 36087399 A JP36087399 A JP 36087399A JP 36087399 A JP36087399 A JP 36087399A JP 2001177773 A JP2001177773 A JP 2001177773A
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pulse
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Tsugihisa Inoue
次久 井上
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Sharp Corp
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Abstract

(57)【要約】 【課題】 基準クロックのデューティに拘わらず最適な
駆動タイミングパルスを得る。 【解決手段】 第1マルチプレクサ35は、第1マルチ
プレクサ35からの出力クロックにおける基準クロック
からの遅延時間が、基準クロックのデューティの50%
からのずれ量に相当する時間になるような選択を行う。
第2マルチプレクサ38は、基準クロックのデューティ
が50%に満たない場合はORゲート36側を、50%
を超える場合はANDゲート37側を選択する。こうし
て、入力される基準クロックのデューティが如何様にず
れていても50%に補正して出力する。したがって、高
速パルス発生回路は、上記補正後の基準クロックに基づ
いて、最適な駆動タイミングパルスを生成できる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、CCD(電荷結
合素子)イメージセンサ等の固体撮像装置を駆動するた
めの駆動タイミング発生回路に関する。
【0002】
【従来の技術】CCDイメージセンサを駆動するための
CCD駆動用パルスや信号処理用パルスとして、CCD
イメージセンサを水平方向に駆動するための水平CCD
シフトレジスタ駆動パルス(FH1,FH2)や、フロー
ティングディフュージョンアンプをリセットするための
リセットパルス(FR)や、上記リセットを行う際に生じ
るリセット雑音を除去する相関2重サンプリング(CD
S)を行うためのサンプリングパルスであるCDSパル
ス(FCDS,FS)がある。そして、上記リセットパル
スやサンプリングパルス等は、上記水平CCDシフトレ
ジスタ駆動パルスに対して、高速であって且つ数nsec
の精度での位相関係が要求される。
【0003】以下、より具体的に説明する。上記CCD
イメージセンサからの出力信号は、水平CCDシフトレ
ジスタ駆動パルスFH1,FH2の位相を基準として数
nsec遅れて出力される。この遅延量は、各CCDイメ
ージセンサの設計サイズ(画素数や撮像サイズ等)や製造
プロセスの相違等によって若干の差が生じる。そのため
に、用いるCCDイメージセンサに応じて上記CDSパ
ルスFCDS,FSに対する微妙な位相調整が必要とな
る。
【0004】さらに、上記CCDイメージセンサやCD
S回路の実装基板上への配置状態等のシステム設計の違
いに起因して、CCDイメージセンサからの出力がCD
S回路に入力されるまでの時間に差が生じる。そのため
にも、上記CDSパルスFCDS,FSに対する微妙な
位相調整が必要になるのである。
【0005】図4に、上記第1,第2水平CCDシフト
レジスタ駆動パルス(以下、第1,第2水平転送パルスと
略称する)FH1,FH2、リセットパルスFR、CCD
イメージセンサ出力信号、および、第1,第2CDSパ
ルスFCDS,FS等の一般的な各パルスの波形および
位相関係を示す。これらの高速パルスは、予めシミュレ
ーションによって最適な波形や位相になるように設計さ
れて、タイミング信号発生回路によって生成される。こ
のタイミング信号発生回路は、上述の微妙な位相調整を
考慮した位相調整を行うための位相調整機能を備えてい
る。上述したタイミング信号発生回路として、例えば特
開昭61‐273079号公報に開示されているような
ものがある。
【0006】図5は、このタイミング信号発生回路のブ
ロック図である。図に示すように、クロック生成回路
(発振回路)1によって生成された基準パルスが複数の遅
延回路2に順次供給される。そして、各遅延回路2a〜
2nから出力された遅延時間が異なる複数のパルスは、
第1〜第6セレクタ(選択回路)3a〜3fに入力される。
そして、夫々のセレクタ3によって、入力されたパルス
群から1つのパルスが選択されて出力される。尚、各セ
レクタ3a〜3fにおける上記選択動作の制御は、外部か
らの入力信号(設定データ)に基づいてデコーダ5によっ
て行われる。
【0007】上記第1,第2セレクタ3a,3bで選択され
た出力はアンド回路6によって論理積がとられ、適正な
パルス位相を有するリセットパルスFRが生成される。
同様に、第3,第4セレクタ3c,3dで選択された出力は
アンド回路7によって論理積がとられ、適正なパルス位
相を有する第1CDSパルスFCDSが生成される。第
5,第6セレクタ3e,3fで選択された出力はアンド回路
8によって論理積がとられ、適正なパルス位相を有する
第2CDSパルスFSが生成される。
【0008】
【発明が解決しようとする課題】しかしながら、上記従
来のタイミング信号発生回路においては以下のような問
題がある。すなわち、クロック生成回路1によって生成
されて、CCDイメージセンサの水平CCDシフトレジ
スタ(図示せず)に入力される基準クロックは、クロック
生成回路1の設計条件や、クロック生成回路1および上
記駆動タイミング発生回路の実装基板への実装条件によ
って、当初予定していたデューティとは異なるデューテ
ィになってしまう。このように、基準クロックのデュー
ティが変わると言うことは、第1,第2水平転送パルス
FH1,FH2に対して、アンド回路6からのリセット
パルスFRおよびアンド回路7,8からの第1,第2CD
SパルスFCDS,FSのパルス幅および位相差が変わ
ってしまうことを意味する。
【0009】上記リセットパルスFRの場合を例にとる
と、図4において、リセットパルスFRのパルス幅が狭
くなると、CCDイメージセンサの出力部において、フ
ローティングディフュージョンにある信号電荷を完全に
リセットできなくなり(リセット不良が発生し)画質が劣
化する。逆に、リセットパルスFRのパルス幅が広くな
ると、各画素毎の黒基準となるフィードスルー期間が狭
くなってCDS動作に悪影響を及ぼし、その結果画質劣
化を引き起こすことになる。
【0010】次に、上記第1,第2CDSパルスFCD
S,FSの場合を例にとる。上記CDS回路において
は、図4において、第1CDSパルスFCDSによって
CCDイメージセンサの出力信号におけるフィードスル
ー期間をクランプし、第2CDSパルスFSによってC
CDイメージセンサの出力信号における信号期間をサン
プルホールドすることによって、リセットノイズを除去
している。したがって、第1CDSパルスFCDS(ク
ランプパルス)のパルス幅が狭くなると、上記クランプ
動作が不安定になる。逆に、パルス幅が広くなると、C
CDイメージセンサからのリセットノイズをもクランプ
してしまうことになって、画質劣化の原因となる。ま
た、第2CDSパルスFS(サンプルホールドパルス)に
ついても同様に、パルス幅が狭くなると、サンプルホー
ルド動作が不安定になる。逆に、パルス幅が広くなる
と、CCDイメージセンサからの出力におけるフラット
な部分以外をサンプルホールドすることになり、やはり
画質劣化を引き起こすことになる。
【0011】一般に、上記CCD駆動用のタイミング信
号発生回路は、基準クロックのデューティが50%であ
ることを前提にして設計されている。そして、多少のデ
ューティの悪化に対しては上記位相調整機能によって対
応可能にはなっている。ところが、基準クロックのデュ
ーティが大幅に悪化した場合には、上記リセットパルス
FR,第1CDSパルスFCDSおよび第2CDSパル
スFSの位相を調整しきれなくなるという問題がある。
【0012】そこで、上記タイミング信号発生回路を、
上記基準クロックのデューティが大幅に悪化する場合を
も考慮して設計しておく方法が考えられる。ところが、
その場合には、遅延回路2の段数が増加し、それに伴っ
てセレクタ3の数も増加し、結果的に回路規模が増大す
るという問題がある。さらには、遅延回路2の数が増加
すると、遅延回路2の製造バラツキによる出力パルスの
位相バラツキも大きくなるという問題も発生する。
【0013】そこで、この発明の目的は、基準クロック
のデューティに拘わらず最適な駆動タイミングンパルス
を得ることができる駆動タイミング発生回路を提供する
ことにある。
【0014】
【課題を解決するための手段】上記目的を達成するた
め、この発明は、固体撮像装置を駆動するための駆動タ
イミングパルスを基準クロックに基づいて発生する駆動
タイミング発生回路において、上記基準クロックのデュ
ーティを所定デューティに補正するデューティ補正回路
を備えたことを特徴としている。
【0015】上記構成によれば、入力された基準クロッ
クのデューティは予めデューティ補正回路によって所定
デューティに補正される。したがって、入力基準クロッ
クのデューティに拘わらず、所定デューティに補正され
た基準クロックに基づいて最適な位相を有する駆動タイ
ミングンパルスが生成される。
【0016】また、この発明の駆動タイミング発生回路
は、上記デューティ補正回路を、基準クロックを遅延さ
せる複数の遅延回路と、上記各遅延回路からのクロック
のうちの何れか一つを選択して出力する第1マルチプレ
クサと、上記基準クロックと,上記第1マルチプレクサ
からの出力である遅延された基準クロックとの論理和を
とる論理和手段と、上記基準クロックと,上記第1マル
チプレクサからの出力である遅延された基準クロックと
の論理積をとる論理積手段と、上記基準クロックと上記
論理和手段からのクロックと上記論理積手段からのクロ
ックのうちの何れか一つを選択して出力する第2マルチ
プレクサで構成することが望ましい。
【0017】上記構成によれば、第1マルチプレクサに
よって、上記基準クロックからの遅延時間が上記基準ク
ロックのデューティの上記所定デューティからのずれ量
に相当する時間である遅延回路からの出力が選択され
る。そして、第2マルチプレクサによって、基準クロッ
クのデューティが上記所定デューティに満たない場合に
は、論理和手段によって上記基準クロックよりもデュー
ティが高められたクロックが選択される。一方、基準ク
ロックのデューティが上記所定デューティを超える場合
には、論理積手段によって上記基準クロックよりもデュ
ーティが低められたクロックが選択される。その結果、
第2マルチプレクサからは、上記所定デューティに補正
された基準クロックが出力されるのである。
【0018】また、この発明の駆動タイミング発生回路
は、上記第1マルチプレクサおよび第2マルチプレクサ
を、外部からの設定データに基づいて上記選択動作を行
うように成すことが望ましい。
【0019】上記構成によれば、例えば、補正後の基準
クロックにおけるデューティを確認しながら、外部から
上記第1,第2マルチプレクサに設定データを与えるこ
とによって、さらに最適な位相を有する駆動タイミング
ンパルスが生成される。
【0020】また、この発明の駆動タイミング発生回路
は、上記駆動タイミングパルスとデューティ補正後の基
準クロックとの何れかを切換え出力する切換え手段を備
えることが望ましい。
【0021】上記構成によれば、切換え手段によって、
上記駆動タイミングパルスに代えてデューティ補正後の
基準クロックが出力される。したがって、外部から、上
記補正後の基準クロックのデューティを確認することが
可能になる。その際に、上記補正後の基準クロックは上
記駆動タイミングパルスに代えて出力される。こうし
て、本駆動タイミング発生回路から出力される高周波パ
ルスの数の増加が防止され、消費電力の増加が抑制され
る。
【0022】また、この発明の駆動タイミング発生回路
は、上記固体撮像装置をCCDイメージセンサとし、上
記駆動タイミングパルスを水平転送パルス,リセットパ
ルスおよびCDSパルスとすることが望ましい。
【0023】上記構成によれば、入力基準クロックのデ
ューティに拘わらず、高画質を得るための最適位相を有
する水平転送パルス,リセットパルスおよびCDSパル
スが生成される。
【0024】
【発明の実施の形態】以下、この発明を図示の実施の形
態により詳細に説明する。図1は、本実施の形態の駆動
タイミング発生回路を搭載したテレビカメラのブロック
図である。このテレビカメラにおいては、発振回路11
からの基準クロックに対してデューティ補正回路13に
よってデューティ補正を施し、高速パルス発生回路14
に供給することが特徴である。
【0025】上記駆動タイミング発生回路としてのCC
D駆動タイミング発生回路12は、上記デューティ補正
回路13および高速パルス発生回路14の他に、水平カ
ウンタ15、垂直カウンタ16、垂直転送パルス,電荷
読み込みパルスおよびシャッタパルス等の比較的低速の
パルスを発生するパルス発生回路17によって構成され
ている。
【0026】上記発振回路11によって生成された基準
クロックは、デューティ補正回路13によってデューテ
ィ補正され、常にデューティ50%の基準クロックとし
て高速パルス発生回路14に入力される。そうすると、
高速パルス発生回路14においては、第1,第2水平転
送パルスFH1,FH2、リセットパルスFR、第1,第2
CDSパルスFCDS,FSを生成する。そして、第1,
第2水平転送パルスFH1,FH2およびリセットパルス
FRをCCDイメージセンサ18に出力し、第1,第2
CDSパルスFCDS,FSをCDS回路19に出力す
る。尚、高速パルス発生回路14においては、CCDイ
メージセンサ18の水平CCDシフトレジスタ(図示せ
ず)に対する第1,第2水平転送パルスFH1,FH2の入
力からセンサ出力があるまでの遅延時間の差や、システ
ム設計の違いに起因するCCDイメージセンサ18から
のセンサ出力がCDS回路19に入力されるまでの時間
差が生じるために、若干の位相調整機能を有している。
【0027】上記水平カウンタ15は、SSG(スタン
ダード・シグナル・ジェネレータ)20からの水平基準パ
ルスをトリガとして上記基準クロックをカウントし、カ
ウント値をパルス発生回路17に送出する。また、垂直
カウンタ16は、SSG20からの垂直基準パルスをト
リガとして上記水平基準パルスをカウントし、カウント
値をパルス発生回路17に送出する。そうすると、パル
ス発生回路17は、上記基準クロックのカウント値およ
び上記水平基準パルスのカウント値に基づいて、垂直転
送パルス,電荷読み込みパルスおよびシャッタパルスを
生成して垂直ドライバ21に供給する。そして、垂直ド
ライバ21によって、垂直転送パルスおよびシャッタパ
ルスが生成されてCCDイメージセンサ18に出力され
る。
【0028】信号処理回路22は、上記SSG20から
の同期信号に基づいて、CDS回路19からのCDS出
力信号に対してγ補正や色調整等の各種の処理を行って
ビデオ信号を生成して出力する。また、マイコン23
は、外部設定手段(図示せず)からの設定信号および信号
処理回路22からの画像データに基づいて、デューティ
補正回路13用のデューティ補正設定データ,高速パル
ス発生回路14用の高速パルス位相調整設定データおよ
びパルス発生回路17用のシャッタ速度設定データを生
成して、デューティ補正回路13,高速パルス発生回路
14およびパルス発生回路17に出力する。
【0029】図2は、上記デューティ補正回路13の回
路図である。以下、上記デューティ補正回路13の構成
および動作について、図2に従って説明する。
【0030】上記発振回路11によって生成された基準
クロックは、第1遅延回路31,ORゲート36,AND
ゲート37および第2マルチプレクサ38に入力され
る。第1遅延回路31からは第1遅延量を有するクロッ
クが出力されて、第1マルチプレクサ35および第2遅
延回路32に入力される。そして、第2遅延回路32か
ら出力された第2遅延量を有するクロックは、第1マル
チプレクサ35および第3遅延回路33に入力される。
さらに、第3遅延回路33から出力された第3遅延量を
有するクロックは、第1マルチプレクサ35および第4
遅延回路34に入力される。さらに、第4遅延回路34
から出力された第4遅延量を有するクロックは第1マル
チプレクサ35に入力される。
【0031】そうすると、上記第1マルチプレクサ35
は、入力された種々の遅延量を有する複数のクロックの
中から、上記マイコン23から供給されるデューティ補
正設定データ(第1,第2設定データ)に従って必要な遅
延量のクロックを選択して、ORゲート36およびAN
Dゲート37に出力する。ORゲート36は、発振回路
11からの基準クロックと第1マルチプレクサ35から
の所定遅延量を有するクロックとの論理和をとって第2
マルチプレクサ38に入力する。ANDゲート37は、
発振回路11からの基準クロックと第1マルチプレクサ
35からの上記所定遅延量を有するクロックとの論理積
をとって第2マルチプレクサ38に入力する。
【0032】そして、上記第2マルチプレクサ38は、
入力された基準クロック、基準クロックと遅延クロック
との論理和、基準クロックと遅延クロックとの論理積の
中から、マイコン23から供給されるデューティ補正設
定データ(第3,第4設定データ)に従って必要なクロッ
クを選択して、デューティ50%のデューティ補正クロ
ックとして出力する。その場合、上記基準クロックのデ
ューティが50%である場合にはデューティ補正の必要
はないため、第2マルチプレクサ38は基準クロックを
選択して出力する。また、基準クロックのデューティが
50%に満たない場合には、ORゲート36によって基
準クロックよりもデューティが高められたクロックを選
択して出力する。また、基準クロックのデューティが5
0%を超える場合には、ANDゲート37によって基準
クロックよりもデューティが低められたクロックを選択
して出力するのである。
【0033】ここで、上記デューティ補正回路13によ
ってデューティの補正を行う場合、デューティ補生後の
デューティ補正クロックを確認する必要がある。そのた
め、CCD駆動タイミング発生回路12外にデューティ
補生後の基準クロックを出力可能し、この出力されたデ
ューティ補生後の基準クロックを確認しながら、デュー
ティの補正量を決定するのである。その場合、CCD駆
動タイミング発生回路12からCCDイメージセンサ1
8やCDS回路19への出力パルス(FH1,FH2,FR,
FCDS,FS)の1つに代えて、デューティ補生後の基
準クロックを出力可能にする切換え手段(図示せず)を設
ける。そうすることによって、CCD駆動タイミング発
生回路12からの周波数の高いパルス信号の出力数を抑
えることができ、消費電力の増加を抑制できるのであ
る。
【0034】図3は、上記基準クロックの周波数が20
MHzである場合における第1マルチプレクサ35およ
び第2マルチプレクサ38による信号選択の一例を示
す。図3(a)は、上記基準クロックのデューティが40
%の場合における信号選択例を示す。
【0035】上記発振回路11から入力された基準クロ
ックは、約2nsecの遅延量を有して直列に接続された
第1遅延回路31,第2遅延回路32,第3遅延回路33
および第4遅延回路34を通って第1マルチプレクサ3
5に入力される。さらに、第1遅延回路31,第2遅延
回路32および第3遅延回路33夫々からの出力が第1
マルチプレクサ35に入力される。尚、第1マルチプレ
クサ35のスループットは約1nsecであるとする。
【0036】そして、上記第1マルチプレクサ35によ
って、マイコン23からの第1,第2設定データに基づ
いて、第2遅延回路32からの遅延クロックが選択され
てORゲート36およびANDゲート37に出力される
とする。この場合における第1マルチプレクサ35の出
力は、上記基準クロックに対して、2つの遅延回路3
1,32によって4nsec遅延され、さらに第1マルチプ
レクサ35自身によって1nsec遅延され、基準クロッ
クに対して合計5nsec遅延されている。
【0037】本例の場合には、上記基準クロックのデュ
ーティは50%に満たないために、第2マルチプレクサ
38は、マイコン23からの第3,第4設定データに基
づいて、基準クロックと基準クロックより5nsec遅延
されたクロックとの論理和がとられたORゲート36か
らのクロックを選択する。
【0038】この場合、上記基準クロックのレベルが
「H」である期間は、基準クロックの周波数が20MHz
であり、デューティが40%であるから、20nsecで
ある。また、上記基準クロックと第1マルチプレクサ3
5の出力との位相差は上述のごとく5nsecである。し
たがって、基準クロックと第1マルチプレクサ35の出
力との論理和をとったクロックにおけるレベルが「H」で
ある期間は25nsec(=20nsec+5nsec)となる。
こうして、40%であった基準クロックのデューティが
50%に補正されるのである。
【0039】また、図3(b)は、上記基準クロックのデ
ューティが60%の場合における信号選択例を示す。こ
の場合にもデューティが40%の場合と同様に、第1マ
ルチプレクサ35によって第2遅延回路32からの遅延
クロックが選択されて、上記基準クロックに対して5n
sec遅延された遅延クロックがORゲート36およびA
NDゲート37に出力される。さらに、本例の場合に
は、上記基準クロックのデューティは50%を越えるた
め、第2マルチプレクサ38は、基準クロックと基準ク
ロックより5nsec遅延されたクロックとの論理積がと
られたANDゲート37からのクロックを選択する。
【0040】この場合、上記基準クロックのレベルが
「H」である期間は、基準クロックの周波数が20MHz
であり、デューティが60%であるから、30nsecで
ある。また、上記基準クロックと第1マルチプレクサ3
5の出力との位相差は上述のごとく5nsecである。し
たがって、基準クロックと第1マルチプレクサ35の出
力との論理積をとったクロックにおけるレベルが「H」で
ある期間は25nsec(=30nsec−5nsec)となる。
こうして、30%であった基準クロックのデューティが
50%に補正されるのである。
【0041】ここで、上記第1,第2マルチプレクサ3
5,38による選択状態の設定は、マイコン23からの
シリアルデータである上記デューティ補正設定データを
デコーダ(図示せず)でデコードすることによって行われ
る。そして、デコード結果の第1,第2設定データに応
じて、第1マルチプレクサ35によって遅延回路31〜
34が選択される。また、第3,第4設定データに応じ
て、第2マルチプレクサ38によってORゲート36,
ANDゲート37あるいは「補正なし(基準クロック)」が
選択される。
【0042】上述のように、本実施の形態においては、
発振回路11からの基準クロックにデューティ補正回路
13によってデューティが50%になるように補正を施
した後に、高速パルス発生回路14に供給するようにし
ている。そして、デューティ補正回路13を、直列に接
続されて所定の遅延時間を有する4つの遅延回路31〜
34と、各遅延回路31〜34からの遅延クロックの何
れか一つを選択する第1マルチプレクサ35と、第1マ
ルチプレクサ35の出力と上記基準クロックとの論理和
をとるORゲート36と、第1マルチプレクサ35の出
力と上記基準クロックとの論理積をとるANDゲート3
7と、上記基準クロック,ORゲート36の出力クロッ
クおよびANDゲート37の出力クロックの何れか一つ
を選択する第2マルチプレクサ38で構成する。
【0043】そして、上記マイコン23からのデューテ
ィ補正設定データによって、第1マルチプレクサ35の
出力クロックにおける上記基準クロックからの遅延時間
が、基準クロックのデューティの50%からのずれ量に
相当する時間になるように、第1マルチプレクサ35の
選択を設定する。さらに、上記基準クロックのデューテ
ィが50%の場合は基準クロックが、基準クロックのデ
ューティが50%に満たない場合はORゲート36から
の出力クロックが、基準クロックのデューティが50%
を超える場合はANDゲート37からの出力クロックが
出力されるように、第2マルチプレクサ38の選択を設
定するようにしている。
【0044】したがって、上記発振回路11からの基準
クロックのデューティが如何様にずれても、高速パルス
発生回路14にはデューティが50%の基準クロックが
供給されることになる。その結果、高速パルス発生回路
14では、発振回路11からの基準クロックのデューテ
ィに拘わらず、最適な位相を有する第1,第2水平転送
パルスFH1,FH2、リセットパルス、第1,第2CDS
パルスFCDS,FSを生成できるのである。
【0045】尚、上記実施の形態においては、第1〜第
4の各遅延回路31〜34夫々の遅延時間を4nsecと
し、デューティ補正回路13の補正量をマイコン23か
らのシリアルデータで設定するようにしている。しかし
ながら、上記遅延回路の1段当りの遅延時間,段数およ
びデューティ補正量の設定方法は、本駆動タイミング発
生回路が搭載されるテレビカメラに応じて適宜変更して
よいことは言うまでもない。また、上記実施の形態にお
いては、同じ遅延時間を有する複数の遅延回路31〜3
4を直列に接続し、各遅延回路からの出力を第1マルチ
プレクサ35に入力しているが、異なる遅延時間を有す
る複数の遅延回路を並列に接続し、各遅延回路からの出
力を第1マルチプレクサ35に入力しても差し支えな
い。また、本CCD駆動タイミング発生回路12の構成
は、CCDイメージセンサ以外の固体撮像装置の駆動用
に用いても、同様の効果を奏することは言うまでもな
い。
【0046】
【発明の効果】以上より明らかなように、この発明の駆
動タイミング発生回路は、基準クロックのデューティを
デューティ補正回路によって所定デューティに補正する
ので、入力基準クロックのデューティに拘わらず、上記
所定デューティに補正された基準クロックに基づいて、
最適な位相を有する駆動タイミングンパルスを生成して
出力できる。
【0047】さらに、この発明によれば、上記デューテ
ィ補正回路の後段にあって、上記基準クロックに基づい
て上記駆動タイミングパルスを生成するパルス発生回路
を、基準クロックのデューティを上記所定デューティと
して設計することが可能になる。その際には、上記駆動
タイミングパルスによって駆動される固体撮像装置側の
バラツキのみを想定した位相調整機能を持たせればよ
く、上記パルス発生回路の設計、延いては本駆動タイミ
ング発生回路の設計が容易になる。
【0048】また、この発明の駆動タイミング発生回路
は、上記デューティ補正回路を、上記基準クロックを遅
延させる複数の遅延回路と、何れか一つの遅延回路から
のクロックを選択する第1マルチプレクサと、上記基準
クロックと上記第1マルチプレクサからの出力との論理
和をとる論理和手段と、上記基準クロックと上記第1マ
ルチプレクサからの出力との論理積をとる論理積手段
と、上記基準クロック,論理和手段からのクロック,上記
論理積手段からのクロックの何れか一つを選択する第2
マルチプレクサで構成すれば、上記第1,第2マルチプ
レクサによる選択を最適に設定することによって、上記
所定デューティに補正された基準クロックを容易に得る
ことができる。
【0049】また、この発明の駆動タイミング発生回路
は、上記第1マルチプレクサおよび第2マルチプレクサ
を、外部からの設定データに基づいて上記選択動作を行
うように成せば、例えば、補正後の基準クロックにおけ
るデューティを確認しながら外部から上記設定データを
与えることによって、さらに最適な位相を有する駆動タ
イミングンパルスを生成できる。
【0050】また、この発明の駆動タイミング発生回路
は、上記駆動タイミングパルスとデューティ補正後の基
準クロックとの何れかを切換え出力する切換え手段を備
えれば、本駆動タイミング発生回路の外部で、上記補正
後の基準クロックのデューティを確認することが可能に
なる。その際に、上記補正後の基準クロックは上記駆動
タイミングパルスに代えて出力されるので、本駆動タイ
ミング発生回路から出力される高周波パルスの数の増加
を防止して、消費電力の増加を抑制することができる。
【0051】また、この発明の駆動タイミング発生回路
は、上記固体撮像装置をCCDイメージセンサとし、上
記駆動タイミングパルスを水平転送パルス,リセットパ
ルスおよびCDSパルスとすれば、入力基準クロックの
デューティに拘わらず、高画質を得るための最適位相を
有する水平転送パルス,リセットパルスおよびCDSパ
ルスを生成することができる。すなわち、この構成によ
れば、安定で良好な画質を呈するCCDカメラ装置を提
供できるのである。
【図面の簡単な説明】
【図1】 この発明の駆動タイミング発生回路を搭載し
たテレビカメラのブロック図である。
【図2】 図1におけるデューティ補正回路の回路図で
ある。
【図3】 基準クロックの周波数が20MHzである場
合におけるデューティ補正回路の動作例を示す図であ
る。
【図4】 水平転送パルス,リセットパルス,CCDイメ
ージセンサ出力信号およびCDSパルスの波形および位
相関係を示す図である。
【図5】 従来のタイミング信号発生回路のブロック図
である。
【符号の説明】
11…発振回路、12…CCD駆動タイミング発生回
路、13…デューティ補正回路、 14…高速
パルス発生回路、15…水平カウンタ、
16…垂直カウンタ、17…パルス発生回路、
18…CCDイメージセンサ、19…CDS回
路、 21…垂直ドライバ、23…マ
イコン、 31,32,33,34…
遅延回路、35,38…マルチプレクサ、 36
…ORゲート、37…ANDゲート。

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 固体撮像装置を駆動するための駆動タイ
    ミングパルスを基準クロックに基づいて発生する駆動タ
    イミング発生回路において、 上記基準クロックのデューティを所定デューティに補正
    するデューティ補正回路を備えたことを特徴とする駆動
    タイミング発生回路。
  2. 【請求項2】 請求項1に記載の駆動タイミング発生回
    路において、 上記デューティ補正回路は、 上記基準クロックを遅延させる複数の遅延回路と、 上記各遅延回路からのクロックのうちの何れか一つを選
    択して出力する第1マルチプレクサと、 上記基準クロックと、上記第1マルチプレクサからの出
    力である遅延された基準クロックとの論理和をとる論理
    和手段と、 上記基準クロックと、上記第1マルチプレクサからの出
    力である遅延された基準クロックとの論理積をとる論理
    積手段と、 上記基準クロックと上記論理和手段からのクロックと上
    記論理積手段からのクロックのうちの何れか一つを選択
    して出力する第2マルチプレクサで構成されていること
    を特徴とする駆動タイミング発生回路。
  3. 【請求項3】 請求項2に記載の駆動タイミング発生回
    路において、 上記第1マルチプレクサおよび第2マルチプレクサは、
    外部からの設定データに基づいて上記選択動作を行うよ
    うになっていることを特徴とする駆動タイミング発生回
    路。
  4. 【請求項4】 請求項1乃至請求項3の何れか一つに記
    載の駆動タイミング発生回路において、 上記駆動タイミングパルスとデューティ補正後の基準ク
    ロックとの何れかを切換え出力する切換え手段を備えた
    ことを特徴とする駆動タイミング発生回路。
  5. 【請求項5】 請求項1乃至請求項4の何れか一つに記
    載の駆動タイミング発生回路において、 上記固体撮像装置は電荷結合素子イメージセンサであ
    り、 上記駆動タイミングパルスは、水平転送パルス,リセッ
    トパルスおよび相関2重サンプリングパルスであること
    を特徴とする駆動タイミング発生回路。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006324812A (ja) * 2005-05-17 2006-11-30 Fujifilm Holdings Corp タイミングジェネレータ、アナログフロントエンド回路、及び固体撮像装置

Cited By (2)

* Cited by examiner, † Cited by third party
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JP4508940B2 (ja) * 2005-05-17 2010-07-21 富士フイルム株式会社 タイミングジェネレータ、アナログフロントエンド回路、及び固体撮像装置

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