JP2001177037A - 半導体素子収納用パッケージ - Google Patents
半導体素子収納用パッケージInfo
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 隣接する外部リード端子間に電気的な絶縁不
良や短絡が発生しやすい。 【解決手段】 半導体素子４を収容するための容器を構
成するセラミック基体１に複数本の外部リード端子２を
セラミック基体１の下面から所定の繰り返し間隔で突出
するようにして複数列並べてろう付けして成る半導体素
子収納用パッケージであって、前記所定の繰り返し間隔
は、外部リード端子２の途中に設けた幅広部２ａを介し
てセラミック基板１の下面側で狭く、外部リード端子２
の下端側で広く設定されている半導体素子収納用パッケ
ージである。外部リード端子２同士の電気的な絶縁不良
や短絡を有効に防止しつつ、セラミック基体１の大きさ
を小さいものとすることができる。
良や短絡が発生しやすい。 【解決手段】 半導体素子４を収容するための容器を構
成するセラミック基体１に複数本の外部リード端子２を
セラミック基体１の下面から所定の繰り返し間隔で突出
するようにして複数列並べてろう付けして成る半導体素
子収納用パッケージであって、前記所定の繰り返し間隔
は、外部リード端子２の途中に設けた幅広部２ａを介し
てセラミック基板１の下面側で狭く、外部リード端子２
の下端側で広く設定されている半導体素子収納用パッケ
ージである。外部リード端子２同士の電気的な絶縁不良
や短絡を有効に防止しつつ、セラミック基体１の大きさ
を小さいものとすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子を収納
するための半導体素子収納用パッケージに関するもので
ある。
するための半導体素子収納用パッケージに関するもので
ある。
【０００２】
【従来の技術】従来より、半導体集積回路素子等の半導
体素子を収納するための半導体素子収納用パッケージと
して、デュアルインライン型の半導体素子収納用パッケ
ージが知られている。
体素子を収納するための半導体素子収納用パッケージと
して、デュアルインライン型の半導体素子収納用パッケ
ージが知られている。
【０００３】このような従来のデュアルインライン型の
半導体素子収納用パッケージを図７に断面図で、図８に
側面図で示す。
半導体素子収納用パッケージを図７に断面図で、図８に
側面図で示す。
【０００４】従来のデュアルインライン型の半導体素子
収納用パッケージは、図７および図８に示すように、酸
化アルミニウム質焼結体等のセラミックスから成り、上
面に半導体素子34を収容するための凹部31ａを有すると
ともにこの凹部31ａ内から相対向する側面にそれぞれ所
定の間隔で並んで導出する複数のメタライズ配線導体35
が配設されて成る略四角平板状のセラミック基体31と、
メタライズ配線導体35でセラミック基体31の相対向する
側面に導出した部位に所定の間隔で並んでろう付けさ
れ、セラミック基体31の下面から突出する複数の外部リ
ード端子32と、セラミック基体31の上面に凹部31ａを覆
うように取着される蓋体33とから構成されており、凹部
31ａ内に半導体素子34を収容固定するとともに、この半
導体素子34の各電極をボンディングワイヤ36を介してメ
タライズ配線導体35に電気的に接続し、しかる後、セラ
ミック基体31の上面に蓋体33をろう材や半田・樹脂・ガ
ラス等の封止材を介して取着し、セラミック基体31と蓋
体33とから成る容器内部に半導体素子34を気密に収容す
ることによって製品としての半導体装置となる。そし
て、この半導体装置は各外部リード端子32を図示しない
外部電気回路基板に設けたリード端子挿入孔に挿入する
ことによって外部電気回路基板に実装される。
収納用パッケージは、図７および図８に示すように、酸
化アルミニウム質焼結体等のセラミックスから成り、上
面に半導体素子34を収容するための凹部31ａを有すると
ともにこの凹部31ａ内から相対向する側面にそれぞれ所
定の間隔で並んで導出する複数のメタライズ配線導体35
が配設されて成る略四角平板状のセラミック基体31と、
メタライズ配線導体35でセラミック基体31の相対向する
側面に導出した部位に所定の間隔で並んでろう付けさ
れ、セラミック基体31の下面から突出する複数の外部リ
ード端子32と、セラミック基体31の上面に凹部31ａを覆
うように取着される蓋体33とから構成されており、凹部
31ａ内に半導体素子34を収容固定するとともに、この半
導体素子34の各電極をボンディングワイヤ36を介してメ
タライズ配線導体35に電気的に接続し、しかる後、セラ
ミック基体31の上面に蓋体33をろう材や半田・樹脂・ガ
ラス等の封止材を介して取着し、セラミック基体31と蓋
体33とから成る容器内部に半導体素子34を気密に収容す
ることによって製品としての半導体装置となる。そし
て、この半導体装置は各外部リード端子32を図示しない
外部電気回路基板に設けたリード端子挿入孔に挿入する
ことによって外部電気回路基板に実装される。
【０００５】なお、この従来の半導体素子収納用パッケ
ージは、メタライズ配線導体35でセラミック基体31の相
対向する側面に導出した部位が外部リード端子32をろう
付けするための接合用パッド35ａを形成しており、この
接合用パッド35a に外部リード端子32の上端部を銀−銅
ろう等のろう材37を介してろう付けすることによって各
外部リード端子32がセラミック基体31の相対向する側面
にセラミック基体31の下面から突出するようにして所定
の間隔で並んでろう付けされる。また、この従来の半導
体素子収納用パッケージは、各外部リード端子32のろう
付けされる上端部がセラミック基体31の下方の所定の高
さまで幅広に形成された幅広部32ａとなっており、パッ
ケージ内部に半導体素子34を収容して半導体装置となし
た後、外部リード端子32を外部電気回路基板のリード端
子挿入孔に挿入して実装した際に、各外部リード端子32
の幅広部32ａ下端が破線で示す外部電気回路基板の上面
Ａに当接してセラミック基体31の下面と外部電気回路基
板の上面Ａとの間に所定間隔の実装隙間を形成するよう
になっている。このような実装隙間は、半導体装置を冷
却するための空気の流れをセラミック基体31と外部電気
回路基板との間に導入可能とするとともに半導体装置の
外部電気回路基板への脱着を容易とする。
ージは、メタライズ配線導体35でセラミック基体31の相
対向する側面に導出した部位が外部リード端子32をろう
付けするための接合用パッド35ａを形成しており、この
接合用パッド35a に外部リード端子32の上端部を銀−銅
ろう等のろう材37を介してろう付けすることによって各
外部リード端子32がセラミック基体31の相対向する側面
にセラミック基体31の下面から突出するようにして所定
の間隔で並んでろう付けされる。また、この従来の半導
体素子収納用パッケージは、各外部リード端子32のろう
付けされる上端部がセラミック基体31の下方の所定の高
さまで幅広に形成された幅広部32ａとなっており、パッ
ケージ内部に半導体素子34を収容して半導体装置となし
た後、外部リード端子32を外部電気回路基板のリード端
子挿入孔に挿入して実装した際に、各外部リード端子32
の幅広部32ａ下端が破線で示す外部電気回路基板の上面
Ａに当接してセラミック基体31の下面と外部電気回路基
板の上面Ａとの間に所定間隔の実装隙間を形成するよう
になっている。このような実装隙間は、半導体装置を冷
却するための空気の流れをセラミック基体31と外部電気
回路基板との間に導入可能とするとともに半導体装置の
外部電気回路基板への脱着を容易とする。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うなデュアルインライン型の半導体素子収納用パッケー
ジは、近時の半導体装置の小型化の要求に伴い、各並び
における外部リード端子32の繰り返し間隔が例えば1.27
ｍｍ程度の狭いものとなってきている。そして、従来の
半導体素子収納用パッケージによると、各外部リード端
子32のろう付けされる上端部が幅広に形成されているた
め、外部リード端子32の繰り返し間隔が例えば1.27ｍｍ
未満の狭いものとなると、ろう付け部における各外部リ
ード端子32同士の隣接間隔および接合用パッド35ａ同士
の隣接間隔が極めて狭いものとなり、隣接する外部リー
ド端子32間に電気的な絶縁不良や短絡が発生しやすくな
るという問題点を有していた。
うなデュアルインライン型の半導体素子収納用パッケー
ジは、近時の半導体装置の小型化の要求に伴い、各並び
における外部リード端子32の繰り返し間隔が例えば1.27
ｍｍ程度の狭いものとなってきている。そして、従来の
半導体素子収納用パッケージによると、各外部リード端
子32のろう付けされる上端部が幅広に形成されているた
め、外部リード端子32の繰り返し間隔が例えば1.27ｍｍ
未満の狭いものとなると、ろう付け部における各外部リ
ード端子32同士の隣接間隔および接合用パッド35ａ同士
の隣接間隔が極めて狭いものとなり、隣接する外部リー
ド端子32間に電気的な絶縁不良や短絡が発生しやすくな
るという問題点を有していた。
【０００７】本発明は、かかる従来の問題点に鑑み案出
されたものであり、その目的は、隣接する外部リード端
子間に電気的な絶縁不良や短絡を発生させることなく、
所定の実装隙間を確保可能な小型の半導体素子収納用パ
ッケージを提供することにある。
されたものであり、その目的は、隣接する外部リード端
子間に電気的な絶縁不良や短絡を発生させることなく、
所定の実装隙間を確保可能な小型の半導体素子収納用パ
ッケージを提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体素子収納
用パッケージは、半導体素子を収容するための容器を構
成するセラミック基体に複数本の外部リード端子をセラ
ミック基体の下面から所定の繰り返し間隔で突出するよ
うにして複数列並べてろう付けして成る半導体素子収納
用パッケージであって、前記所定の繰り返し間隔は、外
部リード端子の途中に設けた幅広部を介してセラミック
基板の下面側で狭く、外部リード端子の下端側で広く設
定されていることを特徴とするものである。
用パッケージは、半導体素子を収容するための容器を構
成するセラミック基体に複数本の外部リード端子をセラ
ミック基体の下面から所定の繰り返し間隔で突出するよ
うにして複数列並べてろう付けして成る半導体素子収納
用パッケージであって、前記所定の繰り返し間隔は、外
部リード端子の途中に設けた幅広部を介してセラミック
基板の下面側で狭く、外部リード端子の下端側で広く設
定されていることを特徴とするものである。
【０００９】本発明の半導体素子収納用パッケージによ
れば、セラミック基体にろう付けされた外部リード端子
の繰り返し間隔は、外部リード端子の途中に設けた幅広
部を介してセラミック基板の下面側、すなわち外部リー
ド端子のろう付けされる上端側で狭く、外部リード端子
の下端側で広く設定されていることから、その上端側の
繰り返し間隔を例えば1.27ｍｍ未満の狭いものとして
も、この上端側は幅が狭いのでろう付け部における外部
リード端子同士の隣接間隔および接合用パッド同士の隣
接間隔を広いものとすることができるとともに、外部リ
ード端子の下端側における繰り返し間隔は1.27ｍｍ以上
としてこの下端側における外部リード端子同士の隣接間
隔を広いものとすることができる。
れば、セラミック基体にろう付けされた外部リード端子
の繰り返し間隔は、外部リード端子の途中に設けた幅広
部を介してセラミック基板の下面側、すなわち外部リー
ド端子のろう付けされる上端側で狭く、外部リード端子
の下端側で広く設定されていることから、その上端側の
繰り返し間隔を例えば1.27ｍｍ未満の狭いものとして
も、この上端側は幅が狭いのでろう付け部における外部
リード端子同士の隣接間隔および接合用パッド同士の隣
接間隔を広いものとすることができるとともに、外部リ
ード端子の下端側における繰り返し間隔は1.27ｍｍ以上
としてこの下端側における外部リード端子同士の隣接間
隔を広いものとすることができる。
【００１０】
【発明の実施の形態】次に、本発明を添付の図面に基づ
き詳細に説明する。
き詳細に説明する。
【００１１】図１は、本発明の半導体素子収納用パッケ
ージの実施形態の一例を示す断面図であり、１はセラミ
ック基体、２は外部リード端子、３は蓋体である。そし
て、これらで半導体素子４を収容するための半導体素子
収納用パッケージが構成されている。また、図２は、図
１に示す半導体素子収納用パッケージの側面図である。
ージの実施形態の一例を示す断面図であり、１はセラミ
ック基体、２は外部リード端子、３は蓋体である。そし
て、これらで半導体素子４を収容するための半導体素子
収納用パッケージが構成されている。また、図２は、図
１に示す半導体素子収納用パッケージの側面図である。
【００１２】セラミック基体１は、酸化アルミニウム質
焼結体・窒化アルミニウム質焼結体・ムライト質焼結体
・炭化珪素質焼結体・窒化珪素質焼結体・ガラスセラミ
ックス等のセラミック材料から成る略四角平板状であ
り、その上面に半導体素子４を収容するための凹部１ａ
が形成されており、この凹部１ａ内には半導体素子４が
ろう材・樹脂・ガラス等の接着剤を介して収容固定され
る。
焼結体・窒化アルミニウム質焼結体・ムライト質焼結体
・炭化珪素質焼結体・窒化珪素質焼結体・ガラスセラミ
ックス等のセラミック材料から成る略四角平板状であ
り、その上面に半導体素子４を収容するための凹部１ａ
が形成されており、この凹部１ａ内には半導体素子４が
ろう材・樹脂・ガラス等の接着剤を介して収容固定され
る。
【００１３】また、セラミック基体１には、凹部１ａの
内側からセラミック基体１の相対向する側面にそれぞれ
所定の間隔で並んで導出する複数のメタライズ配線導体
５が配設されている。
内側からセラミック基体１の相対向する側面にそれぞれ
所定の間隔で並んで導出する複数のメタライズ配線導体
５が配設されている。
【００１４】メタライズ配線導体５は、タングステンや
モリブデン・銅・銀等の金属粉末メタライズから成り、
凹部１ａ内に搭載される半導体素子４の各電極を外部リ
ード端子２に電気的に接続する導電路として機能する。
そして、このメタライズ配線導体５でセラミック基体１
の相対向する側面に導出した部位は、外部リード端子２
を接合するための接合用パッド５ａを形成しており、こ
の接合用パッド５ａには複数の外部リード端子２が銀−
銅ろう等のろう材７を介して二列の並びで所定間隔でろ
う付けされており、凹部１ａ内側部位には凹部１ａ内に
収納される半導体素子４の各電極がボンディングワイヤ
６を介して電気的に接続される。
モリブデン・銅・銀等の金属粉末メタライズから成り、
凹部１ａ内に搭載される半導体素子４の各電極を外部リ
ード端子２に電気的に接続する導電路として機能する。
そして、このメタライズ配線導体５でセラミック基体１
の相対向する側面に導出した部位は、外部リード端子２
を接合するための接合用パッド５ａを形成しており、こ
の接合用パッド５ａには複数の外部リード端子２が銀−
銅ろう等のろう材７を介して二列の並びで所定間隔でろ
う付けされており、凹部１ａ内側部位には凹部１ａ内に
収納される半導体素子４の各電極がボンディングワイヤ
６を介して電気的に接続される。
【００１５】なお、このようなセラミック基体１は、複
数枚のセラミックグリーンシートに適当な打ち抜き加工
を施すとともにメタライズ配線導体５となる金属ペース
トを所定のパターンに印刷塗布し、次にこれらのセラミ
ックグリーンシートを上下に積層するとともに適当な寸
法に切断してセラミック基体１となる生セラミック成形
体を得、しかる後、この生セラミック成形体を還元雰囲
気中、約1600℃の温度で焼成することによって製作され
る。
数枚のセラミックグリーンシートに適当な打ち抜き加工
を施すとともにメタライズ配線導体５となる金属ペース
トを所定のパターンに印刷塗布し、次にこれらのセラミ
ックグリーンシートを上下に積層するとともに適当な寸
法に切断してセラミック基体１となる生セラミック成形
体を得、しかる後、この生セラミック成形体を還元雰囲
気中、約1600℃の温度で焼成することによって製作され
る。
【００１６】また、メタライズ配線導体５の接合用パッ
ド５ａにろう付けされた外部リード端子２は、凹部１ａ
内に収容される半導体素子４の各電極を外部電気回路に
電気的に接続するための接続端子として機能し、その下
端部がセラミック基体１の下面から突出するようにして
所定の繰り返し間隔で接合されている。そして、外部リ
ード端子２のセラミック基体１下面から突出した下端部
を外部電気回路基板に設けたリード端子挿入孔に挿入す
ることによって半導体素子４の各電極が外部電気回路に
電気的に接続されることとなる。
ド５ａにろう付けされた外部リード端子２は、凹部１ａ
内に収容される半導体素子４の各電極を外部電気回路に
電気的に接続するための接続端子として機能し、その下
端部がセラミック基体１の下面から突出するようにして
所定の繰り返し間隔で接合されている。そして、外部リ
ード端子２のセラミック基体１下面から突出した下端部
を外部電気回路基板に設けたリード端子挿入孔に挿入す
ることによって半導体素子４の各電極が外部電気回路に
電気的に接続されることとなる。
【００１７】この外部リード端子２は、鉄−ニッケル合
金や鉄−ニッケル−コバルト合金等の金属から成る厚み
が0.1 〜0.3 ｍｍ、上下端部の幅が0.2 〜１ｍｍ、長さ
が２〜15ｍｍ程度の細い板状であり、その途中に上下端
部の幅よりも0.2 〜0.8 ｍｍ程度広くなった幅広部２ａ
を有しているとともに、その繰り返し間隔が外部リード
端子２の下端側より外部リード端子２のろう付けされる
上端側で狭いものとなっている。幅広部２ａは、パッケ
ージの内部に半導体素子４を収容して半導体装置となし
た後、外部リード端子２を外部電気回路基板のリード端
子挿入孔に挿入した際に、この幅広部２ａの下端部が外
部電気回路基板の上面Ａに当接してセラミック基体１と
外部電気回路基板の上面Ａとの間に所定間隔の実装隙間
を形成する作用をなし、この実装隙間が形成されること
によりセラミック基体１の下面と外部電気回路基板の上
面Ａとの間に冷却のための空気の流れを導入して半導体
装置を効率良く冷却することが可能となるとともに、半
導体装置の外部電気回路基板への脱着が容易なものとな
る。また、この外部リード端子２は、その繰り返し間隔
がその下端側では例えば1.27ｍｍであり、ろう付けされ
る上端側では例えば0.86ｍｍとなっている。このよう
に、外部リード端子２のろう付け部における繰り返し間
隔を狭いものとすることによりセラミック基体１の大き
さをその分小さいものとすることができる。そして、外
部リード端子２は、ろう付けされる上端部ではその幅が
狭いことから、この上端部の繰り返し間隔を例えば1.27
ｍｍ未満の狭いものとしても、ろう付け部における外部
リード端子２同士および接合用パッド５ａ同士の隣接間
隔を広いものとすることができる。また、外部リード端
子２の下端側における繰り返し間隔は例えば1.27ｍｍ以
上と広いことから、この下端側における外部リード端子
２同士の隣接間隔を広いものとすることができる。
金や鉄−ニッケル−コバルト合金等の金属から成る厚み
が0.1 〜0.3 ｍｍ、上下端部の幅が0.2 〜１ｍｍ、長さ
が２〜15ｍｍ程度の細い板状であり、その途中に上下端
部の幅よりも0.2 〜0.8 ｍｍ程度広くなった幅広部２ａ
を有しているとともに、その繰り返し間隔が外部リード
端子２の下端側より外部リード端子２のろう付けされる
上端側で狭いものとなっている。幅広部２ａは、パッケ
ージの内部に半導体素子４を収容して半導体装置となし
た後、外部リード端子２を外部電気回路基板のリード端
子挿入孔に挿入した際に、この幅広部２ａの下端部が外
部電気回路基板の上面Ａに当接してセラミック基体１と
外部電気回路基板の上面Ａとの間に所定間隔の実装隙間
を形成する作用をなし、この実装隙間が形成されること
によりセラミック基体１の下面と外部電気回路基板の上
面Ａとの間に冷却のための空気の流れを導入して半導体
装置を効率良く冷却することが可能となるとともに、半
導体装置の外部電気回路基板への脱着が容易なものとな
る。また、この外部リード端子２は、その繰り返し間隔
がその下端側では例えば1.27ｍｍであり、ろう付けされ
る上端側では例えば0.86ｍｍとなっている。このよう
に、外部リード端子２のろう付け部における繰り返し間
隔を狭いものとすることによりセラミック基体１の大き
さをその分小さいものとすることができる。そして、外
部リード端子２は、ろう付けされる上端部ではその幅が
狭いことから、この上端部の繰り返し間隔を例えば1.27
ｍｍ未満の狭いものとしても、ろう付け部における外部
リード端子２同士および接合用パッド５ａ同士の隣接間
隔を広いものとすることができる。また、外部リード端
子２の下端側における繰り返し間隔は例えば1.27ｍｍ以
上と広いことから、この下端側における外部リード端子
２同士の隣接間隔を広いものとすることができる。
【００１８】従って、本発明によれば、外部リード端子
２同士の電気的な絶縁不良や短絡を有効に防止しつつ、
セラミック基体１の大きさを小さいものとして半導体素
子収納用パッケージの小型化を実現することができる。
２同士の電気的な絶縁不良や短絡を有効に防止しつつ、
セラミック基体１の大きさを小さいものとして半導体素
子収納用パッケージの小型化を実現することができる。
【００１９】このような外部リード端子２は、鉄−ニッ
ケル合金等の板材に打ち抜き加工やエッチング加工を施
すことによって所定の形状に形成され、外部リード端子
２と接合用パッド５ａとの接合は、リード端子２の上端
部を接合用パッド５ａに間に例えば銀−銅ろう等のろう
材７を挟んで当接させるとともに、これらをろう材７の
融点以上の温度に加熱することにより接合用パッド５ａ
と外部リード端子２の上端部とをろう付けする方法が採
用される。なお、このようなろう付けの際には、ろう材
７はその配置を容易とするために、外部リード端子２の
上端部にめっき法や圧着法、スポット溶接法等により予
め所定厚みに固着させておくことが好ましい。また、各
列の外部リード端子２同士は接合用パッド５ａにろう付
けされるまでの間、その下端部を図示しないタイバーに
より各列毎に一体的に連結しておくことが望ましい。外
部リード端子２を各列毎にタイバーで連結しておくこと
によって、各外部リード端子２を一定の間隔で保持して
各接合用パッド５ａに対して正確にろう付けするこが容
易となる。そして、そのようなタイバーはパッケージの
内部に半導体素子４を収納して半導体装置となした後に
切断除去すればよい。
ケル合金等の板材に打ち抜き加工やエッチング加工を施
すことによって所定の形状に形成され、外部リード端子
２と接合用パッド５ａとの接合は、リード端子２の上端
部を接合用パッド５ａに間に例えば銀−銅ろう等のろう
材７を挟んで当接させるとともに、これらをろう材７の
融点以上の温度に加熱することにより接合用パッド５ａ
と外部リード端子２の上端部とをろう付けする方法が採
用される。なお、このようなろう付けの際には、ろう材
７はその配置を容易とするために、外部リード端子２の
上端部にめっき法や圧着法、スポット溶接法等により予
め所定厚みに固着させておくことが好ましい。また、各
列の外部リード端子２同士は接合用パッド５ａにろう付
けされるまでの間、その下端部を図示しないタイバーに
より各列毎に一体的に連結しておくことが望ましい。外
部リード端子２を各列毎にタイバーで連結しておくこと
によって、各外部リード端子２を一定の間隔で保持して
各接合用パッド５ａに対して正確にろう付けするこが容
易となる。そして、そのようなタイバーはパッケージの
内部に半導体素子４を収納して半導体装置となした後に
切断除去すればよい。
【００２０】かくして、本発明の半導体素子収納用パッ
ケージによれば、隣接する外部リード端子２同士の間に
電気的な絶縁抵抗や短絡が発生しにくい小型の半導体素
子収納用パッケージを提供することができる。
ケージによれば、隣接する外部リード端子２同士の間に
電気的な絶縁抵抗や短絡が発生しにくい小型の半導体素
子収納用パッケージを提供することができる。
【００２１】なお、本発明は、上述の実施の形態例に限
定されるものではなく、本発明の要旨を逸脱しない範囲
であれば種々の変更は可能であり、例えば図３に断面図
で、図４に側面図で示すように、半導体素子14を収容す
るための容器を構成するセラミック基体11の下面に接合
用パッド15ａを設けるとともに、この接合用パッド15ａ
に外部リード端子12をろう付けして成る半導体素子収納
用パッケージに本発明を適用してもよい。また、図５に
断面図で、図６に側面図で示すように、半導体素子24を
収容するための容器を構成するセラミック基体21の上面
に接合用パッド25ａを設けるとともに、この接合用パッ
ド25ａに外部リード端子22をろう付けして成る半導体素
子収納用パッケージに本発明を適用してもよい。
定されるものではなく、本発明の要旨を逸脱しない範囲
であれば種々の変更は可能であり、例えば図３に断面図
で、図４に側面図で示すように、半導体素子14を収容す
るための容器を構成するセラミック基体11の下面に接合
用パッド15ａを設けるとともに、この接合用パッド15ａ
に外部リード端子12をろう付けして成る半導体素子収納
用パッケージに本発明を適用してもよい。また、図５に
断面図で、図６に側面図で示すように、半導体素子24を
収容するための容器を構成するセラミック基体21の上面
に接合用パッド25ａを設けるとともに、この接合用パッ
ド25ａに外部リード端子22をろう付けして成る半導体素
子収納用パッケージに本発明を適用してもよい。
【００２２】
【発明の効果】本発明の半導体素子収納用パッケージに
よれば、セラミック基体にろう付けされた外部リード端
子の繰り返し間隔は、外部リード端子の途中に設けた幅
広部を介してセラミック基板の下面側、すなわち外部リ
ード端子のろう付けされる上端側で狭く、外部リード端
子の下端側で広く設定されていることから、その上端側
の繰り返し間隔を例えば1.27ｍｍ未満の狭いものとして
も、この上端側は幅が狭いのでろう付け部における外部
リード端子同士の隣接間隔および接合用パッド同士の隣
接間隔を広いものとすることができるとともに、外部リ
ード端子の下端側における繰り返し間隔は1.27ｍｍ以上
としてこの下端側における外部リード端子同士の隣接間
隔を広いものとすることができる。従って、外部リード
端子同士の電気的な絶縁不良や短絡を有効に防止しつ
つ、セラミック基体の大きさを小さいものとして半導体
素子収納用パッケージの小型化を実現することができ
る。
よれば、セラミック基体にろう付けされた外部リード端
子の繰り返し間隔は、外部リード端子の途中に設けた幅
広部を介してセラミック基板の下面側、すなわち外部リ
ード端子のろう付けされる上端側で狭く、外部リード端
子の下端側で広く設定されていることから、その上端側
の繰り返し間隔を例えば1.27ｍｍ未満の狭いものとして
も、この上端側は幅が狭いのでろう付け部における外部
リード端子同士の隣接間隔および接合用パッド同士の隣
接間隔を広いものとすることができるとともに、外部リ
ード端子の下端側における繰り返し間隔は1.27ｍｍ以上
としてこの下端側における外部リード端子同士の隣接間
隔を広いものとすることができる。従って、外部リード
端子同士の電気的な絶縁不良や短絡を有効に防止しつ
つ、セラミック基体の大きさを小さいものとして半導体
素子収納用パッケージの小型化を実現することができ
る。
【図１】本発明の半導体素子収納用パッケージの実施形
態の一例を示す断面図である。
態の一例を示す断面図である。
【図２】図１に示す半導体素子収納用パッケージの側面
図である。
図である。
【図３】本発明の半導体素子収納用パッケージの他の実
施形態例を示す断面図である。
施形態例を示す断面図である。
【図４】図３に示す半導体素子収納用パッケージの側面
図である。
図である。
【図５】本発明の半導体素子収納用パッケージの他の実
施形態例を示す断面図である。
施形態例を示す断面図である。
【図６】図５に示す半導体素子収納用パッケージの側面
図である。
図である。
【図７】従来の半導体素子収納用パッケージの断面図で
ある。
ある。
【図８】図７に示す半導体素子収納用パッケージの側面
図である。
図である。
１，11，21・・・・・セラミック基体 ２，12，22・・・・・外部リード端子 ２ａ，12ａ，22ａ・・幅広部 ４，14，24・・・・・半導体素子 ５ａ，15ａ，25ａ・・接続用パッド
Claims (1)
- 【請求項１】 半導体素子を収容するための容器を構成
するセラミック基体に複数本の外部リード端子を前記セ
ラミック基体の下面から所定の繰り返し間隔で突出する
ようにして複数列並べてろう付けして成る半導体素子収
納用パッケージであって、前記所定の繰り返し間隔は、
前記外部リード端子の途中に設けた幅広部を介して前記
セラミック基板の下面側で狭く、前記外部リード端子の
下端側で広く設定されていることを特徴とする半導体素
子収納用パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35941499A JP2001177037A (ja) | 1999-12-17 | 1999-12-17 | 半導体素子収納用パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35941499A JP2001177037A (ja) | 1999-12-17 | 1999-12-17 | 半導体素子収納用パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001177037A true JP2001177037A (ja) | 2001-06-29 |
Family
ID=18464387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35941499A Pending JP2001177037A (ja) | 1999-12-17 | 1999-12-17 | 半導体素子収納用パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001177037A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022185515A1 (ja) * | 2021-03-05 | 2022-09-09 | 三菱電機株式会社 | 半導体モジュール |
-
1999
- 1999-12-17 JP JP35941499A patent/JP2001177037A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022185515A1 (ja) * | 2021-03-05 | 2022-09-09 | 三菱電機株式会社 | 半導体モジュール |
| EP4303916A4 (en) * | 2021-03-05 | 2024-04-17 | Mitsubishi Electric Corporation | SEMICONDUCTOR MODULE |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061117 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081210 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081226 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090212 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090317 |