JP2001168272A - フレキシブル基板及び半導体装置 - Google Patents
フレキシブル基板及び半導体装置Info
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- H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
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- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Structure Of Printed Boards (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 複数個の半導体素子を実装した際に実装面積
を飛躍的に小さくできるフレキシブル基板及び半導体装
置を提供する。 【解決手段】 本発明に係る半導体装置は、中央に位置
する第1領域部、それに連設された第２領域部１１ａ、
及び、第１領域部に連設された第３領域部１１ｂを有す
るフレキシブル基板１１と、前記フレキシブル基板１１
の表面に形成された配線パターンと、第２領域部１１ａ
の表面上に実装された第１の半導体素子２１と、第３領
域部１１ｂの表面上に実装された第２の半導体素子２０
と、を具備し、第２領域部１１ａが中央領域部の表面側
に折り曲げられ、第３領域部１１ｂが第２領域部１１ａ
の裏面側に折り曲げられているものである。
を飛躍的に小さくできるフレキシブル基板及び半導体装
置を提供する。 【解決手段】 本発明に係る半導体装置は、中央に位置
する第1領域部、それに連設された第２領域部１１ａ、
及び、第１領域部に連設された第３領域部１１ｂを有す
るフレキシブル基板１１と、前記フレキシブル基板１１
の表面に形成された配線パターンと、第２領域部１１ａ
の表面上に実装された第１の半導体素子２１と、第３領
域部１１ｂの表面上に実装された第２の半導体素子２０
と、を具備し、第２領域部１１ａが中央領域部の表面側
に折り曲げられ、第３領域部１１ｂが第２領域部１１ａ
の裏面側に折り曲げられているものである。
Description
【０００１】
【発明の属する技術分野】本発明は、表面に配線パター
ンが形成されたフレキシブル基板及びそれを用いた半導
体装置に関する。
ンが形成されたフレキシブル基板及びそれを用いた半導
体装置に関する。
【０００２】
【従来の技術】図６は、従来の半導体装置の一例を模式
的に示す構成図である。この半導体装置はメイン基板１
０１を有しており、このメイン基板１０１上には、第１
及び第２のマルチ・チップ・モジュール（以下、「ＭＣ
Ｍ」という）１０３，１０５がリードレスチップキャリ
アやＢＧＡ(ball grid array)といった接続方法により
電気的に接続されている。
的に示す構成図である。この半導体装置はメイン基板１
０１を有しており、このメイン基板１０１上には、第１
及び第２のマルチ・チップ・モジュール（以下、「ＭＣ
Ｍ」という）１０３，１０５がリードレスチップキャリ
アやＢＧＡ(ball grid array)といった接続方法により
電気的に接続されている。
【０００３】第１及び第２のＭＣＭ１０３，１０５は、
回路基板（図示せず）上に複数のＩＣチップ（図示せ
ず）がＣＯＢ(chip on board)実装されたものである。
ＣＯＢ実装とは、基板にベア・チップを直接搭載して、
ベアチップの電極と基板の電極とをワイヤで接続し、チ
ップ上を樹脂でオーバーコートする実装方法である。
回路基板（図示せず）上に複数のＩＣチップ（図示せ
ず）がＣＯＢ(chip on board)実装されたものである。
ＣＯＢ実装とは、基板にベア・チップを直接搭載して、
ベアチップの電極と基板の電極とをワイヤで接続し、チ
ップ上を樹脂でオーバーコートする実装方法である。
【０００４】
【発明が解決しようとする課題】ところで、上記従来の
半導体装置では、回路基板に複数のＩＣチップをＣＯＢ
実装したＭＣＭを用いているため、実装されるＩＣチッ
プの数が多くなるほど実装面積が大きくなってしまい、
ＭＣＭ１０３，１０５の大きさも大きいものとなってし
まう。このように実装面積が大きくなると前記半導体装
置を備えた電子製品の小型化の障害となる。
半導体装置では、回路基板に複数のＩＣチップをＣＯＢ
実装したＭＣＭを用いているため、実装されるＩＣチッ
プの数が多くなるほど実装面積が大きくなってしまい、
ＭＣＭ１０３，１０５の大きさも大きいものとなってし
まう。このように実装面積が大きくなると前記半導体装
置を備えた電子製品の小型化の障害となる。
【０００５】また、第１及び第２のＭＣＭ１０３，１０
５はＢＧＡやチップキャリアによりメイン基板１０１に
半田実装されている。従って、このようなＭＣＭではメ
イン基板１０１からのリワーク性が悪いという欠点があ
る。リワークとは、ＭＣＭをメイン基板から取り外して
修理などを行った後に、ＭＣＭをメイン基板に取り付け
るといった作業をいう。
５はＢＧＡやチップキャリアによりメイン基板１０１に
半田実装されている。従って、このようなＭＣＭではメ
イン基板１０１からのリワーク性が悪いという欠点があ
る。リワークとは、ＭＣＭをメイン基板から取り外して
修理などを行った後に、ＭＣＭをメイン基板に取り付け
るといった作業をいう。
【０００６】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、複数個の半導体素子を実
装した際に実装面積を飛躍的に小さくできるフレキシブ
ル基板及び半導体装置を提供することにある。また、本
発明の他の目的は、リワーク性の優れたフレキシブル基
板及び半導体装置を提供することにある。
れたものであり、その目的は、複数個の半導体素子を実
装した際に実装面積を飛躍的に小さくできるフレキシブ
ル基板及び半導体装置を提供することにある。また、本
発明の他の目的は、リワーク性の優れたフレキシブル基
板及び半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】上記課題を解決するた
め、本発明に係るフレキシブル基板は、表面に配線パタ
ーンが形成されたフレキシブル基板であって、第１領域
部と、第１領域部に連設され、第１領域部側に折り曲げ
且つ少なくとも一つの電子部品を実装するための第２領
域部と、第１領域部に連設され、第２領域部側に折り曲
げるための第３領域部と、を具備することを特徴とす
る。
め、本発明に係るフレキシブル基板は、表面に配線パタ
ーンが形成されたフレキシブル基板であって、第１領域
部と、第１領域部に連設され、第１領域部側に折り曲げ
且つ少なくとも一つの電子部品を実装するための第２領
域部と、第１領域部に連設され、第２領域部側に折り曲
げるための第３領域部と、を具備することを特徴とす
る。
【０００８】上記フレキシブル基板では、少なくとも一
つの電子部品を実装するための第２領域部を有し、第２
領域部は第１領域部側に折り曲げるものであり、第３領
域部は第２領域部側に折り曲げるものである。このた
め、従来の折り曲げることができない基板を用いている
マルチ・チップ・モジュールに比べて実装面積を飛躍的
に小さくすることができる。ここで、電子部品とは、半
導体素子又は周辺素子を総称していう。
つの電子部品を実装するための第２領域部を有し、第２
領域部は第１領域部側に折り曲げるものであり、第３領
域部は第２領域部側に折り曲げるものである。このた
め、従来の折り曲げることができない基板を用いている
マルチ・チップ・モジュールに比べて実装面積を飛躍的
に小さくすることができる。ここで、電子部品とは、半
導体素子又は周辺素子を総称していう。
【０００９】また、本発明に係るフレキシブル基板にお
いては、第１領域部に連設された、メイン基板上に接続
するためのコネクタ端子をさらに含むことが好ましい。
これにより、メイン基板にマルチ・チップ・モジュール
を簡単に取り付け、取り外しすることができ、リワーク
性を向上できる。
いては、第１領域部に連設された、メイン基板上に接続
するためのコネクタ端子をさらに含むことが好ましい。
これにより、メイン基板にマルチ・チップ・モジュール
を簡単に取り付け、取り外しすることができ、リワーク
性を向上できる。
【００１０】また、本発明に係るフレキシブル基板にお
いては、第１領域部の裏面に外部端子を設けるための領
域が形成されていることも可能である。
いては、第１領域部の裏面に外部端子を設けるための領
域が形成されていることも可能である。
【００１１】本発明に係る半導体装置は、第１領域部、
それに連設された第２領域部、及び、第１領域部に連設
された第３領域部を有するフレキシブル基板と、前記フ
レキシブル基板の表面に形成された配線パターンと、第
２領域部及び第３領域部の少なくとも一方の表面上に実
装された電子部品と、を具備し、第２領域部が第１領域
部の表面側に折り曲げられ、第３領域部が第２領域部の
裏面側に折り曲げられていることを特徴とする。
それに連設された第２領域部、及び、第１領域部に連設
された第３領域部を有するフレキシブル基板と、前記フ
レキシブル基板の表面に形成された配線パターンと、第
２領域部及び第３領域部の少なくとも一方の表面上に実
装された電子部品と、を具備し、第２領域部が第１領域
部の表面側に折り曲げられ、第３領域部が第２領域部の
裏面側に折り曲げられていることを特徴とする。
【００１２】上記半導体装置では、フレキシブル基板の
第２領域部及び第３領域部の少なくとも一方の表面上に
電子部品を実装し、フレキシブル基板を折り曲げている
ため、従来の折り曲げることができない基板を用いてい
る半導体装置に比べて実装面積を飛躍的に小さくするこ
とができる。
第２領域部及び第３領域部の少なくとも一方の表面上に
電子部品を実装し、フレキシブル基板を折り曲げている
ため、従来の折り曲げることができない基板を用いてい
る半導体装置に比べて実装面積を飛躍的に小さくするこ
とができる。
【００１３】また、本発明に係る半導体装置において
は、第２領域部及び第３領域部の少なくとも一方の表面
上に実装された周辺素子をさらに含むことが好ましい。
これにより、モジュールの電気的特性の最適化が可能と
なる。なお、周辺素子は、例えばチップコンデンサ、チ
ップ抵抗、水晶などである。
は、第２領域部及び第３領域部の少なくとも一方の表面
上に実装された周辺素子をさらに含むことが好ましい。
これにより、モジュールの電気的特性の最適化が可能と
なる。なお、周辺素子は、例えばチップコンデンサ、チ
ップ抵抗、水晶などである。
【００１４】また、本発明に係る半導体装置において
は、第１領域部に連設された、メイン基板上に接続する
ためのコネクタ端子をさらに含むことが好ましい。これ
により、メイン基板に半導体装置を簡単に取り付け、取
り外しすることができ、リワーク性を向上できる。
は、第１領域部に連設された、メイン基板上に接続する
ためのコネクタ端子をさらに含むことが好ましい。これ
により、メイン基板に半導体装置を簡単に取り付け、取
り外しすることができ、リワーク性を向上できる。
【００１５】また、本発明に係る半導体装置において
は、第１領域部の裏面に設けられた外部端子をさらに含
むことも可能である。
は、第１領域部の裏面に設けられた外部端子をさらに含
むことも可能である。
【００１６】また、本発明に係る半導体装置において
は、第１領域部の表面と第２領域部の表面とが粘着剤に
よって固定され、第２領域部の裏面と第３領域部の表面
とが粘着剤によって固定されていることが好ましい。
は、第１領域部の表面と第２領域部の表面とが粘着剤に
よって固定され、第２領域部の裏面と第３領域部の表面
とが粘着剤によって固定されていることが好ましい。
【００１７】また、本発明に係る半導体装置において
は、第２領域部及び第３領域部の少なくとも一方が、第
１領域部の表面側に折り曲げられて形成された折り曲げ
部分を備え、周辺素子が該折り曲げ部分に配置されてい
ることが好ましい。
は、第２領域部及び第３領域部の少なくとも一方が、第
１領域部の表面側に折り曲げられて形成された折り曲げ
部分を備え、周辺素子が該折り曲げ部分に配置されてい
ることが好ましい。
【００１８】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。
施の形態について説明する。
【００１９】図１（ａ）〜（ｃ）は、本発明の第１の実
施の形態による半導体装置を製造する手順を示す平面図
である。図２は、図１に示すフレキシブル基板に半導体
素子を実装する方法を説明する断面図である。図３は、
フレキシブル基板に半導体素子及びスぺーサーを配置す
る手順を示す斜視図である。
施の形態による半導体装置を製造する手順を示す平面図
である。図２は、図１に示すフレキシブル基板に半導体
素子を実装する方法を説明する断面図である。図３は、
フレキシブル基板に半導体素子及びスぺーサーを配置す
る手順を示す斜視図である。
【００２０】まず、図１（ａ）に示すように、折り曲げ
自在に構成されたフレキシブル基板（以下、「ＦＰＣ」
という）１１を準備する。このＦＰＣ１１は、その平面
が十字形状を有し、例えばポリイミドのような自由に折
り曲げることができる柔らかい材料で形成されている。
自在に構成されたフレキシブル基板（以下、「ＦＰＣ」
という）１１を準備する。このＦＰＣ１１は、その平面
が十字形状を有し、例えばポリイミドのような自由に折
り曲げることができる柔らかい材料で形成されている。
【００２１】すなわち、ＦＰＣ１１は四つの辺を備えた
略四角形の第１領域部を有し、第１領域部はＦＰＣ１１
の中央領域に位置している。この第１領域部の第１の辺
（左辺）には略四角形の第２領域部１１ａが連設されて
いる。第１領域部の第２の辺（上辺）には略四角形の第
３領域部１１ｂが連設されており、第１領域部の第３の
辺（右辺）には略四角形の第４領域部１１ｃが連設され
ており、第１領域部の第４の辺（下辺）には略四角形の
第５領域部１１ｄが連設されている。このＦＰＣ１１
は、図２に示すようにポリイミド膜１２を有する。この
ポリイミド膜１２の表面上及び裏面上には配線パターン
１３が形成されており、この配線パターン１３の周囲の
ポリイミド膜１２上にはソルダーレジスト１４が塗布さ
れている。ポリイミド膜１２の表面の配線パターンと裏
面の配線パターンとはスルーホール４３（図５参照）な
どによって電気的に接続されている。
略四角形の第１領域部を有し、第１領域部はＦＰＣ１１
の中央領域に位置している。この第１領域部の第１の辺
（左辺）には略四角形の第２領域部１１ａが連設されて
いる。第１領域部の第２の辺（上辺）には略四角形の第
３領域部１１ｂが連設されており、第１領域部の第３の
辺（右辺）には略四角形の第４領域部１１ｃが連設され
ており、第１領域部の第４の辺（下辺）には略四角形の
第５領域部１１ｄが連設されている。このＦＰＣ１１
は、図２に示すようにポリイミド膜１２を有する。この
ポリイミド膜１２の表面上及び裏面上には配線パターン
１３が形成されており、この配線パターン１３の周囲の
ポリイミド膜１２上にはソルダーレジスト１４が塗布さ
れている。ポリイミド膜１２の表面の配線パターンと裏
面の配線パターンとはスルーホール４３（図５参照）な
どによって電気的に接続されている。
【００２２】この後、第１〜第３の半導体素子２１，２
０，１９及び第１〜第４の周辺素子２５，２４，２２，
２３を準備する。第１の半導体素子２１は、図２に示す
ようチップ表面にバンプ電極１７を有する。第２及び第
３の半導体素子２０，１９についても同様にチップ表面
にバンプ電極を有する。第１及び第２の半導体素子２
１，２０それぞれには例えばＳＲＡＭ（static random
access read write memory）を用い、第３の半導体素子
１９には例えばＭＣＵ（micro control unit）を用い
る。また、第１、第２及び第４の周辺素子２５，２４，
２３には例えばチップコンデンサ、チップ抵抗、水晶な
どのチップ素子を用い、第３の周辺素子２２には例えば
水晶を用いる。
０，１９及び第１〜第４の周辺素子２５，２４，２２，
２３を準備する。第１の半導体素子２１は、図２に示す
ようチップ表面にバンプ電極１７を有する。第２及び第
３の半導体素子２０，１９についても同様にチップ表面
にバンプ電極を有する。第１及び第２の半導体素子２
１，２０それぞれには例えばＳＲＡＭ（static random
access read write memory）を用い、第３の半導体素子
１９には例えばＭＣＵ（micro control unit）を用い
る。また、第１、第２及び第４の周辺素子２５，２４，
２３には例えばチップコンデンサ、チップ抵抗、水晶な
どのチップ素子を用い、第３の周辺素子２２には例えば
水晶を用いる。
【００２３】次に、図３に示すように、このＦＰＣ１１
の第２領域部１１ａ上に第１の半導体素子（ＳＲＡＭ）
２１をＣＯＦ（chip on film）実装する。ＣＯＦ実装と
は、図２に示すように、フィルムにチップをフェースダ
ウンボンディングにより実装する方法である。つまり、
ＦＰＣ１１の第２領域部１１ａ上の所定位置に例えば異
方性導電フィルム（ＡＣＦ）１５を載置する。このＡＣ
Ｆ１５は導電性粒子（図示せず）を有しており、ＡＣＦ
１５上に第１の半導体素子２１をフェースダウンで加熱
圧着することにより、バンプ１７と配線パターン１３と
の間で導電性粒子が押し潰され、バンプ１７と配線パタ
ーン１３とが電気的に接続される。なお、ＡＣＦ１５
は、接着剤（バインダ）に導電粒子（導電フィラー）が
分散されたもので、分散剤が添加される場合もある。Ａ
ＣＦ１５の接着剤としては、熱硬化性の接着剤が使用さ
れることが多い。
の第２領域部１１ａ上に第１の半導体素子（ＳＲＡＭ）
２１をＣＯＦ（chip on film）実装する。ＣＯＦ実装と
は、図２に示すように、フィルムにチップをフェースダ
ウンボンディングにより実装する方法である。つまり、
ＦＰＣ１１の第２領域部１１ａ上の所定位置に例えば異
方性導電フィルム（ＡＣＦ）１５を載置する。このＡＣ
Ｆ１５は導電性粒子（図示せず）を有しており、ＡＣＦ
１５上に第１の半導体素子２１をフェースダウンで加熱
圧着することにより、バンプ１７と配線パターン１３と
の間で導電性粒子が押し潰され、バンプ１７と配線パタ
ーン１３とが電気的に接続される。なお、ＡＣＦ１５
は、接着剤（バインダ）に導電粒子（導電フィラー）が
分散されたもので、分散剤が添加される場合もある。Ａ
ＣＦ１５の接着剤としては、熱硬化性の接着剤が使用さ
れることが多い。
【００２４】この後、ＦＰＣ１１の第３領域部１１ｂ上
に第２の半導体素子（ＳＲＡＭ）２０をＣＯＦ実装し、
ＦＰＣ１１の第４領域部１１ｃ上に第３の半導体素子
（ＭＣＵ）をＣＯＦ実装する。
に第２の半導体素子（ＳＲＡＭ）２０をＣＯＦ実装し、
ＦＰＣ１１の第４領域部１１ｃ上に第３の半導体素子
（ＭＣＵ）をＣＯＦ実装する。
【００２５】次に、ＦＰＣ１１の第２領域部１１ａ上に
第１の周辺素子２５を半田付けにより実装し、ＦＰＣ１
１の第３領域部１１ｂ上に第２の周辺素子２４を半田付
けにより実装し、ＦＰＣ１１の第４領域部１１ｃ上に第
３及び第４の周辺素子２２，２３を半田付けにより実装
する。
第１の周辺素子２５を半田付けにより実装し、ＦＰＣ１
１の第３領域部１１ｂ上に第２の周辺素子２４を半田付
けにより実装し、ＦＰＣ１１の第４領域部１１ｃ上に第
３及び第４の周辺素子２２，２３を半田付けにより実装
する。
【００２６】この後、ＦＰＣ１１の第５領域部１１ｄの
先端側にコネクタ端子３２を取り付ける。例えば、第５
領域部１１ｄの先端側に予めパターンを形成してコネク
タ端子として用いれば良い。また、メイン基板（実装基
板）上の受け側のコネクタ端子は例えば一般に市販され
ているＦＰＣ用コネクタを用いる。
先端側にコネクタ端子３２を取り付ける。例えば、第５
領域部１１ｄの先端側に予めパターンを形成してコネク
タ端子として用いれば良い。また、メイン基板（実装基
板）上の受け側のコネクタ端子は例えば一般に市販され
ているＦＰＣ用コネクタを用いる。
【００２７】次に、ＦＰＣ１１の第１領域部上に、中央
部が開口された第１スペーサー３１を貼り付ける。第１
スペーサー３１の周囲には切り欠き又は凹部が形成され
ている。このようにして、半導体素子などが実装された
図１（ａ）に示すＦＰＣ１１が製作される。
部が開口された第１スペーサー３１を貼り付ける。第１
スペーサー３１の周囲には切り欠き又は凹部が形成され
ている。このようにして、半導体素子などが実装された
図１（ａ）に示すＦＰＣ１１が製作される。
【００２８】ここで、第１スペーサー３１の開口部は、
ＦＰＣ１１の第２領域部１１ａを第１の辺に沿って第１
領域部側に折り曲げた際に、第１の半導体素子２１及び
第１の周辺素子２５が収納される程度の大きさを有する
ものである。また、第１スペーサー３１の切り欠き又は
凹部は、後述するように、ＦＰＣ１１の第４領域部１１
ｃを第３の辺に沿って第３領域部１１ｂ側に折り曲げた
際に、その折り曲げ部分に周辺素子２３が立ち上がるよ
うに配置され、周辺素子２３がその切り欠き又は凹部に
入り込む程度の大きさ及び形状を有するものである。ま
た、第１スペーサー３１は、図５に示すように、例えば
ガラスエポキシ基板などの基材３１ａの上面上及び下面
上に粘着材（例えば両面テープ）３１ｂが貼り付けられ
て構成されている。スペーサー３１の高さは、ＦＰＣに
実装された半導体素子２１と同程度の高さを有してい
る。
ＦＰＣ１１の第２領域部１１ａを第１の辺に沿って第１
領域部側に折り曲げた際に、第１の半導体素子２１及び
第１の周辺素子２５が収納される程度の大きさを有する
ものである。また、第１スペーサー３１の切り欠き又は
凹部は、後述するように、ＦＰＣ１１の第４領域部１１
ｃを第３の辺に沿って第３領域部１１ｂ側に折り曲げた
際に、その折り曲げ部分に周辺素子２３が立ち上がるよ
うに配置され、周辺素子２３がその切り欠き又は凹部に
入り込む程度の大きさ及び形状を有するものである。ま
た、第１スペーサー３１は、図５に示すように、例えば
ガラスエポキシ基板などの基材３１ａの上面上及び下面
上に粘着材（例えば両面テープ）３１ｂが貼り付けられ
て構成されている。スペーサー３１の高さは、ＦＰＣに
実装された半導体素子２１と同程度の高さを有してい
る。
【００２９】この後、図１（ｂ）に示すように、ＦＰＣ
１１の第２領域部１１ａを第１の辺に沿って第１領域部
側に折り曲げ、第２領域部１１ａを第１スペーサー３１
の粘着材によって第１領域部に貼り付ける。この際、第
１スペーサー３１の開口部内に第１の半導体素子２１及
び第１の周辺素子２５が収納される。
１１の第２領域部１１ａを第１の辺に沿って第１領域部
側に折り曲げ、第２領域部１１ａを第１スペーサー３１
の粘着材によって第１領域部に貼り付ける。この際、第
１スペーサー３１の開口部内に第１の半導体素子２１及
び第１の周辺素子２５が収納される。
【００３０】次に、ＦＰＣ１１の第２領域部１１ａの裏
面上に、中央部が開口された第２スペーサー３３を貼り
付ける。第２スペーサー３３の開口部は、ＦＰＣ１１の
第３領域部１１ｂを第２の辺に沿って第２領域部１１ａ
の裏面側に折り曲げた際に、第２の半導体素子２０及び
第２の周辺素子２４が収納される程度の大きさを有する
ものである。また、第２スペーサー３３は、第１スペー
サー３１と同様に、ガラスエポキシ基板などの基材に粘
着材が貼り付けられて構成されている。スペーサー３３
の高さは、ＦＰＣに実装された半導体素子２０と同程度
の高さを有している。
面上に、中央部が開口された第２スペーサー３３を貼り
付ける。第２スペーサー３３の開口部は、ＦＰＣ１１の
第３領域部１１ｂを第２の辺に沿って第２領域部１１ａ
の裏面側に折り曲げた際に、第２の半導体素子２０及び
第２の周辺素子２４が収納される程度の大きさを有する
ものである。また、第２スペーサー３３は、第１スペー
サー３１と同様に、ガラスエポキシ基板などの基材に粘
着材が貼り付けられて構成されている。スペーサー３３
の高さは、ＦＰＣに実装された半導体素子２０と同程度
の高さを有している。
【００３１】この後、図１（ｃ）に示すように、ＦＰＣ
１１の第３領域部１１ｂを第２の辺に沿って第２領域部
１１ａの裏面側に折り曲げ、第３領域部１１ｂを第２ス
ペーサー３３の粘着材によって第２領域部１１ａの裏面
に貼り付ける。この際、第２スペーサー３３の開口部内
に第２の半導体素子２０及び第２の周辺素子２４が収納
される。
１１の第３領域部１１ｂを第２の辺に沿って第２領域部
１１ａの裏面側に折り曲げ、第３領域部１１ｂを第２ス
ペーサー３３の粘着材によって第２領域部１１ａの裏面
に貼り付ける。この際、第２スペーサー３３の開口部内
に第２の半導体素子２０及び第２の周辺素子２４が収納
される。
【００３２】次に、ＦＰＣ１１の第３領域部１１ｂの裏
面上に、中央部が開口された第３スペーサー（図示せ
ず）を貼り付ける。第３スペーサーの開口部は、ＦＰＣ
１１の第４領域部１１ｃを第３の辺に沿って第３領域部
１１ｂの裏面側に折り曲げた際に、第３の半導体素子１
９が収納される程度の大きさを有するものである。ま
た、第３のスペーサーには切り欠きが設けられている。
この切り欠きは、第４領域部１１ｃを第３領域部１１ｂ
の裏面側に折り曲げた際に、周辺素子２２が入り込む程
度の大きさ及び形状を有するものである。また、第３ス
ペーサーは、第１スペーサー３１と同様に、ガラスエポ
キシ基板などの基材に粘着材が貼り付けられて構成され
ている。第３スペーサーの高さは、ＦＰＣに実装された
半導体素子１９と同程度の高さを有している。
面上に、中央部が開口された第３スペーサー（図示せ
ず）を貼り付ける。第３スペーサーの開口部は、ＦＰＣ
１１の第４領域部１１ｃを第３の辺に沿って第３領域部
１１ｂの裏面側に折り曲げた際に、第３の半導体素子１
９が収納される程度の大きさを有するものである。ま
た、第３のスペーサーには切り欠きが設けられている。
この切り欠きは、第４領域部１１ｃを第３領域部１１ｂ
の裏面側に折り曲げた際に、周辺素子２２が入り込む程
度の大きさ及び形状を有するものである。また、第３ス
ペーサーは、第１スペーサー３１と同様に、ガラスエポ
キシ基板などの基材に粘着材が貼り付けられて構成され
ている。第３スペーサーの高さは、ＦＰＣに実装された
半導体素子１９と同程度の高さを有している。
【００３３】この後、ＦＰＣ１１の第４領域部１１ｃを
第３の辺に沿って第３領域部１１ｂの裏面側に折り曲
げ、第４領域部１１ｃを第３スペーサーの粘着材によっ
て第３領域部１１ｂの裏面に貼り付ける。この際、第３
スペーサーの開口部内に第３の半導体素子１９が収納さ
れ、第３スペーサーの切り欠き内に第３の周辺素子２２
が入り込み、第１スペーサー３１の切り欠き又は凹部に
第４の周辺素子２３が入り込む。
第３の辺に沿って第３領域部１１ｂの裏面側に折り曲
げ、第４領域部１１ｃを第３スペーサーの粘着材によっ
て第３領域部１１ｂの裏面に貼り付ける。この際、第３
スペーサーの開口部内に第３の半導体素子１９が収納さ
れ、第３スペーサーの切り欠き内に第３の周辺素子２２
が入り込み、第１スペーサー３１の切り欠き又は凹部に
第４の周辺素子２３が入り込む。
【００３４】このようにして複数個のチップを実装した
マルチ・チップ・モジュール（ＭＣＭ）を製作すること
ができる。このＭＣＭは、コネクタ端子３２によってメ
イン基板（図示せず）に接続されるものである。
マルチ・チップ・モジュール（ＭＣＭ）を製作すること
ができる。このＭＣＭは、コネクタ端子３２によってメ
イン基板（図示せず）に接続されるものである。
【００３５】上記第１の実施の形態によれば、ＦＰＣ１
１に複数個の半導体素子１９〜２１をＣＯＦ実装し、Ｆ
ＰＣ１１を折り畳んでいるため、従来のＭＣＭに比べて
実装面積を飛躍的に小さくすることができる。つまり、
従来のＭＣＭでは、折り畳むことができない回路基板に
複数個のＩＣチップを実装しているため、実装面積が大
きくなってしまい、ＭＣＭを小型化することができない
が、本実施の形態では、折り畳むことが可能なＦＰＣ１
１に複数個の半導体素子を実装しているため、図１
（ｃ）に示すように、ＭＣＭを飛躍的に小型化すること
ができる。従って、超高密度実装モジュールを製作する
ことができる。
１に複数個の半導体素子１９〜２１をＣＯＦ実装し、Ｆ
ＰＣ１１を折り畳んでいるため、従来のＭＣＭに比べて
実装面積を飛躍的に小さくすることができる。つまり、
従来のＭＣＭでは、折り畳むことができない回路基板に
複数個のＩＣチップを実装しているため、実装面積が大
きくなってしまい、ＭＣＭを小型化することができない
が、本実施の形態では、折り畳むことが可能なＦＰＣ１
１に複数個の半導体素子を実装しているため、図１
（ｃ）に示すように、ＭＣＭを飛躍的に小型化すること
ができる。従って、超高密度実装モジュールを製作する
ことができる。
【００３６】また、本実施の形態では、コネクタ端子３
２を用いてメイン基板に接続する構成となっているた
め、従来のＭＣＭに比べてメイン基板にＭＣＭを簡単に
接続することができる。さらに、コネクタ端子３２はメ
イン基板への取り付け、取り外しが容易であるため、従
来のＭＣＭに比べてリワーク性に優れている。
２を用いてメイン基板に接続する構成となっているた
め、従来のＭＣＭに比べてメイン基板にＭＣＭを簡単に
接続することができる。さらに、コネクタ端子３２はメ
イン基板への取り付け、取り外しが容易であるため、従
来のＭＣＭに比べてリワーク性に優れている。
【００３７】また、本実施の形態では、ＦＰＣ１１に実
装したＩＣチップの近傍に、チップコンデンサ、チップ
抵抗、水晶などの周辺素子を配置できる。これにより、
モジュールの電気的特性の最適化が可能となる。また、
チップコンデンサや水晶などをＩＣ近傍に配置すること
により、耐ノイズ性能を向上させることができ、特に不
要輻射ノイズを抑えることが可能となる。さらに、前述
のような周辺素子を、ＦＰＣの折り曲げ部分に配置する
ことにより、折り曲げによって形成される折り曲げ部分
のスペースを有効活用することが可能となり、ＭＣＭを
小型化するのに寄与する。
装したＩＣチップの近傍に、チップコンデンサ、チップ
抵抗、水晶などの周辺素子を配置できる。これにより、
モジュールの電気的特性の最適化が可能となる。また、
チップコンデンサや水晶などをＩＣ近傍に配置すること
により、耐ノイズ性能を向上させることができ、特に不
要輻射ノイズを抑えることが可能となる。さらに、前述
のような周辺素子を、ＦＰＣの折り曲げ部分に配置する
ことにより、折り曲げによって形成される折り曲げ部分
のスペースを有効活用することが可能となり、ＭＣＭを
小型化するのに寄与する。
【００３８】また、本実施の形態では、ＦＰＣ１１上に
半導体素子をＣＯＦ実装しているため、図１（ｃ）に示
すＭＣＭの厚さを薄くすることができる。
半導体素子をＣＯＦ実装しているため、図１（ｃ）に示
すＭＣＭの厚さを薄くすることができる。
【００３９】尚、本発明は上記実施の形態に限定され
ず、種々変更して実施することが可能である。例えば、
本実施の形態では、平面が十字形状を有するＦＰＣ１１
を用いているが、他の形状のＦＰＣを用いることも可能
である。
ず、種々変更して実施することが可能である。例えば、
本実施の形態では、平面が十字形状を有するＦＰＣ１１
を用いているが、他の形状のＦＰＣを用いることも可能
である。
【００４０】また、本実施の形態では、ＦＰＣ１１にお
いて第２領域部１１ａ、第３領域部１１ｂ、第４領域部
１１ｃの順に折り畳んでいるが、折り畳み方はこれに限
られず、他の折り畳み方を用いることも可能である。例
えば、回路パターンに応じて折り畳み方を適宜変更する
ことも可能である。
いて第２領域部１１ａ、第３領域部１１ｂ、第４領域部
１１ｃの順に折り畳んでいるが、折り畳み方はこれに限
られず、他の折り畳み方を用いることも可能である。例
えば、回路パターンに応じて折り畳み方を適宜変更する
ことも可能である。
【００４１】また、本実施の形態では、ＦＰＣ１１の基
材としてポリイミドを用いているが、折り曲げることが
できる材料であれば、他の材質からなる基材を用いるこ
とも可能である。
材としてポリイミドを用いているが、折り曲げることが
できる材料であれば、他の材質からなる基材を用いるこ
とも可能である。
【００４２】また、本実施の形態では、第１及び第２の
半導体素子２１，２０としてＳＲＡＭを用い、第３の半
導体素子１９としてＭＣＵを用いているが、これらに限
定されず、他の種類の半導体素子を用いることも可能で
あり、例えばフラッシュメモリ、ＤＲＡＭ、メモリ、Ａ
ＳＩＣ又はＭＰＵなどを用いることも可能である。
半導体素子２１，２０としてＳＲＡＭを用い、第３の半
導体素子１９としてＭＣＵを用いているが、これらに限
定されず、他の種類の半導体素子を用いることも可能で
あり、例えばフラッシュメモリ、ＤＲＡＭ、メモリ、Ａ
ＳＩＣ又はＭＰＵなどを用いることも可能である。
【００４３】また、本実施の形態におけるＦＰＣ１１に
はＩＣチップだけでなく種々の電子部品を搭載すること
が可能である。
はＩＣチップだけでなく種々の電子部品を搭載すること
が可能である。
【００４４】また、本実施の形態では、ガラスエポキシ
基板などの基材に粘着材を貼り付けた構造のスペーサー
３１，３３を用いているが、これに限定されず、他の材
質、他の構造からなるスペーサーを用いることも可能で
ある。
基板などの基材に粘着材を貼り付けた構造のスペーサー
３１，３３を用いているが、これに限定されず、他の材
質、他の構造からなるスペーサーを用いることも可能で
ある。
【００４５】図４（ａ）〜（ｃ）は、本発明の第２の実
施の形態による半導体装置を製造する手順を示す平面図
であり、図１と同一部分には同一符号を付す。図５は、
図４（ａ）に示す５−５線に沿った断面図である。な
お、第１の実施の形態と同一部分の説明は省略する。
施の形態による半導体装置を製造する手順を示す平面図
であり、図１と同一部分には同一符号を付す。図５は、
図４（ａ）に示す５−５線に沿った断面図である。な
お、第１の実施の形態と同一部分の説明は省略する。
【００４６】まず、図４（ａ）に示すように、折り曲げ
自在に構成されたＦＰＣ４０を準備する。ＦＰＣ４０の
第１領域部には第５領域部が連設されていない。また、
ＦＰＣ４０においては、図５に示すように、ポリイミド
膜１２の表面の配線パターンと裏面の配線パターンとが
スルーホール４３によって電気的に接続されている。Ｆ
ＰＣ４０の第１領域部裏面の配線パターン１３上にはＢ
ＧＡ端子としての半田ボール４５が設けられている。
自在に構成されたＦＰＣ４０を準備する。ＦＰＣ４０の
第１領域部には第５領域部が連設されていない。また、
ＦＰＣ４０においては、図５に示すように、ポリイミド
膜１２の表面の配線パターンと裏面の配線パターンとが
スルーホール４３によって電気的に接続されている。Ｆ
ＰＣ４０の第１領域部裏面の配線パターン１３上にはＢ
ＧＡ端子としての半田ボール４５が設けられている。
【００４７】次に、ＦＰＣ４０に半導体素子１９〜２１
を実装し、ＦＰＣ４０に周辺素子２２〜２５を接着剤に
よって仮固定すると共に半田付けにより実装する。この
後、図５に示すように、ＦＰＣ４０の第２領域部１１ａ
を第１の辺５１に沿って第１領域部の表面側に折り畳
む。そして、第３領域部１１ｂ、第４領域部１１ｃを順
に折り畳むことにより、図４（ｃ）に示すようなＭＣＭ
を製作する。周辺素子２３は、配線パターンを備えるＦ
ＰＣの表面に配置されるが、図４（ｃ）においては、周
辺素子２３がＦＰＣ４０の折り曲げ部分に配置される点
を、説明の便宜上ＦＰＣの裏側に点線で示している。
を実装し、ＦＰＣ４０に周辺素子２２〜２５を接着剤に
よって仮固定すると共に半田付けにより実装する。この
後、図５に示すように、ＦＰＣ４０の第２領域部１１ａ
を第１の辺５１に沿って第１領域部の表面側に折り畳
む。そして、第３領域部１１ｂ、第４領域部１１ｃを順
に折り畳むことにより、図４（ｃ）に示すようなＭＣＭ
を製作する。周辺素子２３は、配線パターンを備えるＦ
ＰＣの表面に配置されるが、図４（ｃ）においては、周
辺素子２３がＦＰＣ４０の折り曲げ部分に配置される点
を、説明の便宜上ＦＰＣの裏側に点線で示している。
【００４８】次に、このＭＣＭをメイン基板（図示せ
ず）上に搭載し、リフローを行うことにより、第１領域
部の裏面のＢＧＡ端子（半田ボール）４５をメイン基板
に半田付けする。このようにしてメイン基板にＭＣＭを
実装する。なお、スペーサー３１，３３は、リフロー温
度に耐えられるものを使用する必要がある。
ず）上に搭載し、リフローを行うことにより、第１領域
部の裏面のＢＧＡ端子（半田ボール）４５をメイン基板
に半田付けする。このようにしてメイン基板にＭＣＭを
実装する。なお、スペーサー３１，３３は、リフロー温
度に耐えられるものを使用する必要がある。
【００４９】上記第２の実施の形態においても第１の実
施の形態と同様に実装面積を飛躍的に小さくすることが
でき、具体的には実装面積を約１／５倍にすることが可
能となる。
施の形態と同様に実装面積を飛躍的に小さくすることが
でき、具体的には実装面積を約１／５倍にすることが可
能となる。
【００５０】また、本実施の形態においても第１の実施
の形態と同様にモジュールの最適化が可能となり、耐ノ
イズ性能を向上させることができる。
の形態と同様にモジュールの最適化が可能となり、耐ノ
イズ性能を向上させることができる。
【００５１】また、本実施の形態においても、ＦＰＣ１
１上に半導体素子をＣＯＦ実装しているため、図４
（ｃ）に示すＭＣＭの厚さを薄くすることができる。
１上に半導体素子をＣＯＦ実装しているため、図４
（ｃ）に示すＭＣＭの厚さを薄くすることができる。
【００５２】
【発明の効果】以上説明したように本発明によれば、少
なくとも一つの電子部品を実装するための第２領域部を
有し、第２領域部は第１領域部側に折り曲げるものであ
り、第３領域部は第２領域部側に折り曲げるものであ
る。したがって、半導体素子を実装した際に実装面積を
飛躍的に小さくできるフレキシブル基板を提供すること
ができる。
なくとも一つの電子部品を実装するための第２領域部を
有し、第２領域部は第１領域部側に折り曲げるものであ
り、第３領域部は第２領域部側に折り曲げるものであ
る。したがって、半導体素子を実装した際に実装面積を
飛躍的に小さくできるフレキシブル基板を提供すること
ができる。
【００５３】また、本発明によれば、フレキシブル基板
に半導体素子を実装し、フレキシブル基板を折り曲げて
いる。したがって、実装面積を飛躍的に小さくできる半
導体装置を提供することができる。
に半導体素子を実装し、フレキシブル基板を折り曲げて
いる。したがって、実装面積を飛躍的に小さくできる半
導体装置を提供することができる。
【００５４】また、本発明によれば、第１領域部に連設
された、メイン基板上に接続するためのコネクタ端子を
さらに含む。したがって、リワーク性の優れたフレキシ
ブル基板及び半導体装置を提供することができる。
された、メイン基板上に接続するためのコネクタ端子を
さらに含む。したがって、リワーク性の優れたフレキシ
ブル基板及び半導体装置を提供することができる。
【図１】本発明の第１の実施の形態による半導体装置を
製造する手順を示す平面図である。
製造する手順を示す平面図である。
【図２】図１に示すフレキシブル基板に半導体素子を実
装する方法を説明する断面図である。
装する方法を説明する断面図である。
【図３】フレキシブル基板に半導体素子及びスぺーサー
を配置する手順を示す斜視図である。
を配置する手順を示す斜視図である。
【図４】本発明の第２の実施の形態による半導体装置を
製造する手順を示す平面図である。
製造する手順を示す平面図である。
【図５】図４（ａ）に示す５−５線に沿った断面図であ
る。
る。
【図６】従来の半導体装置の一例を模式的に示す構成図
である。
である。
１１…フレキシブル基板（ＦＰＣ） １１ａ…第２領域部 １１ｂ…第３領域部 １１ｃ…第４領域部 １１ｄ…第５領域部、 １２…ポリイミド膜 １３…配線パターン １４…ソルダーレジスト １５…異方性導電フィルム（ＡＣＦ） １７…バンプ １９…第３の半導体素子 ２０…第２の半導体素子 ２１…第１の半導体素子 ２２…第３の周辺素子 ２３…第４の周辺素子 ２４…第２の周辺素子 ２５…第１の周辺素子 ３１…第１スペーサー ３１ａ…基材 ３１ｂ…粘着剤 ３２…コネクタ端子 ３３…第２スペーサー ４０…フレキシブル基板（ＦＰＣ） ４５…ＢＧＡ端子（半田ボール） ５１…第１の辺 １０１…メイン基板 １０３…第１のマルチ・チップ・モジュール １０５…第２のマルチ・チップ・モジュール
Claims (9)
- 【請求項１】 表面に配線パターンが形成されたフレキ
シブル基板であって、 第１領域部と、 前記第１領域部に連設され、前記第１領域部側に折り曲
げ且つ少なくとも一つの電子部品を実装するための第２
領域部と、 前記第１領域部に連設され、前記第２領域部側に折り曲
げるための第３領域部と、 を具備することを特徴とするフレキシブル基板。 - 【請求項２】 前記第１領域部に連設された、メイン基
板上に接続するためのコネクタ端子をさらに含むことを
特徴とする請求項１記載のフレキシブル基板。 - 【請求項３】 前記第１領域部の裏面に外部端子を設け
るための領域が形成されていることを特徴とする請求項
１記載のフレキシブル基板。 - 【請求項４】 第１領域部、それに連設された第２領域
部、及び、第１領域部に連設された第３領域部を有する
フレキシブル基板と、 前記フレキシブル基板の表面に形成された配線パターン
と、 前記第２領域部及び前記第３領域部の少なくとも一方に
実装された電子部品と、 を具備し、 前記第２領域部が前記第１領域部の表面側に折り曲げら
れ、前記第３領域部が前記第１領域部の表面側に折り曲
げられていることを特徴とする半導体装置。 - 【請求項５】 前記第２領域部及び前記第３領域部の少
なくとも一方の表面上に実装された周辺素子をさらに含
むことを特徴とする請求項４記載の半導体装置。 - 【請求項６】 前記第１領域部に連設された、メイン基
板上に接続するためのコネクタ端子をさらに含むことを
特徴とする請求項４又は５記載の半導体装置。 - 【請求項７】 前記第１領域部の裏面に設けられた外部
端子をさらに含むことを特徴とする請求項４又は５記載
の半導体装置。 - 【請求項８】 前記第１領域部の表面と前記第２領域部
の表面とが粘着剤によって固定され、前記第２領域部の
裏面と前記第３領域部の表面とが粘着剤によって固定さ
れていることを特徴とする請求項４〜７のうちいずれか
１項記載の半導体装置。 - 【請求項９】 前記第２領域部及び前記第３領域部の少
なくとも一方が、前記第１領域部の表面側に折り曲げら
れて形成された折り曲げ部分を備え、前記周辺素子が該
折り曲げ部分に配置されたことを特徴とする請求項５〜
８のうちいずれか１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000300468A JP4016587B2 (ja) | 1999-10-01 | 2000-09-29 | 電子部品及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28216399 | 1999-10-01 | ||
| JP11-282163 | 1999-10-01 | ||
| JP2000300468A JP4016587B2 (ja) | 1999-10-01 | 2000-09-29 | 電子部品及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001168272A true JP2001168272A (ja) | 2001-06-22 |
| JP4016587B2 JP4016587B2 (ja) | 2007-12-05 |
Family
ID=26554494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000300468A Expired - Fee Related JP4016587B2 (ja) | 1999-10-01 | 2000-09-29 | 電子部品及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4016587B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006089564A (ja) * | 2004-09-22 | 2006-04-06 | Dainippon Ink & Chem Inc | フレキシブルプリント基板の折り返し固着用粘着剤 |
| GB2424993A (en) * | 2005-04-04 | 2006-10-11 | Agilent Technologies Inc | Electronic device construction |
-
2000
- 2000-09-29 JP JP2000300468A patent/JP4016587B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006089564A (ja) * | 2004-09-22 | 2006-04-06 | Dainippon Ink & Chem Inc | フレキシブルプリント基板の折り返し固着用粘着剤 |
| JP4710290B2 (ja) * | 2004-09-22 | 2011-06-29 | Ｄｉｃ株式会社 | フレキシブルプリント基板の折り返し固着用粘着剤 |
| GB2424993A (en) * | 2005-04-04 | 2006-10-11 | Agilent Technologies Inc | Electronic device construction |
| US7463248B2 (en) | 2005-04-04 | 2008-12-09 | Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. | System and method for constructing optical devices using fold-up portions extended from a substrate |
| GB2424993B (en) * | 2005-04-04 | 2010-08-25 | Agilent Technologies Inc | Electronic device construction |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4016587B2 (ja) | 2007-12-05 |
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