JP2001156647A - 除算回路及びそれを用いた簡易復号器 - Google Patents
除算回路及びそれを用いた簡易復号器Info
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- JP2001156647A JP2001156647A JP34036399A JP34036399A JP2001156647A JP 2001156647 A JP2001156647 A JP 2001156647A JP 34036399 A JP34036399 A JP 34036399A JP 34036399 A JP34036399 A JP 34036399A JP 2001156647 A JP2001156647 A JP 2001156647A
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Abstract
(57)【要約】
【課題】クロック毎に異なる被除算多項式が入力された
場合においても除算を行うことができる除算回路を提供
する。また、Type II Hybrid ARQ方式の受信機において
使用するために、任意のパンクチャド符号の簡易復号を
行うことができる除算回路を提供する。 【解決手段】各シフトレジスタの出力端におけるフィー
ドバックループによる加算、即ち、対応する被除算多項
式の係数から除算多項式の係数の減算をせず、シフトレ
ジスタの第一段において除算多項式の係数をまとめて減
算することによって、シフトレジスタに格納される値を
部分商としている。この除算器を応用することにより、
１クロック毎に異なる被除算多項式が入力された場合に
おいても除算を行うことができる除算回路を実現した。
また、これによって、Type II Hybrid ARQ方式の受信機
において使用するための、任意のパンクチャド符号の簡
易復号を行うことができる除算回路を実現した。
場合においても除算を行うことができる除算回路を提供
する。また、Type II Hybrid ARQ方式の受信機において
使用するために、任意のパンクチャド符号の簡易復号を
行うことができる除算回路を提供する。 【解決手段】各シフトレジスタの出力端におけるフィー
ドバックループによる加算、即ち、対応する被除算多項
式の係数から除算多項式の係数の減算をせず、シフトレ
ジスタの第一段において除算多項式の係数をまとめて減
算することによって、シフトレジスタに格納される値を
部分商としている。この除算器を応用することにより、
１クロック毎に異なる被除算多項式が入力された場合に
おいても除算を行うことができる除算回路を実現した。
また、これによって、Type II Hybrid ARQ方式の受信機
において使用するための、任意のパンクチャド符号の簡
易復号を行うことができる除算回路を実現した。
Description
【０００１】
【発明の属する技術分野】本発明は符号誤り訂正回路に
用いられる帰還シフトレジスタ回路に係わり、特に商出
力信号の1クロック毎に除多項式係数を可変することが
可能な除算回路及び簡易復号器に関する。
用いられる帰還シフトレジスタ回路に係わり、特に商出
力信号の1クロック毎に除多項式係数を可変することが
可能な除算回路及び簡易復号器に関する。
【０００２】
【従来の技術】従来の除算回路を図２によって説明す
る。図２は帰還シフトレジスタ回路で構成した除算回路
の構成を表すブロック図である。図２は、次の式(1)に
示す除算多項式による除算回路を示している。
る。図２は帰還シフトレジスタ回路で構成した除算回路
の構成を表すブロック図である。図２は、次の式(1)に
示す除算多項式による除算回路を示している。
【０００３】
【数１】
【０００４】この除算回路は入力端子100、遅延素子1
0，‥‥‥，1m-3，1m-2，1m-1、係数器20，21，‥‥
‥，2m-2，2m-1、加算器30，31，‥‥‥，3m-2，3m-1、
出力端子200から構成される。入力端子100は加算器30に
接続され、加算器30の出力は遅延素子10に接続される。
遅延素子10の出力は加算器31に接続される。このように
遅延素子10，‥‥‥，1m-3，1m-2，1m-1と加算器30，3
1，‥‥‥，3m-2，3m-1とで、合計m個のシフトレジスタ
が（mは除算多項式の次数）が交互に接続される。最終
段のシフトレジスタの遅延素子1m−1の出力は、除算回
路の出力として出力端子200を介して出力される。この
最終段の遅延素子1m−1の出力は、帰還路900によってフ
ィードバックされ、m個の係数器20，21，‥‥‥，2m-
2，2m-1にそれぞれ接続する。なお、係数器20，21，‥
‥‥，2m-2，2m-1には、それぞれに対応する除算多項式
の高次項の係数ｇ0，ｇ1，‥‥‥，ｇm-2，ｇm-1が、出
力側からフィードバックしたデータに乗算するため入力
する。そして係数器20，21，‥‥‥，2m-2，2m-1は、各
々対応する加算器30，31，‥‥‥，3m-2，3m-1に接続す
る。
0，‥‥‥，1m-3，1m-2，1m-1、係数器20，21，‥‥
‥，2m-2，2m-1、加算器30，31，‥‥‥，3m-2，3m-1、
出力端子200から構成される。入力端子100は加算器30に
接続され、加算器30の出力は遅延素子10に接続される。
遅延素子10の出力は加算器31に接続される。このように
遅延素子10，‥‥‥，1m-3，1m-2，1m-1と加算器30，3
1，‥‥‥，3m-2，3m-1とで、合計m個のシフトレジスタ
が（mは除算多項式の次数）が交互に接続される。最終
段のシフトレジスタの遅延素子1m−1の出力は、除算回
路の出力として出力端子200を介して出力される。この
最終段の遅延素子1m−1の出力は、帰還路900によってフ
ィードバックされ、m個の係数器20，21，‥‥‥，2m-
2，2m-1にそれぞれ接続する。なお、係数器20，21，‥
‥‥，2m-2，2m-1には、それぞれに対応する除算多項式
の高次項の係数ｇ0，ｇ1，‥‥‥，ｇm-2，ｇm-1が、出
力側からフィードバックしたデータに乗算するため入力
する。そして係数器20，21，‥‥‥，2m-2，2m-1は、各
々対応する加算器30，31，‥‥‥，3m-2，3m-1に接続す
る。
【０００５】図２において、入力端子100には、被除算
多項式のデータが高次項から順に入力される。そして、
各シフトレジスタ部に入力したデータは、各遅延素子に
より１ビットずつ右へシフトして出力端子200から出力
される。また、その出力データは更に、各シフトレジス
タに帰還入力され、フィードバックループによる加算器
30，31，‥‥‥，3m-2，3m-1で加算操作される。従っ
て、出力端子200の出力としては、被除算多項式を除算
多項式で割った商が高次項から順に出力される。即ち、
対応する被除算多項式のデータから、除算多項式の係数
を減算している。
多項式のデータが高次項から順に入力される。そして、
各シフトレジスタ部に入力したデータは、各遅延素子に
より１ビットずつ右へシフトして出力端子200から出力
される。また、その出力データは更に、各シフトレジス
タに帰還入力され、フィードバックループによる加算器
30，31，‥‥‥，3m-2，3m-1で加算操作される。従っ
て、出力端子200の出力としては、被除算多項式を除算
多項式で割った商が高次項から順に出力される。即ち、
対応する被除算多項式のデータから、除算多項式の係数
を減算している。
【０００６】この除算回路は被除算多項式の零次の項を
入力し終えた時点で、シフトレジスタ記憶内容が剰余多
項式の係数を与えるため、CRC（Cyclic Redundancy Che
ck）符号器やCRC検査器など多岐にわたって用いられて
いる。
入力し終えた時点で、シフトレジスタ記憶内容が剰余多
項式の係数を与えるため、CRC（Cyclic Redundancy Che
ck）符号器やCRC検査器など多岐にわたって用いられて
いる。
【０００７】
【発明が解決しようとする課題】上述のように、従来の
除算器では、その出力をフィードバックループにより加
算操作することを各シフトレジスタ部の出力側で行って
いる。
除算器では、その出力をフィードバックループにより加
算操作することを各シフトレジスタ部の出力側で行って
いる。
【０００８】従って、前述の従来技術には、クロック毎
に異なる生成多項式から生成されたデータが入力される
ような場合には、除算多項式を切り替えるということが
できず、例えば、任意のパンクチャド符号をこの除算回
路を用いて簡易復号することができない欠点があった。
に異なる生成多項式から生成されたデータが入力される
ような場合には、除算多項式を切り替えるということが
できず、例えば、任意のパンクチャド符号をこの除算回
路を用いて簡易復号することができない欠点があった。
【０００９】本発明の目的は、上記のような欠点を除去
し、１クロック毎に異なる生成多項式から生成されたデ
ータが入力された場合でも、除算を行うことができる除
算回路を提供することにある。また、Type II Hybrid A
RQ方式の受信機において使用するために、任意のパンク
チャド符号の簡易復号を行うことができる除算回路を提
供することにある。
し、１クロック毎に異なる生成多項式から生成されたデ
ータが入力された場合でも、除算を行うことができる除
算回路を提供することにある。また、Type II Hybrid A
RQ方式の受信機において使用するために、任意のパンク
チャド符号の簡易復号を行うことができる除算回路を提
供することにある。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の除算器は、シフトレジスタ回路の第一段
において除算多項式の係数をまとめて減算し、シフトレ
ジスタに格納される値を部分商する構成とした。
めに、本発明の除算器は、シフトレジスタ回路の第一段
において除算多項式の係数をまとめて減算し、シフトレ
ジスタに格納される値を部分商する構成とした。
【００１１】この除算器を応用することにより、１クロ
ック毎に異なる生成多項式から生成されたデータが入力
された場合においても除算を行うことができる除算回路
を実現した。また、これによって、Type II Hybrid ARQ
方式の受信機において使用するための、任意のパンクチ
ャド符号の簡易復号を行うことができる除算回路を実現
した。
ック毎に異なる生成多項式から生成されたデータが入力
された場合においても除算を行うことができる除算回路
を実現した。また、これによって、Type II Hybrid ARQ
方式の受信機において使用するための、任意のパンクチ
ャド符号の簡易復号を行うことができる除算回路を実現
した。
【００１２】
【発明の実施の形態】図１によって本発明の一実施例を
説明する。図１は本発明の除算回路の構成を表すブロッ
ク図である。この図１の回路は、式(1)の除算多項式に
よる除算回路を示している。除算回路は入力端子100、
遅延素子1m-1，1m-2，1m-3，‥‥‥，10、係数器2m-1，
2m-2，‥‥‥，21，20、加算器3m，3m-1，‥‥‥，31、
出力端子200から構成される。入力端子100は加算器3mに
接続され、加算器3mの出力は遅延素子1m-1に接続され
る。遅延素子1m-1の出力は係数器2m−1と遅延素子1m−2
に接続される。このように遅延素子1m-1，1m-2，‥‥
‥，10と係数器2m-1，2m-2，‥‥‥，21，20は合計m個
接続される。最終段の遅延素子10の出力は除算回路の出
力として出力端子200を介して出力されと共に、最終段
の係数器20に入力し、この最終段の係数器20の出力は加
算器31以降の加算器31，‥‥‥，3m-2，3m-1，3mを次々
に通ってフィードバックされる。即ち、このフィードバ
ックされた係数器20の出力は加算器31に接続され、入力
端子100が接続されている加算器3mを含め、合計m個の加
算器31，‥‥‥，3m-2，3m-1，3mに接続される。また加
算器31，‥‥‥，3m-2，3m-1，3mには係数器2m-1，2m-
2，‥‥‥，21，20のそれぞれ対応する出力が接続され
る。なお、係数器2m-1，2m-2，‥‥‥，21，20はそれぞ
れに対応する除算多項式の高次項の係数ｇm-1，ｇm-2，
‥‥‥，ｇ1，ｇ0が、それぞれの遅延素子1m-1，1m-2，
‥‥‥，11，10の出力側からフィードバックしたデータ
に乗算するため入力する。そして係数器2m-1，2m-2，‥
‥‥，21は、各々対応する加算器3m-1，3m-2，‥‥‥，
31に接続し、係数器20もまた、加算器31に接続してい
る。
説明する。図１は本発明の除算回路の構成を表すブロッ
ク図である。この図１の回路は、式(1)の除算多項式に
よる除算回路を示している。除算回路は入力端子100、
遅延素子1m-1，1m-2，1m-3，‥‥‥，10、係数器2m-1，
2m-2，‥‥‥，21，20、加算器3m，3m-1，‥‥‥，31、
出力端子200から構成される。入力端子100は加算器3mに
接続され、加算器3mの出力は遅延素子1m-1に接続され
る。遅延素子1m-1の出力は係数器2m−1と遅延素子1m−2
に接続される。このように遅延素子1m-1，1m-2，‥‥
‥，10と係数器2m-1，2m-2，‥‥‥，21，20は合計m個
接続される。最終段の遅延素子10の出力は除算回路の出
力として出力端子200を介して出力されと共に、最終段
の係数器20に入力し、この最終段の係数器20の出力は加
算器31以降の加算器31，‥‥‥，3m-2，3m-1，3mを次々
に通ってフィードバックされる。即ち、このフィードバ
ックされた係数器20の出力は加算器31に接続され、入力
端子100が接続されている加算器3mを含め、合計m個の加
算器31，‥‥‥，3m-2，3m-1，3mに接続される。また加
算器31，‥‥‥，3m-2，3m-1，3mには係数器2m-1，2m-
2，‥‥‥，21，20のそれぞれ対応する出力が接続され
る。なお、係数器2m-1，2m-2，‥‥‥，21，20はそれぞ
れに対応する除算多項式の高次項の係数ｇm-1，ｇm-2，
‥‥‥，ｇ1，ｇ0が、それぞれの遅延素子1m-1，1m-2，
‥‥‥，11，10の出力側からフィードバックしたデータ
に乗算するため入力する。そして係数器2m-1，2m-2，‥
‥‥，21は、各々対応する加算器3m-1，3m-2，‥‥‥，
31に接続し、係数器20もまた、加算器31に接続してい
る。
【００１３】各シフトレジスタの出力端におけるフィー
ドバックループによる加算、即ち、対応する被除算多項
式の係数から、除算多項式の係数の減算をせず、各シフ
トレジスタの出力と除数多項式の係数の積をとり、更に
入力に加算することにより、被除算多項式の係数から除
算多項式の係数の減算を入力端で行う。これにより、シ
フトレジスタに格納される値は部分商となる。
ドバックループによる加算、即ち、対応する被除算多項
式の係数から、除算多項式の係数の減算をせず、各シフ
トレジスタの出力と除数多項式の係数の積をとり、更に
入力に加算することにより、被除算多項式の係数から除
算多項式の係数の減算を入力端で行う。これにより、シ
フトレジスタに格納される値は部分商となる。
【００１４】図３を用いて、図１の本発明の一実施例と
図２の従来例が等価であることを示す。図３中の(a)は
従来例の回路図（図２）と同一である。ここで、遅延素
子10，‥‥‥，1m-3，1m-2，1m-1の最終段（図３(a)の
点線aと点線bとの間にある遅延素子1m-2）を帰還ループ
側に移しても、図３(b)のように、その遅延素子1m-2の
出力を除算回路の出力としても得られる結果は同じであ
る。同様の操作を全ての遅延素子1に対し行った結果が
図３(c)である。ここで、入力端子100と加算器3mの位置
を図３(d)のように遅延素子1m-1側に変更しても、得ら
れる結果は同一である。この図３(d)は図３(a)（図１）
と同一である。この図３(d)に示される帰還シフトレジ
スタ回路を用いることにより、遅延素子10，‥‥‥，1m
-3，1m-2，1m-1内の値は剰余ではなく、商の一部分を示
すこととなる。
図２の従来例が等価であることを示す。図３中の(a)は
従来例の回路図（図２）と同一である。ここで、遅延素
子10，‥‥‥，1m-3，1m-2，1m-1の最終段（図３(a)の
点線aと点線bとの間にある遅延素子1m-2）を帰還ループ
側に移しても、図３(b)のように、その遅延素子1m-2の
出力を除算回路の出力としても得られる結果は同じであ
る。同様の操作を全ての遅延素子1に対し行った結果が
図３(c)である。ここで、入力端子100と加算器3mの位置
を図３(d)のように遅延素子1m-1側に変更しても、得ら
れる結果は同一である。この図３(d)は図３(a)（図１）
と同一である。この図３(d)に示される帰還シフトレジ
スタ回路を用いることにより、遅延素子10，‥‥‥，1m
-3，1m-2，1m-1内の値は剰余ではなく、商の一部分を示
すこととなる。
【００１５】図４に本発明の別の実施例を示す。図４は
本発明の簡易復号器の構成を一実施例を表すブロック図
である。図４は、図１の除算回路を用いて、１クロック
毎に異なる除算多項式の係数の切り替えを可能としたも
の、即ち、パンクチャド符号の簡易復号器に適用した例
を示す構成図である。またその構成は、図１の除算回路
の遅延素子1m-1，1m-2，1m-3，‥‥‥，10を中心に、２
つの係数器2m-1，2m-2，‥‥‥，21，20と２つの加算器
3m-1，‥‥‥，32，31を対称に接続したものである（加
算器3mは共通）。また、入力に対するフィードバックル
ープの加算、即ち、除算多項式の係数はスイッチ4を用
いることにより切り替え可能にしている。図４ではスイ
ッチ4の状態は、上側の係数ｇm-1′，ｇm-2′，‥‥
‥，ｇ1′，ｇ0′を使った式(2)のＧ0(x)を出力する側
になっており、スイッチ4が逆に切り替ると、今度は、
下側のｇm-1″，ｇm-2″，‥‥‥，ｇ1″，ｇ0″を使っ
た式(3)のＧ1(x)を出力する側となる。
本発明の簡易復号器の構成を一実施例を表すブロック図
である。図４は、図１の除算回路を用いて、１クロック
毎に異なる除算多項式の係数の切り替えを可能としたも
の、即ち、パンクチャド符号の簡易復号器に適用した例
を示す構成図である。またその構成は、図１の除算回路
の遅延素子1m-1，1m-2，1m-3，‥‥‥，10を中心に、２
つの係数器2m-1，2m-2，‥‥‥，21，20と２つの加算器
3m-1，‥‥‥，32，31を対称に接続したものである（加
算器3mは共通）。また、入力に対するフィードバックル
ープの加算、即ち、除算多項式の係数はスイッチ4を用
いることにより切り替え可能にしている。図４ではスイ
ッチ4の状態は、上側の係数ｇm-1′，ｇm-2′，‥‥
‥，ｇ1′，ｇ0′を使った式(2)のＧ0(x)を出力する側
になっており、スイッチ4が逆に切り替ると、今度は、
下側のｇm-1″，ｇm-2″，‥‥‥，ｇ1″，ｇ0″を使っ
た式(3)のＧ1(x)を出力する側となる。
【００１６】
【数２】
【００１７】
【数３】
【００１８】図５は本発明の簡易復号器を任意のパンク
チャド符号を用いた自動再送要求方式（ ARQ：Automati
c Repeat reQuest）のデータ伝送に応用した一実施例で
ある。送信機側500において、畳込み符号器5は、入力端
子10から入力した入力信号から、畳み込み符号生成多項
式を用いて、式(2)によるか式(3)による畳み込み符号Ｇ
0またはＧ1を生成しパンクチャド符号器6に与える。パ
ンクチャド符号器6は入力した畳み込み符号の中から適
当な数の記号を取り除くことにより、パンクチャド符号
を生成し誤り制御器71に与える。誤り制御器71により、
生成されたパンクチャド符号が送信される。
チャド符号を用いた自動再送要求方式（ ARQ：Automati
c Repeat reQuest）のデータ伝送に応用した一実施例で
ある。送信機側500において、畳込み符号器5は、入力端
子10から入力した入力信号から、畳み込み符号生成多項
式を用いて、式(2)によるか式(3)による畳み込み符号Ｇ
0またはＧ1を生成しパンクチャド符号器6に与える。パ
ンクチャド符号器6は入力した畳み込み符号の中から適
当な数の記号を取り除くことにより、パンクチャド符号
を生成し誤り制御器71に与える。誤り制御器71により、
生成されたパンクチャド符号が送信される。
【００１９】送信機側500から送信したパンクチャド符
号は、伝送路30を通って受信機側800で受信される。受
信されたパンクチャド符号は本発明の除算器8（例え
ば、図４の回路）により簡易復号され、誤り制御器72に
よりエラーチェックが行われる。ここで誤りが生じた場
合には、他方のパンクチャド符号を送信側に再送要求す
ることで、誤り訂正を行う。即ち、ARQ信号を伝送路30
を通して送信機側500に伝送する。従来の除算器では、
除算多項式をクロックごとに変更することができなかっ
たため、かぎられたパンクチャド符号しか使用できなか
ったが、本発明の除算器を用いることにより、任意のパ
ンクチャド符号を用いることが可能となった。
号は、伝送路30を通って受信機側800で受信される。受
信されたパンクチャド符号は本発明の除算器8（例え
ば、図４の回路）により簡易復号され、誤り制御器72に
よりエラーチェックが行われる。ここで誤りが生じた場
合には、他方のパンクチャド符号を送信側に再送要求す
ることで、誤り訂正を行う。即ち、ARQ信号を伝送路30
を通して送信機側500に伝送する。従来の除算器では、
除算多項式をクロックごとに変更することができなかっ
たため、かぎられたパンクチャド符号しか使用できなか
ったが、本発明の除算器を用いることにより、任意のパ
ンクチャド符号を用いることが可能となった。
【００２０】
【発明の効果】以上のように本発明によれば、シフトレ
ジスタに格納される値を商にしたことにより、商出力信
号の１ビット毎に異なる被除算多項式を入力することが
可能である。また、この除算回路を利用することによ
り、制限の無いパンクチャド畳み込み符号の簡易復号を
行うことが可能となる。
ジスタに格納される値を商にしたことにより、商出力信
号の１ビット毎に異なる被除算多項式を入力することが
可能である。また、この除算回路を利用することによ
り、制限の無いパンクチャド畳み込み符号の簡易復号を
行うことが可能となる。
【図１】 本発明の除算回路の一実施例の構成を示すブ
ロック図。
ロック図。
【図２】 従来の除算回路の構成を示すブロック図。
【図３】 従来の除算回路と本発明の除算回路の構成が
等価であることを説明する図。
等価であることを説明する図。
【図４】 本発明の簡易復号器の一実施例の構成を示す
ブロック図。
ブロック図。
【図５】 本発明の除算回路をType II Hybrid ARQ方式
の受信機にに適用した例を示す図。
の受信機にに適用した例を示す図。
10，‥‥‥，1m-3，1m-2，1m-1：遅延素子、 20，21，
‥‥‥，2m-2，2m-1：係数器、 30，31，‥‥‥，3m-
2，3m-1，3m：加算器、 4：スイッチ、 5：畳込み符
号器、 6：パンクチャド符号器、 71，72：誤り制御
器、 8：除算器、30：伝送路、 10，100：入力端子、
200：出力端子、 500：送信機側、 800：受信機
側。
‥‥‥，2m-2，2m-1：係数器、 30，31，‥‥‥，3m-
2，3m-1，3m：加算器、 4：スイッチ、 5：畳込み符
号器、 6：パンクチャド符号器、 71，72：誤り制御
器、 8：除算器、30：伝送路、 10，100：入力端子、
200：出力端子、 500：送信機側、 800：受信機
側。
Claims (4)
- 【請求項１】 符号化された被除算多項式のデータを入
力し、 ｍ個の加算器と、ｍ個の遅延素子と、ｍ次の除算多項式
の各々の係数を入力するｍ個の係数器とからなる（ｍは
自然数）帰還シフトレジスタで構成された除算回路にお
いて、 前記帰還シフトレジスタの第１段で、前記除算多項式の
乗算結果をまとめて減算することによって、前記入力デ
ータを除算することを特徴とする除算回路。 - 【請求項２】 符号化された被除算多項式の入力データ
を入力し、該入力データを遅延し該遅延したデータを次
段の回路に出力する遅延素子と、該遅延素子の出力デー
タを乗算する係数器と、該係数器の出力データを次段の
回路の出力データと加算する加算器とによって構成され
たｍ個のシフトレジスタと、 該ｍ個のシフトレジスタの前記加算器の出力と、前記入
力データを加算して、前記ｍ個のシフトレジスタの第１
段に与える加算器とを有し、 前記ｍ個のシフトレジスタの各々の係数器にはｍ次の除
算多項式の系数値を各々の乗算係数として与えることに
よって、前記ｍ個のシフトレジスタの最終段の出力を、
前記入力データの除算とすることを特徴とする除算回
路。 - 【請求項３】 請求項１または請求項２記載の除算器を
用いた簡易復号器において、 クロックごとに除算多項式の係数を切り替えることによ
って、複数の除算多項式による除算を行うことを特徴と
する簡易復号器。 - 【請求項４】 請求項３記載の簡易復号器において、前
記複数の除算多公式は、 第１回目の送信時に情報と同一長の符号を送信し、誤り
再送要求後の第２回目で誤り訂正符号を送信する自動再
送要求方式での任意のパンクチャド符号を適用したこと
を特徴とする簡易復号器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34036399A JP2001156647A (ja) | 1999-11-30 | 1999-11-30 | 除算回路及びそれを用いた簡易復号器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34036399A JP2001156647A (ja) | 1999-11-30 | 1999-11-30 | 除算回路及びそれを用いた簡易復号器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001156647A true JP2001156647A (ja) | 2001-06-08 |
Family
ID=18336235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34036399A Pending JP2001156647A (ja) | 1999-11-30 | 1999-11-30 | 除算回路及びそれを用いた簡易復号器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001156647A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012169926A (ja) * | 2011-02-15 | 2012-09-06 | Fujitsu Ltd | Ｃｒｃ演算回路 |
-
1999
- 1999-11-30 JP JP34036399A patent/JP2001156647A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012169926A (ja) * | 2011-02-15 | 2012-09-06 | Fujitsu Ltd | Ｃｒｃ演算回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040823 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041220 |