JP2001144821A - 同期信号発生回路 - Google Patents
同期信号発生回路Info
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- JP2001144821A JP2001144821A JP32420199A JP32420199A JP2001144821A JP 2001144821 A JP2001144821 A JP 2001144821A JP 32420199 A JP32420199 A JP 32420199A JP 32420199 A JP32420199 A JP 32420199A JP 2001144821 A JP2001144821 A JP 2001144821A
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Abstract
(57)【要約】
【課題】プロセスバラツキの影響を受けない高精度で、
高速、低消費電力な同期信号発生回路を提供する。 【解決手段】入力レシーバーとオフチップドライバーと
ミラー型同期回路からなるリアル回路、及び前記ミラー
型同期回路における遅延量を決定するための入力レシー
バーとオフチップドライバーからなるダミー回路から構
成される同期信号発生回路において、ダミー回路の信号
の入力順をオフチップドライバー、入力レシーバーの順
にして、オフチップドライバーと入力レシーバーとの間
の信号を小振幅にし、リアル回路における入力レシーバ
ーとオフチップドライバーの入出力部における信号レベ
ルの関係と一致させれば、プロセスバラツキに対するリ
アル回路とダミー回路との間の遅延量の誤差を最小にす
ることができるので同期精度が向上し、高速なＩ／０を
実現することが可能になる。
高速、低消費電力な同期信号発生回路を提供する。 【解決手段】入力レシーバーとオフチップドライバーと
ミラー型同期回路からなるリアル回路、及び前記ミラー
型同期回路における遅延量を決定するための入力レシー
バーとオフチップドライバーからなるダミー回路から構
成される同期信号発生回路において、ダミー回路の信号
の入力順をオフチップドライバー、入力レシーバーの順
にして、オフチップドライバーと入力レシーバーとの間
の信号を小振幅にし、リアル回路における入力レシーバ
ーとオフチップドライバーの入出力部における信号レベ
ルの関係と一致させれば、プロセスバラツキに対するリ
アル回路とダミー回路との間の遅延量の誤差を最小にす
ることができるので同期精度が向上し、高速なＩ／０を
実現することが可能になる。
Description
【０００１】
【発明の属する技術分野】本発明は同期信号発生回路に
係り、特に一定周期で供給される外部クロック信号に同
期して内部クロック信号を発生し、高速データの転送に
使用する同期信号発生回路に関するものである。
係り、特に一定周期で供給される外部クロック信号に同
期して内部クロック信号を発生し、高速データの転送に
使用する同期信号発生回路に関するものである。
【０００２】
【従来の技術】従来の同期信号発生回路には、記憶装置
に入力する外部クロック信号に同期して内部クロック信
号を発生し、高速データの転送に使用するものがある。
入力時には入力レシーバー等の回路により、また出力時
にはオフチップドライバー等の回路により遅延を生じる
ため、記憶装置内部の同期回路を用いてこれを補正して
いる。
に入力する外部クロック信号に同期して内部クロック信
号を発生し、高速データの転送に使用するものがある。
入力時には入力レシーバー等の回路により、また出力時
にはオフチップドライバー等の回路により遅延を生じる
ため、記憶装置内部の同期回路を用いてこれを補正して
いる。
【０００３】図９は、ミラー型同期回路を本体部とする
従来の同期信号発生回路の構成を示す図である。図９に
示す同期信号発生回路は、互いに実線で接続された入力
レシーバー１、ミラー型同期回路２、及びオフチップド
ライバー３からなるリアル回路と、互いに破線で接続さ
れ、点線の囲みで示す入力レシーバー４、及びオフチッ
プドライバー５からなるダミー回路６ａから構成され
る。
従来の同期信号発生回路の構成を示す図である。図９に
示す同期信号発生回路は、互いに実線で接続された入力
レシーバー１、ミラー型同期回路２、及びオフチップド
ライバー３からなるリアル回路と、互いに破線で接続さ
れ、点線の囲みで示す入力レシーバー４、及びオフチッ
プドライバー５からなるダミー回路６ａから構成され
る。
【０００４】メモリに入力される小信幅の外部クロック
信号ｎ０ａは、前記リアル回路の入力レシーバー１に入
力されＣＭＯＳレベルの大振幅の信号ｎ１ａが出力され
る。このとき、入力レシーバー１で生じる遅延量をＤ１
ｒとする。
信号ｎ０ａは、前記リアル回路の入力レシーバー１に入
力されＣＭＯＳレベルの大振幅の信号ｎ１ａが出力され
る。このとき、入力レシーバー１で生じる遅延量をＤ１
ｒとする。
【０００５】前記ＣＭＯＳレベルの大振幅の信号ｎ１ａ
は、ダミー回路６ａの入力レシーバー４、及びリアル回
路のミラー型同期回路２に分岐して入力される。リアル
回路のパスでは、前記信号ｎ１ａはミラー型同期回路２
を通りＣＭＯＳレベルの大振幅の信号ｎ４ａとして出力
される。この信号ｎ４ａはオフチップドライバー３に入
力され、小振幅の内部クロック信号ｎ５ａが出力され
る。このとき、オフチップドライバー３で生じる遅延量
をＤ２ｒとする。
は、ダミー回路６ａの入力レシーバー４、及びリアル回
路のミラー型同期回路２に分岐して入力される。リアル
回路のパスでは、前記信号ｎ１ａはミラー型同期回路２
を通りＣＭＯＳレベルの大振幅の信号ｎ４ａとして出力
される。この信号ｎ４ａはオフチップドライバー３に入
力され、小振幅の内部クロック信号ｎ５ａが出力され
る。このとき、オフチップドライバー３で生じる遅延量
をＤ２ｒとする。
【０００６】点線の囲みで示すダミー回路６ａのパスで
は、前記信号ｎ１ａをダミー回路の入力レシーバー４に
入力し、ＣＭＯＳレベルの大振幅の信号ｎ２ａを出力す
る。この信号ｎ２ａを入力するオフチップドライバー５
は、ミラー型同期回路２をドライブするために、ＣＭＯ
Ｓレベルの大振幅の信号ｎ３ａを出力する。このとき、
入力レシーバー４とオフチップドライバー５で生じる遅
延量を、それぞれＤ１ｄ、Ｄ２ｄとする。
は、前記信号ｎ１ａをダミー回路の入力レシーバー４に
入力し、ＣＭＯＳレベルの大振幅の信号ｎ２ａを出力す
る。この信号ｎ２ａを入力するオフチップドライバー５
は、ミラー型同期回路２をドライブするために、ＣＭＯ
Ｓレベルの大振幅の信号ｎ３ａを出力する。このとき、
入力レシーバー４とオフチップドライバー５で生じる遅
延量を、それぞれＤ１ｄ、Ｄ２ｄとする。
【０００７】このような同期信号発生回路に外部クロッ
ク信号ｎ０ａを入力し、これと同期した内部クロック信
号ｎ５ａを出力するためには、外部クロック信号ｎ０ａ
と内部クロック信号ｎ５ａとの間の遅延量が丁度外部ク
ロック信号ｎ０ａの周期Ｔの整数倍に等しくなければな
らない。以下では１周期Ｔの例を示す。
ク信号ｎ０ａを入力し、これと同期した内部クロック信
号ｎ５ａを出力するためには、外部クロック信号ｎ０ａ
と内部クロック信号ｎ５ａとの間の遅延量が丁度外部ク
ロック信号ｎ０ａの周期Ｔの整数倍に等しくなければな
らない。以下では１周期Ｔの例を示す。
【０００８】入力レシーバ４の入力信号ｎ１ａがダミー
回路６ａのパスを通じてミラー型同期回路２を通過する
が、このとき通過する遅延量は、ｎ１ａが直接ミラー型
同期回路２パルスの立ち上がりでトリガーされるので、
ミラー型同期回路２の遅延量は、Ｔ−（Ｄ１ｄ＋Ｄ２
ｄ）となる。
回路６ａのパスを通じてミラー型同期回路２を通過する
が、このとき通過する遅延量は、ｎ１ａが直接ミラー型
同期回路２パルスの立ち上がりでトリガーされるので、
ミラー型同期回路２の遅延量は、Ｔ−（Ｄ１ｄ＋Ｄ２
ｄ）となる。
【０００９】なお、ミラー型同期回路２は上下に同一の
構造となるように構成されているので、ダミー回路６ａ
を通る信号が、ミラー型同期回路２の上部に破線で矢示
したように通過するとき、Ｔ−（Ｄ１ｄ＋Ｄ２ｄ）の遅
延を生じるように設定されれば、実線で結ばれたリアル
回路を通る信号がミラー型同期回路２の下部を実線で矢
示したように通過する際、同様にＴ−（Ｄ１ｄ＋Ｄ２
ｄ）の遅延を生じる。
構造となるように構成されているので、ダミー回路６ａ
を通る信号が、ミラー型同期回路２の上部に破線で矢示
したように通過するとき、Ｔ−（Ｄ１ｄ＋Ｄ２ｄ）の遅
延を生じるように設定されれば、実線で結ばれたリアル
回路を通る信号がミラー型同期回路２の下部を実線で矢
示したように通過する際、同様にＴ−（Ｄ１ｄ＋Ｄ２
ｄ）の遅延を生じる。
【００１０】したがって、リアル回路のパスにおける遅
延量の合計は、Ｄ１ｒ＋Ｔ−（Ｄ１ｄ＋Ｄ２ｄ）＋Ｄ２
ｒとなるので、これが周期Ｔに等しくなり、外部クロッ
ク信号ｎ０ａと同期した内部クロック信号ｎ５ａが得ら
れるためには、遅延量の間にＤ１ｒ＋Ｄ２ｒ＝Ｄ１ｄ＋
Ｄ２ｄの関係が成り立たなければならない。
延量の合計は、Ｄ１ｒ＋Ｔ−（Ｄ１ｄ＋Ｄ２ｄ）＋Ｄ２
ｒとなるので、これが周期Ｔに等しくなり、外部クロッ
ク信号ｎ０ａと同期した内部クロック信号ｎ５ａが得ら
れるためには、遅延量の間にＤ１ｒ＋Ｄ２ｒ＝Ｄ１ｄ＋
Ｄ２ｄの関係が成り立たなければならない。
【００１１】すなわち、ダミー回路のパスを通る遅延量
は、リアル回路（ミラー型同期回路を除く）のパスを通
る遅延量に等しくなければならない。
は、リアル回路（ミラー型同期回路を除く）のパスを通
る遅延量に等しくなければならない。
【００１２】換言すれば、同期信号発生回路から出力す
る内部クロック信号ｎ５ａが外部入力クロック信号ｎ０
ａと同期するためには、ダミー回路の遅延量は、前記リ
アル回路の遅延量を完全に模倣するものでなければなら
ない。さらに製造プロセス的立場からいえば、Ｄ１ｒ＝
Ｄ１ｄ、Ｄ２ｒ＝Ｄ２ｄの関係が、それぞれ成り立つこ
とが望ましい。
る内部クロック信号ｎ５ａが外部入力クロック信号ｎ０
ａと同期するためには、ダミー回路の遅延量は、前記リ
アル回路の遅延量を完全に模倣するものでなければなら
ない。さらに製造プロセス的立場からいえば、Ｄ１ｒ＝
Ｄ１ｄ、Ｄ２ｒ＝Ｄ２ｄの関係が、それぞれ成り立つこ
とが望ましい。
【００１３】図１０は、従来の同期信号発生回路の動作
を示す波形図である。ｎ０ａは入力レシーバー１に入力
する小振幅の外部クロック信号であり、ｎ０ａの波形に
その１周期Ｔが矢示されている。ｎ１ａは入力レシーバ
１の出力であり、その遅延量Ｄ１ｒだけ遅れてダミー回
路６ａの入力レシーバー４に入力され、ＣＭＯＳレベル
の大振幅の信号ｎ２ａとして出力される。ｎ２ａはダミ
ー回路のオフチップドライバー５に入力され、その遅延
量Ｄ２ｄだけ遅れてＣＭＯＳレベルの大振幅の信号ｎ３
ａとして出力される。
を示す波形図である。ｎ０ａは入力レシーバー１に入力
する小振幅の外部クロック信号であり、ｎ０ａの波形に
その１周期Ｔが矢示されている。ｎ１ａは入力レシーバ
１の出力であり、その遅延量Ｄ１ｒだけ遅れてダミー回
路６ａの入力レシーバー４に入力され、ＣＭＯＳレベル
の大振幅の信号ｎ２ａとして出力される。ｎ２ａはダミ
ー回路のオフチップドライバー５に入力され、その遅延
量Ｄ２ｄだけ遅れてＣＭＯＳレベルの大振幅の信号ｎ３
ａとして出力される。
【００１４】ｎ３ａはミラー型同期回路２に入力される
が、その遅延量がＴ−（Ｄ１ｄ＋Ｄ２ｄ）に設定される
ので、ダミー回路６ａを介してミラー型同期回路２を通
過するダミーの出力（図示せず）はｎ１ａから１周期Ｔ
だけ遅れた信号となる。
が、その遅延量がＴ−（Ｄ１ｄ＋Ｄ２ｄ）に設定される
ので、ダミー回路６ａを介してミラー型同期回路２を通
過するダミーの出力（図示せず）はｎ１ａから１周期Ｔ
だけ遅れた信号となる。
【００１５】一方、リアル回路では、入力レシーバー１
のＣＭＯＳレベルの大振幅の出力ｎ１ａは、遅延量がＴ
−（Ｄ１ｄ＋Ｄ２ｄ）に設定されたミラー型同期回路２
に入力され、その出力ｎ４ａはリアル回路のオフチップ
ドライバー３の遅延量Ｄ２ｒだけ遅れて小振幅の内部ク
ロック信号ｎ５ａとして出力される。
のＣＭＯＳレベルの大振幅の出力ｎ１ａは、遅延量がＴ
−（Ｄ１ｄ＋Ｄ２ｄ）に設定されたミラー型同期回路２
に入力され、その出力ｎ４ａはリアル回路のオフチップ
ドライバー３の遅延量Ｄ２ｒだけ遅れて小振幅の内部ク
ロック信号ｎ５ａとして出力される。
【００１６】図１０の波形図では、ダミー回路６ａ通過
後とリアル回路通過時におけるミラー型同期回路の遅延
量Ｔ−（Ｄ１ｄ＋Ｄ２ｄ）がそれぞれミラーとして矢示
されている。ｎ４ａの立上がりから、リアル回路のオフ
チップドライバー３の遅延量Ｄ２ｒだけ遅れて、小信号
の外部クロック信号ｎ０ａと同期した小信号の内部クロ
ック信号ｎ５ａが出力される。なお、図１０の波形図で
は、Ｄ１ｒ＋Ｄ２ｒ＝Ｄ１ｄ＋Ｄ２ｄの場合が示されて
いる。
後とリアル回路通過時におけるミラー型同期回路の遅延
量Ｔ−（Ｄ１ｄ＋Ｄ２ｄ）がそれぞれミラーとして矢示
されている。ｎ４ａの立上がりから、リアル回路のオフ
チップドライバー３の遅延量Ｄ２ｒだけ遅れて、小信号
の外部クロック信号ｎ０ａと同期した小信号の内部クロ
ック信号ｎ５ａが出力される。なお、図１０の波形図で
は、Ｄ１ｒ＋Ｄ２ｒ＝Ｄ１ｄ＋Ｄ２ｄの場合が示されて
いる。
【００１７】このように、従来の同期信号発生回路のダ
ミー回路６ａでは、信号の入力順は入力レシーバー４、
オフチップドライバー５の順序になっていた。またリア
ル回路の入力レシーバー１は小振幅の外部クロック信号
ｎ０ａをＣＭＯＳレベルの大振幅の信号ｎ１ａに変換
し、リアル回路のオフチップドライバー３はＣＭＯＳレ
ベルの大振幅の信号ｎ４ａを小振幅の内部クロック信号
ｎ５ａに変換している。ミラー型同期回路２は入出力信
号が共にＣＭＯＳレベルの大振幅の信号であるため、ダ
ミー回路６ａを構成する入力レシーバー４とオフチップ
ドライバー５の入出力信号は全てＣＭＯＳレベルの大振
幅の信号にせざるを得ないという問題があった。
ミー回路６ａでは、信号の入力順は入力レシーバー４、
オフチップドライバー５の順序になっていた。またリア
ル回路の入力レシーバー１は小振幅の外部クロック信号
ｎ０ａをＣＭＯＳレベルの大振幅の信号ｎ１ａに変換
し、リアル回路のオフチップドライバー３はＣＭＯＳレ
ベルの大振幅の信号ｎ４ａを小振幅の内部クロック信号
ｎ５ａに変換している。ミラー型同期回路２は入出力信
号が共にＣＭＯＳレベルの大振幅の信号であるため、ダ
ミー回路６ａを構成する入力レシーバー４とオフチップ
ドライバー５の入出力信号は全てＣＭＯＳレベルの大振
幅の信号にせざるを得ないという問題があった。
【００１８】このように、リアル回路とダミー回路６ａ
をそれぞれ構成する入力ドライバー１と４、及びオフチ
ップドライバー３と５において、入出力信号レベルの違
いがあるため、従来の同期信号発生回路において、リア
ル回路とダミー回路を入出力信号レベルを含めて同一な
回路を用いて構成することができなかった。
をそれぞれ構成する入力ドライバー１と４、及びオフチ
ップドライバー３と５において、入出力信号レベルの違
いがあるため、従来の同期信号発生回路において、リア
ル回路とダミー回路を入出力信号レベルを含めて同一な
回路を用いて構成することができなかった。
【００１９】さらにプロセス上のばらつきや電源変動等
が加われば、リアルの回路とダミーの回路６ａの遅延量
のずれが発生し、このずれは外部入力クロック信号と同
期信号発生回路から出力される内部クロック信号との間
の同期誤差を生じるという問題があった。
が加われば、リアルの回路とダミーの回路６ａの遅延量
のずれが発生し、このずれは外部入力クロック信号と同
期信号発生回路から出力される内部クロック信号との間
の同期誤差を生じるという問題があった。
【００２０】
【発明が解決しようとする課題】上記したように従来の
同期信号発生回路にはリアル回路（ミラー型同期回路を
除く）とこれを模倣するダミー回路を、同一の入力レシ
ーバーとオフチップドライバーを用いて構成することが
できないという問題があった。
同期信号発生回路にはリアル回路（ミラー型同期回路を
除く）とこれを模倣するダミー回路を、同一の入力レシ
ーバーとオフチップドライバーを用いて構成することが
できないという問題があった。
【００２１】本発明は上記の問題点を解決すべくなされ
たもので、前記リアル回路とダミー回路を入出力信号レ
ベルを含めて、完全に同一の入力レシーバーとオフチッ
プドライバーを用いて構成することができるように配置
し、プロセス上のばらつきや電源変動による同期誤差の
発生を抑制した同期信号発生回路を提供することを目的
とする。
たもので、前記リアル回路とダミー回路を入出力信号レ
ベルを含めて、完全に同一の入力レシーバーとオフチッ
プドライバーを用いて構成することができるように配置
し、プロセス上のばらつきや電源変動による同期誤差の
発生を抑制した同期信号発生回路を提供することを目的
とする。
【００２２】
【課題を解決するための手段】本発明の同期信号発生回
路は、ミラー型同期回路の遅延量設定に用いるダミー回
路の信号の入力順を従来と逆にすることを特徴とする。
すなわち、ダミー回路において、オフチップドライバー
を前段に、入力レシーバーを後段に配置することを特徴
とする。換言すれば、ダミー回路を構成するオフチップ
ドライバーの出力部にダミー回路を構成する入力レシー
バーの入力部を接続することを特徴とする。
路は、ミラー型同期回路の遅延量設定に用いるダミー回
路の信号の入力順を従来と逆にすることを特徴とする。
すなわち、ダミー回路において、オフチップドライバー
を前段に、入力レシーバーを後段に配置することを特徴
とする。換言すれば、ダミー回路を構成するオフチップ
ドライバーの出力部にダミー回路を構成する入力レシー
バーの入力部を接続することを特徴とする。
【００２３】このようにすれば、ダミー回路のオフチッ
プドライバーは、リアル回路の入力レシーバーから出力
される大振幅の信号を受けて小振幅の信号を出力し、ダ
ミー回路の入力レシーバーは、前記ダミー回路のオフチ
ップドライバーから出力される小振幅の信号を受けて大
振幅の信号を出力し、これをリアル回路のミラー型同期
回路に入力することができる。
プドライバーは、リアル回路の入力レシーバーから出力
される大振幅の信号を受けて小振幅の信号を出力し、ダ
ミー回路の入力レシーバーは、前記ダミー回路のオフチ
ップドライバーから出力される小振幅の信号を受けて大
振幅の信号を出力し、これをリアル回路のミラー型同期
回路に入力することができる。
【００２４】すなわち、ダミー回路を構成するオフチッ
プドライバーと入力レシーバーの配置を従来と逆の順序
にすれば、リアル回路を構成する入力レシーバーとオフ
チップドライバーをそのまま用いることで、リアル回路
（ミラー型同期回路を除く）とダミー回路を通過する信
号のレベル合わせと遅延時間の一致とを同時に実現する
ことが可能になる。
プドライバーと入力レシーバーの配置を従来と逆の順序
にすれば、リアル回路を構成する入力レシーバーとオフ
チップドライバーをそのまま用いることで、リアル回路
（ミラー型同期回路を除く）とダミー回路を通過する信
号のレベル合わせと遅延時間の一致とを同時に実現する
ことが可能になる。
【００２５】具体的には本発明の同期信号発生回路は、
第１の入力レシーバー及びミラー型同期回路及び第１の
オフチップドライバーからなるリアル回路と、前記ミラ
ー型同期回路の遅延量を決定する第２の入力レシーバー
及び第２のオフチップドライバーからなるダミー回路と
を具備し、一定周期の外部クロック信号に同期して内部
クロック信号を発生する同期信号発生回路において、前
記ダミー回路における前記第２の入力レシーバーと前記
第２のオフチップドライバーとの接続は、前記第２のオ
フチップドライバーの出力部に前記第２の入力レシーバ
ーの入力部が接続されることを特徴とする。
第１の入力レシーバー及びミラー型同期回路及び第１の
オフチップドライバーからなるリアル回路と、前記ミラ
ー型同期回路の遅延量を決定する第２の入力レシーバー
及び第２のオフチップドライバーからなるダミー回路と
を具備し、一定周期の外部クロック信号に同期して内部
クロック信号を発生する同期信号発生回路において、前
記ダミー回路における前記第２の入力レシーバーと前記
第２のオフチップドライバーとの接続は、前記第２のオ
フチップドライバーの出力部に前記第２の入力レシーバ
ーの入力部が接続されることを特徴とする。
【００２６】好ましくは前記同期信号発生回路は、前記
第１、第２の入力レシーバーの入力信号の信号レベル、
及び、前記第１、第２の入力レシーバーの出力信号の信
号レベルが互いに等しく、かつ、前記第１、第２のオフ
セットドライバーの入力信号の信号レベル、及び、前記
第１、第２のオフセットドライバーの出力信号の信号レ
ベルが互いに等しいことを特徴とする。
第１、第２の入力レシーバーの入力信号の信号レベル、
及び、前記第１、第２の入力レシーバーの出力信号の信
号レベルが互いに等しく、かつ、前記第１、第２のオフ
セットドライバーの入力信号の信号レベル、及び、前記
第１、第２のオフセットドライバーの出力信号の信号レ
ベルが互いに等しいことを特徴とする。
【００２７】また、好ましくは前記第１、第２の入力レ
シーバーは、入力信号が小振幅の信号であって、出力信
号が大振幅の信号であることを特徴とする。
シーバーは、入力信号が小振幅の信号であって、出力信
号が大振幅の信号であることを特徴とする。
【００２８】また、好ましくは前記第１、第２のオフチ
ップドライバーは、入力信号が大振幅の信号であって、
出力信号が小振幅の信号であることを特徴とする。
ップドライバーは、入力信号が大振幅の信号であって、
出力信号が小振幅の信号であることを特徴とする。
【００２９】また、好ましくは前記第１、第２の入力レ
シーバーは、入力信号が小振幅の信号であって、出力信
号が大振幅の信号であり、かつ、前記第１、第２のオフ
チップドライバーは、入力信号が大振幅の信号であっ
て、出力信号が小振幅の信号であることを特徴とする。
シーバーは、入力信号が小振幅の信号であって、出力信
号が大振幅の信号であり、かつ、前記第１、第２のオフ
チップドライバーは、入力信号が大振幅の信号であっ
て、出力信号が小振幅の信号であることを特徴とする。
【００３０】また、好ましくは前記第１、第２の入力レ
シーバを構成する回路素子の接続方法は互いに同一であ
り、かつ、前記第１、第２のオフチップドライバーを構
成する回路素子の接続方法は互いに同一であることを特
徴とする。
シーバを構成する回路素子の接続方法は互いに同一であ
り、かつ、前記第１、第２のオフチップドライバーを構
成する回路素子の接続方法は互いに同一であることを特
徴とする。
【００３１】また、好ましくは前記第２の入力レシーバ
ーの出力信号の立ち上がりの傾斜が任意に設定できるよ
うに構成されること特徴とする。
ーの出力信号の立ち上がりの傾斜が任意に設定できるよ
うに構成されること特徴とする。
【００３２】また、好ましくは前記第２のオフチップド
ライバーの出力信号の立ち上がりの傾斜が任意に設定で
きるように構成されることを特徴とする。
ライバーの出力信号の立ち上がりの傾斜が任意に設定で
きるように構成されることを特徴とする。
【００３３】また、好ましくは前記第２の入力レシーバ
ーの出力信号の立ち上がりの傾斜、及び、前記第２のオ
フチップドライバーの出力信号の立ち上がりの傾斜が共
に任意に設定できるように構成されることを特徴とす
る。
ーの出力信号の立ち上がりの傾斜、及び、前記第２のオ
フチップドライバーの出力信号の立ち上がりの傾斜が共
に任意に設定できるように構成されることを特徴とす
る。
【００３４】また、好ましくは前記ミラー型同期回路を
除く前記リアル回路は、少なくともゲート幅Ｗprのｐチ
ャネルＭＯＳトランジスタと、ゲート幅Ｗnrのｎチャネ
ルＭＯＳトランジスタと、抵抗値Ｒr の抵抗と、容量値
Ｃr の容量からなる回路を備え、前記ダミー回路は、少
なくともゲート幅ＷpdのｐチャネルＭＯＳトランジスタ
と、ゲート幅ＷndのｎチャネルＭＯＳトランジスタと、
抵抗値Ｒd の抵抗と、容量値Ｃd の容量からなる回路を
備え、スケーリング比をａ（ａ＞１）とするとき、Ｗpd
＝Ｗpr／ａ、Ｗnd＝Ｗnr／ａ、Ｒd ＝Ｒr ×ａ、及び、
Ｃd ＝Ｃr ／ａの関係が成り立つことを特徴とする。
除く前記リアル回路は、少なくともゲート幅Ｗprのｐチ
ャネルＭＯＳトランジスタと、ゲート幅Ｗnrのｎチャネ
ルＭＯＳトランジスタと、抵抗値Ｒr の抵抗と、容量値
Ｃr の容量からなる回路を備え、前記ダミー回路は、少
なくともゲート幅ＷpdのｐチャネルＭＯＳトランジスタ
と、ゲート幅ＷndのｎチャネルＭＯＳトランジスタと、
抵抗値Ｒd の抵抗と、容量値Ｃd の容量からなる回路を
備え、スケーリング比をａ（ａ＞１）とするとき、Ｗpd
＝Ｗpr／ａ、Ｗnd＝Ｗnr／ａ、Ｒd ＝Ｒr ×ａ、及び、
Ｃd ＝Ｃr ／ａの関係が成り立つことを特徴とする。
【００３５】また、好ましくは前記第１、第２のオフチ
ップドライバーは、それぞれｐチャネルＭＯＳトランジ
スタと、ｎチャネルＭＯＳトランジスタと、第１の抵抗
と、第２の抵抗と、容量からなり、前記ｐチャネルＭＯ
Ｓトランジスタのソースは第１の電源電圧に接続され、
このｐチャネルＭＯＳトランジスタのドレインは前記ｎ
チャネルＭＯＳトランジスタのドレインに接続され、こ
のｎチャネルＭＯＳトランジスタのソースは第２の電源
電圧に接続され、前記ｐチャネル、及びｎチャネルＭＯ
Ｓトランジスタの互いに接続されたドレインは前記第１
の抵抗の一方の端子に接続され、この第１の抵抗の他方
の端子は前記第２の抵抗の一方の端子に接続され、この
第２の抵抗の他方の端子は前記第１の電源電圧の１／２
の電圧に接続され、前記第１の抵抗の他方の端子と前記
第２の抵抗の一方の端子との接続点は前記容量の一方の
端子に接続され、この容量の他方の端子は前記第２の電
源電圧に接続され、前記第１、第２のオフチップドライ
バーは、前記ｐチャネル、及びｎチャネルＭＯＳトラン
ジスタのゲートを入力部とし、前記第１の抵抗の他方の
端子と前記第２の抵抗の一方の端子と前記容量の一方の
端子との接続点を出力部とするものであって、かつ、前
記第１のオフチップドライバーにおけるｐチャネルＭＯ
Ｓトランジスタのゲート幅をＷpr、ｎチャネルＭＯＳト
ランジスタのゲート幅をＷnr、第１、第２の抵抗の値を
Ｒr 、容量の値をＣr とし、前記第２のオフチップドラ
イバーにおけるｐチャネルＭＯＳトランジスタのゲート
幅をＷpd、ｎチャネルＭＯＳトランジスタのゲート幅を
Ｗnd、第１、第２の抵抗の値をＲd 、容量の値をＣd と
し、スケーリング比をａ（ａ＞１）とするとき、Ｗpd＝
Ｗpr／ａ、Ｗnd＝Ｗnr／ａ、Ｒd ＝Ｒr ×ａ、及びＣd
＝Ｃr ／ａの関係が成り立つことを特徴とする。
ップドライバーは、それぞれｐチャネルＭＯＳトランジ
スタと、ｎチャネルＭＯＳトランジスタと、第１の抵抗
と、第２の抵抗と、容量からなり、前記ｐチャネルＭＯ
Ｓトランジスタのソースは第１の電源電圧に接続され、
このｐチャネルＭＯＳトランジスタのドレインは前記ｎ
チャネルＭＯＳトランジスタのドレインに接続され、こ
のｎチャネルＭＯＳトランジスタのソースは第２の電源
電圧に接続され、前記ｐチャネル、及びｎチャネルＭＯ
Ｓトランジスタの互いに接続されたドレインは前記第１
の抵抗の一方の端子に接続され、この第１の抵抗の他方
の端子は前記第２の抵抗の一方の端子に接続され、この
第２の抵抗の他方の端子は前記第１の電源電圧の１／２
の電圧に接続され、前記第１の抵抗の他方の端子と前記
第２の抵抗の一方の端子との接続点は前記容量の一方の
端子に接続され、この容量の他方の端子は前記第２の電
源電圧に接続され、前記第１、第２のオフチップドライ
バーは、前記ｐチャネル、及びｎチャネルＭＯＳトラン
ジスタのゲートを入力部とし、前記第１の抵抗の他方の
端子と前記第２の抵抗の一方の端子と前記容量の一方の
端子との接続点を出力部とするものであって、かつ、前
記第１のオフチップドライバーにおけるｐチャネルＭＯ
Ｓトランジスタのゲート幅をＷpr、ｎチャネルＭＯＳト
ランジスタのゲート幅をＷnr、第１、第２の抵抗の値を
Ｒr 、容量の値をＣr とし、前記第２のオフチップドラ
イバーにおけるｐチャネルＭＯＳトランジスタのゲート
幅をＷpd、ｎチャネルＭＯＳトランジスタのゲート幅を
Ｗnd、第１、第２の抵抗の値をＲd 、容量の値をＣd と
し、スケーリング比をａ（ａ＞１）とするとき、Ｗpd＝
Ｗpr／ａ、Ｗnd＝Ｗnr／ａ、Ｒd ＝Ｒr ×ａ、及びＣd
＝Ｃr ／ａの関係が成り立つことを特徴とする。
【００３６】また、好ましくは前記第１、第２のオフチ
ップドライバーは、それぞれｐチャネルＭＯＳトランジ
スタと、ｎチャネルＭＯＳトランジスタと、抵抗と、容
量からなり、前記ｐチャネルＭＯＳトランジスタのソー
スは第１の電源電圧に接続され、このｐチャネルＭＯＳ
トランジスタのドレインは前記ｎチャネルＭＯＳトラン
ジスタのドレインに接続され、このｎチャネルＭＯＳト
ランジスタのソースは第２の電源電圧に接続され、前記
ｐチャネル、及びｎチャネルＭＯＳトランジスタの互い
に接続されたドレインは前記抵抗の一方の端子に接続さ
れ、この抵抗の他方の端子は前記容量の一方の端子に接
続され、この容量の他方の端子は前記第２の電源電圧に
接続され、前記第１、第２のオフチップドライバーは、
前記ｐチャネル、及びｎチャネルＭＯＳトランジスタの
ゲートを入力部とし、前記抵抗の他方の端子と前記容量
の一方の端子との接続点を出力部とするものであって、
かつ、前記第１のオフチップドライバーにおけるｐチャ
ネルＭＯＳトランジスタのゲート幅をＷpr、ｎチャネル
ＭＯＳトランジスタのゲート幅をＷnr、抵抗の値をＲr
、容量の値をＣr 、前記第２のオフチップドライバー
におけるｐチャネルＭＯＳトランジスタのゲート幅をＷ
pd、ｎチャネルＭＯＳトランジスタのゲート幅をＷnd、
抵抗の値をＲd 、容量の値をＣd 、スケーリング比をａ
（ａ＞１）とするとき、Ｗpd＝Ｗpr／ａ、Ｗnd＝Ｗnr／
ａ、Ｒd ＝Ｒr ×ａ、及び、Ｃd ＝Ｃr ／ａの関係が成
り立つことを特徴とする。
ップドライバーは、それぞれｐチャネルＭＯＳトランジ
スタと、ｎチャネルＭＯＳトランジスタと、抵抗と、容
量からなり、前記ｐチャネルＭＯＳトランジスタのソー
スは第１の電源電圧に接続され、このｐチャネルＭＯＳ
トランジスタのドレインは前記ｎチャネルＭＯＳトラン
ジスタのドレインに接続され、このｎチャネルＭＯＳト
ランジスタのソースは第２の電源電圧に接続され、前記
ｐチャネル、及びｎチャネルＭＯＳトランジスタの互い
に接続されたドレインは前記抵抗の一方の端子に接続さ
れ、この抵抗の他方の端子は前記容量の一方の端子に接
続され、この容量の他方の端子は前記第２の電源電圧に
接続され、前記第１、第２のオフチップドライバーは、
前記ｐチャネル、及びｎチャネルＭＯＳトランジスタの
ゲートを入力部とし、前記抵抗の他方の端子と前記容量
の一方の端子との接続点を出力部とするものであって、
かつ、前記第１のオフチップドライバーにおけるｐチャ
ネルＭＯＳトランジスタのゲート幅をＷpr、ｎチャネル
ＭＯＳトランジスタのゲート幅をＷnr、抵抗の値をＲr
、容量の値をＣr 、前記第２のオフチップドライバー
におけるｐチャネルＭＯＳトランジスタのゲート幅をＷ
pd、ｎチャネルＭＯＳトランジスタのゲート幅をＷnd、
抵抗の値をＲd 、容量の値をＣd 、スケーリング比をａ
（ａ＞１）とするとき、Ｗpd＝Ｗpr／ａ、Ｗnd＝Ｗnr／
ａ、Ｒd ＝Ｒr ×ａ、及び、Ｃd ＝Ｃr ／ａの関係が成
り立つことを特徴とする。
【００３７】このようにすれば、プロセス上のばらつき
や電源電圧変動を生じても、リアル回路（ミラー型同期
回路を除く）に対するダミー回路の遅延量が等しくな
り、同期精度を向上することが可能になる。
や電源電圧変動を生じても、リアル回路（ミラー型同期
回路を除く）に対するダミー回路の遅延量が等しくな
り、同期精度を向上することが可能になる。
【００３８】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は本発明の第１の実施
の形態に係る同期信号発生回路の構成を示す図である。
図１の同期信号発生回路は、入力レシーバー１及びミラ
ー型同期回路２及びオフチップドライバー３からなるリ
アル回路と、オフチップドライバー５及び入力レシーバ
ー４からなる点線の囲みで示すダミー回路６ｂから構成
される。
施の形態を詳細に説明する。図１は本発明の第１の実施
の形態に係る同期信号発生回路の構成を示す図である。
図１の同期信号発生回路は、入力レシーバー１及びミラ
ー型同期回路２及びオフチップドライバー３からなるリ
アル回路と、オフチップドライバー５及び入力レシーバ
ー４からなる点線の囲みで示すダミー回路６ｂから構成
される。
【００３９】第１の実施の形態における同期信号発生回
路では、従来と異なりリアル回路とダミー回路６ｂの入
力レシーバー１と４、及びリアル回路とダミー回路６ｂ
のオフチップドライバー３と５が入出力信号レベルを含
めて同一であることに特徴がある。
路では、従来と異なりリアル回路とダミー回路６ｂの入
力レシーバー１と４、及びリアル回路とダミー回路６ｂ
のオフチップドライバー３と５が入出力信号レベルを含
めて同一であることに特徴がある。
【００４０】メモリに入力される小信幅の外部クロック
信号ｎ０ｂは、まず前記リアル回路の入力レシーバー１
に入力され、ＣＭＯＳレベルの大振幅の信号ｎ１ｂに変
換される。このとき、入力レシーバー１で生じる遅延量
をＤ１ｒとする。
信号ｎ０ｂは、まず前記リアル回路の入力レシーバー１
に入力され、ＣＭＯＳレベルの大振幅の信号ｎ１ｂに変
換される。このとき、入力レシーバー１で生じる遅延量
をＤ１ｒとする。
【００４１】前記ＣＭＯＳレベルの大振幅の信号ｎ１ｂ
はダミー回路６ｂのオフチップドライバー５及びリアル
回路のミラー型同期回路２に分岐して入力される。リア
ル回路のパスでは実線で示すように、信号ｎ１ｂは引き
続きミラー型同期回路２に入力され、ＣＭＯＳレベルの
大振幅の信号ｎ４ｂとして出力される。この信号ｎ４ｂ
はオフチップドライバー３に入力され、小信幅の内部ク
ロック信号ｎ５ｂが出力される。このとき、オフチップ
ドライバー３で生じる遅延量をＤ２ｒとする。ダミー回
路６ｂのパスでは、ダミー回路のオフチップドライバー
５はＣＭＯＳレベルの大振幅の信号ｎ１ｂを受けて小振
幅の出力信号ｎ２ｂを出力し、これを受ける入力レシー
バー４は、前記ミラー型同期回路本体部２をドライブす
るＣＭＯＳレベルの大振幅の信号ｎ３ｂを出力する。こ
のとき、前記オフチップドライバー５と入力レシーバー
４で生じる遅延量をそれぞれＤ２ｄ、Ｄ１ｄとする。
はダミー回路６ｂのオフチップドライバー５及びリアル
回路のミラー型同期回路２に分岐して入力される。リア
ル回路のパスでは実線で示すように、信号ｎ１ｂは引き
続きミラー型同期回路２に入力され、ＣＭＯＳレベルの
大振幅の信号ｎ４ｂとして出力される。この信号ｎ４ｂ
はオフチップドライバー３に入力され、小信幅の内部ク
ロック信号ｎ５ｂが出力される。このとき、オフチップ
ドライバー３で生じる遅延量をＤ２ｒとする。ダミー回
路６ｂのパスでは、ダミー回路のオフチップドライバー
５はＣＭＯＳレベルの大振幅の信号ｎ１ｂを受けて小振
幅の出力信号ｎ２ｂを出力し、これを受ける入力レシー
バー４は、前記ミラー型同期回路本体部２をドライブす
るＣＭＯＳレベルの大振幅の信号ｎ３ｂを出力する。こ
のとき、前記オフチップドライバー５と入力レシーバー
４で生じる遅延量をそれぞれＤ２ｄ、Ｄ１ｄとする。
【００４２】ダミー回路６ｂを用いてミラー型同期回路
２の遅延量Ｔ−（Ｄ１ｄ＋Ｄ２ｄ）を設定すれば、図１
に示す同期信号発生回路ではリアル回路とダミー回路の
入力レシーバー１と４、及びオフチップドライバー３と
５が入出力信号レベルを含めて同一であり、Ｄ１ｒ＝Ｄ
１ｄ及びＤ２ｒ＝Ｄ２ｄの関係があるため、この同期信
号発生回路から出力する内部クロック信号と外部入力ク
ロック信号とを完全に同期させることができる。
２の遅延量Ｔ−（Ｄ１ｄ＋Ｄ２ｄ）を設定すれば、図１
に示す同期信号発生回路ではリアル回路とダミー回路の
入力レシーバー１と４、及びオフチップドライバー３と
５が入出力信号レベルを含めて同一であり、Ｄ１ｒ＝Ｄ
１ｄ及びＤ２ｒ＝Ｄ２ｄの関係があるため、この同期信
号発生回路から出力する内部クロック信号と外部入力ク
ロック信号とを完全に同期させることができる。
【００４３】図２は第１の実施の形態に係る同期信号発
生回路の動作を示す波形図である。ｎ０ｂは入力レシー
バー１に入力する小振幅の外部クロック信号であり、ｎ
０ｂの波形にその１周期Ｔが矢示されている。ｎ１ｂは
入力レシーバ１からのＣＭＯＳレベルの大振幅の出力で
あり、入力レシーバー１の遅延量Ｄ１ｒだけ遅れてダミ
ー回路のオフチップドライバー５に入力され、オフチッ
プドライバー５の遅延量Ｄ２ｄだけ遅れて小振幅の信号
ｎ２ｂとして出力される。この信号ｎ２ｂはダミー回路
の入力レシーバー４に入力され、遅延量Ｄ１ｄだけ遅れ
てＣＭＯＳレベルの大振幅の信号ｎ３ｂとして出力さ
れ、この信号ｎ３ｂがミラー型同期回路２に入力され
る。
生回路の動作を示す波形図である。ｎ０ｂは入力レシー
バー１に入力する小振幅の外部クロック信号であり、ｎ
０ｂの波形にその１周期Ｔが矢示されている。ｎ１ｂは
入力レシーバ１からのＣＭＯＳレベルの大振幅の出力で
あり、入力レシーバー１の遅延量Ｄ１ｒだけ遅れてダミ
ー回路のオフチップドライバー５に入力され、オフチッ
プドライバー５の遅延量Ｄ２ｄだけ遅れて小振幅の信号
ｎ２ｂとして出力される。この信号ｎ２ｂはダミー回路
の入力レシーバー４に入力され、遅延量Ｄ１ｄだけ遅れ
てＣＭＯＳレベルの大振幅の信号ｎ３ｂとして出力さ
れ、この信号ｎ３ｂがミラー型同期回路２に入力され
る。
【００４４】ミラー型同期回路２の遅延量は、ダミー回
路６ｂを用いてＴ−（Ｄ１ｄ＋Ｄ２ｄ）に設定されるの
で、ダミー回路６ｂを介してミラー型同期回路２を破線
で矢示したように通過するダミー側の出力（図示せず）
は、ｎ１ｂの立上がりから１周期Ｔだけ遅れた信号とな
る。
路６ｂを用いてＴ−（Ｄ１ｄ＋Ｄ２ｄ）に設定されるの
で、ダミー回路６ｂを介してミラー型同期回路２を破線
で矢示したように通過するダミー側の出力（図示せず）
は、ｎ１ｂの立上がりから１周期Ｔだけ遅れた信号とな
る。
【００４５】リアル回路では、入力レシーバー１からの
ＣＭＯＳレベルの大振幅の出力ｎ１ｂは、遅延量がＴ−
（Ｄ１ｄ＋Ｄ２ｄ）に設定されたミラー型同期回路２に
入力され、ＣＭＯＳレベルの大振幅の出力ｎ４ｂは、リ
アル回路のオフチップドライバー３でＤ２ｒだけ遅れて
小振幅の内部クロック信号ｎ５ｂとして出力される。
ＣＭＯＳレベルの大振幅の出力ｎ１ｂは、遅延量がＴ−
（Ｄ１ｄ＋Ｄ２ｄ）に設定されたミラー型同期回路２に
入力され、ＣＭＯＳレベルの大振幅の出力ｎ４ｂは、リ
アル回路のオフチップドライバー３でＤ２ｒだけ遅れて
小振幅の内部クロック信号ｎ５ｂとして出力される。
【００４６】図２に示す波形図では、ダミー回路６ｂ通
過後と、リアル回路通過時におけるミラー型同期回路２
の遅延量Ｔ−（Ｄ１ｄ＋Ｄ２ｄ）がそれぞれミラーとし
て矢示されている。ｎ４ｂの立上がりから、リアル回路
のオフチップドライバー３の遅延量Ｄ２ｒだけ遅れて、
小信号の外部クロック信号ｎ０ｂと同期した小信号の内
部クロック信号ｎ５ｂが出力される。なお、図２の波形
図ではリアル回路とダミー回路の入力レシーバー１と
４、及びオフチップドライバー３と５が入出力信号レベ
ルを含めて同一であるため、Ｄ１ｒ＝Ｄ１ｄ、Ｄ２ｒ＝
Ｄ２ｄとして波形図が示されている。
過後と、リアル回路通過時におけるミラー型同期回路２
の遅延量Ｔ−（Ｄ１ｄ＋Ｄ２ｄ）がそれぞれミラーとし
て矢示されている。ｎ４ｂの立上がりから、リアル回路
のオフチップドライバー３の遅延量Ｄ２ｒだけ遅れて、
小信号の外部クロック信号ｎ０ｂと同期した小信号の内
部クロック信号ｎ５ｂが出力される。なお、図２の波形
図ではリアル回路とダミー回路の入力レシーバー１と
４、及びオフチップドライバー３と５が入出力信号レベ
ルを含めて同一であるため、Ｄ１ｒ＝Ｄ１ｄ、Ｄ２ｒ＝
Ｄ２ｄとして波形図が示されている。
【００４７】上記のように、第１の実施の形態では、ダ
ミー回路を構成するオフチップドライバーと入力レシー
バーの配置を従来と逆の順序に接続し、リアル回路を構
成する入力レシーバーとオフチップドライバーを用い
て、ダミー回路を通過する信号のレベル合わせと、この
ダミー回路を用いたミラー型同期回路の遅延量の設定と
を同時に行うことにより、プロセス上のばらつきや電源
変動等の影響が抑制された同期精度の高い同期信号発生
回路を提供することができる。
ミー回路を構成するオフチップドライバーと入力レシー
バーの配置を従来と逆の順序に接続し、リアル回路を構
成する入力レシーバーとオフチップドライバーを用い
て、ダミー回路を通過する信号のレベル合わせと、この
ダミー回路を用いたミラー型同期回路の遅延量の設定と
を同時に行うことにより、プロセス上のばらつきや電源
変動等の影響が抑制された同期精度の高い同期信号発生
回路を提供することができる。
【００４８】すなわち、第１の実施の形態では、プロセ
ス上のばらつきを生じてトランジスタのしきい値等が変
化しても、リアル回路（ミラー型同期回路を除く）の遅
延量の和Ｄ１ｒ＋Ｄ２ｒとダミー回路の遅延量の和Ｄ１
ｄ＋Ｄ２ｄは、前記リアル回路とダミー回路が同じ回路
の組み合わせで構成され、また、入出力の信号レベルも
同じであるため、前記リアル回路とダミー回路の遅延量
の差は変化しない。
ス上のばらつきを生じてトランジスタのしきい値等が変
化しても、リアル回路（ミラー型同期回路を除く）の遅
延量の和Ｄ１ｒ＋Ｄ２ｒとダミー回路の遅延量の和Ｄ１
ｄ＋Ｄ２ｄは、前記リアル回路とダミー回路が同じ回路
の組み合わせで構成され、また、入出力の信号レベルも
同じであるため、前記リアル回路とダミー回路の遅延量
の差は変化しない。
【００４９】同期信号発生回路の同期精度は、前記リア
ル回路とダミー回路の遅延量の絶対値よりもその差の変
化に依存するので、第１の実施の形態の回路構成を用い
れば同期精度の向上を図ることができる。
ル回路とダミー回路の遅延量の絶対値よりもその差の変
化に依存するので、第１の実施の形態の回路構成を用い
れば同期精度の向上を図ることができる。
【００５０】次に、図３乃至図６を用いて、本発明の第
２の実施の形態について説明する。第２の実施の形態で
は、第１の実施の形態で説明したダミー回路を用いるこ
とにより、従来の同期信号発生回路の同期精度がどの程
度向上するかを定量的に検討したシミュレーションの結
果について説明する。
２の実施の形態について説明する。第２の実施の形態で
は、第１の実施の形態で説明したダミー回路を用いるこ
とにより、従来の同期信号発生回路の同期精度がどの程
度向上するかを定量的に検討したシミュレーションの結
果について説明する。
【００５１】図３は、遅延量Ｄ１ｒのリアル回路の入力
レシーバー１と、遅延量Ｄ１ｄのダミー回路６ｃの入力
レシーバー４と、遅延量Ｄ２ｄのダミー回路６ｃのオフ
チップドライバー５と、ダミー回路６ｃの遅延量を調整
する容量７と、遅延量Ｄ２ｒのリアル回路のオフチップ
ドラバー３からなる従来の同期信号発生回路（ミラー型
同期回路を除く）の回路構成を示す図である。
レシーバー１と、遅延量Ｄ１ｄのダミー回路６ｃの入力
レシーバー４と、遅延量Ｄ２ｄのダミー回路６ｃのオフ
チップドライバー５と、ダミー回路６ｃの遅延量を調整
する容量７と、遅延量Ｄ２ｒのリアル回路のオフチップ
ドラバー３からなる従来の同期信号発生回路（ミラー型
同期回路を除く）の回路構成を示す図である。
【００５２】図４は、図３に示す従来の同期信号発生回
路の回路構成において、ダミー回路の遅延量を調整する
容量７のかわりに、その遅延量を補正するインバーター
チエーン８が挿入されたものである。その他の構成は図
３と同様であるため、対応する部分に同一の参照番号を
付して詳細な説明を省略する。
路の回路構成において、ダミー回路の遅延量を調整する
容量７のかわりに、その遅延量を補正するインバーター
チエーン８が挿入されたものである。その他の構成は図
３と同様であるため、対応する部分に同一の参照番号を
付して詳細な説明を省略する。
【００５３】図５は、本発明の同期信号発生回路に含ま
れる入力レシーバー１、４とオフチップドライバー３、
５からなる回路構成を示す図であり、第１の実施の形態
で説明したようにダミー回路６ｂのオフチップドライバ
ー５が前段に、入力レシーバー４が後段に配置されてい
る。図３、図４に示す従来のダミー回路６ｃ、６ｄの構
成においては容量７とインバーターチェーン８が付加さ
れ、図５に示す本発明のダミー回路６ｂでは容量もイン
バーターチェーンも付加されない理由は次の通りであ
る。
れる入力レシーバー１、４とオフチップドライバー３、
５からなる回路構成を示す図であり、第１の実施の形態
で説明したようにダミー回路６ｂのオフチップドライバ
ー５が前段に、入力レシーバー４が後段に配置されてい
る。図３、図４に示す従来のダミー回路６ｃ、６ｄの構
成においては容量７とインバーターチェーン８が付加さ
れ、図５に示す本発明のダミー回路６ｂでは容量もイン
バーターチェーンも付加されない理由は次の通りであ
る。
【００５４】図３乃至図５において、リアル回路の入力
レシーバー１とダミー回路の入力レシーバー４とは同一
の回路であり、リアル回路のオフチップドライバー３と
ダミー回路のオフチップドライバー５もまた同一の回路
であるとする。
レシーバー１とダミー回路の入力レシーバー４とは同一
の回路であり、リアル回路のオフチップドライバー３と
ダミー回路のオフチップドライバー５もまた同一の回路
であるとする。
【００５５】しかし、図３、図４に示す従来のダミー回
路の構成において、リアル回路の入力レシーバー１には
小振幅の外部入力クロック信号が入力されるのに対し
て、ダミー回路の入力レシーバー４には、入力レシーバ
ー１で増幅されたＣＭＯＳレベルの大振幅の信号が入力
されるので、入力レシーバー４の遅延量Ｄ１ｄは入力レ
シーバー１の遅延量Ｄ１ｒよりも小さい。
路の構成において、リアル回路の入力レシーバー１には
小振幅の外部入力クロック信号が入力されるのに対し
て、ダミー回路の入力レシーバー４には、入力レシーバ
ー１で増幅されたＣＭＯＳレベルの大振幅の信号が入力
されるので、入力レシーバー４の遅延量Ｄ１ｄは入力レ
シーバー１の遅延量Ｄ１ｒよりも小さい。
【００５６】また、図３、図４に示す従来のダミー回路
の構成において、リアル回路のオフチップドライバー３
からは、小振幅の内部クロック信号が出力されるのに対
して、先に図９で説明したように、ダミー回路のオフチ
ップドライバー５からはＣＭＯＳレベルの大振幅の信号
が出力されるので、オフチップドライバー５の遅延量Ｄ
２ｄはオフチップドライバー３の遅延量Ｄ２ｒよりも小
さい。
の構成において、リアル回路のオフチップドライバー３
からは、小振幅の内部クロック信号が出力されるのに対
して、先に図９で説明したように、ダミー回路のオフチ
ップドライバー５からはＣＭＯＳレベルの大振幅の信号
が出力されるので、オフチップドライバー５の遅延量Ｄ
２ｄはオフチップドライバー３の遅延量Ｄ２ｒよりも小
さい。
【００５７】したがって、図３、図４に示す従来のダミ
ー回路の構成において、ダミー回路における遅延量の合
計Ｄ１ｄ＋Ｄ２ｄはリアル回路（ミラー型同期回路を除
く）における遅延量の合計Ｄ１ｒ＋Ｄ２ｒよりも小さい
ので、この遅延量の差を補正するために図３の容量７、
又は図４のインバーターチェーン８が挿入される。
ー回路の構成において、ダミー回路における遅延量の合
計Ｄ１ｄ＋Ｄ２ｄはリアル回路（ミラー型同期回路を除
く）における遅延量の合計Ｄ１ｒ＋Ｄ２ｒよりも小さい
ので、この遅延量の差を補正するために図３の容量７、
又は図４のインバーターチェーン８が挿入される。
【００５８】図５に示す本発明のダミー回路の構成で
は、先に図１を用いて説明したように、ダミー回路６ｂ
において、オフチップドライバー５が前段に、入力レシ
ーバー４が後段に配置されるため、リアル回路とダミー
回路を構成するオフチップドライバー３と５、及びリア
ル回路とダミー回路を構成する入力レシーバー１と３の
入出力信号レベルを互いに同一にすることができる。こ
のため、従来の回路構成のように、リアル回路（ミラー
型同期回路を除く）とダミー回路との間で遅延量の差を
生じることはない。
は、先に図１を用いて説明したように、ダミー回路６ｂ
において、オフチップドライバー５が前段に、入力レシ
ーバー４が後段に配置されるため、リアル回路とダミー
回路を構成するオフチップドライバー３と５、及びリア
ル回路とダミー回路を構成する入力レシーバー１と３の
入出力信号レベルを互いに同一にすることができる。こ
のため、従来の回路構成のように、リアル回路（ミラー
型同期回路を除く）とダミー回路との間で遅延量の差を
生じることはない。
【００５９】プロセスバラツキが遅延量に与える影響を
評価するために、図３乃至図５の回路を構成するｎチャ
ネルトランジスタ（以下ｎ−ｃｈと呼ぶ）及びｐチャネ
ルトランジスタ（以下ｐ−ｃｈと呼ぶ）の設計条件をそ
れぞれ標準条件（Ｎｏｍｉｎａｌ）、高速条件（Ｆａｓ
ｔ）、及び低速条件（Ｓｌｏｗ）に変化させた場合の、
前記図３乃至図５の回路における遅延量の差をシミュレ
ーションにより求めた結果を図６に示す。ここで、標準
条件、高速条件、低速条件の変化とは、回路を構成する
トランジスタのゲート長やしきい値を、これらの条件に
合わせて変化させることをいう。
評価するために、図３乃至図５の回路を構成するｎチャ
ネルトランジスタ（以下ｎ−ｃｈと呼ぶ）及びｐチャネ
ルトランジスタ（以下ｐ−ｃｈと呼ぶ）の設計条件をそ
れぞれ標準条件（Ｎｏｍｉｎａｌ）、高速条件（Ｆａｓ
ｔ）、及び低速条件（Ｓｌｏｗ）に変化させた場合の、
前記図３乃至図５の回路における遅延量の差をシミュレ
ーションにより求めた結果を図６に示す。ここで、標準
条件、高速条件、低速条件の変化とは、回路を構成する
トランジスタのゲート長やしきい値を、これらの条件に
合わせて変化させることをいう。
【００６０】図６において、 （ａ）ｎ−ｃｈ、ｐ−ｃｈが共にＮｏｍｉｎａｌ条件の
場合をＮｏｍｉｎａｌ （ｂ）ｎ−ｃｈ；Ｆａｓｔ、ｐ−ｃｈ；Ｓｌｏｗの場合
をｎＦｐＳ （ｃ）ｎ−ｃｈ；Ｓｌｏｗ、ｐ−ｃｈ；Ｆａｓｔの場合
をｎＳｐＦ （ｄ）ｎ−ｃｈ；Ｆａｓｔ、ｐ−ｃｈ；Ｆａｓｔの場合
をｎＦｐＦ （ｅ）ｎ−ｃｈ；Ｓｌｏｗ、ｐ−ｃｈ；Ｓｌｏｗの場合
をｎＳｐＳ としたときの（ａ）〜（ｅ）のプロセスバラツキに相当
する変化が横軸に、図３乃至図５におけるリアル回路
（ミラー型同期回路を除く）の遅延量Ｄ１ｒ＋Ｄ２ｒか
らダミー回路の遅延量Ｄ１ｄ＋Ｄ２ｄを差し引いた遅延
量のずれが縦軸に示されている。
場合をＮｏｍｉｎａｌ （ｂ）ｎ−ｃｈ；Ｆａｓｔ、ｐ−ｃｈ；Ｓｌｏｗの場合
をｎＦｐＳ （ｃ）ｎ−ｃｈ；Ｓｌｏｗ、ｐ−ｃｈ；Ｆａｓｔの場合
をｎＳｐＦ （ｄ）ｎ−ｃｈ；Ｆａｓｔ、ｐ−ｃｈ；Ｆａｓｔの場合
をｎＦｐＦ （ｅ）ｎ−ｃｈ；Ｓｌｏｗ、ｐ−ｃｈ；Ｓｌｏｗの場合
をｎＳｐＳ としたときの（ａ）〜（ｅ）のプロセスバラツキに相当
する変化が横軸に、図３乃至図５におけるリアル回路
（ミラー型同期回路を除く）の遅延量Ｄ１ｒ＋Ｄ２ｒか
らダミー回路の遅延量Ｄ１ｄ＋Ｄ２ｄを差し引いた遅延
量のずれが縦軸に示されている。
【００６１】図６に示すシミュレーション結果から、図
３、図４のダミー回路の構成について、前記遅延量のず
れに対するプロセスバラツキの影響は大きいが、図５に
示す本発明のダミー回路の構成では、前記遅延量のずれ
はプロセスバラツキにほとんど影響されないことがわか
った。
３、図４のダミー回路の構成について、前記遅延量のず
れに対するプロセスバラツキの影響は大きいが、図５に
示す本発明のダミー回路の構成では、前記遅延量のずれ
はプロセスバラツキにほとんど影響されないことがわか
った。
【００６２】次に、図７（ａ）、図７（ｂ）を用いて本
発明の第３の実施の形態について説明する。第３の実施
の形態では、第１の実施の形態で述べた同期信号発生回
路の低消費電力化について説明する。先に述べたよう
に、図１に示す第１の実施の形態の同期信号発生回路で
は、リアル回路のオフチップドライバー３とダミー回路
６ｂのオフチップドライバー５は同一のものを用いるこ
とができる。
発明の第３の実施の形態について説明する。第３の実施
の形態では、第１の実施の形態で述べた同期信号発生回
路の低消費電力化について説明する。先に述べたよう
に、図１に示す第１の実施の形態の同期信号発生回路で
は、リアル回路のオフチップドライバー３とダミー回路
６ｂのオフチップドライバー５は同一のものを用いるこ
とができる。
【００６３】しかし、ダミー回路６ｂにおいては、前段
のオフチップドライバー５の出力は、後段の入力レシー
バー４に直接入力されるが、リアル回路のオフチップド
ライバー３から出力される信号は、容量の大きいチップ
外へ出力されるので、大きな出力電流を必要とする。
のオフチップドライバー５の出力は、後段の入力レシー
バー４に直接入力されるが、リアル回路のオフチップド
ライバー３から出力される信号は、容量の大きいチップ
外へ出力されるので、大きな出力電流を必要とする。
【００６４】したがって、これらを全く同一の回路にす
れば、ダミー回路前段のオフチップドライバー５の出力
電流が過大となり、オフチップドライバー５の内部で無
駄な電力を消費するという問題がある。
れば、ダミー回路前段のオフチップドライバー５の出力
電流が過大となり、オフチップドライバー５の内部で無
駄な電力を消費するという問題がある。
【００６５】そこで、図７（ａ）に示すリアル回路のオ
フチップドライバー３の回路要素を図７（ｂ）に示すよ
うにスケーリングし、ダミー回路のオフチップドライバ
ー５として用いる。次に、スケーリングの方法について
具体的に説明する。
フチップドライバー３の回路要素を図７（ｂ）に示すよ
うにスケーリングし、ダミー回路のオフチップドライバ
ー５として用いる。次に、スケーリングの方法について
具体的に説明する。
【００６６】図７（ａ）はリアル回路におけるオフチッ
プドライバー３の回路構成の一例を示す図である。図７
（ａ）に示すオフチップドライバー３は、ソースが電源
電圧Ｖccq に接続されたゲート幅Ｗp のｐチャネルトラ
ンジスタＱ1 、及びソースが電源電圧Ｖssq （０Ｖ）に
接続されたゲート幅Ｗn のｎチャネルトランジスタＱ2
からなるＣＭＯＳインバーターと、互いに接続された両
者の共通ドレインに一方の端子が接続された抵抗値Ｒの
第１の抵抗と、この第１の抵抗の他方の端子と電源電圧
Ｖccq ／２との間に接続された抵抗値Ｒの第２の抵抗
と、前記第１の抵抗の他方の端子と電源電圧Ｖssq との
間に接続された容量Ｃから構成される。
プドライバー３の回路構成の一例を示す図である。図７
（ａ）に示すオフチップドライバー３は、ソースが電源
電圧Ｖccq に接続されたゲート幅Ｗp のｐチャネルトラ
ンジスタＱ1 、及びソースが電源電圧Ｖssq （０Ｖ）に
接続されたゲート幅Ｗn のｎチャネルトランジスタＱ2
からなるＣＭＯＳインバーターと、互いに接続された両
者の共通ドレインに一方の端子が接続された抵抗値Ｒの
第１の抵抗と、この第１の抵抗の他方の端子と電源電圧
Ｖccq ／２との間に接続された抵抗値Ｒの第２の抵抗
と、前記第１の抵抗の他方の端子と電源電圧Ｖssq との
間に接続された容量Ｃから構成される。
【００６７】図７（ａ）に示すオフチップドライバー３
の入力部は前記ｐチャネルトランジスタＱ1 とｎチャネ
ルトランジスタＱ2 のゲートであり、ここに前段からの
ＣＭＯＳレベルの大振幅出力信号が入力される。また、
オフチップドライバー３の出力部は前記第２の抵抗と容
量の接続部であり、この出力部から小振幅の出力信号Ｖ
out が取り出される。
の入力部は前記ｐチャネルトランジスタＱ1 とｎチャネ
ルトランジスタＱ2 のゲートであり、ここに前段からの
ＣＭＯＳレベルの大振幅出力信号が入力される。また、
オフチップドライバー３の出力部は前記第２の抵抗と容
量の接続部であり、この出力部から小振幅の出力信号Ｖ
out が取り出される。
【００６８】次に、図７（ｂ）に示すようにスケーリン
グ比をａ（ａ＞１）とし、ＣＭＯＳインバーターを構成
するｐチャネルトランジスタＱ1 のゲート幅をＷp ／
ａ、ｎチャネルトランジスタＱ2 のゲート幅をＷn ／ａ
と小さくし、第１、第２の抵抗の抵抗値をＲ×ａと大き
くし、容量をＣ／ａと小さくする。
グ比をａ（ａ＞１）とし、ＣＭＯＳインバーターを構成
するｐチャネルトランジスタＱ1 のゲート幅をＷp ／
ａ、ｎチャネルトランジスタＱ2 のゲート幅をＷn ／ａ
と小さくし、第１、第２の抵抗の抵抗値をＲ×ａと大き
くし、容量をＣ／ａと小さくする。
【００６９】このようにすれば、トランジスタのゲート
幅が１／ａと小さくなり、また抵抗値がａ倍と大きくな
るので、回路に流れる電流値Ｉを１／ａに抑制すること
ができる。一方、Ｒ×Ｉで決まる出力電圧Ｖout の振幅
は不変であるため、直接次段に接続される入力レシーバ
ー４の入力インピーダンスが十分高ければ、ダミー回路
におけるオフチップドライバー５の入出力信号レベル
を、リアル回路におけるオフチップドライバーの入出力
信号レベルと揃えることができる。
幅が１／ａと小さくなり、また抵抗値がａ倍と大きくな
るので、回路に流れる電流値Ｉを１／ａに抑制すること
ができる。一方、Ｒ×Ｉで決まる出力電圧Ｖout の振幅
は不変であるため、直接次段に接続される入力レシーバ
ー４の入力インピーダンスが十分高ければ、ダミー回路
におけるオフチップドライバー５の入出力信号レベル
を、リアル回路におけるオフチップドライバーの入出力
信号レベルと揃えることができる。
【００７０】また、遅延量を決める時定数Ｒ×Ｃについ
てみれば、Ｒをａ倍、Ｃをａ分の１にすることで不変と
なる。このように、リアル回路のオフチップドライバー
３をスケーリングすることで、ダミーのオフチップドラ
イバー５を形成すれば、信号電圧の振幅レベルや遅延量
を変えることなく、消費電流を抑制することが可能にな
る。
てみれば、Ｒをａ倍、Ｃをａ分の１にすることで不変と
なる。このように、リアル回路のオフチップドライバー
３をスケーリングすることで、ダミーのオフチップドラ
イバー５を形成すれば、信号電圧の振幅レベルや遅延量
を変えることなく、消費電流を抑制することが可能にな
る。
【００７１】次に、図８を用いて、本発明の第４の実施
の形態について説明する。第４の実施の形態では、第１
の実施の形態で示したリアル回路、及びダミー回路のオ
フチップドライバーの消費電力を、第３の実施の形態に
比べてさらに低減するための回路構成について説明す
る。
の形態について説明する。第４の実施の形態では、第１
の実施の形態で示したリアル回路、及びダミー回路のオ
フチップドライバーの消費電力を、第３の実施の形態に
比べてさらに低減するための回路構成について説明す
る。
【００７２】先に図７（ａ）、及び図７（ｂ）を用いて
説明したリアル回路及びダミー回路のオフチップドライ
バー３及び５の回路構成では、小振幅の出力電圧Ｖout
を得るために、Ｖccq ／２とＶccq 、Ｖssq との間にＣ
ＭＯＳインバーターを介して貫通電流が流れる。
説明したリアル回路及びダミー回路のオフチップドライ
バー３及び５の回路構成では、小振幅の出力電圧Ｖout
を得るために、Ｖccq ／２とＶccq 、Ｖssq との間にＣ
ＭＯＳインバーターを介して貫通電流が流れる。
【００７３】この貫通電流を避けるために、図７のＶcc
q ／２の電源と第２の抵抗を除去した回路を図８に示
す。このようにすれば、Ｖccq ／２の電源が不要になる
と同時にＣＭＯＳインバーターの貫通電流を除去するこ
とができる。図８に示す回路では出力電圧Ｖout は小振
幅ではなく、ＣＭＯＳレベルの大振幅の出力電圧Ｖout
となるが、容量Ｃと抵抗Ｒの値を選択してＶout の立上
がり時定数Ｒ×Ｃを調整することにより、ダミー回路に
おいてオフチップドライバー５の後段に接続される入力
レシーバー４での遅延量の短縮を補償することができ
る。
q ／２の電源と第２の抵抗を除去した回路を図８に示
す。このようにすれば、Ｖccq ／２の電源が不要になる
と同時にＣＭＯＳインバーターの貫通電流を除去するこ
とができる。図８に示す回路では出力電圧Ｖout は小振
幅ではなく、ＣＭＯＳレベルの大振幅の出力電圧Ｖout
となるが、容量Ｃと抵抗Ｒの値を選択してＶout の立上
がり時定数Ｒ×Ｃを調整することにより、ダミー回路に
おいてオフチップドライバー５の後段に接続される入力
レシーバー４での遅延量の短縮を補償することができ
る。
【００７４】また、図８に示すオフチップドライバーの
回路において、図７で説明した第３の実施の形態のスケ
ーリングを同様に実施することができるので、両者を組
み合わせることにより、さらに大幅な低消費電力化を達
成することが可能になる。
回路において、図７で説明した第３の実施の形態のスケ
ーリングを同様に実施することができるので、両者を組
み合わせることにより、さらに大幅な低消費電力化を達
成することが可能になる。
【００７５】なお、本発明は上記の実施の形態に限定さ
れることはない。上記第３の実施の形態において、ダミ
ー回路のオフチップドライバーを例としてリアル回路の
オフチップドライバーをスケーリングすることを説明し
たが、同様に入力レシーバをスケーリングすれば、ダミ
ー回路全体をリアル回路からスケーリングすることがで
きる。
れることはない。上記第３の実施の形態において、ダミ
ー回路のオフチップドライバーを例としてリアル回路の
オフチップドライバーをスケーリングすることを説明し
たが、同様に入力レシーバをスケーリングすれば、ダミ
ー回路全体をリアル回路からスケーリングすることがで
きる。
【００７６】また、上記第４の実施の形態において、ダ
ミー回路のオフチップドライバーを例としてリアル回路
のオフチップドライバーの出力部の立ち上がりを可変に
することを説明したが、同様に入力レシーバの出力部の
立ち上がりを可変にすれば、ダミー回路全体の遅延量を
調整することができる。
ミー回路のオフチップドライバーを例としてリアル回路
のオフチップドライバーの出力部の立ち上がりを可変に
することを説明したが、同様に入力レシーバの出力部の
立ち上がりを可変にすれば、ダミー回路全体の遅延量を
調整することができる。
【００７７】また、上記第１乃至第４の実施の形態にお
いて、ＣＭＯＳ回路を基本とする同期信号発生回路の回
路構成について説明したが、必ずしもＣＭＯＳ回路に限
定されるものではない。バイポーラトランジスタで構成
された相補型回路、又はＢｉ−ＣＭＯＳ型回路を基本と
する同期信号発生回路についても同様に実施することが
できる。その他本発明の要旨を逸脱しない範囲で、種々
変形して実施することができる。
いて、ＣＭＯＳ回路を基本とする同期信号発生回路の回
路構成について説明したが、必ずしもＣＭＯＳ回路に限
定されるものではない。バイポーラトランジスタで構成
された相補型回路、又はＢｉ−ＣＭＯＳ型回路を基本と
する同期信号発生回路についても同様に実施することが
できる。その他本発明の要旨を逸脱しない範囲で、種々
変形して実施することができる。
【００７８】
【発明の効果】上述したように本発明の同期信号発生回
路によれば、ダミー回路における信号の入力順をオフチ
ップドライバー、入力レシーバーの順にして、オフチッ
プドライバーと入力レシーバーとの間の信号を小振幅に
し、リアル回路における入力レシーバーとオフチップド
ライバーの入出力部における信号レベルの関係と一致さ
せれば、プロセスバラツキに対するリアル回路（ミラー
型同期回路を除く）とダミー回路における遅延量の誤差
を最小に抑えることができるので同期精度が向上し、高
速なＩ／０を実現することが可能になる。
路によれば、ダミー回路における信号の入力順をオフチ
ップドライバー、入力レシーバーの順にして、オフチッ
プドライバーと入力レシーバーとの間の信号を小振幅に
し、リアル回路における入力レシーバーとオフチップド
ライバーの入出力部における信号レベルの関係と一致さ
せれば、プロセスバラツキに対するリアル回路（ミラー
型同期回路を除く）とダミー回路における遅延量の誤差
を最小に抑えることができるので同期精度が向上し、高
速なＩ／０を実現することが可能になる。
【００７９】また、本発明のダミー回路におけるオフチ
ップドライバーと入力レシーバーの配置に対応して、リ
アル回路のオフチップドライバーをスケーリングしてダ
ミー回路のオフチップドライバーとすることにより、同
期信号発生回路の低消費電力化を図ることができる。ま
た、オフチップドライバーに含まれるＣＭＯＳインバー
ターの貫通電流を除去する回路構成とし、前記スケーリ
ング方法を併用すれば、前記オフチップドライバーの回
路構成を単純化すると同時に電源電圧の数を減らすこと
ができるので、さらに大幅な低消費電力化を達成するこ
とできる。
ップドライバーと入力レシーバーの配置に対応して、リ
アル回路のオフチップドライバーをスケーリングしてダ
ミー回路のオフチップドライバーとすることにより、同
期信号発生回路の低消費電力化を図ることができる。ま
た、オフチップドライバーに含まれるＣＭＯＳインバー
ターの貫通電流を除去する回路構成とし、前記スケーリ
ング方法を併用すれば、前記オフチップドライバーの回
路構成を単純化すると同時に電源電圧の数を減らすこと
ができるので、さらに大幅な低消費電力化を達成するこ
とできる。
【００８０】なお、本発明の同期信号発生回路を用いる
ことにより、同期速度が低下する恐れはなく、また、回
路規模が大きくなることも、制御が複雑になることも全
くない。
ことにより、同期速度が低下する恐れはなく、また、回
路規模が大きくなることも、制御が複雑になることも全
くない。
【図１】本発明の第１の実施の形態に係る同期信号発生
回路の構成を示す図。
回路の構成を示す図。
【図２】本発明の第１の実施の形態に係る同期信号発生
回路の動作波形を示す図。
回路の動作波形を示す図。
【図３】シミュレーションに用いた従来の同期信号発生
回路の構成部分を示す図。
回路の構成部分を示す図。
【図４】シミュレーションに用いた従来の同期信号発生
回路の他の構成部分を示す図。
回路の他の構成部分を示す図。
【図５】シミュレーションに用いた本発明の同期信号発
生回路の構成部分を示す図。
生回路の構成部分を示す図。
【図６】シミュレーションの結果を示す図。
【図７】オフチップドライバーの回路の一例を示す図で
あって、（ａ）はスケーリング前の回路構成を示す図。
（ｂ）はスケーリング後の回路構成を示す図。
あって、（ａ）はスケーリング前の回路構成を示す図。
（ｂ）はスケーリング後の回路構成を示す図。
【図８】ダミー回路のオフチップドライバーの他の回路
構成を示す図。
構成を示す図。
【図９】従来の同期信号発生回路の回路構成を示す図。
【図１０】従来の同期信号発生回路の動作波形を示す
図。
図。
１…入力レシーバー ２…ミラー型同期回路 ３…リアル回路のオフチップドライバー ４…ダミー回路の入力レシーバー ５…ダミー回路のオフチップドライバー ６ａ…従来のダミー回路 ６ｂ…本発明のダミー回路 ６ｃ…容量を含む従来のダミー回路 ６ｄ…インバーターチェーンを含む従来のダミー回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 秋田 浩伸 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 戸田 春希 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 江渡 聡 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B079 BA20 BB10 BC03 CC02 CC14 DD20 5K029 GG07 HH01
Claims (12)
- 【請求項１】 第１の入力レシーバー及びミラー型同期
回路及び第１のオフチップドライバーからなるリアル回
路と、前記ミラー型同期回路の遅延量を決定する第２の
入力レシーバー及び第２のオフチップドライバーからな
るダミー回路とを具備し、一定周期の外部クロック信号
に同期して内部クロック信号を発生する同期信号発生回
路において、 前記ダミー回路における前記第２の入力レシーバーと前
記第２のオフチップドライバーとの接続は、前記第２の
オフチップドライバーの出力部に前記第２の入力レシー
バーの入力部が接続されることを特徴とする同期信号発
生回路。 - 【請求項２】 前記第１、第２の入力レシーバーの入力
信号の信号レベル、及び、前記第１、第２の入力レシー
バーの出力信号の信号レベルが互いに等しく、かつ、前
記第１、第２のオフセットドライバーの入力信号の信号
レベル、及び、前記第１、第２のオフセットドライバー
の出力信号の信号レベルが互いに等しいことを特徴とす
る請求項１記載の同期信号発生回路。 - 【請求項３】 前記第１、第２の入力レシーバーは、入
力信号が小振幅の信号であって、出力信号が大振幅の信
号であることを特徴とする請求項２記載の同期信号発生
回路。 - 【請求項４】 前記第１、第２のオフチップドライバー
は、入力信号が大振幅の信号であって、出力信号が小振
幅の信号であることを特徴とする請求項２記載の同期信
号発生回路。 - 【請求項５】 前記第１、第２の入力レシーバーは、入
力信号が小振幅の信号であって、出力信号が大振幅の信
号であり、かつ、前記第１、第２のオフチップドライバ
ーは、入力信号が大振幅の信号であって、出力信号が小
振幅の信号であることを特徴とする請求項２記載の同期
信号発生回路。 - 【請求項６】 前記第１、第２の入力レシーバを構成す
る回路素子の接続方法は互いに同一であり、かつ、前記
第１、第２のオフチップドライバーを構成する回路素子
の接続方法は互いに同一であることを特徴とする請求項
１記載の同期信号発生回路。 - 【請求項７】 前記第２の入力レシーバーの出力信号の
立ち上がりの傾斜が任意に設定できるように構成される
こと特徴とする請求項１記載の同期信号発生回路。 - 【請求項８】 前記第２のオフチップドライバーの出力
信号の立ち上がりの傾斜が任意に設定できるように構成
されることを特徴とする請求項１記載の同期信号発生回
路。 - 【請求項９】 前記第２の入力レシーバーの出力信号の
立ち上がりの傾斜、及び、前記第２のオフチップドライ
バーの出力信号の立ち上がりの傾斜が共に任意に設定で
きるように構成されることを特徴とする請求項１記載の
同期信号発生回路。 - 【請求項１０】 前記ミラー型同期回路を除く前記リア
ル回路は、少なくともゲート幅ＷprのｐチャネルＭＯＳ
トランジスタと、ゲート幅ＷnrのｎチャネルＭＯＳトラ
ンジスタと、抵抗値Ｒr の抵抗と、容量値Ｃr の容量か
らなる回路を備え、前記ダミー回路は、少なくともゲー
ト幅ＷpdのｐチャネルＭＯＳトランジスタと、ゲート幅
ＷndのｎチャネルＭＯＳトランジスタと、抵抗値Ｒd の
抵抗と、容量値Ｃd の容量からなる回路を備え、スケー
リング比をａ（ａ＞１）とするとき、Ｗpd＝Ｗpr／ａ、
Ｗnd＝Ｗnr／ａ、Ｒd ＝Ｒr ×ａ、及びＣd ＝Ｃr ／ａ
の関係が成り立つことを特徴とする請求項１記載の同期
信号発生回路。 - 【請求項１１】 前記第１、第２のオフチップドライバ
ーは、それぞれｐチャネルＭＯＳトランジスタと、ｎチ
ャネルＭＯＳトランジスタと、第１の抵抗と、第２の抵
抗と、容量からなり、 前記ｐチャネルＭＯＳトランジスタのソースは第１の電
源電圧に接続され、このｐチャネルＭＯＳトランジスタ
のドレインは前記ｎチャネルＭＯＳトランジスタのドレ
インに接続され、このｎチャネルＭＯＳトランジスタの
ソースは第２の電源電圧に接続され、 前記ｐチャネル、及びｎチャネルＭＯＳトランジスタの
互いに接続されたドレインは前記第１の抵抗の一方の端
子に接続され、この第１の抵抗の他方の端子は前記第２
の抵抗の一方の端子に接続され、この第２の抵抗の他方
の端子は前記第１の電源電圧の１／２の電圧に接続さ
れ、前記第１の抵抗の他方の端子と前記第２の抵抗の一
方の端子との接続点は前記容量の一方の端子に接続さ
れ、この容量の他方の端子は前記第２の電源電圧に接続
され、 前記第１、第２のオフチップドライバーは、前記ｐチャ
ネル、及びｎチャネルＭＯＳトランジスタのゲートを入
力部とし、前記第１の抵抗の他方の端子と前記第２の抵
抗の一方の端子と前記容量の一方の端子との接続点を出
力部とするものであって、 かつ、前記第１のオフチップドライバーにおけるｐチャ
ネルＭＯＳトランジスタのゲート幅をＷpr、ｎチャネル
ＭＯＳトランジスタのゲート幅をＷnr、第１、第２の抵
抗の値をＲr 、容量の値をＣr とし、前記第２のオフチ
ップドライバーにおけるｐチャネルＭＯＳトランジスタ
のゲート幅をＷpd、ｎチャネルＭＯＳトランジスタのゲ
ート幅をＷnd、第１、第２の抵抗の値をＲd 、容量の値
をＣd とし、スケーリング比をａ（ａ＞１）とすると
き、Ｗpd＝Ｗpr／ａ、Ｗnd＝Ｗnr／ａ、Ｒd ＝Ｒr ×
ａ、及びＣd ＝Ｃr ／ａの関係が成り立つことを特徴と
する請求項１記載の同期信号発生回路。 - 【請求項１２】 前記第１、第２のオフチップドライバ
ーは、それぞれｐチャネルＭＯＳトランジスタと、ｎチ
ャネルＭＯＳトランジスタと、抵抗と、容量からなり、 前記ｐチャネルＭＯＳトランジスタのソースは第１の電
源電圧に接続され、このｐチャネルＭＯＳトランジスタ
のドレインは前記ｎチャネルＭＯＳトランジスタのドレ
インに接続され、このｎチャネルＭＯＳトランジスタの
ソースは第２の電源電圧に接続され、 前記ｐチャネル、及びｎチャネルＭＯＳトランジスタの
互いに接続されたドレインは前記抵抗の一方の端子に接
続され、この抵抗の他方の端子は前記容量の一方の端子
に接続され、この容量の他方の端子は前記第２の電源電
圧に接続され、 前記第１、第２のオフチップドライバーは、前記ｐチャ
ネル、及びｎチャネルＭＯＳトランジスタのゲートを入
力部とし、前記抵抗の他方の端子と前記容量の一方の端
子との接続点を出力部とするものであって、 かつ、前記第１のオフチップドライバーにおけるｐチャ
ネルＭＯＳトランジスタのゲート幅をＷpr、ｎチャネル
ＭＯＳトランジスタのゲート幅をＷnr、抵抗の値をＲr
、容量の値をＣr 、前記第２のオフチップドライバー
におけるｐチャネルＭＯＳトランジスタのゲート幅をＷ
pd、ｎチャネルＭＯＳトランジスタのゲート幅をＷnd、
抵抗の値をＲd 、容量の値をＣd 、スケーリング比をａ
（ａ＞１）とするとき、Ｗpd＝Ｗpr／ａ、Ｗnd＝Ｗnr／
ａ、Ｒd ＝Ｒr ×ａ、及びＣd ＝Ｃr ／ａの関係が成り
立つことを特徴とする請求項１記載の同期信号発生回
路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32420199A JP3762171B2 (ja) | 1999-11-15 | 1999-11-15 | 同期信号発生回路 |
| US09/706,842 US6337834B1 (en) | 1999-11-15 | 2000-11-07 | Synchronous signal generation circuit |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32420199A JP3762171B2 (ja) | 1999-11-15 | 1999-11-15 | 同期信号発生回路 |
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| Publication Number | Publication Date |
|---|---|
| JP2001144821A true JP2001144821A (ja) | 2001-05-25 |
| JP3762171B2 JP3762171B2 (ja) | 2006-04-05 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
| US (1) | US6337834B1 (ja) |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7019556B2 (en) | 2003-08-25 | 2006-03-28 | Hynix Semiconductor Inc. | Semiconductor memory device capable of adjusting impedance of data output driver |
| US7068078B2 (en) | 2003-08-25 | 2006-06-27 | Hynix Semiconductor Inc. | Data output driver |
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