JP2001144817A - データ通信システム - Google Patents

Abstract

(57)【要約】 【課題】従来のデータ通信システムにおけるメモリは、
記憶領域を予め固定されたある大きさ（割り当て領域）
に分割して格納する通信データの大きさを考慮していな
かったため、通信データが記憶されない未記憶領域が存
在し、設定された記憶容量を実質的に使用していなかっ
た。 【解決手段】本発明のデータ通信システムは、メモリ部
に書き込まれた通信データの記憶領域内の位置を示す先
頭アドレスをＦＩＦＯ制御されるレジスタに書き込み、
通信データ保持及び新たな通信データの書き込み可能等
を示唆するためのテーブルを作成して、コントロール部
で管理することにより、メモリ部の記憶領域を固定的に
区分した割り当て領域を廃止して、記憶領域を一体的に
管理し、データ未記憶領域の発生を防止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ローカルエリアネ
ットワーク（ＬＡＮ）等のデータ通信システムに用いら
れる伝送制御技術に係り、特に通信データを格納するメ
モリにおける格納方式が改善されたデータ通信システム
に関する。

【０００２】

【従来の技術】一般的にインターネットは、広域通信と
しての代表的なデータ通信システムであるが、これに対
して、同一構内や同一建物内のような狭い範囲で構築さ
れコンピュータ通信を主とする通信システムとして、ロ
ーカルエリアネットワーク（local area network）、所
謂ＬＡＮが知られており、代表的なものにイーサーネッ
トやトークンリング等がある。

【０００３】このＬＡＮにおいては、通常、小規模で経
済的に構築できるようにするため、専用の交換機を設け
ず、通信の端末（パーソナルコンピュータ）の増減が容
易にできるような構成となっている。そのため、端末自
身の処理によりネットワーク（伝送媒体）にアクセスし
ている。

【０００４】このネットワークにアクセスするための部
位としては、例えば、メディアアクセスコントローラ
（ＭＡＣ：media access controler：以下、ＭＡＣと称
する）が知られており、それぞれの端末に備えられてい
る。

【０００５】図７には、従来のＬＡＮ等のデータ通信シ
ステムの端末として用いられる、ＭＡＣを搭載するパー
ソナルコンピュータ（以下、ＰＣと称する）の概略的な
構成を示す。

【０００６】このＰＣは、ネットワークを通じて通信デ
ータの送受信を行うためのＭＡＣ２１と、種々のデータ
処理や演算処理やＰＣ内の各構成部位の制御を司る中央
処理装置（ＣＰＵ）２２と、ＤＲＡＭやＳＲＡＭで代表
される半導体素子からなる主メモリ部２３と、ＣＰＵ２
２により主メモリ部２３における初期アドレスや転送サ
イズなどが設定され、メモリ間のデータ転送を実行する
ダィレクト・メモリ・アクセス・コントローラ（direct
memory access controler：以下、ＤＭＡコントローラ
と称する）２４と、ＣＰＵ２２やＤＭＡコントローラ２
４の司令によりデータの書き込みや読み出しを行うメモ
リインターフェイス部２５等がそれぞれ、データや制御
信号の伝送路となる内部バス２６により接続されてい
る。

【０００７】図７に示したように構成されたＰＣによる
ネットワークとの通信を行う際のデータの流れについて
説明する。ここで、ネットワーク上を通信されるデータ
を通信データとし、所定長に分割されたパケットの単位
で伝送されるものとする。

【０００８】ここで、ＭＡＣ３１がネットワークから通
信データを受信した例について説明する。

【０００９】ネットワークから到来した通信データをＭ
ＡＣ３１が順次取り込み、一時的に格納して受信を終了
する。この時に、ＭＡＣ３１からＣＰＵ３２へ通信デー
タを受信した旨の割り込み信号がＣＰＵ３２へ若しく
は、ＤＭＡリクエストがＤＭＡコントローラ３４に出力
され、これらの司令により、メモリインターフェイス部
３５がＭＡＣ３１から通信データを内部バス３６を通じ
て読み出し、主メモリ部３３の指定された記憶領域に格
納される。

【００１０】図８には、主メモリ部３３の指定された記
憶領域に通信データが格納される状態を示す。通信デー
タは、種々の発信箇所から任意のパケット（Ｐ）の単位
でネットワークを通じて到来して格納される。従って、
受信したデータは、様々な大きさのパケットであるが、
主メモリの予め記憶容量が割り当てられた記憶領域（以
下、割り当て領域と称する）内に格納されている。

【００１１】例えば、図８に示すように、ある大きさに
区分された第１の割り当て領域に通信データＰ１，Ｐ２
が格納されていた場合に、次に受け取った通信データＰ
３が残りの第１の割り当て領域の容量では格納できない
場合には、次の第２の割り当て領域に格納されることと
なる。このように通信データの格納を行っていくと、例
えば、第２の割り当て領域には、通信データＰ３，Ｐ
４，Ｐ５が格納され、残った容量では、格納できない場
合に、通信データＰ６は、第３の割り当て領域に格納さ
れることとなる。

【００１２】

【発明が解決しようとする課題】前述した従来のデータ
通信システムにおけるメモリは、格納処理を高速且つ簡
易にするため、メモリの記憶領域が予め固定されたある
大きさ（割り当て領域）に分割されており、格納される
通信データの大きさを考慮したものではなかった。

【００１３】従って、パケットで管理される通信データ
Ｐ１，Ｐ２，Ｐ３…を受信した例においては、図８に示
したように、ある割り当て領域に通信データＰ１と通信
データＰ２とが格納され、残った記憶容量に次の通信デ
ータＰ３が格納できない場合には、次の割り当て領域に
まわされて記憶されることとなる。このため、それぞれ
の割り当て領域には、通信データが記憶されない未記憶
領域が存在することとなる。

【００１４】従って、予め固定された記憶容量毎に区分
しておけば、データ処理が効率的で高速処理できるが、
その反面、各割り当て領域に使用していない未記憶領域
が存在することとなり、設定された記憶容量を実質的に
使用することはできなかった。

【００１５】そこで本発明は、ネットワークで通信され
るパケット単位の通信データを格納するメモリにおい
て、固定値によるパーティションを廃止し、通信データ
を記憶する際に、記憶領域におけるデータアドレスを管
理するレジスタを設けて、通信データが格納されない未
記憶領域の発生を防止し、メモリの記憶容量が有効利用
されるデータ通信システムを提供することを目的とす
る。

【００１６】

【課題を解決するための手段】本発明は上記目的を達成
するために、通信データを任意長の種々のパケットに区
切り伝送を行うネットワークを通じて、データ送受信を
行うデータ通信システムにおいて、送受される上記通信
データを一体的な記憶領域に格納する記憶手段と、上記
記憶手段に上記通信データを格納する際に、該通信デー
タの先頭部分が格納された該記憶手段の記憶領域におけ
るアドレスを先頭アドレスとして順次、取り込み、ＦＩ
ＦＯ（first-in first-out）制御により取り込んだ先頭
アドレスをリプレースするテーブルを有するレジスタ手
段と、上記レジスタ手段のテーブルに書き込まれている
先頭アドレスの消去を示唆する制御手段とを備え、上記
テーブルに書き込まれた先頭アドレスが書き込まれてい
る状態のときは、その先頭アドレスに対応する上記記憶
手段に格納される通信データを保持し、上記テーブルか
ら先頭アドレスが消去されたときには、その先頭アドレ
スに対応する上記記憶手段に格納される通信データの記
憶領域を新たな通信データの書き込み可能状態にするデ
ータ通信システムを提供する。

【００１７】以上のような構成のデータ通信システム
は、記憶手段の記憶領域が固定値で区分されていない一
体的な記憶領域を有する主メモリ部、ＭＡＣ外付けバッ
ファ若しくは、ＭＡＣ内デュアルポートＲＡＭのいずれ
かからなり、これらに書き込まれた通信データの先頭部
分の記憶領域内におけるアドレスを、その通信データの
先頭アドレスとして、ＦＩＦＯ制御されるレジスタに書
き込み、通信データ保持及び新たな通信データの書き込
み可能等を示唆するためのテーブルを作成して、テーブ
ル上の有無により管理することにより、記憶手段の記憶
領域を固定的に区分した割り当て領域（パーティショ
ン）を廃止して、記憶領域を一体的に管理し、データ未
記憶領域の発生を防止する。

【００１８】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態について詳細に説明する。

【００１９】図１には、本発明による第１の実施形態と
して、データ通信システムの端末として用いられるパー
ソナルコンピュータ（ＰＣ）の概略的な構成を示す。こ
のデータ通信システムは、通信データを所定長のパケッ
トに区切り伝送するネットワーク通信に好適する。

【００２０】このＰＣは、ネットワークを通じて通信デ
ータの送受信を行うメディアアクセスコントローラ（me
dia access controler：以下、ＭＡＣと称する）１と、
種々のデータ処理や演算処理やＰＣ内の各構成部位の制
御を司る中央処理装置（ＣＰＵ）２と、ＤＲＡＭやＳＲ
ＡＭで代表される半導体素子からなる主メモリ部３と、
ＣＰＵ２により主メモリ部３における初期アドレスや転
送サイズなどが設定され、メモリ間のデータ転送を実行
するダィレクト・メモリ・アクセス・コントローラ（di
rect memory access controler：以下、ＤＭＡコントロ
ーラと称する）４と、主メモリ部３に対するインターフ
ェイス機能を有するメモリインターフェイス部７と、Ｃ
ＰＵ２やＤＭＡコントローラ４の司令により、ＭＡＣ１
に対して通信データの書き込みや読み出しを行うメモリ
コントロール部５とで構成され、各構成部位はデータ等
の伝送路となる内部バス６により接続されている。

【００２１】上記メモリコントロール部５は、コントロ
ール部５ａとレジスタ５ｂを有している。このコントロ
ール部５ａは、ＣＰＵ２やＤＭＡコントローラ４の司令
により、ＭＡＣ１３にアクセスして、インターフェイス
として機能する。またレジスタ５ｂは、例えばシフトレ
ジスタからなり、主メモリ部３に記憶されたそれぞれ通
信データの先頭アドレスを書き込み、または、ＣＰＵ２
の司令により、不要とされた通信データの先頭アドレス
を消去する。このレジスタ５ｂは、格納された順に通信
データをリプレースしていくＦＩＦＯ（first-in first
-out）動作を行わせるためのロジック回路を備える。つ
まり、先頭アドレスによる管理を行い、先に入力された
順に先頭アドレスを消去することにより、主メモリ部３
へ先に格納された通信データから出力（消去）していく
ように構成されている。

【００２２】図２には、主メモリ部の記憶領域に格納さ
れた通信データの状態とレジスタとの関係を示す図であ
る。

【００２３】この構成において、ネットワークを通じて
受信した通信データは、ＭＡＣ１の図示しないメモリ部
に一旦格納される。その受信終了の後、メモリコントロ
ール部５のコントロール部５ａのインターフェイス機能
を介して、主メモリ部３に通信データが転送される。

【００２４】この時、例えば受信した通信データとし
て、通信データＰ１が転送された場合、図２（ａ）に示
すように通信データＰ１の先頭が格納される主メモリの
アドレスを先頭アドレスＡ１として、レジスタ５ｂのテ
ーブルに書き込む。

【００２５】このテーブルに先頭アドレスが書き込まれ
ると、この先頭アドレスに対応する通信データは主メモ
リ部２に保持することが規定され、通信データが処理さ
れるか、ＣＰＵ２からの司令がない限り、消去されるこ
とが禁止される。

【００２６】そして、次に主メモリ部３に格納される通
信データＰ２は、先に格納された通信データＰ１の最尾
に引き続き、通信データＰ２の先頭部分から格納され、
その時、レジスタ５ｂには、通信データＰ１に続いて通
信データＰ２の先頭アドレスＡ２が書き込まれる。

【００２７】以降、主メモリ部３に通信データＰ３，
…，Ｐｎを格納する際に、それぞれ通信データの先頭部
分が格納された主メモリ部のアドレスを先頭アドレスと
して、レジスタ５ｂに順次、書き込んでいくことによ
り、図２（ｂ）に示すように通信データＰ１，Ｐ２，Ｐ
３，…，Ｐｎの先導アドレスＡ１，Ａ２，Ａ３，…，Ａ
ｎのテーブルが作成される。このテーブルにおける先頭
アドレスの管理方法としては、例えば、前述したように
ＦＩＦＯ動作させるロジック回路により、書き込まれた
順に先頭アドレスをリプレースすることにより行われ
る。

【００２８】そして、このレジスタ５ｂのテーブルに書
き込まれた先頭アドレスに対応するデータがＣＰＵ２に
より処理された場合若しくは、ＣＰＵ２からクリア指示
があった場合には、その先頭アドレスをクリアする。こ
のクリアされた先頭アドレスに対応する通信データは、
主メモリ部２に保存を維持する必要がなくなったものと
され、新たな通信データに書き換え可能（free space）
な状態となる。

【００２９】即ち、通信データが書き込まれた時点で
は、レジスタ５ｂには、通信データＰ１〜Ｐｎまでの先
頭アドレスＡ１〜Ａｎが書き込まれているが、ＣＰＵ２
に処理された通信データの先頭アドレスは、コントロー
ル部５ａの制御により、クリアされる。例えば、通信デ
ータＰ１がＣＰＵ２により処理され、格納しておく必要
がなくなった場合、レジスタ５ｂに書き込まれている先
頭アドレスＡ１をクリアすることにより、通信データＰ
１が記憶されていた領域は新たな通信データの記録可能
な状態となる。

【００３０】以上説明したように、本実施形態によれ
ば、主メモリ部に書き込まれた通信データの記憶領域内
の位置を示す先頭アドレスをＦＩＦＯ制御されるレジス
タに書き込み、通信データ保持及び新たな通信データの
書き込み可能等を示唆するためのテーブルを作成して、
コントロール部で管理することにより、従来のような主
メモリの記憶領域を固定的に区分する割り当て領域（パ
ーティション）を廃止して、記憶領域を一体的に管理
し、データ未記憶領域の発生を防止して、有効的に記憶
領域を利用することができる。

【００３１】次に図３には、第２の実施形態として、通
信データを記憶するメモリを第１の実施形態の主メモリ
に代わって、ＭＡＣの外付けバッファに適用したパーソ
ナルコンピュータ（ＰＣ）の構成例を示し説明する。
尚、本実施形態の構成部位で前述した図１に示した構成
部位と同等の構成部位には同じ参照符号を付して、その
説明は省略する。

【００３２】このＰＣは、ネットワークを通じて通信デ
ータの送受信を行い、レジスタを備えるＭＡＣ１１と、
中央処理装置（ＣＰＵ）２と、主メモリ部３と、ＣＰＵ
２やＤＭＡコントローラ４の制御により通信データの書
き込みや読み出しを行うためインターフェイス機能とし
て動作するメモリインターフェイス部１２と、送受信を
行うための通信データを格納するバッファ１３と、ＤＭ
Ａコントローラ４とで構成され、データ等の伝送路とな
る内部バス６により接続されている。

【００３３】このＭＡＣ１１においては、ＭＡＣ内の構
成部位を制御する中央制御部１４内に第１実施形態と同
等のＦＩＦＯ動作を行うロジック回路を備え、バッファ
１３に格納される通信データの先頭アドレスを書き込む
テーブルを有するレジスタを含んでいる。

【００３４】前述した図２を参照して、本実施形態のデ
ータ通信システムにおけるデータ通信について説明す
る。

【００３５】ネットワークを通じて受信した通信データ
は、ＭＡＣ１１の図示しないメモリ部に一旦格納され
る。その受信終了の後、外付けされたバッファ１３に通
信データが転送される。

【００３６】このデータ転送時に、例えば、受信したデ
ータとして通信データＰ１が転送された場合、図２
（ａ）に示すように通信データＰ１の先頭が格納される
バッファ１３のアドレスを先頭アドレスＡ１として、Ｍ
ＡＣ１１内のレジスタの図２（ｂ）に示すようなテーブ
ルに書き込む。後続する通信データＰ２，Ｐ３…におい
てもバッファ１３に記憶されると共に順次、それらの通
信データに対応する先頭アドレスＡ１，Ａ２，…がテー
ブルに書き込まれる。

【００３７】以降は、前述した第１の実施形態と同様
に、ＣＰＵ２がバッファ１３から通信データを読み出し
て処理を行うと、レジスタに書き込まれたその通信デー
タの先頭アドレスがクリアされ、バッファ１３の先頭ア
ドレスが示唆する記憶領域が新たな通信データの書き込
み可能（free space）状態となる。

【００３８】本実施形態においても、前述した第１の実
施形態と同等の作用・効果を得ることができる。

【００３９】次に図４には、第３の実施形態として、通
信データを格納するメモリとして、受信用と送信用にデ
ュアルポートＲＡＭをそれぞれ備えているＭＡＣに適用
したパーソナルコンピュータ（ＰＣ）の構成例を示し説
明する。尚、本実施形態の構成部位で前述した第１，第
２の実施形態の構成部位と同等の構成部位には同じ参照
符号を付して、その説明は省略する。

【００４０】本実施形態のＭＡＣ１６は、通信データに
関して、従来の構成におけるシステムの主メモリ部と同
様に機能するデュアルポートＲＡＭ１５を受信用と送信
用にそれぞれ備えている。このデュアルポートＲＡＭ１
５は、データの入出力が独立して実行可能な入力ポート
及び出力ポートとの２つのポートを有している。これら
のデュアルポートＲＡＭ１５は、通常状態で送受信を行
う通信データを格納していることにより、通信時におけ
る主メモリ部３との間のデータ転送が不要であり、また
システムのＣＰＵ２により通信データを読み出して処理
プログラム上に展開することができる。

【００４１】また、ＭＡＣ１６内には、ＭＡＣ内の構成
部位を制御する中央制御部１４内に第１実施形態と同等
のＦＩＦＯ動作を行い、デュアルポートＲＡＭ１５に格
納される通信データの先頭アドレスを書き込むテーブル
を有するレジスタを含んでいる。

【００４２】図５には、本実施形態におけるＭＡＣ１６
の構成例を示す。

【００４３】このＭＡＣ１６は、ＬＡＮ等のネットワー
クと接続し、通信データの入出力を行うためのインター
フェイス部（ＭＡＣブロック）２１と、このインターフ
ェイス部２１を通じて取り込んだ受信データを順次入力
して小容量バッファとして機能する入力メモリ部２２
と、入力メモリ部２２から読み出された受信データを入
力ポートから格納する受信用デュアルポートＲＡＭ２３
と、送信するためのデータ若しくは、新たに作成したデ
ータを格納する送信用デュアルポートＲＡＭ２４と、送
信用デュアルポートＲＡＭ２４から読み出された送信デ
ータを順次入力して小容量バッファとして機能し、イン
ターフェイス部２１を通じてネットワークにデータを伝
送する出力メモリ部２５と、ＭＡＣ１６（受信用デュア
ルポートＲＡＭ２３及び送信用デュアルポートＲＡＭ２
４）とシステム側の間で行われる通信データのデータ転
送の際に、インターフェイスとして機能する転送部２６
と、ＭＡＣ１６内の各構成部位を制御し、前述したレジ
スタを備える中央制御部１４とで構成される。

【００４４】このような構成において、本実施形態のデ
ータ通信システムによるデータ通信について説明する。
ネットワークを通じて受信した通信データは、中央制御
部１４の制御により、ネットワークからインターフェイ
ス部２１を通じて、入力メモリ部２２にデータを順次取
り込み一時的に蓄積し、その後、受信用デュアルポート
ＲＡＭ２３に格納される。

【００４５】この時、例えば、受信したデータとして通
信データＰ１が入力メモリ部２２から受信用デュアルポ
ートＲＡＭ２３に転送された場合、前述したように、図
２（ａ）に示す通信データＰ１の先頭が格納される受信
用デュアルポートＲＡＭ２３のアドレスを先頭アドレス
Ａ１として、中央制御部１４内のレジスタのテーブルに
書き込む。

【００４６】後続する通信データＰ２，Ｐ３…において
も受信用デュアルポートＲＡＭ２３に記憶されると共に
順次、テーブルに対応する先頭アドレスが書き込まれ
る。

【００４７】以降は、前述した第１の実施形態と同様
に、ＣＰＵ２が受信用デュアルポートＲＡＭ２３から通
信データを読み出して処理を行うと、レジスタに書き込
まれたその通信データの先頭アドレスがＦＩＦＯ方式に
よりクリアされ、受信用デュアルポートＲＡＭ２３の先
頭アドレスが示唆する記憶領域が新たな通信データの書
き込み可能（free space）状態となる。

【００４８】以降、ＣＰＵ２は、メモリインターフェイ
ス部１２と転送部２６を通じて、受信用デュアルポート
ＲＡＭ２３にアクセスして、出力ポート側から取り込ま
れた受信データを直接取り込み、ＣＰＵ２のプログラム
上に展開することができる。

【００４９】本実施形態では、入力ポートと出力ポート
を備え、それぞれ独立して入出力が可能なデュアルポー
トＲＡＭを採用しているため、受信用デュアルポートＲ
ＡＭ２３から受信データを読み出している最中であって
も、入力メモリ部２２から新たに受信した通信データを
書き込むことができる。

【００５０】次に、ＭＡＣ１６からネットワークへデー
タを送信する場合について説明する。 中央制御部１４
の制御により、処理プログラム等で作成されたデータを
メモリインターフェイス部１２及び転送部２６を介し
て、送信用デュアルポートＲＡＭ２４に送信データとし
て格納する。

【００５１】この時、前述した受信時と同様に、送信す
るデータとして通信データＰ１が転送部２６から送信用
デュアルポートＲＡＭ２４に転送された場合、通信デー
タＰ１の先頭部分が格納される送信用デュアルポートＲ
ＡＭ２４のアドレスを先頭アドレスＡ１として、中央制
御部１４内のレジスタのテーブルに書き込む。以降は、
受信時と同様に、格納された通信データに対応する先頭
アドレスが書き込まれたテーブルを作成し、ＦＩＦＯ方
式により、送信が完了した通信データの先頭アドレスを
クリアして、送信用デュアルポートＲＡＭ２４の記憶領
域を新たに送信するための通信データが書き込み可能状
態にする。

【００５２】この実施形態では、ＭＡＣ１６に、デュア
ルポートＲＡＭを採用したことにより、格納のための動
作と読み出しのための動作とがそれぞれ独立して実行で
き、同時に若しくは並列して、データの格納及び読み出
しの動作が実行できる。

【００５３】また、前述した各実施形態のレジスタにお
いては、通信データの先頭アドレスだけを書き込んだテ
ーブルを作成したが、これに限定されず、図６に示すよ
うにテーブルに通信データにおける先頭アドレスと終了
アドレスとで対を成して書き込むことにより、通信デー
タの記憶領域を把握することができる。

【００５４】このテーブルを参照して、主メモリ部、外
付けバッファ若しくは、デュアルポートＲＡＭ等のメモ
リの記憶領域を管理することにより、先頭アドレスだけ
による管理よりも、レジスタの規模が大型化するが、未
記憶領域を正確に把握することができる。

【００５５】

【発明の効果】以上詳述したように本発明によれば、ネ
ットワークで通信されるパケット単位の通信データを格
納するメモリにおいて、固定値によるパーティションを
廃止し、通信データを記憶する際に、記憶領域における
データアドレスを管理するレジスタを設けて、通信デー
タが格納されない未記憶領域の発生を防止し、メモリの
記憶容量が有効利用されるデータ通信システムを提供す
ることができる。

【図面の簡単な説明】

【図１】本発明によるデータ通信システムに係る第１の
実施形態における通信の端末（パーソナルコンピュー
タ）の構成例を示す図である

【図２】図１に示した主メモリ部の記憶領域に格納され
た通信データの状態とレジスタとの関係を示す図であ
る。

【図３】第２の実施形態として、通信データを記憶する
メモリにＭＡＣの外付けバッファを適用したパーソナル
コンピュータ（ＰＣ）の構成例を示す図である。

【図４】第３の実施形態として、通信データを記憶する
メモリにデュアルポートＲＡＭを適用したパーソナルコ
ンピュータ（ＰＣ）の構成例を示す図である。

【図５】図４に示したＭＡＣの構成例を示す図である。

【図６】通信データにおける先頭アドレスと終了アドレ
スとの対で書き込んだテーブルの一例である。

【図７】従来のデータ通信システムにおける通信の端末
の構成例を示す図である。

【図８】従来のデータ通信システムにおける主メモリ部
の記憶領域に通信データが格納された状態を示す図であ
る。

【符号の説明】

１…メディアアクセスコントローラ（ＭＡＣ） ２…中央処理装置（ＣＰＵ） ３…主メモリ部 ４…ダィレクト・メモリ・アクセス・コントローラ ５…メモリコントロール部 ５ａ…コントロール部 ５ｂ…レジスタ ６…内部バス ７…メモリインターフェイス部

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１２年３月２３日（２０００．３．２
３）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００６

【補正方法】変更

【補正内容】

【０００６】このＰＣは、ネットワークを通じて通信デ
ータの送受信を行うためのＭＡＣ２１と、種々のデータ
処理や演算処理やＰＣ内の各構成部位の制御を司る中央
処理装置（ＣＰＵ）２２と、ＤＲＡＭやＳＲＡＭで代表
される半導体素子からなる主メモリ部２３と、ＣＰＵ２
２により主メモリ部２３における初期アドレスや転送サ
イズなどが設定され、メモリ間のデータ転送を実行する
ダィレクト・メモリ・アクセス・コントローラ（direct
memory access controler：以下、ＤＭＡコントローラ
と称する）２４と、ＣＰＵ２２やＤＭＡコントローラ２
４の指令によりデータの書き込みや読み出しを行うメモ
リインターフェイス部２５等がそれぞれ、データや制御
信号の伝送路となる内部バス２６により接続されてい
る。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００９

【補正方法】変更

【補正内容】

【０００９】ネットワークから到来した通信データをＭ
ＡＣ３１が順次取り込み、一時的に格納して受信を終了
する。この時に、ＭＡＣ３１からＣＰＵ３２へ通信デー
タを受信した旨の割り込み信号がＣＰＵ３２へ若しく
は、ＤＭＡリクエストがＤＭＡコントローラ３４に出力
され、これらの指令により、メモリインターフェイス部
３５がＭＡＣ３１から通信データを内部バス３６を通じ
て読み出し、主メモリ部３３の指定された記憶領域に格
納される。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００２０

【補正方法】変更

【補正内容】

【００２０】このＰＣは、ネットワークを通じて通信デ
ータの送受信を行うメディアアクセスコントローラ（me
dia access controler：以下、ＭＡＣと称する）１と、
種々のデータ処理や演算処理やＰＣ内の各構成部位の制
御を司る中央処理装置（ＣＰＵ）２と、ＤＲＡＭやＳＲ
ＡＭで代表される半導体素子からなる主メモリ部３と、
ＣＰＵ２により主メモリ部３における初期アドレスや転
送サイズなどが設定され、メモリ間のデータ転送を実行
するダィレクト・メモリ・アクセス・コントローラ（di
rect memory access controler：以下、ＤＭＡコントロ
ーラと称する）４と、主メモリ部３に対するインターフ
ェイス機能を有するメモリインターフェイス部７と、Ｃ
ＰＵ２やＤＭＡコントローラ４の指令により、ＭＡＣ１
に対して通信データの書き込みや読み出しを行うメモリ
コントロール部５とで構成され、各構成部位はデータ等
の伝送路となる内部バス６により接続されている。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００２１

【補正方法】変更

【補正内容】

【００２１】上記メモリコントロール部５は、コントロ
ール部５ａとレジスタ５ｂを有している。このコントロ
ール部５ａは、ＣＰＵ２やＤＭＡコントローラ４の指令
により、ＭＡＣ１３にアクセスして、インターフェイス
として機能する。またレジスタ５ｂは、例えばシフトレ
ジスタからなり、主メモリ部３に記憶されたそれぞれ通
信データの先頭アドレスを書き込み、または、ＣＰＵ２
の指令により、不要とされた通信データの先頭アドレス
を消去する。このレジスタ５ｂは、格納された順に通信
データをリプレースしていくＦＩＦＯ（first-in first
-out）動作を行わせるためのロジック回路を備える。つ
まり、先頭アドレスによる管理を行い、先に入力された
順に先頭アドレスを消去することにより、主メモリ部３
へ先に格納された通信データから出力（消去）していく
ように構成されている。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００２５

【補正方法】変更

【補正内容】

【００２５】このテーブルに先頭アドレスが書き込まれ
ると、この先頭アドレスに対応する通信データは主メモ
リ部２に保持することが規定され、通信データが処理さ
れるか、ＣＰＵ２からの指令がない限り、消去されるこ
とが禁止される。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 通信データを任意長の種々のパケットに
   区切り伝送を行うネットワークを通じて、データ送受信
   を行うデータ通信システムにおいて、 送受される上記通信データを一体的な記憶領域に格納す
   る記憶手段と、 上記記憶手段に上記通信データを格納する際に、該通信
   データの先頭部分が格納された該記憶手段の記憶領域に
   おけるアドレスを先頭アドレスとして順次、取り込み、
   ＦＩＦＯ（first-in first-out）制御により取り込んだ
   先頭アドレスをリプレースするテーブルを有するレジス
   タ手段と、 上記レジスタ手段のテーブルに書き込まれている先頭ア
   ドレスの消去を示唆する制御手段と、を具備し、 上記テーブルに書き込まれた先頭アドレスが書き込まれ
   ている状態のときは、その先頭アドレスに対応する上記
   記憶手段に格納される通信データを保持し、上記テーブ
   ルから先頭アドレスが消去されたときには、その先頭ア
   ドレスに対応する上記記憶手段に格納される通信データ
   の記憶領域を新たな通信データの書き込み可能状態にす
   ることを特徴とするデータ通信システム。
2. 【請求項２】 上記レジスタ手段は、 ＦＩＦＯ動作を行うロジック回路と、シフトレジスタと
   の組み合わせにより構成されることを特徴とする請求項
   １に記載のデータ通信システム。
3. 【請求項３】 通信データを任意長の種々のパケットに
   区切り伝送するネットワークを通じて、データ送受信を
   行うメディアアクセスコントローラ（mediaaccess cont
   roler）が搭載されるデータ通信システムにおいて、 上記メディアアクセスコントローラは、 上記ネットワークからの通信データを取り込み一体的な
   記憶領域に格納するための、データ入出力が独立して実
   行可能な入力ポート及び出力ポートを備える受信用デュ
   アルポートＲＡＭと、 上記ネットワークを通じて送信する通信データを取り込
   み一体的な記憶領域に格納するための、データ入出力が
   独立して実行可能な入力ポート及び出力ポートを備える
   送信用デュアルポートＲＡＭと、 上記ネットワーク側と接続して、通信データの送受信を
   行うインターフェイス部と、 上記データ通信システム側の構成部位との通信データの
   データ転送におけるインターフェイスとして機能する転
   送部と、 上記送信・受信用デュアルポートＲＡＭに上記通信デー
   タをそれぞれ格納する際に、該通信データの先頭部分が
   格納された該送信・受信用デュアルポートＲＡＭの記憶
   領域におけるアドレスを先頭アドレスとして順次、取り
   込み、ＦＩＦＯ（first-in first-out）制御により取り
   込んだ先頭アドレスをリプレースするテーブルを有する
   レジスタと、 各構成部位の制御を司り、且つ上記レジスタ手段のテー
   ブルに書き込まれている先頭アドレスの消去を示唆する
   制御手段と、を具備し、 上記テーブルに書き込まれた先頭アドレスが書き込まれ
   ている状態のときは、その先頭アドレスに対応する上記
   記憶手段に格納される通信データは保持し、上記テーブ
   ルから先頭アドレスが消去されたときには、その先頭ア
   ドレスに対応する上記記憶手段に格納される通信データ
   の記憶領域を新たな通信データの書き込み可能状態にす
   ることを特徴とするデータ通信システム。