JP2001144536A - 同軸共振器およびそれを備える発振回路 - Google Patents
同軸共振器およびそれを備える発振回路Info
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- JP2001144536A JP2001144536A JP2000293700A JP2000293700A JP2001144536A JP 2001144536 A JP2001144536 A JP 2001144536A JP 2000293700 A JP2000293700 A JP 2000293700A JP 2000293700 A JP2000293700 A JP 2000293700A JP 2001144536 A JP2001144536 A JP 2001144536A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/18—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising distributed inductance and capacitance
- H03B5/1805—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising distributed inductance and capacitance the frequency-determining element being a coaxial resonator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B2201/00—Aspects of oscillators relating to varying the frequency of the oscillations
- H03B2201/02—Varying the frequency of the oscillations by electronic means
- H03B2201/0208—Varying the frequency of the oscillations by electronic means the means being an element with a variable capacitance, e.g. capacitance diode
Landscapes
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】 （修正有）
【課題】セラミック同軸共振器によって得られる利点を
維持しながら高発振周波数要件を満足するＶＣＯの代替
実施形態を提供する。 【解決手段】４つのセラミック同軸共振器４００をリン
グ構成に結合した発振器が提供される。各同軸共振器４
００は、９０°の電気的長さを持ち、並列に結合された
増幅器４０２を備える。増幅器４０２は、９０°にほぼ
等しい移相を有し、同調電圧によって制御される。動作
中、４つの発振信号は、同じ周波数であるが９０°の倍
数だけ位相がずれるよう生成される。これらの発振信号
が組み合わされたとき、得られる信号は、元の発振信号
の周波数の４倍の発振信号である。同時に、その組合せ
に使用された発振信号のうちの１つがサンプリングさ
れ、帰還のためにＰＬＬ−ＦＳ内で使用され、全体とし
て帰還に関する低周波数サンプリング能力に加え、この
出力周波数の増大が、ＰＬＬ−ＦＳ内の周波数逓倍およ
び分割の必要性を低減する。
維持しながら高発振周波数要件を満足するＶＣＯの代替
実施形態を提供する。 【解決手段】４つのセラミック同軸共振器４００をリン
グ構成に結合した発振器が提供される。各同軸共振器４
００は、９０°の電気的長さを持ち、並列に結合された
増幅器４０２を備える。増幅器４０２は、９０°にほぼ
等しい移相を有し、同調電圧によって制御される。動作
中、４つの発振信号は、同じ周波数であるが９０°の倍
数だけ位相がずれるよう生成される。これらの発振信号
が組み合わされたとき、得られる信号は、元の発振信号
の周波数の４倍の発振信号である。同時に、その組合せ
に使用された発振信号のうちの１つがサンプリングさ
れ、帰還のためにＰＬＬ−ＦＳ内で使用され、全体とし
て帰還に関する低周波数サンプリング能力に加え、この
出力周波数の増大が、ＰＬＬ−ＦＳ内の周波数逓倍およ
び分割の必要性を低減する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に同軸共振器
に関し、より具体的には、同軸共振器の発振回路設計の
改善に関する。
に関し、より具体的には、同軸共振器の発振回路設計の
改善に関する。
【０００２】
【従来の技術】発振器は、多くの様々な技術分野、特に
拡大する通信業界で必要とされている。通信の適用分野
では、発振器は一般に、その後に情報信号が変調される
特定の周波数の搬送波信号を生成するのに使用される。
例えば、パーソナル・コミュニケーション・システム
（ＰＣＳ）内での電圧制御発振器（ＶＣＯ）は通常、約
１９００ＭＨｚで同調される。
拡大する通信業界で必要とされている。通信の適用分野
では、発振器は一般に、その後に情報信号が変調される
特定の周波数の搬送波信号を生成するのに使用される。
例えば、パーソナル・コミュニケーション・システム
（ＰＣＳ）内での電圧制御発振器（ＶＣＯ）は通常、約
１９００ＭＨｚで同調される。
【０００３】図１は、通信装置内のＶＣＯに関する標準
実装形態である典型的な位相ロック・ループ周波数シン
セサイザ（ＰＬＬ−ＦＳ：Phase Locked Loop-Frequenc
y Synthesizer）を示すブロック図である。図１に示さ
れるケースでは、ＰＬＬ−ＦＳは、第１の分周器２２
と、位相検波器２４と、ループ・フィルタ２６と、電圧
制御型同軸共振発振器（ＶＣ−ＣＲＯ：Voltage Contro
lled-Coaxial ResonatorOscillator）２８の形のＶＣＯ
と、ＶＣ−ＣＲＯ２８から出力された信号のサンプルを
生成するカプラ３０と、信号ＳＯＵＴ（ｔ）を出力する
増幅器３２とに直列に結合された、この場合８ＭＨｚで
動作する水晶基準発振器２０を備える。さらに、ＰＬＬ
−ＦＳは、カプラ３０および位相検波器２４の間に結合
された第２の分周器３６を備える位相帰還経路を備え
る。
実装形態である典型的な位相ロック・ループ周波数シン
セサイザ（ＰＬＬ−ＦＳ：Phase Locked Loop-Frequenc
y Synthesizer）を示すブロック図である。図１に示さ
れるケースでは、ＰＬＬ−ＦＳは、第１の分周器２２
と、位相検波器２４と、ループ・フィルタ２６と、電圧
制御型同軸共振発振器（ＶＣ−ＣＲＯ：Voltage Contro
lled-Coaxial ResonatorOscillator）２８の形のＶＣＯ
と、ＶＣ−ＣＲＯ２８から出力された信号のサンプルを
生成するカプラ３０と、信号ＳＯＵＴ（ｔ）を出力する
増幅器３２とに直列に結合された、この場合８ＭＨｚで
動作する水晶基準発振器２０を備える。さらに、ＰＬＬ
−ＦＳは、カプラ３０および位相検波器２４の間に結合
された第２の分周器３６を備える位相帰還経路を備え
る。
【０００４】図１のブロック図では、水晶基準発振器２
０は８ＭＨｚで水晶基準信号を出力し、その信号がその
後、第１の分周器２２によって１６０ＫＨｚに分割され
る。位相検波器２４は、分割された水晶基準信号を受け
取り、その位相を帰還信号と比較する。帰還信号の生成
は本明細書で以下に記述する。位相検波器２４の出力
は、ベースバンド信号であり、その振幅は、位相検波器
２４に入力される２つの信号の位相差に比例する（しか
し、位相検波器２４の出力は、１６０ＫＨｚの正数倍で
の比較周波数のスプリアスをも伴う）。ループ・フィル
タ２６（これは、受動または能動であることができる）
は、位相検波器２４からの出力を受け取り、比較周波数
（１６０ＫＨｚ）の倍数（ｎ×１６０ＫＨｚ）における
成分を拒絶することによって信号内のスプリアスを除去
し、ベースバンド信号のみを残す。このフィルタリング
された結果は、ＶＣ−ＣＲＯ２８の同調ポート３４に制
御電圧として供給され、その周波数は、バラクタ・ダイ
オード装置（図示せず）によって制御される。この場
合、ＶＣ−ＣＲＯ２８は、セラミック同軸共振器によっ
て安定化されるコルピッツ発振器を備え、該コルピッツ
発振器は、使用される特定の共振器の共振周波数および
同調ポート３４に印加される制御電圧に基づく発振周波
数で信号を生成する。発振周波数は通常、共振周波数よ
りもわずかに小さい（典型的には２００ＭＨｚと５ＧＨ
ｚの間）。
０は８ＭＨｚで水晶基準信号を出力し、その信号がその
後、第１の分周器２２によって１６０ＫＨｚに分割され
る。位相検波器２４は、分割された水晶基準信号を受け
取り、その位相を帰還信号と比較する。帰還信号の生成
は本明細書で以下に記述する。位相検波器２４の出力
は、ベースバンド信号であり、その振幅は、位相検波器
２４に入力される２つの信号の位相差に比例する（しか
し、位相検波器２４の出力は、１６０ＫＨｚの正数倍で
の比較周波数のスプリアスをも伴う）。ループ・フィル
タ２６（これは、受動または能動であることができる）
は、位相検波器２４からの出力を受け取り、比較周波数
（１６０ＫＨｚ）の倍数（ｎ×１６０ＫＨｚ）における
成分を拒絶することによって信号内のスプリアスを除去
し、ベースバンド信号のみを残す。このフィルタリング
された結果は、ＶＣ−ＣＲＯ２８の同調ポート３４に制
御電圧として供給され、その周波数は、バラクタ・ダイ
オード装置（図示せず）によって制御される。この場
合、ＶＣ−ＣＲＯ２８は、セラミック同軸共振器によっ
て安定化されるコルピッツ発振器を備え、該コルピッツ
発振器は、使用される特定の共振器の共振周波数および
同調ポート３４に印加される制御電圧に基づく発振周波
数で信号を生成する。発振周波数は通常、共振周波数よ
りもわずかに小さい（典型的には２００ＭＨｚと５ＧＨ
ｚの間）。
【０００５】ＶＣ−ＣＲＯ２８から出力される高周波数
信号は、カプラ３０によってサンプリングされ、第２の
分周器３６によって周波数分割されて、位相検波器２４
に入力される帰還信号を生成する。帰還信号の周波数が
第２の分周器３６内で分割される量が、位相検波器２６
から出力される制御電圧を決定する、ということを理解
されたい。その後、この電圧レベルによって、ＶＣ−Ｃ
ＲＯ２８が同調される発振周波数が決定され、分割係数
を変更することにより、発振周波数のステップを変更す
ることができるようになる。図１に示されるように、Ｖ
Ｃ−ＣＲＯ２８からの出力は、信号を増幅して該増幅さ
れた結果を信号ＳＯＵＴ（ｔ）として出力する増幅器３
２において受け取られる。全体として、ＰＬＬシンセサ
イザのアーキテクチャは、ＶＣ−ＣＲＯ周波数について
のデジタル制御を可能にし、また基準水晶発振器に対し
てＶＣ−ＣＲＯをロックして、温度、エージング（agei
ng）、機械的応力などのすべてのシステム条件について
発生源の周波数安定性を保証する。
信号は、カプラ３０によってサンプリングされ、第２の
分周器３６によって周波数分割されて、位相検波器２４
に入力される帰還信号を生成する。帰還信号の周波数が
第２の分周器３６内で分割される量が、位相検波器２６
から出力される制御電圧を決定する、ということを理解
されたい。その後、この電圧レベルによって、ＶＣ−Ｃ
ＲＯ２８が同調される発振周波数が決定され、分割係数
を変更することにより、発振周波数のステップを変更す
ることができるようになる。図１に示されるように、Ｖ
Ｃ−ＣＲＯ２８からの出力は、信号を増幅して該増幅さ
れた結果を信号ＳＯＵＴ（ｔ）として出力する増幅器３
２において受け取られる。全体として、ＰＬＬシンセサ
イザのアーキテクチャは、ＶＣ−ＣＲＯ周波数について
のデジタル制御を可能にし、また基準水晶発振器に対し
てＶＣ−ＣＲＯをロックして、温度、エージング（agei
ng）、機械的応力などのすべてのシステム条件について
発生源の周波数安定性を保証する。
【０００６】ＰＬＬ−ＦＳ内でＶＣ−ＣＲＯを安定化さ
せるためにセラミック同軸共振器を使用することにはい
くつかの利点がある。これらの利点は、セラミック同軸
共振器の物理設計に関連する。典型的には、セラミック
同軸共振器は、直方体として形成されたセラミック誘電
体材料を備え、同軸穴が該直方体を介して長手方向に通
り、電気コネクタが一端に接続されている。電気コネク
タに接続されたその端部、および場合によってはその向
かい合う２つの端部を除いた直方体の外側および内側の
面が、銅や銀などの金属で被覆される。このようにして
形成されたデバイスは、実質上、キャパシタンス、イン
ダクタンス、および抵抗を含む、ＴＥＭ（Ｔｒａｎｓｖ
ｅｒｓｅ Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ）モードの
ときに発振する共振高周波（ＲＦ）回路を形成する（コ
ルピッツ発振器を安定化する場合）。この設計で得られ
る利点は、高いＱ値（典型的には約８００）、したがっ
て共振器に関連する低ノイズ発振、およびセラミック同
軸共振器を特徴付ける温度安定性およびマイクロホニッ
クス（microphonic）に対する抵抗を含む。これらの利
点は、低コストというさらなる重要な利点をもたらす。
現在では、共振器当たり約６５セントである。
せるためにセラミック同軸共振器を使用することにはい
くつかの利点がある。これらの利点は、セラミック同軸
共振器の物理設計に関連する。典型的には、セラミック
同軸共振器は、直方体として形成されたセラミック誘電
体材料を備え、同軸穴が該直方体を介して長手方向に通
り、電気コネクタが一端に接続されている。電気コネク
タに接続されたその端部、および場合によってはその向
かい合う２つの端部を除いた直方体の外側および内側の
面が、銅や銀などの金属で被覆される。このようにして
形成されたデバイスは、実質上、キャパシタンス、イン
ダクタンス、および抵抗を含む、ＴＥＭ（Ｔｒａｎｓｖ
ｅｒｓｅ Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ）モードの
ときに発振する共振高周波（ＲＦ）回路を形成する（コ
ルピッツ発振器を安定化する場合）。この設計で得られ
る利点は、高いＱ値（典型的には約８００）、したがっ
て共振器に関連する低ノイズ発振、およびセラミック同
軸共振器を特徴付ける温度安定性およびマイクロホニッ
クス（microphonic）に対する抵抗を含む。これらの利
点は、低コストというさらなる重要な利点をもたらす。
現在では、共振器当たり約６５セントである。
【０００７】残念ながら、現在設計されているセラミッ
ク同軸共振器の使用には重要な問題がある。セラミック
同軸共振器の共振周波数は、物理的制限のために、出力
することができる最大周波数を有する。セラミック同軸
共振器の共振周波数は、特定の共振器の物理的サイズお
よび形状に基づいている。一般に、共振器のサイズが小
さくなると、それだけ共振周波数が高くなり、逆も同様
である。問題は、セラミック同軸共振器が、製造するこ
とのできる最小サイズを有し、それが最大値以下の共振
周波数に制限することである。これは、現在設計されて
いるように、同軸共振発振器（ＣＲＯ：Coaxial Resona
tor Oscillator）が電圧制御されているか否かに関わら
ず、セラミック同軸共振器を使用する典型的なＣＲＯの
出力を約５ＧＨｚに制限する物理的な制限となる。
ク同軸共振器の使用には重要な問題がある。セラミック
同軸共振器の共振周波数は、物理的制限のために、出力
することができる最大周波数を有する。セラミック同軸
共振器の共振周波数は、特定の共振器の物理的サイズお
よび形状に基づいている。一般に、共振器のサイズが小
さくなると、それだけ共振周波数が高くなり、逆も同様
である。問題は、セラミック同軸共振器が、製造するこ
とのできる最小サイズを有し、それが最大値以下の共振
周波数に制限することである。これは、現在設計されて
いるように、同軸共振発振器（ＣＲＯ：Coaxial Resona
tor Oscillator）が電圧制御されているか否かに関わら
ず、セラミック同軸共振器を使用する典型的なＣＲＯの
出力を約５ＧＨｚに制限する物理的な制限となる。
【０００８】近年までは、以前の通信装置の動作の周波
数が典型的にこのレベルよりも低かったため、この５Ｇ
Ｈｚの制限がＶＣ−ＣＲＯまたはＣＲＯ内でのセラミッ
ク同軸共振器の使用に大きく影響しなかった。例えば、
ＰＣＳ装置は、約１９００ＭＨｚで動作する。現在、５
ＧＨｚよりも大きい発振周波数を有するＶＣＯを必要と
するいくつかの異なる通信標準がある。例えば、ＯＣ−
１９２ファイバ光信号は約１０ＧＨｚで伝送され、無線
を介してインターネットに使用されるように予定されて
いる新たに開発されたローカル・マルチポイント分散シ
ステム（ＬＭＤＳ：Local Multi-point Distribution S
ystem）は、２８〜３０ＧＨで動作するよう設定されて
いる。さらに高い発振周波数を必要とするさらなる開発
および標準が設計されると考えられる。
数が典型的にこのレベルよりも低かったため、この５Ｇ
Ｈｚの制限がＶＣ−ＣＲＯまたはＣＲＯ内でのセラミッ
ク同軸共振器の使用に大きく影響しなかった。例えば、
ＰＣＳ装置は、約１９００ＭＨｚで動作する。現在、５
ＧＨｚよりも大きい発振周波数を有するＶＣＯを必要と
するいくつかの異なる通信標準がある。例えば、ＯＣ−
１９２ファイバ光信号は約１０ＧＨｚで伝送され、無線
を介してインターネットに使用されるように予定されて
いる新たに開発されたローカル・マルチポイント分散シ
ステム（ＬＭＤＳ：Local Multi-point Distribution S
ystem）は、２８〜３０ＧＨで動作するよう設定されて
いる。さらに高い発振周波数を必要とするさらなる開発
および標準が設計されると考えられる。
【０００９】図１に示される標準ＶＣＯを使用するシス
テム内で信号の発振周波数を増大させるための１つのよ
く知られた技術は、ＶＣＯの後の段で、発振周波数を２
倍にする分周波ポンプ・ミキサ（subharmonically pump
ed mixer）を使用するものである。残念ながら、分周波
ポンプ・ミキサを使用しても、セラミック同軸共振器に
よって動作する標準ＶＣＯを使用するシステムは依然と
して、ＬＭＤＳ適用分野には不十分な１０ＧＨｚの最大
発振周波数に制限される。したがって、実際のＶＣＯ内
部で発振周波数を増大させる技術が必要とされる。
テム内で信号の発振周波数を増大させるための１つのよ
く知られた技術は、ＶＣＯの後の段で、発振周波数を２
倍にする分周波ポンプ・ミキサ（subharmonically pump
ed mixer）を使用するものである。残念ながら、分周波
ポンプ・ミキサを使用しても、セラミック同軸共振器に
よって動作する標準ＶＣＯを使用するシステムは依然と
して、ＬＭＤＳ適用分野には不十分な１０ＧＨｚの最大
発振周波数に制限される。したがって、実際のＶＣＯ内
部で発振周波数を増大させる技術が必要とされる。
【００１０】図１に示されるＰＬＬ−ＦＳから出力され
る発振周波数を５ＧＨｚの制限を超えて増大させるため
に試みられてきた一技術は、増幅器３２の後に周波数逓
倍段を追加するものである。そのような逓倍段の例が図
２に示されている。これを見るとわかるように、周波数
逓倍器３８は、増幅器３２の出力に結合され、さらに第
１のフィルタ４０、増幅器４２、および第２のフィルタ
４４と直列に結合されている。この設計では、逓倍器３
８は、信号の発振周波数を、増幅器３２から出力された
周波数出力の３倍に増大する。したがって、ＶＣＯの元
の周波数が５ＧＨｚであるならば、これは、（分周波ポ
ンプ・ミキサを使用した後に）得られるシステム周波数
を３０ＧＨｚにすることを可能にする。フィルタ４０、
４４および増幅器４２を使用して、逓倍器３８の結果と
して信号に付加されるノイズ・スプリアスおよび他の望
ましくない特性を減少させる。この実装形態の１つの問
題は、フィルタ４０、４４および増幅器４２が、逓倍器
３８から出力されるスプリアス、および望ましくないミ
キシング生成物を完全に除去することができなくなり、
それにより、発振信号を使用するシステム内のさらなる
構成要素に対してこれらの理想的でない特性を与えるこ
とである。他の問題は、逓倍器３８のような逓倍器の効
率が通常低いことであり、逓倍器３８によって回路内部
で高電流消費を生じさせることがある。さらに、追加構
成要素３８、４０、４２、４４も、ＰＬＬ−ＦＳ全体に
関する構成要素数およびコストを増大させる。
る発振周波数を５ＧＨｚの制限を超えて増大させるため
に試みられてきた一技術は、増幅器３２の後に周波数逓
倍段を追加するものである。そのような逓倍段の例が図
２に示されている。これを見るとわかるように、周波数
逓倍器３８は、増幅器３２の出力に結合され、さらに第
１のフィルタ４０、増幅器４２、および第２のフィルタ
４４と直列に結合されている。この設計では、逓倍器３
８は、信号の発振周波数を、増幅器３２から出力された
周波数出力の３倍に増大する。したがって、ＶＣＯの元
の周波数が５ＧＨｚであるならば、これは、（分周波ポ
ンプ・ミキサを使用した後に）得られるシステム周波数
を３０ＧＨｚにすることを可能にする。フィルタ４０、
４４および増幅器４２を使用して、逓倍器３８の結果と
して信号に付加されるノイズ・スプリアスおよび他の望
ましくない特性を減少させる。この実装形態の１つの問
題は、フィルタ４０、４４および増幅器４２が、逓倍器
３８から出力されるスプリアス、および望ましくないミ
キシング生成物を完全に除去することができなくなり、
それにより、発振信号を使用するシステム内のさらなる
構成要素に対してこれらの理想的でない特性を与えるこ
とである。他の問題は、逓倍器３８のような逓倍器の効
率が通常低いことであり、逓倍器３８によって回路内部
で高電流消費を生じさせることがある。さらに、追加構
成要素３８、４０、４２、４４も、ＰＬＬ−ＦＳ全体に
関する構成要素数およびコストを増大させる。
【００１１】ＶＣＯから出力される発振周波数を増大さ
せるために使用される他の技術は、標準ＶＣ−ＣＲＯ２
８の代わりに、セラミック同軸共振器に対する代替の共
振デバイスによって安定化される発振器を用いるもので
ある。一実装形態では、この代替の発振器は、２０ＧＨ
ｚよりも高い周波数を出力することを可能にすることが
できる誘電体共振発振器（ＤＲＯ：Dielectric Resonat
or Oscillator）である。ＤＲＯも通常コルピッツ発振
器を使用するが、それとともに、セラミック同軸共振器
に代えて誘電体共振器を使用する。誘電体共振器は、キ
ャビティ内に収納された誘電体材料のパック（puck、円
盤）で構成される。パックの物理的な寸法が、ＤＲＯの
周波数範囲を設定し、キャビティ内でのパックの位置付
けが、中心周波数の同調に重要となる。ＤＲＯ実装形態
の重要な欠点の１つは、中心周波数を同調するコストで
ある。ＤＲＯのパックはキャビティ内でのその位置に関
して敏感なため、ＤＲＯは全体として、共振器のハウジ
ングの機械的振動であるマイクロホニックスを受けやす
い。ＤＲＯで使用される実際の部品のコストは安いが、
特別な技術を用いるケーシングを必要とするため、マイ
クロホニックスおよび周波数センタリングに関連する起
こり得る問題が、ＤＲＯにかなりの製造コストを追加す
る。この結果、ＤＲＯは現在、約５００〜６００ドルの
コストがかかる。一方、本明細書で上述したよく知られ
ているＣＲＯのコストは、１０未満ドルであることがで
きる。
せるために使用される他の技術は、標準ＶＣ−ＣＲＯ２
８の代わりに、セラミック同軸共振器に対する代替の共
振デバイスによって安定化される発振器を用いるもので
ある。一実装形態では、この代替の発振器は、２０ＧＨ
ｚよりも高い周波数を出力することを可能にすることが
できる誘電体共振発振器（ＤＲＯ：Dielectric Resonat
or Oscillator）である。ＤＲＯも通常コルピッツ発振
器を使用するが、それとともに、セラミック同軸共振器
に代えて誘電体共振器を使用する。誘電体共振器は、キ
ャビティ内に収納された誘電体材料のパック（puck、円
盤）で構成される。パックの物理的な寸法が、ＤＲＯの
周波数範囲を設定し、キャビティ内でのパックの位置付
けが、中心周波数の同調に重要となる。ＤＲＯ実装形態
の重要な欠点の１つは、中心周波数を同調するコストで
ある。ＤＲＯのパックはキャビティ内でのその位置に関
して敏感なため、ＤＲＯは全体として、共振器のハウジ
ングの機械的振動であるマイクロホニックスを受けやす
い。ＤＲＯで使用される実際の部品のコストは安いが、
特別な技術を用いるケーシングを必要とするため、マイ
クロホニックスおよび周波数センタリングに関連する起
こり得る問題が、ＤＲＯにかなりの製造コストを追加す
る。この結果、ＤＲＯは現在、約５００〜６００ドルの
コストがかかる。一方、本明細書で上述したよく知られ
ているＣＲＯのコストは、１０未満ドルであることがで
きる。
【００１２】図１におけるＶＣＯに関する他の代替実装
形態は、セラミック同軸共振器によって安定化されるＶ
Ｃ−ＣＲＯ２８に代えて、イットリウム・イオン・ガー
ネット（ＹＩＧ：Yttrium Ion Garnet）安定化発振器を
用いるものである。これらの発振器は、同調帯域幅全体
にわたって低ノイズで十分に高い周波数で動作すること
ができる。残念ながら、これらの使用には受け入れがた
いいくつかの欠点がある。その１つとして、同調回路内
部でインダクタを使用するために、これらのＹＩＧデバ
イスの同調が比較的遅くなる（ＶＣ−ＣＲＯの典型的な
２ＭＨｚ変調帯域幅に対して、３００ＫＨｚの変調帯域
幅）ことがある。他の欠点として、ＶＣ−ＣＲＯと比較
したとき、これらの発振器の高電流消費およびそれらの
比較的高いコストが挙げられる。ＹＩＧ安定化発振器に
関する最小コストは、約９０ドルである。これらの問題
のために、ＹＩＧ安定化発振器は、測定装置以外では業
界でめったに使用されない。
形態は、セラミック同軸共振器によって安定化されるＶ
Ｃ−ＣＲＯ２８に代えて、イットリウム・イオン・ガー
ネット（ＹＩＧ：Yttrium Ion Garnet）安定化発振器を
用いるものである。これらの発振器は、同調帯域幅全体
にわたって低ノイズで十分に高い周波数で動作すること
ができる。残念ながら、これらの使用には受け入れがた
いいくつかの欠点がある。その１つとして、同調回路内
部でインダクタを使用するために、これらのＹＩＧデバ
イスの同調が比較的遅くなる（ＶＣ−ＣＲＯの典型的な
２ＭＨｚ変調帯域幅に対して、３００ＫＨｚの変調帯域
幅）ことがある。他の欠点として、ＶＣ−ＣＲＯと比較
したとき、これらの発振器の高電流消費およびそれらの
比較的高いコストが挙げられる。ＹＩＧ安定化発振器に
関する最小コストは、約９０ドルである。これらの問題
のために、ＹＩＧ安定化発振器は、測定装置以外では業
界でめったに使用されない。
【００１３】ＰＬＬ周波数シンセサイザ内にある発振器
を安定させるためにセラミック同軸共振器を使用する利
点は、上述した代替の設計と比較したときに特に明らか
である。セラミック同軸共振器の単純な設計は、誘電体
共振器の実装形態と異なり、位置決めまたはキャビティ
要件がないためにマイクロホニックスに敏感でない。さ
らに、ＶＣ−ＣＲＯの同調は、ＹＩＧ安定化発振器の同
調と異なり、様々なアプリケーションで使用するのに十
分な速さである。他の利点の結果として、重要なのは、
低コストで高性能品質であるという利点である。前述し
たように、その欠点は、達成可能な発振周波数に対する
制限を生じさせる、セラミック共振器のサイズに対する
物理的な制限である。
を安定させるためにセラミック同軸共振器を使用する利
点は、上述した代替の設計と比較したときに特に明らか
である。セラミック同軸共振器の単純な設計は、誘電体
共振器の実装形態と異なり、位置決めまたはキャビティ
要件がないためにマイクロホニックスに敏感でない。さ
らに、ＶＣ−ＣＲＯの同調は、ＹＩＧ安定化発振器の同
調と異なり、様々なアプリケーションで使用するのに十
分な速さである。他の利点の結果として、重要なのは、
低コストで高性能品質であるという利点である。前述し
たように、その欠点は、達成可能な発振周波数に対する
制限を生じさせる、セラミック共振器のサイズに対する
物理的な制限である。
【００１４】ＣＲＯの設計全体に対する他の重要な制限
は、本明細書で以下に記述するように、ＰＬＬ−ＦＳ内
で使用される構成要素に関係する。図１および図２のブ
ロック図は、ＰＬＬ−ＦＳ設計に関する典型的なブロッ
ク図を正確に示すが、実際は、ＰＬＬ−ＦＳ設計は通
常、１つの構成要素内部に組み合わされた第１の分周器
２２、位相検波器２４、および第２の分周器３６の少な
くとも一部を有する。これを、本明細書で以下「ＰＬＬ
シンセサイザ・チップ」と呼ぶ。図３は、ＰＬＬシンセ
サイザチップ４５が、第１の分周器２２と、位相検波器
２４と、内部分周器４６とを組み込む場合に関する図１
の修正ブロック図を示す。この場合、第２の分周器３６
は、内部分周器４６と、カプラ３０および内部分周器４
６の間に結合された外部分周器４７との組み合わせであ
る。このシンセサイザＰＬＬチップ４５についての主な
入出力には、水晶発振器２０からの基準入力と、外部分
周器４７からの帰還入力と、フィルタ・ループ２６への
出力とがある。
は、本明細書で以下に記述するように、ＰＬＬ−ＦＳ内
で使用される構成要素に関係する。図１および図２のブ
ロック図は、ＰＬＬ−ＦＳ設計に関する典型的なブロッ
ク図を正確に示すが、実際は、ＰＬＬ−ＦＳ設計は通
常、１つの構成要素内部に組み合わされた第１の分周器
２２、位相検波器２４、および第２の分周器３６の少な
くとも一部を有する。これを、本明細書で以下「ＰＬＬ
シンセサイザ・チップ」と呼ぶ。図３は、ＰＬＬシンセ
サイザチップ４５が、第１の分周器２２と、位相検波器
２４と、内部分周器４６とを組み込む場合に関する図１
の修正ブロック図を示す。この場合、第２の分周器３６
は、内部分周器４６と、カプラ３０および内部分周器４
６の間に結合された外部分周器４７との組み合わせであ
る。このシンセサイザＰＬＬチップ４５についての主な
入出力には、水晶発振器２０からの基準入力と、外部分
周器４７からの帰還入力と、フィルタ・ループ２６への
出力とがある。
【００１５】図３のＰＬＬ−ＦＳ全体の設計に関する重
要な問題は、ＰＬＬシンセサイザ・チップ４５の帰還入
力に関連する周波数動作パラメータからもたらされ、こ
の動作パラメータが、帰還入力についての最大周波数レ
ベルを設定する。現在、この最大周波数レベルは約２．
８ＧＨｚに制限される。技術の発達により、今後数年の
うちにこの値が、４．０または６．０ＧＨｚといった値
まで増加すると予想されている。残念ながら従来の設計
では、外部分周器４７のように、分周器がＣＲＯ２８お
よびＰＬＬシンセサイザ・チップ４５の間で実現されな
い限り、この制限がＣＲＯ２８の出力周波数を制約す
る。外部分周器を使用する難点には、ＰＬＬ−ＦＳ全体
の位相ノイズ、コスト、および物理的サイズが、結果と
して増大することが含まれる。この増大された位相ノイ
ズは特に、外部分周器が帰還経路内で実現されるために
問題となり、ＰＬＬ−ＦＳは、位相ノイズに特に敏感で
ある。
要な問題は、ＰＬＬシンセサイザ・チップ４５の帰還入
力に関連する周波数動作パラメータからもたらされ、こ
の動作パラメータが、帰還入力についての最大周波数レ
ベルを設定する。現在、この最大周波数レベルは約２．
８ＧＨｚに制限される。技術の発達により、今後数年の
うちにこの値が、４．０または６．０ＧＨｚといった値
まで増加すると予想されている。残念ながら従来の設計
では、外部分周器４７のように、分周器がＣＲＯ２８お
よびＰＬＬシンセサイザ・チップ４５の間で実現されな
い限り、この制限がＣＲＯ２８の出力周波数を制約す
る。外部分周器を使用する難点には、ＰＬＬ−ＦＳ全体
の位相ノイズ、コスト、および物理的サイズが、結果と
して増大することが含まれる。この増大された位相ノイ
ズは特に、外部分周器が帰還経路内で実現されるために
問題となり、ＰＬＬ−ＦＳは、位相ノイズに特に敏感で
ある。
【００１６】
【発明が解決しようとする課題】したがって、セラミッ
ク同軸共振器の使用によって得られる利点を維持しなが
ら、高い発振周波数要件を満足することができるＶＣＯ
の代替実装形態が必要とされている。そのような設計は
さらに、ＰＬＬシンセサイザ・チップ内での制限を補償
し、それにより外部分周器が必要でなくなることが好ま
しい。
ク同軸共振器の使用によって得られる利点を維持しなが
ら、高い発振周波数要件を満足することができるＶＣＯ
の代替実装形態が必要とされている。そのような設計は
さらに、ＰＬＬシンセサイザ・チップ内での制限を補償
し、それにより外部分周器が必要でなくなることが好ま
しい。
【００１７】
【課題を解決するための手段】本発明は、その１つの側
面によると、２つのＣＲＯについて単一の同軸共振器を
使用する発振器設計に関する新しい設計である。典型的
には、これらの２つのＣＲＯは、２つの分離した同軸共
振器を使用する。本発明のこの側面においては、２つの
分離した同軸共振器を使用するのではなく、本発明は、
その両端に取り付けられた電気コネクタを有する単一の
同軸共振器を使用し、その両端を、それぞれの発振器に
結合する。これにより、共振器は差動モードで駆動され
ることとなり、本質的に、コネクタ間の共振器の中間に
仮想接地を形成する。本発明の発振器設計では、共振器
の中間で生成された仮想接地は、該共振器デバイスを効
率的に半分に分割し、こうして、共振器のそれぞれの半
分について可能な共振周波数を倍にする。このように、
有利なセラミック同軸共振器の使用範囲を、この発明の
使用により２倍に拡張することができる。
面によると、２つのＣＲＯについて単一の同軸共振器を
使用する発振器設計に関する新しい設計である。典型的
には、これらの２つのＣＲＯは、２つの分離した同軸共
振器を使用する。本発明のこの側面においては、２つの
分離した同軸共振器を使用するのではなく、本発明は、
その両端に取り付けられた電気コネクタを有する単一の
同軸共振器を使用し、その両端を、それぞれの発振器に
結合する。これにより、共振器は差動モードで駆動され
ることとなり、本質的に、コネクタ間の共振器の中間に
仮想接地を形成する。本発明の発振器設計では、共振器
の中間で生成された仮想接地は、該共振器デバイスを効
率的に半分に分割し、こうして、共振器のそれぞれの半
分について可能な共振周波数を倍にする。このように、
有利なセラミック同軸共振器の使用範囲を、この発明の
使用により２倍に拡張することができる。
【００１８】第１の広範な側面によると、本発明は同軸
共振器である。この共振器は、向かい合う端部と、一方
の端部から突出した第１のコネクタおよび他方の端部か
ら突出した第２のコネクタからなる２本の電気コネクタ
とを有する。同軸共振器は、一方の端から他方の端まで
長手方向に伸びる内部導体と、導電材料の外部層で覆わ
れた外面とを有する誘電体材料部材を備えるのが好まし
い。
共振器である。この共振器は、向かい合う端部と、一方
の端部から突出した第１のコネクタおよび他方の端部か
ら突出した第２のコネクタからなる２本の電気コネクタ
とを有する。同軸共振器は、一方の端から他方の端まで
長手方向に伸びる内部導体と、導電材料の外部層で覆わ
れた外面とを有する誘電体材料部材を備えるのが好まし
い。
【００１９】好ましい実施形態では、共振器は、一方の
端から他方の端まで伸びる穴を有するセラミック材料か
ら成る。この穴は、導電材料の層で覆われた内面を形成
し、この導電材料の層が内部導体として作用する。電気
コネクタを、内面を覆う導電材料の層に取り付けること
によって、該電気コネクタを共振器に接続するのが好ま
しい。これは、電気コネクタを導電材料の層と一体的に
形成することにより、またははんだ付けを行うことによ
り行うことができる。
端から他方の端まで伸びる穴を有するセラミック材料か
ら成る。この穴は、導電材料の層で覆われた内面を形成
し、この導電材料の層が内部導体として作用する。電気
コネクタを、内面を覆う導電材料の層に取り付けること
によって、該電気コネクタを共振器に接続するのが好ま
しい。これは、電気コネクタを導電材料の層と一体的に
形成することにより、またははんだ付けを行うことによ
り行うことができる。
【００２０】第２の広範な側面によると、本発明は、同
軸共振器と、第１および第２の負性抵抗セルとを備える
発振回路である。これらの負性抵抗セルは、共振器のそ
れぞれの端部に結合され、これらの負性抵抗セルがゼロ
（度）より大きい位相角だけずれるよう設計される。こ
の広い側面においては、動作中、同軸共振器を、第１お
よび第２の負性抵抗セルの両方の発振周波数を、該同軸
共振器の半分のサイズである別の同軸共振器に関連する
共振周波数にほぼ等しくなるよう設定するのが好まし
い。さらに、共振器は、発振周波数を安定化させるもの
であるのが好ましい。
軸共振器と、第１および第２の負性抵抗セルとを備える
発振回路である。これらの負性抵抗セルは、共振器のそ
れぞれの端部に結合され、これらの負性抵抗セルがゼロ
（度）より大きい位相角だけずれるよう設計される。こ
の広い側面においては、動作中、同軸共振器を、第１お
よび第２の負性抵抗セルの両方の発振周波数を、該同軸
共振器の半分のサイズである別の同軸共振器に関連する
共振周波数にほぼ等しくなるよう設定するのが好まし
い。さらに、共振器は、発振周波数を安定化させるもの
であるのが好ましい。
【００２１】好ましい実施形態においては、これらの負
性抵抗セルは、平衡（バランス）をとられ、かつコルピ
ッツ型である。また、好ましい実施形態によっては、負
性抵抗セルによって生成された発振信号が組み合わさ
れ、出力発振信号を生成する。位相角がおよそ１８０°
に設定された一実施形態では、出力発振信号は、負性抵
抗セルのそれぞれに関連する周波数の倍である発振周波
数を有する。
性抵抗セルは、平衡（バランス）をとられ、かつコルピ
ッツ型である。また、好ましい実施形態によっては、負
性抵抗セルによって生成された発振信号が組み合わさ
れ、出力発振信号を生成する。位相角がおよそ１８０°
に設定された一実施形態では、出力発振信号は、負性抵
抗セルのそれぞれに関連する周波数の倍である発振周波
数を有する。
【００２２】第３の広範な側面によると、本発明は、上
記第２の広い側面に従う発振回路を備える位相ロックル
ープ周波数シンセサイザ（ＰＬＬ−ＦＳ）である。この
シンセサイザは、さらに、水晶共振器、２つの分周器、
位相検波器、１つの増幅器および能動または受動のルー
プフィルタを備えるのが好ましい。
記第２の広い側面に従う発振回路を備える位相ロックル
ープ周波数シンセサイザ（ＰＬＬ−ＦＳ）である。この
シンセサイザは、さらに、水晶共振器、２つの分周器、
位相検波器、１つの増幅器および能動または受動のルー
プフィルタを備えるのが好ましい。
【００２３】さらに第４の広範な側面によると、本発明
は、上記第３の広い側面に従うＰＬＬ−ＦＳのような他
の広い側面のうちの１つの構成要素を有する通信装置で
ある。ある実施形態においては、この通信装置は、ロー
カル・マルチポイント分散システム（ＬＭＤＳ）に従っ
て動作する。
は、上記第３の広い側面に従うＰＬＬ−ＦＳのような他
の広い側面のうちの１つの構成要素を有する通信装置で
ある。ある実施形態においては、この通信装置は、ロー
カル・マルチポイント分散システム（ＬＭＤＳ）に従っ
て動作する。
【００２４】また、本発明は、リング構成内で複数の同
軸共振器を使用する発振器設計の新規の構成である。典
型的には、ＣＲＯは、その一端において負性抵抗セルに
結合されるコネクタを有する１つの同軸共振器を使用す
る。代わりに、本発明は、両端部に取り付けられた電気
コネクタを有する一組の同軸共振器を使用し、該共振器
のそれぞれの端部が、発振器内の他の１つの共振器の端
部に結合されて、リングを形成する。
軸共振器を使用する発振器設計の新規の構成である。典
型的には、ＣＲＯは、その一端において負性抵抗セルに
結合されるコネクタを有する１つの同軸共振器を使用す
る。代わりに、本発明は、両端部に取り付けられた電気
コネクタを有する一組の同軸共振器を使用し、該共振器
のそれぞれの端部が、発振器内の他の１つの共振器の端
部に結合されて、リングを形成する。
【００２５】動作中、それぞれと並列な増幅器と組合わ
さされたこの共振器構成により、発振器全体が、組み合
わされた場合に同様のサイズの１つの同軸共振器を使用
して通常生成されるよりも高い周波数の信号を生成する
ことができる複数の移相信号を生成するようになること
が好ましい。同時に、個々の移相信号のうちの１つをＰ
ＬＬ−ＦＳ設計内に帰還することができ、こうしてより
高い周波数信号が帰還される場合に必要な分周器の必要
性を減らす。全体として、有利なセラミック同軸共振器
に関する使用範囲を、本発明の使用によって拡大するこ
とができる。
さされたこの共振器構成により、発振器全体が、組み合
わされた場合に同様のサイズの１つの同軸共振器を使用
して通常生成されるよりも高い周波数の信号を生成する
ことができる複数の移相信号を生成するようになること
が好ましい。同時に、個々の移相信号のうちの１つをＰ
ＬＬ−ＦＳ設計内に帰還することができ、こうしてより
高い周波数信号が帰還される場合に必要な分周器の必要
性を減らす。全体として、有利なセラミック同軸共振器
に関する使用範囲を、本発明の使用によって拡大するこ
とができる。
【００２６】他の広範な側面によると、本発明は、いく
つかの同軸共振器からなる発振回路であり、少なくとも
１つの増幅装置が、これらの同軸共振器のうちの１つに
並列に結合される。この側面では、同軸共振器のそれぞ
れが、第１および第２の向かい合う端部にそれぞれ結合
された第１および第２の電気コネクタを有し、共振器の
総数は２よりも大きく、少なくとも１つの増幅器が、入
力から出力への移相を有する。さらに、この広範な側面
では、少なくとも１つの増幅装置の結合利得が発振回路
についての損失よりも大きく、リング内の同軸共振器の
全電気的長さが３６０°に等しくなるように、同軸共振
器がリング内に直列に結合される。
つかの同軸共振器からなる発振回路であり、少なくとも
１つの増幅装置が、これらの同軸共振器のうちの１つに
並列に結合される。この側面では、同軸共振器のそれぞ
れが、第１および第２の向かい合う端部にそれぞれ結合
された第１および第２の電気コネクタを有し、共振器の
総数は２よりも大きく、少なくとも１つの増幅器が、入
力から出力への移相を有する。さらに、この広範な側面
では、少なくとも１つの増幅装置の結合利得が発振回路
についての損失よりも大きく、リング内の同軸共振器の
全電気的長さが３６０°に等しくなるように、同軸共振
器がリング内に直列に結合される。
【００２７】上記他の広範な側面の発振器回路内で、同
軸共振器のそれぞれに並列な増幅装置が存在するのが好
ましい。好ましい実施形態では、増幅装置は、増幅器、
および同調電圧によって制御される移相器からなる。さ
らに、好ましい実施形態では、発振回路は、サンプリン
グされるそれぞれの隣接する同軸共振器間のノードを有
し、さらに同調回路に結合されたノードにおいてこれら
のサンプルが組み合わされる。このようにして、好まし
い実施形態の発振回路は、同様のサイズの同軸共振器を
有する従来の回路を使用して可能な信号よりも大きな発
振信号を生成することができる。
軸共振器のそれぞれに並列な増幅装置が存在するのが好
ましい。好ましい実施形態では、増幅装置は、増幅器、
および同調電圧によって制御される移相器からなる。さ
らに、好ましい実施形態では、発振回路は、サンプリン
グされるそれぞれの隣接する同軸共振器間のノードを有
し、さらに同調回路に結合されたノードにおいてこれら
のサンプルが組み合わされる。このようにして、好まし
い実施形態の発振回路は、同様のサイズの同軸共振器を
有する従来の回路を使用して可能な信号よりも大きな発
振信号を生成することができる。
【００２８】さらに他の広範な側面によると、本発明
は、上記他の広範な側面の発振回路を有する位相ロック
ループ周波数シンセサイザ（ＰＬＬ−ＦＳ）である。好
ましくは、このシンセサイザはさらに、水晶共振器、位
相ロックループ（ＰＬＬ）シンセサイザ構成要素、増幅
器、および能動または受動のループ・フィルタを備え
る。好ましくは、ＰＬＬシンセサイザ構成要素内に含ま
れるもの以外の分周器は必要とされない。
は、上記他の広範な側面の発振回路を有する位相ロック
ループ周波数シンセサイザ（ＰＬＬ−ＦＳ）である。好
ましくは、このシンセサイザはさらに、水晶共振器、位
相ロックループ（ＰＬＬ）シンセサイザ構成要素、増幅
器、および能動または受動のループ・フィルタを備え
る。好ましくは、ＰＬＬシンセサイザ構成要素内に含ま
れるもの以外の分周器は必要とされない。
【００２９】本発明の他の態様および特徴は、本発明の
特定の実施形態の以下の記述を図面に関連して検討すれ
ば当業者には明らかになろう。
特定の実施形態の以下の記述を図面に関連して検討すれ
ば当業者には明らかになろう。
【００３０】
【発明の実施の形態】本発明の好ましい実施形態を図面
を参照しながら以下に説明する。本発明の好ましい実施
形態は、高い発振周波数を可能にすると共に、発振器を
安定化させるためにセラミック同軸共振器を使用する発
振器設計を対象とし、したがってこれらの共振器に関連
する利点が維持される。これらの発振器設計は、図１の
よく知られているＶＣ−ＣＲＯ２８を置き換えて、ＬＭ
ＤＳアプリケーションのような高周波の適用分野に図１
のＰＬＬ−ＦＳを使用することができるようなものであ
ることが好ましい。例示の実施形態において、この発振
器設計の使用は、ＰＬＬシンセサイザ・チップに入力さ
れる周波数を低下させる分周器を必要としない。
を参照しながら以下に説明する。本発明の好ましい実施
形態は、高い発振周波数を可能にすると共に、発振器を
安定化させるためにセラミック同軸共振器を使用する発
振器設計を対象とし、したがってこれらの共振器に関連
する利点が維持される。これらの発振器設計は、図１の
よく知られているＶＣ−ＣＲＯ２８を置き換えて、ＬＭ
ＤＳアプリケーションのような高周波の適用分野に図１
のＰＬＬ−ＦＳを使用することができるようなものであ
ることが好ましい。例示の実施形態において、この発振
器設計の使用は、ＰＬＬシンセサイザ・チップに入力さ
れる周波数を低下させる分周器を必要としない。
【００３１】本発明の実施形態に従う発振器設計は、ど
ちらの端部にも電気コネクタを有する単一の共振器を使
用し、動作中に負の抵抗値を有するように見える２つの
装置（以下、「負性抵抗セル」と呼ぶ）を安定化させる
ことによって、セラミック同軸共振器に関連付けられる
最小サイズ要件を補償する。本質的に、本明細書で以下
詳細に説明されるように、これによりセラミック同軸共
振器が、動作している状態で２つの共振器に効率良く分
割される。したがって、共振器は、単一の共振器の半分
のサイズの２つの共振器として動作し、その結果、単一
のセラミック同軸共振器によって生成される典型的な周
波数と比較すると共振周波数を２倍にする。
ちらの端部にも電気コネクタを有する単一の共振器を使
用し、動作中に負の抵抗値を有するように見える２つの
装置（以下、「負性抵抗セル」と呼ぶ）を安定化させる
ことによって、セラミック同軸共振器に関連付けられる
最小サイズ要件を補償する。本質的に、本明細書で以下
詳細に説明されるように、これによりセラミック同軸共
振器が、動作している状態で２つの共振器に効率良く分
割される。したがって、共振器は、単一の共振器の半分
のサイズの２つの共振器として動作し、その結果、単一
のセラミック同軸共振器によって生成される典型的な周
波数と比較すると共振周波数を２倍にする。
【００３２】他の好ましい実施形態では、どちらの端部
にも電気コネクタを有する同様の同軸共振器が利用され
る。これらの好ましい実施形態では、端部がそれぞれ負
性抵抗セルに結合された単一の共振器を有するのではな
く、複数の共振器が、リング構成に、好ましくは１つの
円内に４つの共振器があるリング構成に結合される。本
明細書で以下に説明するように、好ましくは、それぞれ
の共振器と並列に、発振を引き起こすよう同調された増
幅器がある。
にも電気コネクタを有する同様の同軸共振器が利用され
る。これらの好ましい実施形態では、端部がそれぞれ負
性抵抗セルに結合された単一の共振器を有するのではな
く、複数の共振器が、リング構成に、好ましくは１つの
円内に４つの共振器があるリング構成に結合される。本
明細書で以下に説明するように、好ましくは、それぞれ
の共振器と並列に、発振を引き起こすよう同調された増
幅器がある。
【００３３】好ましい実施形態による発振器の動作に関
する説明を助けるため、まず、単一の負性抵抗セルおよ
び単一の同軸共振器を有する典型的な発振器の動作を図
４を参照しながら詳細に記述する。この場合、負性抵抗
セルはコルピッツ設計である。続いて、複数の発振器が
単一の共振器を使用する発振器の説明を、図５、図６、
図８、図１０の好ましい実施形態を参照しながら記述
し、複数の共振器がリング構成に結合された発振器の説
明を、図１２および図１３を参照しながら記述する。
する説明を助けるため、まず、単一の負性抵抗セルおよ
び単一の同軸共振器を有する典型的な発振器の動作を図
４を参照しながら詳細に記述する。この場合、負性抵抗
セルはコルピッツ設計である。続いて、複数の発振器が
単一の共振器を使用する発振器の説明を、図５、図６、
図８、図１０の好ましい実施形態を参照しながら記述
し、複数の共振器がリング構成に結合された発振器の説
明を、図１２および図１３を参照しながら記述する。
【００３４】図４は、セラミック同軸共振器を使用して
安定化されたコルピッツ型の負性抵抗セルを備えるＶＣ
−ＣＲＯの概略図を示す。図４を見てわかるように、Ｖ
Ｃ−ＣＲＯは、インピーダンス制御抵抗５３を介して電
源レール（power rail）Ｖｃｃに結合されたコレクタ
と、ノード５２に結合されたベースと、ノイズ抑制抵抗
５４を介してノード５６に結合されたエミッタとを有す
るトランジスタ５０を備える。
安定化されたコルピッツ型の負性抵抗セルを備えるＶＣ
−ＣＲＯの概略図を示す。図４を見てわかるように、Ｖ
Ｃ−ＣＲＯは、インピーダンス制御抵抗５３を介して電
源レール（power rail）Ｖｃｃに結合されたコレクタ
と、ノード５２に結合されたベースと、ノイズ抑制抵抗
５４を介してノード５６に結合されたエミッタとを有す
るトランジスタ５０を備える。
【００３５】インピーダンス制御抵抗５３は、トランジ
スタ５０のコレクタ上において、制御されたインピーダ
ンスを維持する。ノイズ抑制抵抗５４は、トランジスタ
５０に存在するベースバンドのフリッカ雑音のアップ・
コンバージョン（up conversion）を低減することによ
って、トランジスタ５０に対応する相互コンダクタンス
の線形性を高め、さらにトランジスタの利得を減少させ
る。また、ノード５６には、ノード５２および５６の間
に結合された第１の帰還コンデンサ５８と、ノード５６
および接地の間に結合された第２の帰還コンデンサ６０
とが結合されており、これらは一体となって動作して、
発振器についてのループ利得を決定するコンデンサ分圧
器を生成する。動作中、トランジスタ５０およびコンデ
ンサ５８、６０が、コルピッツ型の負性抵抗セル内で必
要とされる基本構成要素を備える、ということを理解さ
れたい。
スタ５０のコレクタ上において、制御されたインピーダ
ンスを維持する。ノイズ抑制抵抗５４は、トランジスタ
５０に存在するベースバンドのフリッカ雑音のアップ・
コンバージョン（up conversion）を低減することによ
って、トランジスタ５０に対応する相互コンダクタンス
の線形性を高め、さらにトランジスタの利得を減少させ
る。また、ノード５６には、ノード５２および５６の間
に結合された第１の帰還コンデンサ５８と、ノード５６
および接地の間に結合された第２の帰還コンデンサ６０
とが結合されており、これらは一体となって動作して、
発振器についてのループ利得を決定するコンデンサ分圧
器を生成する。動作中、トランジスタ５０およびコンデ
ンサ５８、６０が、コルピッツ型の負性抵抗セル内で必
要とされる基本構成要素を備える、ということを理解さ
れたい。
【００３６】さらに、図４の負性抵抗セル内には、ノー
ド５２および電源レールの間に結合された第１のバイア
ス抵抗６８と、ノード５２および接地の間に結合された
第２のバイアス抵抗７０と、トランジスタ５０のコレク
タおよび接地の間に結合されたコンデンサ７２と、ノー
ド５６に結合されたチョーク・インダクタ（チョーク・
コイル）７４、チョーク・インダクタ７４および接地の
間に結合された抵抗７６と、ノード５６および回路用の
出力端子８０の間に結合された結合コンデンサ７８とが
含まれている。
ド５２および電源レールの間に結合された第１のバイア
ス抵抗６８と、ノード５２および接地の間に結合された
第２のバイアス抵抗７０と、トランジスタ５０のコレク
タおよび接地の間に結合されたコンデンサ７２と、ノー
ド５６に結合されたチョーク・インダクタ（チョーク・
コイル）７４、チョーク・インダクタ７４および接地の
間に結合された抵抗７６と、ノード５６および回路用の
出力端子８０の間に結合された結合コンデンサ７８とが
含まれている。
【００３７】第１および第２のバイアス抵抗６８、７０
を使用して、トランジスタ５０のベースのバイアス電圧
を維持する。コンデンサ７２は、高周波スペクトルの観
点から電源レール（Ｖｃｃ）が短絡回路としてみえるこ
とを保証するよう動作する。抵抗７６は、直流(dc)バイ
アス・レベルを設定し、チョーク・インダクタ７４は、
高周波スペクトルに関してはこの回路から抵抗７６を本
質的に除去する。全体として、デバイス６８、７０、５
３、５４、７２、７４、７６が、トランジスタ５０およ
びコンデンサ５８、６０の適切な動作を助ける、という
ことを理解されたい。
を使用して、トランジスタ５０のベースのバイアス電圧
を維持する。コンデンサ７２は、高周波スペクトルの観
点から電源レール（Ｖｃｃ）が短絡回路としてみえるこ
とを保証するよう動作する。抵抗７６は、直流(dc)バイ
アス・レベルを設定し、チョーク・インダクタ７４は、
高周波スペクトルに関してはこの回路から抵抗７６を本
質的に除去する。全体として、デバイス６８、７０、５
３、５４、７２、７４、７６が、トランジスタ５０およ
びコンデンサ５８、６０の適切な動作を助ける、という
ことを理解されたい。
【００３８】また、ノード５２には、結合コンデンサ６
４を介してセラミック同軸共振器６２および周波数調節
装置１５０と、ノード５２および接地の間に結合された
位相ノイズ最適化コンデンサ６６とが結合されている。
結合コンデンサ６４は、共振状態において、共振器６２
のインピーダンス軌跡を発振器の残りの共振器のインピ
ーダンス軌跡と合わせるよう動作する。本明細書で以下
に記述されるように、周波数調節装置は、回路全体につ
いての発振周波数の同調を制御する。
４を介してセラミック同軸共振器６２および周波数調節
装置１５０と、ノード５２および接地の間に結合された
位相ノイズ最適化コンデンサ６６とが結合されている。
結合コンデンサ６４は、共振状態において、共振器６２
のインピーダンス軌跡を発振器の残りの共振器のインピ
ーダンス軌跡と合わせるよう動作する。本明細書で以下
に記述されるように、周波数調節装置は、回路全体につ
いての発振周波数の同調を制御する。
【００３９】図４に示される回路が発振するために満た
さなければならない２つの条件がある。第１に、コンデ
ンサ５８、６０、抵抗５４、共振器６２に対応する損
失、および出力ノード８０での負荷を備える、トランジ
スタ５０に関する帰還経路の全ループ利得が１よりも大
きくなければならない。第２に、矢印８２から見る第１
のリアクタンスは、矢印８４から見る第２のリアクタン
スの複素共役でなければならない。この制約は、セラミ
ック同軸共振器６２およびコンデンサ６４、６６から生
じるリアクタンスが、トランジスタ５０およびコンデン
サ５８、６０（負性抵抗セル）から生じるリアクタンス
の複素共役でなければならないことを示す。これらのデ
バイスのリアクタンスは周波数と共に変化するため、第
１および第２のリアクタンスの周波数対リアクタンス特
性が等しく、かつ逆であるときに発振周波数が生じる。
トランジスタ５０のリアクタンスは、トランジスタのノ
イズの関数として変動するので、トランジスタ５０のリ
アクタンスの変動が回路全体の発振周波数に及ぼす影響
を減らすために、共振器６２の発生源の周波数対リアク
タンス特性のスロープ（勾配）は大きくなるべきである
（このスロープが、共振器に関するＱ値を表す）。
さなければならない２つの条件がある。第１に、コンデ
ンサ５８、６０、抵抗５４、共振器６２に対応する損
失、および出力ノード８０での負荷を備える、トランジ
スタ５０に関する帰還経路の全ループ利得が１よりも大
きくなければならない。第２に、矢印８２から見る第１
のリアクタンスは、矢印８４から見る第２のリアクタン
スの複素共役でなければならない。この制約は、セラミ
ック同軸共振器６２およびコンデンサ６４、６６から生
じるリアクタンスが、トランジスタ５０およびコンデン
サ５８、６０（負性抵抗セル）から生じるリアクタンス
の複素共役でなければならないことを示す。これらのデ
バイスのリアクタンスは周波数と共に変化するため、第
１および第２のリアクタンスの周波数対リアクタンス特
性が等しく、かつ逆であるときに発振周波数が生じる。
トランジスタ５０のリアクタンスは、トランジスタのノ
イズの関数として変動するので、トランジスタ５０のリ
アクタンスの変動が回路全体の発振周波数に及ぼす影響
を減らすために、共振器６２の発生源の周波数対リアク
タンス特性のスロープ（勾配）は大きくなるべきである
（このスロープが、共振器に関するＱ値を表す）。
【００４０】前述したように、図４のＶＣ−ＣＲＯは、
回路の発振周波数を調整するために使用される周波数調
節装置１５０を備える。図４に示される場合、周波数調
節装置１５０は、共振器６２の電気コネクタおよびノー
ド１５４の間に結合された結合コンデンサ１５２と、カ
ソードがノード１５４に結合され、アノードが接地に結
合されたバラクタ・ダイオード１５６と、ノード１５４
およびノード１６０の間に結合されたチョーク・インダ
クタ１５８と、ノード１６０および接地の間に結合され
たコンデンサ１６２とを備える。この構成において、正
の同調電圧（Ｖ ＴＵＮＥ）がノード１６０に印加された
場合に、ダイオード１５６は逆バイアス状態になる。こ
の逆バイアスが、デバイスの空乏領域の増大をもたら
し、よってダイオード１５６のキャパシタンスの減少を
もたらす。バラクタ・ダイオードが結合コンデンサ１５
２を介して共振器６２に結合されているので、ダイオー
ドのキャパシタンスを調節することにより、共振器６２
上の負荷を調整することができるようになる。全体とし
て、同調電圧（ＶＴＵＮＥ）を変更することによって、
発振周波数を直接変更する共振器６２上の負荷インピー
ダンスを調整することができるようになる。
回路の発振周波数を調整するために使用される周波数調
節装置１５０を備える。図４に示される場合、周波数調
節装置１５０は、共振器６２の電気コネクタおよびノー
ド１５４の間に結合された結合コンデンサ１５２と、カ
ソードがノード１５４に結合され、アノードが接地に結
合されたバラクタ・ダイオード１５６と、ノード１５４
およびノード１６０の間に結合されたチョーク・インダ
クタ１５８と、ノード１６０および接地の間に結合され
たコンデンサ１６２とを備える。この構成において、正
の同調電圧（Ｖ ＴＵＮＥ）がノード１６０に印加された
場合に、ダイオード１５６は逆バイアス状態になる。こ
の逆バイアスが、デバイスの空乏領域の増大をもたら
し、よってダイオード１５６のキャパシタンスの減少を
もたらす。バラクタ・ダイオードが結合コンデンサ１５
２を介して共振器６２に結合されているので、ダイオー
ドのキャパシタンスを調節することにより、共振器６２
上の負荷を調整することができるようになる。全体とし
て、同調電圧（ＶＴＵＮＥ）を変更することによって、
発振周波数を直接変更する共振器６２上の負荷インピー
ダンスを調整することができるようになる。
【００４１】周波数調節装置１５０がないとすると、図
４のＶＣ−ＣＲＯが電圧制御されないことに留意された
い。また、他のＶＣ−ＣＲＯ実装形態は、他のバラクタ
・ダイオード構成または完全に異なる技術を使用して、
ＶＣ−ＣＲＯの発振周波数を調節することができるとい
うことを理解されたい。
４のＶＣ−ＣＲＯが電圧制御されないことに留意された
い。また、他のＶＣ−ＣＲＯ実装形態は、他のバラクタ
・ダイオード構成または完全に異なる技術を使用して、
ＶＣ−ＣＲＯの発振周波数を調節することができるとい
うことを理解されたい。
【００４２】本明細書で前に論じたように、図４のＶＣ
−ＣＲＯに対応する発振周波数は、セラミック同軸共振
器６２の物理的な制約により、５ＧＨｚ以下に制限され
る。
−ＣＲＯに対応する発振周波数は、セラミック同軸共振
器６２の物理的な制約により、５ＧＨｚ以下に制限され
る。
【００４３】図５は、２つの平衡発振器について１つの
共振器を使用する発振器設計の概略図を示す。この実装
形態では、発振器設計は、１つの同軸共振器９２（この
場合はセラミック同軸共振器）の向かい合う端部におい
て電気コネクタに結合された第１および第２の負性抵抗
セル９０ａ、９０ｂ（この場合はどちらもコルピッツ発
振器タイプ）を備える。共振器９２と組み合わされたこ
れら第１および第２の負性抵抗セル９０ａ、９０ｂは、
第１および第２の発振信号ＳＯＳＣ１（ｔ）、Ｓ
ＯＳＣ２（ｔ）を出力する第１および第２の発振器をそ
れぞれ形成する。
共振器を使用する発振器設計の概略図を示す。この実装
形態では、発振器設計は、１つの同軸共振器９２（この
場合はセラミック同軸共振器）の向かい合う端部におい
て電気コネクタに結合された第１および第２の負性抵抗
セル９０ａ、９０ｂ（この場合はどちらもコルピッツ発
振器タイプ）を備える。共振器９２と組み合わされたこ
れら第１および第２の負性抵抗セル９０ａ、９０ｂは、
第１および第２の発振信号ＳＯＳＣ１（ｔ）、Ｓ
ＯＳＣ２（ｔ）を出力する第１および第２の発振器をそ
れぞれ形成する。
【００４４】図５におけるこれらの負性抵抗セル９０
ａ、９０ｂのそれぞれは、図４に示される負性抵抗セル
と同一である。事実上、これらの負性抵抗セル内の構成
要素は、図４のよく知られている負性抵抗セルに関して
前述された構成要素と同様のやり方で動作する。
ａ、９０ｂのそれぞれは、図４に示される負性抵抗セル
と同一である。事実上、これらの負性抵抗セル内の構成
要素は、図４のよく知られている負性抵抗セルに関して
前述された構成要素と同様のやり方で動作する。
【００４５】図５の第１および第２の負性抵抗セル９０
ａ、９０ｂは、逆相で動作する。すなわち、同じ周波数
であるが位相が約１８０°ずれた状態で動作するように
平衡がとられている。これは、第２の負性抵抗セル９０
ｂ内のノード５２を横切る電流が減少するときに第１の
負性抵抗セル９０ａ内のノード５２を横切る電流が増加
することを意味し、逆も同様である。２つの負性抵抗セ
ル内でのこの逆相動作により、セラミック同軸共振器９
２は差動モードで動作する。この差動モードの動作が、
共振器９２の中心に仮想接地９６を形成することによっ
て、共振器９２を第１および第２の半分９４ａ、９４ｂ
に効果的に分割する。
ａ、９０ｂは、逆相で動作する。すなわち、同じ周波数
であるが位相が約１８０°ずれた状態で動作するように
平衡がとられている。これは、第２の負性抵抗セル９０
ｂ内のノード５２を横切る電流が減少するときに第１の
負性抵抗セル９０ａ内のノード５２を横切る電流が増加
することを意味し、逆も同様である。２つの負性抵抗セ
ル内でのこの逆相動作により、セラミック同軸共振器９
２は差動モードで動作する。この差動モードの動作が、
共振器９２の中心に仮想接地９６を形成することによっ
て、共振器９２を第１および第２の半分９４ａ、９４ｂ
に効果的に分割する。
【００４６】動作中の、セラミック同軸共振器９２の２
つの半分９４ａ、９４ｂへの分割により、それぞれの負
性抵抗セル９０ａ、９０ｂを安定化させる共振器の実効
長が半分に減少する。セラミック同軸共振器の物理的な
サイズは共振周波数に反比例するため、最終的には、第
１および第２の発振器内の発振周波数が２倍になる。し
たがって、第１および第２の発振器の出力端子８０にお
いて結果として生じる発振信号ＳＯＳＣ１（ｔ）、Ｓ
ＯＳＣ２（ｔ）はそれぞれ、図４のＶＣ−ＣＲＯ内で実
現された場合に共振器９２内で通常達成される共振周波
数の約２倍の発振周波数を有する。
つの半分９４ａ、９４ｂへの分割により、それぞれの負
性抵抗セル９０ａ、９０ｂを安定化させる共振器の実効
長が半分に減少する。セラミック同軸共振器の物理的な
サイズは共振周波数に反比例するため、最終的には、第
１および第２の発振器内の発振周波数が２倍になる。し
たがって、第１および第２の発振器の出力端子８０にお
いて結果として生じる発振信号ＳＯＳＣ１（ｔ）、Ｓ
ＯＳＣ２（ｔ）はそれぞれ、図４のＶＣ−ＣＲＯ内で実
現された場合に共振器９２内で通常達成される共振周波
数の約２倍の発振周波数を有する。
【００４７】図４のＣＲＯと、図５に示される第１およ
び第２の発振器の特定の実装形態との間での１つの変更
点は、コンデンサ６６の除去である。本発明を使用して
発振周波数が２倍になると、コンデンサ６６に起因する
損失が増大する。このコンデンサ６６は、ノード５２お
よび接地の間に結合された場合に共振器９２のＱ値を増
加させることができるが、高周波数ではコンデンサが作
り出すループ利得が減少するため、図５に示される設計
には含まれてない。代わりに、第１および第２の発振器
両方で、ノード５２および接地の間にコンデンサが備え
られる。このコンデンサに起因する損失は、特定の設計
パラメータおよび使用されるデバイスの特性により、お
よび／またはより低い周波数で操作される発振器によ
り、これらの代替実装形態で受入れ可能であると考える
ことができる。
び第２の発振器の特定の実装形態との間での１つの変更
点は、コンデンサ６６の除去である。本発明を使用して
発振周波数が２倍になると、コンデンサ６６に起因する
損失が増大する。このコンデンサ６６は、ノード５２お
よび接地の間に結合された場合に共振器９２のＱ値を増
加させることができるが、高周波数ではコンデンサが作
り出すループ利得が減少するため、図５に示される設計
には含まれてない。代わりに、第１および第２の発振器
両方で、ノード５２および接地の間にコンデンサが備え
られる。このコンデンサに起因する損失は、特定の設計
パラメータおよび使用されるデバイスの特性により、お
よび／またはより低い周波数で操作される発振器によ
り、これらの代替実装形態で受入れ可能であると考える
ことができる。
【００４８】図４と同様に、図５における第１および第
２の発振器が電圧制御発振器であることに留意された
い。図５に示されるように、周波数調節装置１８０が、
共振器９２の両方の導線に結合される。この周波数調節
装置１８０は、共通の同調電圧（ＶＴＵＮＥ）を有する
図４に示される２つの周波数調節装置１５０からなるこ
とが好ましい。図５に示されるように、周波数調節装置
１８０は、共振器９２の両半分９４ａ、９４ｂについ
て、共振器９２の電気コネクタのうちの１つおよびノー
ド１８４の間に結合された結合コンデンサ１８２と、カ
ソードがノード１８４に結合され、アノードが接地に結
合されたバラクタ・ダイオード１８６と、ノード１８４
およびノード１９０の間に結合されたチョーク・インダ
クタ１８８と、ノード１９０および接地の間に結合され
た減結合コンデンサ１９２とを備える。結合コンデンサ
１８２は、共振器９２に負荷を与えることによりバラク
タ・ダイオード１８６での損失を減少させるよう動作
し、減結合コンデンサ１９２は、同調信号上のノイズを
除去するために、低周波数で同調電圧（ＶＴＵＮＥ）を
減結合するよう動作する。この実装形態では、装置１５
０について上述したのと同様に、正の同調電圧（Ｖ
ＴＵＮＥ）により両ダイオードが逆バイアスされる。こ
れは、ダイオードの対応する空乏領域の増大、およびダ
イオードのキャパシタンスの減少をもたらす。したがっ
て、同調電圧ＶＴＵＮＥは、共振器９２の両側の負荷を
調整することができ、最終的には第１および第２の共振
器に対応する発振周波数を制御することができる。この
実装形態では、第１および第２の発振器の発振周波数
は、共通同調電圧があるために、互いに追跡し合う。代
替の実装形態では、印加される電圧で発振器の周波数を
調節するためのよく知られている技術を、周波数調節装
置１８０の代わりに図５において利用することができ
る。
２の発振器が電圧制御発振器であることに留意された
い。図５に示されるように、周波数調節装置１８０が、
共振器９２の両方の導線に結合される。この周波数調節
装置１８０は、共通の同調電圧（ＶＴＵＮＥ）を有する
図４に示される２つの周波数調節装置１５０からなるこ
とが好ましい。図５に示されるように、周波数調節装置
１８０は、共振器９２の両半分９４ａ、９４ｂについ
て、共振器９２の電気コネクタのうちの１つおよびノー
ド１８４の間に結合された結合コンデンサ１８２と、カ
ソードがノード１８４に結合され、アノードが接地に結
合されたバラクタ・ダイオード１８６と、ノード１８４
およびノード１９０の間に結合されたチョーク・インダ
クタ１８８と、ノード１９０および接地の間に結合され
た減結合コンデンサ１９２とを備える。結合コンデンサ
１８２は、共振器９２に負荷を与えることによりバラク
タ・ダイオード１８６での損失を減少させるよう動作
し、減結合コンデンサ１９２は、同調信号上のノイズを
除去するために、低周波数で同調電圧（ＶＴＵＮＥ）を
減結合するよう動作する。この実装形態では、装置１５
０について上述したのと同様に、正の同調電圧（Ｖ
ＴＵＮＥ）により両ダイオードが逆バイアスされる。こ
れは、ダイオードの対応する空乏領域の増大、およびダ
イオードのキャパシタンスの減少をもたらす。したがっ
て、同調電圧ＶＴＵＮＥは、共振器９２の両側の負荷を
調整することができ、最終的には第１および第２の共振
器に対応する発振周波数を制御することができる。この
実装形態では、第１および第２の発振器の発振周波数
は、共通同調電圧があるために、互いに追跡し合う。代
替の実装形態では、印加される電圧で発振器の周波数を
調節するためのよく知られている技術を、周波数調節装
置１８０の代わりに図５において利用することができ
る。
【００４９】図５に示される発振器設計内では、出力端
子が、低インピーダンス・ノードであるノード５６に結
合されているが、他の可能な出力端子位置もあることを
理解されたい。例えば、第１および第２の発振器の出力
端子は、トランジスタ５０のコレクタ側にあってもよ
い。さらに、これらの発振器の出力段は、図６に示され
るカスコード（cascode）実装形態を備えることがで
き、カスコード装置２２０ａ、２２０ｂは、第１および
第２の発振器内でトランジスタ５０のコレクタにそれぞ
れ結合される。この場合、これらのカスコード装置はそ
れぞれ、コレクタがノード２２４に結合され、ベースが
ノード２２６に結合され、エミッタが対応するトランジ
スタ５０のコレクタに結合されたトランジスタ２２２を
備える。
子が、低インピーダンス・ノードであるノード５６に結
合されているが、他の可能な出力端子位置もあることを
理解されたい。例えば、第１および第２の発振器の出力
端子は、トランジスタ５０のコレクタ側にあってもよ
い。さらに、これらの発振器の出力段は、図６に示され
るカスコード（cascode）実装形態を備えることがで
き、カスコード装置２２０ａ、２２０ｂは、第１および
第２の発振器内でトランジスタ５０のコレクタにそれぞ
れ結合される。この場合、これらのカスコード装置はそ
れぞれ、コレクタがノード２２４に結合され、ベースが
ノード２２６に結合され、エミッタが対応するトランジ
スタ５０のコレクタに結合されたトランジスタ２２２を
備える。
【００５０】図６では、ノード２２４がさらに結合コン
デンサ２３０を介して出力端子２２８に結合され、かさ
らにはノード２２４と、電源レールおよび接地されたコ
ンデンサ２３４に結合されたノードとの間に結合された
チョーク・コンデンサ２３２に結合されている。ノード
２２６はさらに、電源レールおよびノード２２６の間に
結合された第１のバイアス抵抗２３６と、ノード２２６
および接地の間に結合された第２のバイアス抵抗２３８
と、接地されたコンデンサ２４０とに結合されている。
図６における装置２２０ａ、２２０ｂのようなカスコー
ド装置を使用して、それぞれのトランジスタ５０のコレ
クタに低インピーダンスを提供し、かつそれぞれの出力
発振信号ＳＯＳＣ１（ｔ）、ＳＯＳＣ２（ｔ）の信号電
圧を上げる（これは、場合によってはさらなる増幅段の
必要性に取って代わる）。
デンサ２３０を介して出力端子２２８に結合され、かさ
らにはノード２２４と、電源レールおよび接地されたコ
ンデンサ２３４に結合されたノードとの間に結合された
チョーク・コンデンサ２３２に結合されている。ノード
２２６はさらに、電源レールおよびノード２２６の間に
結合された第１のバイアス抵抗２３６と、ノード２２６
および接地の間に結合された第２のバイアス抵抗２３８
と、接地されたコンデンサ２４０とに結合されている。
図６における装置２２０ａ、２２０ｂのようなカスコー
ド装置を使用して、それぞれのトランジスタ５０のコレ
クタに低インピーダンスを提供し、かつそれぞれの出力
発振信号ＳＯＳＣ１（ｔ）、ＳＯＳＣ２（ｔ）の信号電
圧を上げる（これは、場合によってはさらなる増幅段の
必要性に取って代わる）。
【００５１】図５または図６に示される発振器設計が、
図１のＰＬＬ−ＦＳ内にある図４に示される標準ＶＣ−
ＣＲＯに取って代わることができることを理解された
い。この変更は、ダブラー（doubler）および／または
フィルタを必要とせずに、ＰＬＬ−ＦＳの発振周波数を
効果的に２倍にする。図５のＶＣ−ＣＲＯの後で出力パ
ワーレベルを高めるためには、せいぜい図１に示される
増幅器３２および／または図６に示されるカスコード段
が必要とされる。
図１のＰＬＬ−ＦＳ内にある図４に示される標準ＶＣ−
ＣＲＯに取って代わることができることを理解された
い。この変更は、ダブラー（doubler）および／または
フィルタを必要とせずに、ＰＬＬ−ＦＳの発振周波数を
効果的に２倍にする。図５のＶＣ−ＣＲＯの後で出力パ
ワーレベルを高めるためには、せいぜい図１に示される
増幅器３２および／または図６に示されるカスコード段
が必要とされる。
【００５２】図７の（Ａ）および（Ｂ）はそれぞれ、電
気コネクタが取り付けられていない状態の典型的なセラ
ミック同軸共振器の断面および長手方向図１０８、１１
０を示す。図７の（Ａ）および（Ｂ）に示される共振器
は、長手方向に延びる穴１１２（この場合は円形の穴）
を有するセラミック誘電体材料の直方体である。この共
振器は、穴１１２の開口が位置している第１および第２
の端部１１４、１１６と、他の４つの長手方向外面とを
有する。
気コネクタが取り付けられていない状態の典型的なセラ
ミック同軸共振器の断面および長手方向図１０８、１１
０を示す。図７の（Ａ）および（Ｂ）に示される共振器
は、長手方向に延びる穴１１２（この場合は円形の穴）
を有するセラミック誘電体材料の直方体である。この共
振器は、穴１１２の開口が位置している第１および第２
の端部１１４、１１６と、他の４つの長手方向外面とを
有する。
【００５３】図７の（Ｃ）は、第１の端部１１４で穴１
１２の内面に接続された第１の電気コネクタ１１８を有
する図７の（Ａ）の共振器の長手方向図を示す。この共
振器は、図４における共振器６２の実装形態に典型的な
ものである。この実装形態では、長手方向の外面、穴１
１２の内面、および場合によっては第２の端部１１６
が、追加の導電材料層を有し、この導電材料は通常、銅
や銀のような金属である。第１の電気コネクタ１１８
は、好ましくは、第１の端部１１４付近の穴１１２の内
面上の導電材料の層を介してセラミック誘電体材料に取
り付けられることができる。
１２の内面に接続された第１の電気コネクタ１１８を有
する図７の（Ａ）の共振器の長手方向図を示す。この共
振器は、図４における共振器６２の実装形態に典型的な
ものである。この実装形態では、長手方向の外面、穴１
１２の内面、および場合によっては第２の端部１１６
が、追加の導電材料層を有し、この導電材料は通常、銅
や銀のような金属である。第１の電気コネクタ１１８
は、好ましくは、第１の端部１１４付近の穴１１２の内
面上の導電材料の層を介してセラミック誘電体材料に取
り付けられることができる。
【００５４】図７の（Ｄ）に示される本発明の好ましい
実施形態によれば、図４における共振器６２のような標
準セラミック同軸共振器に対して行われる改良は、第２
の端部面１１６に第２の電気コネクタ１２０を追加する
ものである。第１および第２の電気コネクタ１１８、１
２０は、図５および図６のそれぞれの第１および第２の
発振器内のコンデンサ６４に共振器９２を接続する必要
がある。この第２の電気コネクタ１２０は、第１の電気
コネクタ１１８と同様に、しかし第２の端部１１６付近
にある穴１１２の内面上の導電材料層を介して、セラミ
ック誘電体材料に接続されることが好ましい。代わり
に、第１および／または第２の電気コネクタを取り付け
るのにはんだ付けのような他の技術が使用される。電気
コネクタは、共振器９２がいずれの端部１１４、１１６
においても発振器の一部になることを可能にする導電タ
ブまたはさらなる他の構成要素であってもよいことに留
意されたい。
実施形態によれば、図４における共振器６２のような標
準セラミック同軸共振器に対して行われる改良は、第２
の端部面１１６に第２の電気コネクタ１２０を追加する
ものである。第１および第２の電気コネクタ１１８、１
２０は、図５および図６のそれぞれの第１および第２の
発振器内のコンデンサ６４に共振器９２を接続する必要
がある。この第２の電気コネクタ１２０は、第１の電気
コネクタ１１８と同様に、しかし第２の端部１１６付近
にある穴１１２の内面上の導電材料層を介して、セラミ
ック誘電体材料に接続されることが好ましい。代わり
に、第１および／または第２の電気コネクタを取り付け
るのにはんだ付けのような他の技術が使用される。電気
コネクタは、共振器９２がいずれの端部１１４、１１６
においても発振器の一部になることを可能にする導電タ
ブまたはさらなる他の構成要素であってもよいことに留
意されたい。
【００５５】図７の（Ａ）〜（Ｄ）に示されるセラミッ
ク同軸共振器は直方体の形状であり、穴１１２は円形と
して示されているが、これらの特徴は、本発明の範囲を
制限することを意図するものではない。共振器の向かい
合う端部を負性抵抗セルに結合させることが可能である
限り、共振器は、依然として適切に共振する異なる形状
をとることができる。例えば、共振器は、円筒であって
もよく、および／または穴ではなく単に共振器の向かい
合う端部間に導電リンクを有するものであってもよい。
さらに、同軸共振器内のセラミック誘電体材料の使用
は、本発明の範囲を制限することを意図するものではな
い。より良い性能特性のため、現在ではセラミック材料
が好ましいが、セラミック材料を他の誘電体材料に置き
換えることもできる。
ク同軸共振器は直方体の形状であり、穴１１２は円形と
して示されているが、これらの特徴は、本発明の範囲を
制限することを意図するものではない。共振器の向かい
合う端部を負性抵抗セルに結合させることが可能である
限り、共振器は、依然として適切に共振する異なる形状
をとることができる。例えば、共振器は、円筒であって
もよく、および／または穴ではなく単に共振器の向かい
合う端部間に導電リンクを有するものであってもよい。
さらに、同軸共振器内のセラミック誘電体材料の使用
は、本発明の範囲を制限することを意図するものではな
い。より良い性能特性のため、現在ではセラミック材料
が好ましいが、セラミック材料を他の誘電体材料に置き
換えることもできる。
【００５６】図７の（Ｄ）のセラミック同軸共振器を使
用する他の共振器設計を、図８に示す。この設計は、図
５に関連して本明細書で上述したものと同様の２つの平
衡負性抵抗セル９０ａ、９０ｂを備え、これらのセル
は、位相が約１８０°だけずれた第１および第２の発振
器として共振器９２と共に動作する。図５および図８の
実装形態の重要な相違点は、発振器全体からの発振信号
の出力である。図８を見るとわかるように、平衡負性抵
抗セル９０ａ、９０ｂ内で、抵抗５３、コンデンサ７
２、結合コンデンサ７８、および出力端子８０が除去さ
れている。これらのデバイスの代わりに、図８における
複数のトランジスタ５０に対応する複数のコレクタが、
ノード９８にまとめて結合され、さらに同調回路１００
に、かつ結合コンデンサ１２２を介して出力端子１２４
に結合されている。
用する他の共振器設計を、図８に示す。この設計は、図
５に関連して本明細書で上述したものと同様の２つの平
衡負性抵抗セル９０ａ、９０ｂを備え、これらのセル
は、位相が約１８０°だけずれた第１および第２の発振
器として共振器９２と共に動作する。図５および図８の
実装形態の重要な相違点は、発振器全体からの発振信号
の出力である。図８を見るとわかるように、平衡負性抵
抗セル９０ａ、９０ｂ内で、抵抗５３、コンデンサ７
２、結合コンデンサ７８、および出力端子８０が除去さ
れている。これらのデバイスの代わりに、図８における
複数のトランジスタ５０に対応する複数のコレクタが、
ノード９８にまとめて結合され、さらに同調回路１００
に、かつ結合コンデンサ１２２を介して出力端子１２４
に結合されている。
【００５７】同調回路１００は、電源レールおよびノー
ド９８の間に並列に結合された、コンデンサ１０２、イ
ンダクタ１０４、および抵抗１０６を備えることが好ま
しい。この同調回路１００は、発振器の第２次高調波の
周波数に同調される。この周波数は、基本周波数を除去
して第２次高調波を選び出すために、第１および第２の
発振器に対応する発振周波数の２倍である。図８では同
調回路１００がいくつかのデバイスを並列に備えるが、
代わりに、１つのインダクタまたは四分の一波長共振線
のような特定の同調周波数を有する他の回路を使用する
こともできる。
ド９８の間に並列に結合された、コンデンサ１０２、イ
ンダクタ１０４、および抵抗１０６を備えることが好ま
しい。この同調回路１００は、発振器の第２次高調波の
周波数に同調される。この周波数は、基本周波数を除去
して第２次高調波を選び出すために、第１および第２の
発振器に対応する発振周波数の２倍である。図８では同
調回路１００がいくつかのデバイスを並列に備えるが、
代わりに、１つのインダクタまたは四分の一波長共振線
のような特定の同調周波数を有する他の回路を使用する
こともできる。
【００５８】実際、図８の出力端子１２４における信号
出力は、位相が約１８０°だけずれた第１および第２の
発振器からの発振信号の組み合わせである。図９の
（Ａ）および（Ｂ）は、それぞれ、第１および第２の負
性抵抗セル９０ａ、９０ｂ内のトランジスタ５０によっ
て生成される、起こり得る電圧波形の図を示す。さら
に、図９の（Ｃ）は、図９の（Ａ）および（Ｂ）に示さ
れた波形の、起こり得る電圧波形組合せを示し、この組
み合された波形が、図８における同調回路１００を駆動
する。図９の（Ａ）および（Ｂ）を見てわかるように、
トランジスタ５０によって生成された波形は、位相が１
８０°だけずれたクリッピングされた正弦波信号であ
る。これらの信号のクリッピングは、信号電圧を電源レ
ールによって制限するというように、トランジスタ５０
を圧縮させることによるものでもよく、またはトランジ
スタをカットオフを介して制限するというように、ある
期間の間トランジスタ５０を遮断することによるもので
もよい。
出力は、位相が約１８０°だけずれた第１および第２の
発振器からの発振信号の組み合わせである。図９の
（Ａ）および（Ｂ）は、それぞれ、第１および第２の負
性抵抗セル９０ａ、９０ｂ内のトランジスタ５０によっ
て生成される、起こり得る電圧波形の図を示す。さら
に、図９の（Ｃ）は、図９の（Ａ）および（Ｂ）に示さ
れた波形の、起こり得る電圧波形組合せを示し、この組
み合された波形が、図８における同調回路１００を駆動
する。図９の（Ａ）および（Ｂ）を見てわかるように、
トランジスタ５０によって生成された波形は、位相が１
８０°だけずれたクリッピングされた正弦波信号であ
る。これらの信号のクリッピングは、信号電圧を電源レ
ールによって制限するというように、トランジスタ５０
を圧縮させることによるものでもよく、またはトランジ
スタをカットオフを介して制限するというように、ある
期間の間トランジスタ５０を遮断することによるもので
もよい。
【００５９】図９の（Ｃ）に示されるように、図９の
（Ａ）および（Ｂ）に示される電圧波形の組合せの結果
は、第１および第２の発振器のそれぞれの周波数の２倍
の総発振周波数を有する電圧波形である。２つの平衡発
振器が２つの逆相クリップ信号を第１の周波数で生成
し、該クリップ信号を組み合わせて第１の周波数の値の
２倍の第２の周波数で信号を生成するこのタイプの回路
は、プッシュプッシュ発振器（push-push oscillator）
として知られている。図８に示されるように、プッシュ
プッシュ発振器設計を使用することにより、図４の発振
器内の共振器９２を使用して達成される共振周波数と比
較したときに、結果として得られる発振周波数を４倍に
することが可能となる。
（Ａ）および（Ｂ）に示される電圧波形の組合せの結果
は、第１および第２の発振器のそれぞれの周波数の２倍
の総発振周波数を有する電圧波形である。２つの平衡発
振器が２つの逆相クリップ信号を第１の周波数で生成
し、該クリップ信号を組み合わせて第１の周波数の値の
２倍の第２の周波数で信号を生成するこのタイプの回路
は、プッシュプッシュ発振器（push-push oscillator）
として知られている。図８に示されるように、プッシュ
プッシュ発振器設計を使用することにより、図４の発振
器内の共振器９２を使用して達成される共振周波数と比
較したときに、結果として得られる発振周波数を４倍に
することが可能となる。
【００６０】上述した発振器の実装形態は、コルピッツ
型の負性抵抗セルに関連しているが、代わりに、他の負
性抵抗セルを使用することもできる。発振器を生成する
のに同軸共振器のどちらの側にも結合することができ、
動作中に負性抵抗セルとして働く多くのよく知られてい
る装置がある。例えば、図１０は、コルピッツ型の負性
抵抗セルが、代替の負性抵抗セル３００ａ、３００ｂで
置き換えられた図８のプッシュプッシュ・アーキテクチ
ャを示す。この場合、負性抵抗セル３００ａ、３００ｂ
のそれぞれは、コレクタがノード９８に結合され（さら
に他のコレクタに結合され）、ベースがノード３０６に
結合され、エミッタがノード３０８に結合されたトラン
ジスタ３０２を備える。ノード３０８はさらに、それぞ
れ、結合コンデンサ６４を介して共振器９２のそれぞれ
の端部に結合される。ノード３０６はさらに、それぞ
れ、ノード３０６および接地の間に結合されたインダク
タ３１２と、ノード３０６および電源レールの間に結合
された第１のバイアス抵抗３１４と、ノード３０６およ
び接地の間に結合された第２のバイアス抵抗３１６とに
結合される。これらの負性抵抗セル３００ａ、３００ｂ
におけるエミッタ・バイアスは、直列にあるそれぞれの
チョーク・インダクタ３２０によって高周波(ＲＦ)回路
から離隔されたそれぞれの抵抗３１８によって達成され
る。図１０に示される残りの構成要素は、他の実装形態
に関連して本明細書で前に上述した。図１０に示される
プッシュプッシュ発振器全体の動作は図８の設計と同様
であるが、平衡負性抵抗セルについて異なる構成を有す
る。最終的な結果は同様であり、図４に示される構成時
の共振器９２に関する従来の共振周波数と比較して、出
力端子１２４において４倍の発振周波数を得る。
型の負性抵抗セルに関連しているが、代わりに、他の負
性抵抗セルを使用することもできる。発振器を生成する
のに同軸共振器のどちらの側にも結合することができ、
動作中に負性抵抗セルとして働く多くのよく知られてい
る装置がある。例えば、図１０は、コルピッツ型の負性
抵抗セルが、代替の負性抵抗セル３００ａ、３００ｂで
置き換えられた図８のプッシュプッシュ・アーキテクチ
ャを示す。この場合、負性抵抗セル３００ａ、３００ｂ
のそれぞれは、コレクタがノード９８に結合され（さら
に他のコレクタに結合され）、ベースがノード３０６に
結合され、エミッタがノード３０８に結合されたトラン
ジスタ３０２を備える。ノード３０８はさらに、それぞ
れ、結合コンデンサ６４を介して共振器９２のそれぞれ
の端部に結合される。ノード３０６はさらに、それぞ
れ、ノード３０６および接地の間に結合されたインダク
タ３１２と、ノード３０６および電源レールの間に結合
された第１のバイアス抵抗３１４と、ノード３０６およ
び接地の間に結合された第２のバイアス抵抗３１６とに
結合される。これらの負性抵抗セル３００ａ、３００ｂ
におけるエミッタ・バイアスは、直列にあるそれぞれの
チョーク・インダクタ３２０によって高周波(ＲＦ)回路
から離隔されたそれぞれの抵抗３１８によって達成され
る。図１０に示される残りの構成要素は、他の実装形態
に関連して本明細書で前に上述した。図１０に示される
プッシュプッシュ発振器全体の動作は図８の設計と同様
であるが、平衡負性抵抗セルについて異なる構成を有す
る。最終的な結果は同様であり、図４に示される構成時
の共振器９２に関する従来の共振周波数と比較して、出
力端子１２４において４倍の発振周波数を得る。
【００６１】図５、図６、図８、および図１０に関連し
て上述したＶＣＯは、同様の寸法のセラミック同軸共振
器を使用する典型的なＶＣＯよりも高い周波数の信号を
生成する。これらのより高い周波数の信号は、ＶＣＯの
後に周波数逓倍段をおくという必要性を減らすことがで
き、その一方で依然としてセラミック同軸共振器を使用
することができる。残念ながら、残っている、しかも実
際に重要性を増している１つの重要な問題は、周波数制
限されたＰＬＬシンセサイザ・チップに入力することの
できるレベルにまで帰還信号の周波数を減少させる分周
器が必要なことに関する。
て上述したＶＣＯは、同様の寸法のセラミック同軸共振
器を使用する典型的なＶＣＯよりも高い周波数の信号を
生成する。これらのより高い周波数の信号は、ＶＣＯの
後に周波数逓倍段をおくという必要性を減らすことがで
き、その一方で依然としてセラミック同軸共振器を使用
することができる。残念ながら、残っている、しかも実
際に重要性を増している１つの重要な問題は、周波数制
限されたＰＬＬシンセサイザ・チップに入力することの
できるレベルにまで帰還信号の周波数を減少させる分周
器が必要なことに関する。
【００６２】この問題は、図８のプッシュプッシュ発振
設計内での図５の第１または第２の発振信号ＳＯＳＣ１
（ｔ）、ＳＯＳＣ２（ｔ）のサンプリングによっていく
らか緩和することができる。図１１は、ＶＣ−ＣＲＯ２
８が（図５に示されるのと同様の）個々の発振信号Ｓ
ＯＳＣ１（ｔ）、ＳＯＳＣ２（ｔ）のうちの１つ、およ
び総発振信号ＳＯＳＣ（ｔ）をサンプリングするプッシ
ュプッシュ発振器である場合の、図３のＰＬＬ−ＦＳを
示すブロック図である。図１１に示されるように、ＶＣ
−ＣＲＯ２８は、必然的に、第１の周波数で信号Ｓ
ＯＳＣ１（ｔ）を生成する第１の発振器３５０と、第１
の周波数の２倍の第２の周波数で信号ＳＯＳＣ（ｔ）を
生成する第２の発振器３５２とを備える。したがって、
この状況において外部分周器４７内で必要とされる周波
数分割のレベルは、帰還のために総周波数信号ＳＯＳＣ
（ｔ）が使用される場合と比較して２分の１に減少す
る。周波数分割のこの減少は、外部分割器をより簡単に
し、この外部分割器のようなデバイスに起因する位相ノ
イズ、コスト、および物理的なサイズを低減することが
できる。いくつかの特定の場合には、必要とされる設計
特性、およびＰＬＬシンセサイザ・チップ４５の動作パ
ラメータに依存するけれども、プッシュプッシュ発振器
設計に関する上述の技術を使用することによって、外部
分周器４７の必要性を完全になくすことができる。
設計内での図５の第１または第２の発振信号ＳＯＳＣ１
（ｔ）、ＳＯＳＣ２（ｔ）のサンプリングによっていく
らか緩和することができる。図１１は、ＶＣ−ＣＲＯ２
８が（図５に示されるのと同様の）個々の発振信号Ｓ
ＯＳＣ１（ｔ）、ＳＯＳＣ２（ｔ）のうちの１つ、およ
び総発振信号ＳＯＳＣ（ｔ）をサンプリングするプッシ
ュプッシュ発振器である場合の、図３のＰＬＬ−ＦＳを
示すブロック図である。図１１に示されるように、ＶＣ
−ＣＲＯ２８は、必然的に、第１の周波数で信号Ｓ
ＯＳＣ１（ｔ）を生成する第１の発振器３５０と、第１
の周波数の２倍の第２の周波数で信号ＳＯＳＣ（ｔ）を
生成する第２の発振器３５２とを備える。したがって、
この状況において外部分周器４７内で必要とされる周波
数分割のレベルは、帰還のために総周波数信号ＳＯＳＣ
（ｔ）が使用される場合と比較して２分の１に減少す
る。周波数分割のこの減少は、外部分割器をより簡単に
し、この外部分割器のようなデバイスに起因する位相ノ
イズ、コスト、および物理的なサイズを低減することが
できる。いくつかの特定の場合には、必要とされる設計
特性、およびＰＬＬシンセサイザ・チップ４５の動作パ
ラメータに依存するけれども、プッシュプッシュ発振器
設計に関する上述の技術を使用することによって、外部
分周器４７の必要性を完全になくすことができる。
【００６３】次に、本発明の好ましい実施形態に従う他
の発振器設計を、図１２および図１３を参照しながら記
述する（図１３は、図１２の続きの図である）。本発明
のこの好ましい実施形態において、この発振器設計は、
図８のプッシュプッシュ発振器設計と同様の周波数範囲
でサンプリングされた第１の出力信号と、第１の出力信
号の４分の１の周波数でサンプリングされた第２の出力
信号とを有する。この第２の出力信号のサンプリング
は、本明細書で以下に記述するように、上述したプッシ
ュプッシュ発振器設計と比較したときでさえも、外部分
周器の必要性を低減することができる。
の発振器設計を、図１２および図１３を参照しながら記
述する（図１３は、図１２の続きの図である）。本発明
のこの好ましい実施形態において、この発振器設計は、
図８のプッシュプッシュ発振器設計と同様の周波数範囲
でサンプリングされた第１の出力信号と、第１の出力信
号の４分の１の周波数でサンプリングされた第２の出力
信号とを有する。この第２の出力信号のサンプリング
は、本明細書で以下に記述するように、上述したプッシ
ュプッシュ発振器設計と比較したときでさえも、外部分
周器の必要性を低減することができる。
【００６４】図１２および図１３の発振器設計は４つの
セラミック同軸共振器４００を備え、共振器のそれぞれ
が、１波長の４分の１の電気的長さ、すなわち換言する
と９０°の電気的長さを有する。以下に記述するよう
に、この電気的長さに対応する波長は、発振器の出力周
波数の４分の１に反比例する。これらの共振器４００の
それぞれは、図７の（Ｄ）に示される同軸共振器と構造
が同様である、すなわちそれぞれの共振器は、どちらの
端部にも取り付けられた電気コネクタを備える。この場
合、電磁波は、９０°の移相が導入された状態で、一方
の電気コネクタから他方の電気コネクタに共振器４００
を横切ることができる。図１２および図１３に示される
ように、４つの共振器４００がリング構成内に直列に結
合され、それにより、合計してリングを一周する３６０
°の移相が導入される。このリング構成では、それぞれ
の共振器４００の両端部にある電気コネクタが、共振器
４００の他の電気コネクタに直列に結合される。
セラミック同軸共振器４００を備え、共振器のそれぞれ
が、１波長の４分の１の電気的長さ、すなわち換言する
と９０°の電気的長さを有する。以下に記述するよう
に、この電気的長さに対応する波長は、発振器の出力周
波数の４分の１に反比例する。これらの共振器４００の
それぞれは、図７の（Ｄ）に示される同軸共振器と構造
が同様である、すなわちそれぞれの共振器は、どちらの
端部にも取り付けられた電気コネクタを備える。この場
合、電磁波は、９０°の移相が導入された状態で、一方
の電気コネクタから他方の電気コネクタに共振器４００
を横切ることができる。図１２および図１３に示される
ように、４つの共振器４００がリング構成内に直列に結
合され、それにより、合計してリングを一周する３６０
°の移相が導入される。このリング構成では、それぞれ
の共振器４００の両端部にある電気コネクタが、共振器
４００の他の電気コネクタに直列に結合される。
【００６５】さらに、図１２および図１３に示されるよ
うに、移相器４０３と直列に結合された増幅器４０２は
それぞれの共振器４００と並列に結合され、それによ
り、それぞれの増幅器４０２に、４つの共振器４００か
らなる負荷が提供されることとなる。増幅器４０２およ
び移相器４０３のこれらの組合せのそれぞれは、発振器
の出力周波数の４分の１に対応する周波数において、増
幅器４０２の入力および移相器４０３の出力の間に約９
０°の移相を導入するよう設計されていることが好まし
い。代わりに、増幅器４０２および移相器４０３を逆の
順序にすることができ、または１つの位相調節可能な増
幅構成要素に統合することができることに留意された
い。一般に、増幅器４０２、または、増幅器４０２およ
び移相器４０２の組合せを、増幅装置と呼ぶことができ
る。
うに、移相器４０３と直列に結合された増幅器４０２は
それぞれの共振器４００と並列に結合され、それによ
り、それぞれの増幅器４０２に、４つの共振器４００か
らなる負荷が提供されることとなる。増幅器４０２およ
び移相器４０３のこれらの組合せのそれぞれは、発振器
の出力周波数の４分の１に対応する周波数において、増
幅器４０２の入力および移相器４０３の出力の間に約９
０°の移相を導入するよう設計されていることが好まし
い。代わりに、増幅器４０２および移相器４０３を逆の
順序にすることができ、または１つの位相調節可能な増
幅構成要素に統合することができることに留意された
い。一般に、増幅器４０２、または、増幅器４０２およ
び移相器４０２の組合せを、増幅装置と呼ぶことができ
る。
【００６６】移相器４０３は、特定の移相に同調され、
使用される共振器の物理的長さによって定義される事前
定義された範囲内に発振器の総周波数を調節することが
できる。好ましい実施形態では、移相器４０３は、増幅
器４０２／移相器４０３の組合せによって提供された移
相を変調する同調電圧ＶＴＵＮＥの挿入によって調節さ
れる。
使用される共振器の物理的長さによって定義される事前
定義された範囲内に発振器の総周波数を調節することが
できる。好ましい実施形態では、移相器４０３は、増幅
器４０２／移相器４０３の組合せによって提供された移
相を変調する同調電圧ＶＴＵＮＥの挿入によって調節さ
れる。
【００６７】図１４は、１つの好ましい実施形態による
移相器４０３の概略図である。この実施形態において、
移相器４０３は２つのバラクタ・ダイオード４５０ａ、
４５０ｂを備える。これらのダイオードのアノードは、
一緒に結合され、さらにインダクタ４５２を介して接地
に結合され、それらのカソードは、結合コンデンサ４５
４ａ、４５４ｂを介して、移相器４０３のそれぞれの入
出力ノードＮＯＤＥ１、ＮＯＤＥ２にそれぞれ結合され
る。入出力ノードＮＯＤＥ１、ＮＯＤＥ２は、それぞれ
移相器４０３の入力および出力であるが、それらが交換
可能であることを理解されたい。図１４の移相器４０３
はさらに、一端で同調電圧ＶＴＵＮＥ用の入力端子４５
８に一緒に結合され、他端でバラクタ・ダイオード４５
０ａ、４５０ｂのそれぞれのカソードに結合された抵抗
４５６ａ、４５６ｂと、同調電圧ＶＴＵＮＥ用の入力端
子４５８および接地の間に結合された減結合コンデンサ
４６０とを備える。
移相器４０３の概略図である。この実施形態において、
移相器４０３は２つのバラクタ・ダイオード４５０ａ、
４５０ｂを備える。これらのダイオードのアノードは、
一緒に結合され、さらにインダクタ４５２を介して接地
に結合され、それらのカソードは、結合コンデンサ４５
４ａ、４５４ｂを介して、移相器４０３のそれぞれの入
出力ノードＮＯＤＥ１、ＮＯＤＥ２にそれぞれ結合され
る。入出力ノードＮＯＤＥ１、ＮＯＤＥ２は、それぞれ
移相器４０３の入力および出力であるが、それらが交換
可能であることを理解されたい。図１４の移相器４０３
はさらに、一端で同調電圧ＶＴＵＮＥ用の入力端子４５
８に一緒に結合され、他端でバラクタ・ダイオード４５
０ａ、４５０ｂのそれぞれのカソードに結合された抵抗
４５６ａ、４５６ｂと、同調電圧ＶＴＵＮＥ用の入力端
子４５８および接地の間に結合された減結合コンデンサ
４６０とを備える。
【００６８】結合コンデンサ４５４ａ、４５４ｂは、共
振器４００または増幅器４０２に負荷を与えることによ
り、バラクタ・ダイオード４５０ａ、４５０ｂでの損失
を減らすよう動作する。減結合コンデンサ４６０は、同
調信号におけるノイズを除去するために、低周波数で同
調電圧ＶＴＵＮＥを減結合するよう動作する。この実施
形態では、正の同調電圧ＶＴＵＮＥが、両ダイオード４
５０ａ、４５０ｂを逆バイアス状態にする。これは、ダ
イオードの対応する空乏領域の増大、およびそのキャパ
シタンスの減少をもたらす。したがって、同調電圧Ｖ
ＴＵＮＥは、移相器４０３を横切る信号のキャパシタン
ス負荷を調整することができ、それにより、増幅器４０
２／移相器４０３組合せの移相を制御することができ、
こうして最終的には、この移相が発振器全体の発振周波
数を制御する。
振器４００または増幅器４０２に負荷を与えることによ
り、バラクタ・ダイオード４５０ａ、４５０ｂでの損失
を減らすよう動作する。減結合コンデンサ４６０は、同
調信号におけるノイズを除去するために、低周波数で同
調電圧ＶＴＵＮＥを減結合するよう動作する。この実施
形態では、正の同調電圧ＶＴＵＮＥが、両ダイオード４
５０ａ、４５０ｂを逆バイアス状態にする。これは、ダ
イオードの対応する空乏領域の増大、およびそのキャパ
シタンスの減少をもたらす。したがって、同調電圧Ｖ
ＴＵＮＥは、移相器４０３を横切る信号のキャパシタン
ス負荷を調整することができ、それにより、増幅器４０
２／移相器４０３組合せの移相を制御することができ、
こうして最終的には、この移相が発振器全体の発振周波
数を制御する。
【００６９】それぞれの増幅器４０２／移相器４０３組
合せについて、２つの帰還経路が存在する。第１の帰還
経路は、特定の増幅器４０２／移相器４０３組合せと並
列な単一の９０°同軸共振器４００を含み、第２の帰還
経路は、特定の増幅器４０２／移相器４０３組合せと並
列な３つの他の直列接続された同軸共振器を含む。直列
な３つの同軸共振器の組合せは、上記増幅器４０２／移
相器４０３の組合せの入力および出力の間に２７０°の
移相を導入する。増幅器４０２および移相器４０３の組
合せはまた、好ましくは約９０°の移相を導入するの
で、第２の帰還経路を横切る波の全移相が約３６０°に
なる。他の３つの増幅器／移相器組合せのそれぞれにつ
いても、同一の状況、すなわち図１２および図１３の構
成に起因する３６０°の帰還経路が生じる。増幅器４２
０の結合利得が全体として発振回路によって与えられる
損失を超えることを条件として、共振器４００内での発
振条件を、同軸共振器４００の物理的寸法によって設定
される周波数範囲で確立することができる。
合せについて、２つの帰還経路が存在する。第１の帰還
経路は、特定の増幅器４０２／移相器４０３組合せと並
列な単一の９０°同軸共振器４００を含み、第２の帰還
経路は、特定の増幅器４０２／移相器４０３組合せと並
列な３つの他の直列接続された同軸共振器を含む。直列
な３つの同軸共振器の組合せは、上記増幅器４０２／移
相器４０３の組合せの入力および出力の間に２７０°の
移相を導入する。増幅器４０２および移相器４０３の組
合せはまた、好ましくは約９０°の移相を導入するの
で、第２の帰還経路を横切る波の全移相が約３６０°に
なる。他の３つの増幅器／移相器組合せのそれぞれにつ
いても、同一の状況、すなわち図１２および図１３の構
成に起因する３６０°の帰還経路が生じる。増幅器４２
０の結合利得が全体として発振回路によって与えられる
損失を超えることを条件として、共振器４００内での発
振条件を、同軸共振器４００の物理的寸法によって設定
される周波数範囲で確立することができる。
【００７０】図１２および図１３の回路内で４つの増幅
器４０２を使用することにより、共振器４００を横切る
発振信号が、共振器４００のリング全体を通じて常に高
電力を有することが保証される。図１２および図１３の
発振器から増幅器４０２／移相器４０３組合せの１つま
たは複数を除去したとしても、残りの増幅器４０２の結
合利得が全体として発振回路によって提供される損失を
依然として超えている限り、依然として発振条件を満た
すことができる、ということに留意されたい。図１２お
よび図１３の発振器内の増幅器４０２の数の減少によ
り、コストを低減することができ、しかも多くの場合、
共振器４００のリング内のどの点においても発振信号の
有意な劣化をもたらすことがない。
器４０２を使用することにより、共振器４００を横切る
発振信号が、共振器４００のリング全体を通じて常に高
電力を有することが保証される。図１２および図１３の
発振器から増幅器４０２／移相器４０３組合せの１つま
たは複数を除去したとしても、残りの増幅器４０２の結
合利得が全体として発振回路によって提供される損失を
依然として超えている限り、依然として発振条件を満た
すことができる、ということに留意されたい。図１２お
よび図１３の発振器内の増幅器４０２の数の減少によ
り、コストを低減することができ、しかも多くの場合、
共振器４００のリング内のどの点においても発振信号の
有意な劣化をもたらすことがない。
【００７１】図１２および図１３に示されるように、共
振器４００のリング内で確立される発振モード（oscill
atory mode）は、図１２および図１３におけるノードＡ
〜Ｄの４つの共振器接続ノードのそれぞれにおいてサン
プリングされる。それぞれの共振器接続ノードＡ〜Ｄ
は、９０°同軸共振器のうちの１つによって次のノード
から分離される。したがって、共振器接続ノードでサン
プリングされた４つの信号間の移相は、９０°の倍数で
ある。図１３の（Ａ）、（Ｂ）、（Ｃ）、および（Ｄ）
は、図１２および図１３の発振器の動作中に、ノードＡ
〜Ｄのそれぞれで生成される起こり得る電圧波形のグラ
フ表示を示す。これの図からわかるように、一実施形態
において共振器接続ノードで生成される波形は、位相が
９０°だけずれたクリッピングされた正弦波信号であ
る。このクリッピングは、増幅器４０２内の電源レール
および／またはトランジスタについての起こりうる最大
／最小値を圧縮させるというように、増幅器４０２内の
制限から生じさせることができる。この場合、増幅器４
０２はすべて、４つの共振器接続ノードＡ〜Ｄのすべて
において、クリッピングが、信号のサイクルの同じ半分
で、すなわち正または負のどちらかの半サイクルで生じ
るようにバイアスされる。他の場合には、以下に記述す
るように、サンプリングされた信号内のクリッピング
は、ほとんどまたは全く必要とされない。
振器４００のリング内で確立される発振モード（oscill
atory mode）は、図１２および図１３におけるノードＡ
〜Ｄの４つの共振器接続ノードのそれぞれにおいてサン
プリングされる。それぞれの共振器接続ノードＡ〜Ｄ
は、９０°同軸共振器のうちの１つによって次のノード
から分離される。したがって、共振器接続ノードでサン
プリングされた４つの信号間の移相は、９０°の倍数で
ある。図１３の（Ａ）、（Ｂ）、（Ｃ）、および（Ｄ）
は、図１２および図１３の発振器の動作中に、ノードＡ
〜Ｄのそれぞれで生成される起こり得る電圧波形のグラ
フ表示を示す。これの図からわかるように、一実施形態
において共振器接続ノードで生成される波形は、位相が
９０°だけずれたクリッピングされた正弦波信号であ
る。このクリッピングは、増幅器４０２内の電源レール
および／またはトランジスタについての起こりうる最大
／最小値を圧縮させるというように、増幅器４０２内の
制限から生じさせることができる。この場合、増幅器４
０２はすべて、４つの共振器接続ノードＡ〜Ｄのすべて
において、クリッピングが、信号のサイクルの同じ半分
で、すなわち正または負のどちらかの半サイクルで生じ
るようにバイアスされる。他の場合には、以下に記述す
るように、サンプリングされた信号内のクリッピング
は、ほとんどまたは全く必要とされない。
【００７２】図１２および図１３に示されるように、発
振器はさらに、共振器接続ノードＡ〜Ｄのそれぞれ１つ
およびそれぞれのノード４０９の間に結合された４つの
結合コンデンサ４０４と、負の電圧源−ＶＥおよびノー
ド４０９のそれぞれ１つの間に結合された４つのバイア
ス抵抗４０５と、接地レールおよびノード４０９のそれ
ぞれ１つの間に結合された４つの減結合コンデンサ４０
７と、ノード４０９のそれぞれ１つおよびそれぞれのノ
ード４１１の間に結合された４つのインパルス生成イン
ダクタ４０６と、ノード４１１のそれぞれ１つおよびノ
ード４１２の間に結合された４つの直流(dc)阻止コンデ
ンサ４１０と、接地レールに結合されたアノードおよび
ノード４１１のそれぞれ１つに結合されたカソードをそ
れぞれが有する４つのステップ・リカバリ・ダイオード
と、を備える。さらに、直流阻止コンデンサ４１０のそ
れぞれに結合されたノード４１２は、同調回路４１４に
結合され、さらに結合コンデンサ４２２を介して出力端
子４２４に結合される。
振器はさらに、共振器接続ノードＡ〜Ｄのそれぞれ１つ
およびそれぞれのノード４０９の間に結合された４つの
結合コンデンサ４０４と、負の電圧源−ＶＥおよびノー
ド４０９のそれぞれ１つの間に結合された４つのバイア
ス抵抗４０５と、接地レールおよびノード４０９のそれ
ぞれ１つの間に結合された４つの減結合コンデンサ４０
７と、ノード４０９のそれぞれ１つおよびそれぞれのノ
ード４１１の間に結合された４つのインパルス生成イン
ダクタ４０６と、ノード４１１のそれぞれ１つおよびノ
ード４１２の間に結合された４つの直流(dc)阻止コンデ
ンサ４１０と、接地レールに結合されたアノードおよび
ノード４１１のそれぞれ１つに結合されたカソードをそ
れぞれが有する４つのステップ・リカバリ・ダイオード
と、を備える。さらに、直流阻止コンデンサ４１０のそ
れぞれに結合されたノード４１２は、同調回路４１４に
結合され、さらに結合コンデンサ４２２を介して出力端
子４２４に結合される。
【００７３】同調回路４１４は、図８の同調回路１００
と同様であることが好ましく、この場合、接地レールお
よびノード４１２の間に並列に結合されたコンデンサ４
１６と、インダクタ４１８と、抵抗４２０とを備える。
この同調回路４１４は、基本周波数を除去してノード４
１２において信号の第４次高調波を選び出すために、図
１５の（Ａ）〜（Ｄ）に示される個々の発振信号の第４
次高調波の周波数に同調される。同調回路４１４はいく
つかのデバイスを並列に備えるが、このことは、本発明
の範囲を限定するものではない。代わりに、１つのイン
ダクタまたは四分の一波長共振線のような、特定の同調
周波数を有する他の回路を使用することもできる。
と同様であることが好ましく、この場合、接地レールお
よびノード４１２の間に並列に結合されたコンデンサ４
１６と、インダクタ４１８と、抵抗４２０とを備える。
この同調回路４１４は、基本周波数を除去してノード４
１２において信号の第４次高調波を選び出すために、図
１５の（Ａ）〜（Ｄ）に示される個々の発振信号の第４
次高調波の周波数に同調される。同調回路４１４はいく
つかのデバイスを並列に備えるが、このことは、本発明
の範囲を限定するものではない。代わりに、１つのイン
ダクタまたは四分の一波長共振線のような、特定の同調
周波数を有する他の回路を使用することもできる。
【００７４】図１２および図１３に示される本発明の好
ましい実施形態では、インパルス生成インダクタ４０６
およびパルス・リカバリ・ダイオード４０８は、組み合
わさって、同調回路４１４によって使用される高調波の
パルスチェーン（pulse chain）を生成する櫛形関数発
生器として動作し、所望の高調波を「ピック・オフする
（pick off、取り出す）」。この動作により、ノード４
１１における発振信号の中で、ノードＡ〜Ｄについてそ
れぞれ図１５の（Ａ）〜（Ｄ）に示された最小の傾斜
（dip）よりも、もっと顕著に狭く定義された電圧ピー
ク（電圧の尖頭）が生じる。図１６の（Ａ）、（Ｂ）、
（Ｃ）、および（Ｄ）は、ステップ・リカバリ動作が行
われた後の図１５の（Ａ）〜（Ｄ）の起こり得る波形を
それぞれ示す。
ましい実施形態では、インパルス生成インダクタ４０６
およびパルス・リカバリ・ダイオード４０８は、組み合
わさって、同調回路４１４によって使用される高調波の
パルスチェーン（pulse chain）を生成する櫛形関数発
生器として動作し、所望の高調波を「ピック・オフする
（pick off、取り出す）」。この動作により、ノード４
１１における発振信号の中で、ノードＡ〜Ｄについてそ
れぞれ図１５の（Ａ）〜（Ｄ）に示された最小の傾斜
（dip）よりも、もっと顕著に狭く定義された電圧ピー
ク（電圧の尖頭）が生じる。図１６の（Ａ）、（Ｂ）、
（Ｃ）、および（Ｄ）は、ステップ・リカバリ動作が行
われた後の図１５の（Ａ）〜（Ｄ）の起こり得る波形を
それぞれ示す。
【００７５】ステップ・リカバリ・ダイオード４０８を
使用するときは、電圧ピーク間の区別が十分に明確であ
るので、図１５の（Ａ）〜（Ｄ）に示されるクリッピン
グを低減する、または除去することができる、というこ
とに留意されたい。このクリッピングの低減により、共
振器４００は、発振サイクルの増大される割合に関して
負荷を与えられることができるようになり、それによ
り、共振器４００が提供することのできるＱが増大し、
位相ノイズを減少させることができる。
使用するときは、電圧ピーク間の区別が十分に明確であ
るので、図１５の（Ａ）〜（Ｄ）に示されるクリッピン
グを低減する、または除去することができる、というこ
とに留意されたい。このクリッピングの低減により、共
振器４００は、発振サイクルの増大される割合に関して
負荷を与えられることができるようになり、それによ
り、共振器４００が提供することのできるＱが増大し、
位相ノイズを減少させることができる。
【００７６】図１６の（Ａ）〜（Ｄ）に示される４つの
発振信号は、ノード４１２で組み合わされる。この場
合、前述したように、同調回路４１４は、組合せ中に生
成された基本信号および高調波信号を、第４次高調波を
除いて大幅に除去することが好ましい。このようにし
て、結果として得られる組合せの周波数は、共振器リン
グ内で確立される発振モードの４倍の周波数を有する。
ノード４１２におけるサンプルの組合せ結果は、図１６
の（Ａ）〜（Ｄ）に示される波形の組合せについては図
１７の（Ａ）に示されている。したがって、図１２およ
び図１３に示される好ましい実施形態による発振器は、
従来の発振器設計が同じセラミック同軸共振器によって
達成することができる周波数の４倍の周波数で動作する
出力信号ＳＯ ＳＣ（ｔ）を発生させる。
発振信号は、ノード４１２で組み合わされる。この場
合、前述したように、同調回路４１４は、組合せ中に生
成された基本信号および高調波信号を、第４次高調波を
除いて大幅に除去することが好ましい。このようにし
て、結果として得られる組合せの周波数は、共振器リン
グ内で確立される発振モードの４倍の周波数を有する。
ノード４１２におけるサンプルの組合せ結果は、図１６
の（Ａ）〜（Ｄ）に示される波形の組合せについては図
１７の（Ａ）に示されている。したがって、図１２およ
び図１３に示される好ましい実施形態による発振器は、
従来の発振器設計が同じセラミック同軸共振器によって
達成することができる周波数の４倍の周波数で動作する
出力信号ＳＯ ＳＣ（ｔ）を発生させる。
【００７７】さらに、共振器接続ノードＡ〜Ｄのうちの
１つで生成された発振信号を使用して、発振器全体の出
力周波数と比較して４分の１の周波数の発振信号をサン
プリングすることができる。これは、図１２および図１
３ではノードＤで示されている。この場合、結合コンデ
ンサ４２６は、ノードＤを第２の出力端子４２８に結合
して、該端子を、より低い周波数の帰還信号ＳＯＳＣ１
（ｔ）をＰＬＬシンセサイザ・チップに送るために使用
することができる。このより低い周波数の帰還信号は、
端子４２４における出力周波数の４分の１である。
１つで生成された発振信号を使用して、発振器全体の出
力周波数と比較して４分の１の周波数の発振信号をサン
プリングすることができる。これは、図１２および図１
３ではノードＤで示されている。この場合、結合コンデ
ンサ４２６は、ノードＤを第２の出力端子４２８に結合
して、該端子を、より低い周波数の帰還信号ＳＯＳＣ１
（ｔ）をＰＬＬシンセサイザ・チップに送るために使用
することができる。このより低い周波数の帰還信号は、
端子４２４における出力周波数の４分の１である。
【００７８】図１２および図１３に関連して上述した本
発明の好ましい実施形態は、第４次高調波の生成効率を
改善して、増幅器４０２におけるクリッピングの必要性
を低減させるためにステップ・リカバリ・ダイオード４
０８を使用するが、そのようなダイオードは必要とされ
ない。例えば、図１５の（Ａ）〜（Ｄ）に示される共振
器接続ノードＡ〜Ｄでの発振信号を、ステップ・リカバ
リ動作を行わずにノード４１２で組み合わせることがで
きる。そのような組合せによって生成される、起こりう
るサンプル波形を、図１７の（Ｂ）に示す。この場合、
電圧ピークははっきりと定義されたものではないが、そ
れでも十分である。ステップ・リカバリ・ダイオードを
使用しない利点は、コストおよび物理的な空間の低減に
関係し、ステップ・リカバリ・ダイオードを使用する利
点は、出力共振回路に印加することができるはっきりと
定義された電圧ピークによって効率が向上するというこ
とに関係する。
発明の好ましい実施形態は、第４次高調波の生成効率を
改善して、増幅器４０２におけるクリッピングの必要性
を低減させるためにステップ・リカバリ・ダイオード４
０８を使用するが、そのようなダイオードは必要とされ
ない。例えば、図１５の（Ａ）〜（Ｄ）に示される共振
器接続ノードＡ〜Ｄでの発振信号を、ステップ・リカバ
リ動作を行わずにノード４１２で組み合わせることがで
きる。そのような組合せによって生成される、起こりう
るサンプル波形を、図１７の（Ｂ）に示す。この場合、
電圧ピークははっきりと定義されたものではないが、そ
れでも十分である。ステップ・リカバリ・ダイオードを
使用しない利点は、コストおよび物理的な空間の低減に
関係し、ステップ・リカバリ・ダイオードを使用する利
点は、出力共振回路に印加することができるはっきりと
定義された電圧ピークによって効率が向上するというこ
とに関係する。
【００７９】上述した本発明の好ましい実施形態は、そ
れぞれの共振器が、対応する増幅器および移相器を有し
て、リング構成で構成されたときに４つの直交信号を生
成する４つの共振器の使用に特定のものである。組み合
わせられたとき、これらの直交信号は、同一の寸法の同
軸共振器を使用するよく知られている発振器の周波数を
４倍にする。しかし、本発明をこの特定の実装形態を超
えて拡張することができ、より多い、またはより少ない
同軸共振器および／または増幅器／移相器組合せを有す
るリング構成に適用することができる、ということを理
解されたい。あるケースでは、単に３つの共振器が存在
していればよく、共振器の少なくとも１つが、並列に結
合された増幅器／移相器組合せを有する。この場合、そ
れぞれの共振器は１２０°の電気的長さを有することが
好ましく、移相器と組み合わされた増幅器は、それぞれ
約１２０°の移相を有する。一般に、リングの全電気的
長さが３６０°であって、増幅器の結合利得が、発振回
路全体での損失よりも大きい限り、共振器の数は３個か
ら４個、またはそれ以上に拡張することができる。
れぞれの共振器が、対応する増幅器および移相器を有し
て、リング構成で構成されたときに４つの直交信号を生
成する４つの共振器の使用に特定のものである。組み合
わせられたとき、これらの直交信号は、同一の寸法の同
軸共振器を使用するよく知られている発振器の周波数を
４倍にする。しかし、本発明をこの特定の実装形態を超
えて拡張することができ、より多い、またはより少ない
同軸共振器および／または増幅器／移相器組合せを有す
るリング構成に適用することができる、ということを理
解されたい。あるケースでは、単に３つの共振器が存在
していればよく、共振器の少なくとも１つが、並列に結
合された増幅器／移相器組合せを有する。この場合、そ
れぞれの共振器は１２０°の電気的長さを有することが
好ましく、移相器と組み合わされた増幅器は、それぞれ
約１２０°の移相を有する。一般に、リングの全電気的
長さが３６０°であって、増幅器の結合利得が、発振回
路全体での損失よりも大きい限り、共振器の数は３個か
ら４個、またはそれ以上に拡張することができる。
【００８０】Ｎ個の同軸共振器が存在する場合、それぞ
れ個々の同軸共振器の電気的長さは、３６０°をＮで割
った値に等しいことが好ましい。さらに、増幅器／移相
器組合せの移相は、好ましい実施形態では同調電圧Ｖ
ＴＵＮＥによって調節することができるが、それぞれ約
「３６０°÷Ｎ」であることが好ましい。この場合、Ｎ
個のサンプリングされた発振信号が組み合わされた後、
発振器全体の周波数は、同じ寸法のセラミック同軸共振
器を使用する典型的な発振器の周波数のＮ倍となる。
れ個々の同軸共振器の電気的長さは、３６０°をＮで割
った値に等しいことが好ましい。さらに、増幅器／移相
器組合せの移相は、好ましい実施形態では同調電圧Ｖ
ＴＵＮＥによって調節することができるが、それぞれ約
「３６０°÷Ｎ」であることが好ましい。この場合、Ｎ
個のサンプリングされた発振信号が組み合わされた後、
発振器全体の周波数は、同じ寸法のセラミック同軸共振
器を使用する典型的な発振器の周波数のＮ倍となる。
【００８１】２つの共振器の実装形態が理想的には動作
しないこと、および４個より多い同軸共振器を有する実
装形態が、図１２および図１３の好ましい実施形態で実
現されるステップ・リカバリ・ダイオードに対して高い
必要性を有すること、に留意されたい。さらに、上述し
たように、増幅器および移相器を１つの装置に組み合わ
せることができ、または代わりに、電圧制御されない発
振器について以下に述べるように、１つの移相器をも実
現しないことができる、ということに留意されたい。
しないこと、および４個より多い同軸共振器を有する実
装形態が、図１２および図１３の好ましい実施形態で実
現されるステップ・リカバリ・ダイオードに対して高い
必要性を有すること、に留意されたい。さらに、上述し
たように、増幅器および移相器を１つの装置に組み合わ
せることができ、または代わりに、電圧制御されない発
振器について以下に述べるように、１つの移相器をも実
現しないことができる、ということに留意されたい。
【００８２】本発明の重要な利点は、依然としてセラミ
ック同軸共振器を使用しながら、セラミック同軸共振器
について一般に考えられている物理的制限を超えて発振
器周波数を増大させることができる、ということであ
る。プッシュプッシュ発振設計において使用され、シス
テムが、さらに周波数を２倍にするために分周波ポンプ
・ミキサを備える場合、本発明は、ＶＣ−ＣＲＯの使用
範囲を約２０ＧＨｚ（５×２×２）から約４０ＧＨｚ
（５×２×２×２）に高めることができる。同様に、図
１２および図１３のリング発振設計において使用され、
システムが、さらに周波数を２倍にするために分周波ポ
ンプ・ミキサを備える場合も、本発明は、ＶＣ−ＣＲＯ
の使用範囲を約４０ＧＨｚ（５×４×２）まで高めるこ
とができる。４つよりも多い共振器が使用される場合、
上述したように、発振の周波数をさらに高めることがで
きる。
ック同軸共振器を使用しながら、セラミック同軸共振器
について一般に考えられている物理的制限を超えて発振
器周波数を増大させることができる、ということであ
る。プッシュプッシュ発振設計において使用され、シス
テムが、さらに周波数を２倍にするために分周波ポンプ
・ミキサを備える場合、本発明は、ＶＣ−ＣＲＯの使用
範囲を約２０ＧＨｚ（５×２×２）から約４０ＧＨｚ
（５×２×２×２）に高めることができる。同様に、図
１２および図１３のリング発振設計において使用され、
システムが、さらに周波数を２倍にするために分周波ポ
ンプ・ミキサを備える場合も、本発明は、ＶＣ−ＣＲＯ
の使用範囲を約４０ＧＨｚ（５×４×２）まで高めるこ
とができる。４つよりも多い共振器が使用される場合、
上述したように、発振の周波数をさらに高めることがで
きる。
【００８３】周波数のこの拡張により、ＬＭＤＳのアプ
リケーションのような高周波数適用分野は、依然として
有利なセラミック同軸共振器を使用しながら、必要な周
波数を達成することが可能となる。特に２０ＧＨｚより
も高い周波数を必要とするアプリケーションを考慮する
と、本明細書で上述したセラミック同軸共振器の利点す
べてが本発明の利点となる。ＬＭＤＳのアプリケーショ
ンに対して、分周波ポンプ・ミキサまたはダブラーがシ
ステム内で実現されると仮定すると、現在のコストが約
５００〜６００ドルであるＤＲＯを、コストが２０ドル
未満である図１２および図１３に示されるリング発振器
によって置き換えることができる。
リケーションのような高周波数適用分野は、依然として
有利なセラミック同軸共振器を使用しながら、必要な周
波数を達成することが可能となる。特に２０ＧＨｚより
も高い周波数を必要とするアプリケーションを考慮する
と、本明細書で上述したセラミック同軸共振器の利点す
べてが本発明の利点となる。ＬＭＤＳのアプリケーショ
ンに対して、分周波ポンプ・ミキサまたはダブラーがシ
ステム内で実現されると仮定すると、現在のコストが約
５００〜６００ドルであるＤＲＯを、コストが２０ドル
未満である図１２および図１３に示されるリング発振器
によって置き換えることができる。
【００８４】発振周波数を２０ＧＨｚよりも高いレベル
まで上げるために、セラミック同軸共振器を使用するシ
ステムによって本発明を利用されることができるが、本
発明はまた、より低い周波数を必要とする実装形態にも
利用されることができる、ということを理解されたい。
本発明は、最小サイズのセラミック同軸共振器によって
操作される必要はなく、また任意の他の周波数倍増技術
によって操作される必要もない。他の発振器設計と比較
したとき、これらのより低い周波数においてさえも、本
発明には可能な有利な点が存在する。
まで上げるために、セラミック同軸共振器を使用するシ
ステムによって本発明を利用されることができるが、本
発明はまた、より低い周波数を必要とする実装形態にも
利用されることができる、ということを理解されたい。
本発明は、最小サイズのセラミック同軸共振器によって
操作される必要はなく、また任意の他の周波数倍増技術
によって操作される必要もない。他の発振器設計と比較
したとき、これらのより低い周波数においてさえも、本
発明には可能な有利な点が存在する。
【００８５】例えば、図４に示される標準ＣＲＯ内でサ
イズが半分の２つの共振器を使用せずに、または図４に
示される標準ＣＲＯ内でサイズが４分の１の１つの共振
器を使用せずに、図８に示されるプッシュプッシュ発振
器設計内でより大きな１つの共振器を使用することに
は、いくつかの有利な点がある。１つには、より大きな
量のエネルギーを蓄積することができる物理的により大
きなサイズの共振器を使用することによって、共振器の
Ｑを増大させることができる。本発明の好ましい実施形
態のプッシュプッシュ・アーキテクチャに１つの大きな
共振器を使用し、次いで目的のレベルまで周波数を倍増
するように上述の技術を使用すると、共振器のＱレベル
を向上させ、続いて位相ノイズを減少させることができ
る。第２に、平衡またはプッシュプッシュ発振器設計に
関する現在の欠点は、動作中に共振器の浮動接地が生成
されることを可能にするためには、共有の離隔された接
地面が必要とされることである。これらの実施形態で
は、共振器自身の内に仮想接地があるので、離隔接地面
の必要性は、図５、図６および図８に示される本発明の
好ましい実施形態が有しない欠点である。さらに、離隔
接地面がないことにより、本発明の好ましい実施形態に
従う共振器の外側を接地することが可能となり、これに
より、製造される共振器の能力を高めることができる。
イズが半分の２つの共振器を使用せずに、または図４に
示される標準ＣＲＯ内でサイズが４分の１の１つの共振
器を使用せずに、図８に示されるプッシュプッシュ発振
器設計内でより大きな１つの共振器を使用することに
は、いくつかの有利な点がある。１つには、より大きな
量のエネルギーを蓄積することができる物理的により大
きなサイズの共振器を使用することによって、共振器の
Ｑを増大させることができる。本発明の好ましい実施形
態のプッシュプッシュ・アーキテクチャに１つの大きな
共振器を使用し、次いで目的のレベルまで周波数を倍増
するように上述の技術を使用すると、共振器のＱレベル
を向上させ、続いて位相ノイズを減少させることができ
る。第２に、平衡またはプッシュプッシュ発振器設計に
関する現在の欠点は、動作中に共振器の浮動接地が生成
されることを可能にするためには、共有の離隔された接
地面が必要とされることである。これらの実施形態で
は、共振器自身の内に仮想接地があるので、離隔接地面
の必要性は、図５、図６および図８に示される本発明の
好ましい実施形態が有しない欠点である。さらに、離隔
接地面がないことにより、本発明の好ましい実施形態に
従う共振器の外側を接地することが可能となり、これに
より、製造される共振器の能力を高めることができる。
【００８６】同様に、この発明の好ましい実施形態のう
ちの１つであるリング発振器アーキテクチャに、より大
きな共振器を使用することによっても、これらの有利な
点を得ることができる。
ちの１つであるリング発振器アーキテクチャに、より大
きな共振器を使用することによっても、これらの有利な
点を得ることができる。
【００８７】上記の好ましい実施形態について、負性抵
抗セル９０ａ、９０ｂを、平衡がとられ、かつ１８０°
だけ位相がずれた発振信号が結果として出力されるもの
として説明してきたが、このことは、本発明の範囲を制
限することを意図するものではない。負性抵抗セルが、
平衡はとられているが位相のずれが１８０°ではなく、
代わりにそれより多くまたはそれより少なくずれている
（一般的に言うと、ゼロより大きい位相角だけずれてい
る）実施形態においても、本発明を実現することができ
る。例えば、１８０°位相がずれた共振器を持たない本
発明の代替の実施形態に従うと、発振器設計は、リング
構成に結合された４つの共振器を備え、該共振器のそれ
ぞれの端部は、該共振器のうち別の共振器の端部に結合
される。さらに、共振器は、それぞれ、負性抵抗セルと
して動作することができる増幅器と並列である。この場
合、４つの発振信号、すなわち共振器のそれぞれの対の
間で１つの信号が生成され、それぞれの信号の間には、
９０°の位相差がある。これらの信号が組み合わされる
と、発振信号は、図４のＶＣ−ＣＲＯ内で実現された場
合に使用される共振器の１つについての共振周波数の４
倍の発振周波数で生成される。
抗セル９０ａ、９０ｂを、平衡がとられ、かつ１８０°
だけ位相がずれた発振信号が結果として出力されるもの
として説明してきたが、このことは、本発明の範囲を制
限することを意図するものではない。負性抵抗セルが、
平衡はとられているが位相のずれが１８０°ではなく、
代わりにそれより多くまたはそれより少なくずれている
（一般的に言うと、ゼロより大きい位相角だけずれてい
る）実施形態においても、本発明を実現することができ
る。例えば、１８０°位相がずれた共振器を持たない本
発明の代替の実施形態に従うと、発振器設計は、リング
構成に結合された４つの共振器を備え、該共振器のそれ
ぞれの端部は、該共振器のうち別の共振器の端部に結合
される。さらに、共振器は、それぞれ、負性抵抗セルと
して動作することができる増幅器と並列である。この場
合、４つの発振信号、すなわち共振器のそれぞれの対の
間で１つの信号が生成され、それぞれの信号の間には、
９０°の位相差がある。これらの信号が組み合わされる
と、発振信号は、図４のＶＣ−ＣＲＯ内で実現された場
合に使用される共振器の１つについての共振周波数の４
倍の発振周波数で生成される。
【００８８】さらに、平衡発振器の実施形態の上記の好
ましい実施形態にかかわらず、２つの負性抵抗セルが平
衡をとられない本発明の実施形態を有することに、可能
な有利な点がある。現在、本発明を使用する平衡がとら
れていない発振器設計が、本発明の出願人によって研究
されている。一方の負性抵抗セルが、他方の負性抵抗セ
ルよりも高い周波数に同調され、仮想接地９６が共振器
９２の中心になくてもよいようにすることには、現在い
くつかの可能な利点があるように考えられている。仮想
接地９６のこの移動により、セラミック同軸共振器を、
半分より小さい部分に効果的に分割することが可能とな
り、よって、セラミック同軸共振器の動作の潜在的な周
波数を拡張することができる。
ましい実施形態にかかわらず、２つの負性抵抗セルが平
衡をとられない本発明の実施形態を有することに、可能
な有利な点がある。現在、本発明を使用する平衡がとら
れていない発振器設計が、本発明の出願人によって研究
されている。一方の負性抵抗セルが、他方の負性抵抗セ
ルよりも高い周波数に同調され、仮想接地９６が共振器
９２の中心になくてもよいようにすることには、現在い
くつかの可能な利点があるように考えられている。仮想
接地９６のこの移動により、セラミック同軸共振器を、
半分より小さい部分に効果的に分割することが可能とな
り、よって、セラミック同軸共振器の動作の潜在的な周
波数を拡張することができる。
【００８９】本発明の好ましい実施形態を、ＶＣ−ＣＲ
Ｏとして説明した。図８に示されるプッシュプッシュ発
振器アーキテクチャにおいて、周波数調節装置１８０を
除去したならば、発振器は、電圧制御を有しない単なる
ＣＲＯになる、ということを理解されたい。同様に、図
１２および図１３のリング発振器アーキテクチャにおい
て移相器４０３を除去すると、発振器は、単に電圧制御
を有しないＣＲＯであることを理解されたい。この場
合、増幅装置は、増幅器４０２のみを含むこととなる。
Ｏとして説明した。図８に示されるプッシュプッシュ発
振器アーキテクチャにおいて、周波数調節装置１８０を
除去したならば、発振器は、電圧制御を有しない単なる
ＣＲＯになる、ということを理解されたい。同様に、図
１２および図１３のリング発振器アーキテクチャにおい
て移相器４０３を除去すると、発振器は、単に電圧制御
を有しないＣＲＯであることを理解されたい。この場
合、増幅装置は、増幅器４０２のみを含むこととなる。
【００９０】本発明の実装形態によってもたらされる周
波数の増大が、図２に示されるもののような周波数逓倍
段の必要性を取り除かないとしても、必要とされる周波
数逓倍係数が低減される場合には依然として利点が存在
することができる。これは一般に、逓倍段の変換効率
が、典型的には「１÷逓倍係数」の値であるためであ
る。
波数の増大が、図２に示されるもののような周波数逓倍
段の必要性を取り除かないとしても、必要とされる周波
数逓倍係数が低減される場合には依然として利点が存在
することができる。これは一般に、逓倍段の変換効率
が、典型的には「１÷逓倍係数」の値であるためであ
る。
【００９１】さらに、逓倍器を実現するために一般に使
用される技術が２つ存在するが、これらの逓倍器は、異
なる欠点を有する。周波数の倍増のみを必要とする逓倍
段については、比較的低い位相ノイズのショットキー障
壁ダイオードを使用することができ、大きな周波数逓倍
操作が必要とされる場合は、典型的には、ステップ・リ
カバリ・ダイオードが必要とされるるが、このステップ
・リカバリ・ダイオードは、ＰＬＬ−ＦＳの位相ノイズ
全体を増大させる。このステップ・リカバリ・ダイオー
ドが逓倍段として使用される場合には、ステップ・リカ
バリ・ダイオードによって生成される電圧パルス・チェ
ーンの中の複数の高調波が、周波数を高めるために、同
調回路によって「ピックオフ（picked off）」される。
用される技術が２つ存在するが、これらの逓倍器は、異
なる欠点を有する。周波数の倍増のみを必要とする逓倍
段については、比較的低い位相ノイズのショットキー障
壁ダイオードを使用することができ、大きな周波数逓倍
操作が必要とされる場合は、典型的には、ステップ・リ
カバリ・ダイオードが必要とされるるが、このステップ
・リカバリ・ダイオードは、ＰＬＬ−ＦＳの位相ノイズ
全体を増大させる。このステップ・リカバリ・ダイオー
ドが逓倍段として使用される場合には、ステップ・リカ
バリ・ダイオードによって生成される電圧パルス・チェ
ーンの中の複数の高調波が、周波数を高めるために、同
調回路によって「ピックオフ（picked off）」される。
【００９２】図１２および図１３に示される本発明の好
ましい実施形態、およびより小さい規模ではプッシュプ
ッシュ発振器設計の実施形態のさらなる利点は、帰還の
ためにサンプリングすることができる低周波数信号から
生じる。発振器設計からサンプリングすることができる
最低周波数の低減は、前述したように、ＰＬＬ−ＦＳ実
装形態における外部分割器の必要性を大幅に低減させ、
したがってそのような外部分周器に関連する位相ノイ
ズ、コストおよび物理的サイズを低減させる。本発明の
実施形態に従うＰＬＬ−ＦＳから外部分割器が除去され
ることが好ましいが、他の実施形態では、低減した分割
係数を有するそのような分割器が依然として使用される
ことができる、ということに留意されたい。
ましい実施形態、およびより小さい規模ではプッシュプ
ッシュ発振器設計の実施形態のさらなる利点は、帰還の
ためにサンプリングすることができる低周波数信号から
生じる。発振器設計からサンプリングすることができる
最低周波数の低減は、前述したように、ＰＬＬ−ＦＳ実
装形態における外部分割器の必要性を大幅に低減させ、
したがってそのような外部分周器に関連する位相ノイ
ズ、コストおよび物理的サイズを低減させる。本発明の
実施形態に従うＰＬＬ−ＦＳから外部分割器が除去され
ることが好ましいが、他の実施形態では、低減した分割
係数を有するそのような分割器が依然として使用される
ことができる、ということに留意されたい。
【００９３】図１２および図１３に示される本発明の好
ましい実施形態のさらなる利点は、従来のＶＣＯ設計に
ついて達成可能な同調帯域幅の減少に関係する。増幅器
４０２の１つについてのＮ ＫＨｚの同調電圧範囲内の
変更が、出力周波数に関して、図４に示されるような従
来のＶＣＯにおける４×Ｎ ＫＨｚの同調電圧範囲内の
変更と同じ結果を有することがわかる。発振器の同調帯
域幅が本質的に減少し、それが、発振器についての位相
ノイズの対応する減少をもたらすので、これは、図１２
および図１３のリング発振構成に関する利点である。
ましい実施形態のさらなる利点は、従来のＶＣＯ設計に
ついて達成可能な同調帯域幅の減少に関係する。増幅器
４０２の１つについてのＮ ＫＨｚの同調電圧範囲内の
変更が、出力周波数に関して、図４に示されるような従
来のＶＣＯにおける４×Ｎ ＫＨｚの同調電圧範囲内の
変更と同じ結果を有することがわかる。発振器の同調帯
域幅が本質的に減少し、それが、発振器についての位相
ノイズの対応する減少をもたらすので、これは、図１２
および図１３のリング発振構成に関する利点である。
【００９４】本明細書で上述した本発明の発振器回路
は、共振器の基本モードで動作するが、代わりに、共振
器のより高次のモードにおける発振に耐えるよう設計す
ることもできる。
は、共振器の基本モードで動作するが、代わりに、共振
器のより高次のモードにおける発振に耐えるよう設計す
ることもできる。
【００９５】本発明を実施するために可能なより多くの
代替実施形態および修正形態があること、および上記の
実施形態は、本発明の実施形態の例示にすぎないことを
当業者は理解できよう。したがって、本発明の範囲は、
特許請求の範囲によってのみ限定される。
代替実施形態および修正形態があること、および上記の
実施形態は、本発明の実施形態の例示にすぎないことを
当業者は理解できよう。したがって、本発明の範囲は、
特許請求の範囲によってのみ限定される。
【図面の簡単な説明】
【図１】周知の位相ロックループ周波数シンセサイザ
（ＰＬＬ−ＦＳ）を示すブロック図。
（ＰＬＬ−ＦＳ）を示すブロック図。
【図２】追加の周波数逓倍段を有する、図１の周知のＰ
ＬＬ−ＦＳ構成を示すブロック図。
ＬＬ−ＦＳ構成を示すブロック図。
【図３】ＰＬＬシンセサイザ・チップ構成を有する、図
１のＰＬＬ−ＦＳ構成を示すブロック図である。
１のＰＬＬ−ＦＳ構成を示すブロック図である。
【図４】セラミック同軸共振器を使用する周知のコルピ
ッツ発振器を示す詳細なブロック図。
ッツ発振器を示す詳細なブロック図。
【図５】本発明の１つの実施形態に従う平衡発振器を示
すブロック図。
すブロック図。
【図６】追加のカスコード・トランジスタ構成を伴う図
５のブロック図。
５のブロック図。
【図７】（Ａ）：セラミック同軸共振器の断面図、
（Ｂ）：セラミック同軸共振器の長手方向図、（Ｃ）：
周知の単一コネクタ構成を有する（Ａ）および（Ｂ）の
セラミック共振器の長手方向図、（Ｄ）：本発明の好ま
しい実施形態による二重コネクタ構成を有する（Ａ）お
よび（Ｂ）のセラミック共振器の長手方向図を示す詳細
図である。
（Ｂ）：セラミック同軸共振器の長手方向図、（Ｃ）：
周知の単一コネクタ構成を有する（Ａ）および（Ｂ）の
セラミック共振器の長手方向図、（Ｄ）：本発明の好ま
しい実施形態による二重コネクタ構成を有する（Ａ）お
よび（Ｂ）のセラミック共振器の長手方向図を示す詳細
図である。
【図８】本発明の１つの実施形態に従うプッシュプッシ
ュ発振器を示すブロック図。
ュ発振器を示すブロック図。
【図９】（Ａ）および（Ｂ）：図８の第１および第２の
負性抵抗セル内のトランジスタによって生成される起こ
り得る電圧波形の図、（Ｃ）：（Ａ）および（Ｂ）に示
される波形を組み合わせた起こり得る電圧波形の図。
負性抵抗セル内のトランジスタによって生成される起こ
り得る電圧波形の図、（Ｃ）：（Ａ）および（Ｂ）に示
される波形を組み合わせた起こり得る電圧波形の図。
【図１０】本発明の１つの実施形態に従う代替のプッシ
ュプッシュ発振器を示すブロック図。
ュプッシュ発振器を示すブロック図。
【図１１】ＰＬＬシンセサイザ・チップを有する、ＰＬ
Ｌ−ＦＳ構成内で実現される図８のプッシュプッシュ発
振器を示す図。
Ｌ−ＦＳ構成内で実現される図８のプッシュプッシュ発
振器を示す図。
【図１２】本発明の好ましい実施形態に従うリング発振
器を示すブロック図。
器を示すブロック図。
【図１３】図１２に続きであり、本発明の好ましい実施
形態に従うリング発振器を示すブロック図。
形態に従うリング発振器を示すブロック図。
【図１４】図１２および図１３のリング発振器内で実現
される移相器を示すブロック図。
される移相器を示すブロック図。
【図１５】図１２および図１３のそれぞれのノードＡ〜
Ｄで生成される、起こり得る電圧波形のグラフ。
Ｄで生成される、起こり得る電圧波形のグラフ。
【図１６】図１２および図１３におけるステップ・リカ
バリ・ダイオードによって生成される、起こり得る電圧
波形のグラフ図。
バリ・ダイオードによって生成される、起こり得る電圧
波形のグラフ図。
【図１７】（Ａ）：好ましくは図１２および図１３の同
調回路を駆動する、図１６の（Ａ）〜（Ｄ）に示される
波形を組み合わせた起こり得る電圧波形のグラフ、
（Ｂ）：ステップ・リカバリ・ダイオードが使用されな
い場合に、図１２および図１３の同調回路を交互に駆動
する、図１５の（Ａ）〜（Ｄ）に示される波形を組み合
わせた電圧波形のグラフ。
調回路を駆動する、図１６の（Ａ）〜（Ｄ）に示される
波形を組み合わせた起こり得る電圧波形のグラフ、
（Ｂ）：ステップ・リカバリ・ダイオードが使用されな
い場合に、図１２および図１３の同調回路を交互に駆動
する、図１５の（Ａ）〜（Ｄ）に示される波形を組み合
わせた電圧波形のグラフ。
４００ セラミック同軸共振器 ４０２ 増幅器 ４０３ 移相器 Ａ、Ｂ、Ｃ、Ｄ ノード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チャールズ・ティー・ニコルス カナダ、ケイ２ジー、５シー６、オンタリ オ、ネピアン、アーボデイル・クレセント 18 (72)発明者 ヨハン・エム・グランドリン カナダ、ケイ０エー、２エイチ０、オンタ リオ、キンバーン、カープ 5313 アール アールナンバー ２
Claims (63)
- 【請求項１】向かいあう端部および２つの電気コネクタ
有する同軸共振器であって、一方の端部からは第１の電
気コネクタが突出し、他方の端部からは第２の電気コネ
クタが突出する同軸共振器。 - 【請求項２】前記一方の端部から前記向かい合う他方の
端部まで長手方向に伸びる内部導体、および導電材料の
外部層で少なくとも部分的に覆われた外面を有する誘電
体材料部材を備える請求項１に記載の同軸共振器。 - 【請求項３】前記誘電体材料が、セラミックから成る請
求項２に記載の同軸共振器。 - 【請求項４】前記一方の端部から前記向かい合う端部ま
で長手方向に伸び、導電材料の内部層で少なくとも部分
的に覆われる内面を形成し、前記内部導体を備える穴
を、前記誘電体材料部材が有する請求項２に記載の同軸
共振器。 - 【請求項５】前記電気コネクタを、前記それぞれの端部
付近の前記導電材料の内部層に取り付けることにより、
前記第１および第２の電気コネクタが、前記端部のそれ
ぞれ１つに結合される請求項４に記載の同軸共振器。 - 【請求項６】前記導電材料の内部層が、前記それぞれの
端部付近で前記第１および第２の電気コネクタと一体的
に形成される材料層である請求項５の記載の同軸共振
器。 - 【請求項７】前記電気コネクタが、前記導電材料の内部
層にはんだ付けされる請求項５に記載の同軸共振器。 - 【請求項８】前記導電材料の内部層および外部層が、銀
から構成される請求項４に記載の同軸共振器。 - 【請求項９】前記導電材料の内部層および外部層が、銅
から構成される請求項４に記載の同軸共振器。 - 【請求項１０】前記部材が直方体であり、前記穴が円形
である請求項４に記載の同軸共振器。 - 【請求項１１】前記電気コネクタが、銅から構成される
請求項１に記載の同軸共振器。 - 【請求項１２】前記電気コネクタが、銀から構成される
請求項１に記載の同軸共振器。 - 【請求項１３】請求項１の同軸共振器を備える発振回路
であって、前記第１および第２の電気コネクタにそれぞ
れ電気的に接続された第１および第２の負性抵抗セルを
備える発振回路。 - 【請求項１４】向かいあう第１および第２の端部を有
し、該第１および第２の端部のそれぞれに結合された第
１および第２の電気コネクタを有する同軸共振器と、 前記第１および第２の電気コネクタにそれぞれ結合され
た第１および第２の負性抵抗セルとを備え、 前記第１および第２の負性抵抗セルが、０°より大きい
位相角だけ位相がずれている発振回路。 - 【請求項１５】前記同軸共振器が、動作中、前記第１お
よび第２の負性抵抗セルの両方の発振周波数を、前記同
軸共振器の半分のサイズである別の同軸共振器に関連す
る共振周波数にほぼ等しくなるよう設定し、該発振周波
数を安定化させる請求項１４に記載の発振回路。 - 【請求項１６】前記第１および第２の負性抵抗セルが、
設定された発振周波数であり、かつ所定の位相角だけ位
相がずれている第１および第２の発振信号を生成し、 前記第１および第２の発振信号が、前記発振回路内で組
み合わされて、出力発振信号を生成する請求項１５に記
載の発振回路。 - 【請求項１７】前記第１および第２の負性抵抗セルは、
位相角が約１８０°に設定されるよう平衡がとられ、こ
れにより、前記出力発振信号が、前記設定された発振周
波数の２倍の発振周波数を持つようにする請求項１６に
記載の発振回路。 - 【請求項１８】前記第１および第２の負性抵抗セルが、
コルピッツ型である請求項１５に記載の発振回路。 - 【請求項１９】前記第１および第２の負性抵抗セルが、
それぞれ、ベース、エミッタおよびコレクタを有するト
ランジスタを備えており、第１の帰還コンデンサは、前
記ベースおよびエミッタの間に結合され、第２のコンデ
ンサは、前記エミッタおよび接地の間に結合されてお
り、前記トランジスタのベースは、それぞれ、前記同軸
共振器のそれぞれの電気コネクタに結合され、前記トラ
ンジスタのコレクタは、それぞれ電源レールに接続され
る請求項１８に記載の発振回路。 - 【請求項２０】前記第１および第２の負性抵抗セルが、
共通の周波数であるが所定の位相角だけ位相がずれてい
る第１および第２の出力発振信号をそれぞれ生成し、 前記出力発振信号は、前記それぞれのトランジスタのエ
ミッタに結合された出力ノードにおいて、前記それぞれ
の負性抵抗セルから出力されるよう構成された請求項１
９に記載の発振回路。 - 【請求項２１】出力端子に結合され、前記出力発振信号
の電圧を増大するカスコード段を備える請求項２０に記
載の発振回路。 - 【請求項２２】前記第１および第の負性抵抗セルが、共
通の周波数であるが所定位相角だけ位相がずれている第
１および第２の出力発振信号をそれぞれ生成し、 前記出力発振信号は、前記それぞれのトランジスタのコ
レクタに結合された出力ノードにおいて、前記それぞれ
の負性抵抗セルから出力されるよう構成されており、前
記コレクタが、前記ノードおよびコレクタ抵抗を介して
前記電源レールに結合される請求項１９に記載の発振回
路。 - 【請求項２３】出力端子に結合され、前記出力発振信号
の電圧を増大するカスコード段を備える請求項２２に記
載の発振回路。 - 【請求項２４】前記それぞれの負性抵抗セル内の第１お
よび第２の帰還コンデンサが、エミッタ抵抗を介してそ
れぞれのエミッタに結合され、 前記負性抵抗セルのそれぞれが、前記電源レールおよび
対応するそれぞれのベースの間に結合された第１のバイ
アス抵抗と、接地および対応するそれぞれのベースの間
に結合された第２のバイアス抵抗と、チョーク・インダ
クタに直列に接続された直流(dc)バイアス抵抗とを備
え、該直流バイアス抵抗およびチョーク・インダクタ
が、対応するそれぞれのエミッタおよび接地の間に接続
されており、前記第１および第２のバイアス抵抗は、対
応するそれぞれのベースにおいてバイアス電圧を生成す
るよう動作し、前記直流バイアス抵抗は、対応するそれ
ぞれのエミッタにおいて直流バイアス電圧を生成するよ
う動作し、前記チョーク・インダクタは、高周波スペク
トル内において、対応するそれぞれの前記直流バイアス
抵抗を開放するよう動作する請求項１９に記載の発振回
路。 - 【請求項２５】前記第１および第２の負性抵抗セルが、
それぞれ、ベース、エミッタおよびコレクタを有するト
ランジスタを備えており、第１の帰還コンデンサは、前
記ベースおよびエミッタの間に結合され、第２のコンデ
ンサは、前記エミッタおよび接地の間に結合されてお
り、前記トランジスタのベースは、それぞれ、前記同軸
共振器のそれぞれの電気コネクタに結合され、 前記トランジスタのコレクタは、共通ノードにまとめて
結合され、該共通ノードは、前記負性抵抗セルの両方に
対応する発振周波数の第２次高調波に同調された同調回
路に結合され、さらに該共通ノードは、出力発振信号を
出力するよう配置された出力端子に結合される請求項１
８に記載の発振回路。 - 【請求項２６】前記出力端子に結合され、前記出力発振
信号の電圧を増大するカスコード段を備える請求項２５
に記載の発振回路。 - 【請求項２７】前記負性抵抗セルは、位相角が約１８０
°に設定されるよう平衡がとられており、これにより、
前記出力発振信号は、前記設定された発振周波数の２倍
の発振周波数を有する請求項２５に記載の発振回路。 - 【請求項２８】前記それぞれの負性抵抗セル内の第１お
よび第２の帰還コンデンサは、エミッタ抵抗を介してそ
れぞれのエミッタに結合され、 前記負性抵抗セルのそれぞれは、電源レールおよび対応
するそれぞれのベースの間に結合された第１のバイアス
抵抗と、接地および対応するそれぞれのベースの間に結
合された第２のバイアス抵抗と、チョーク・インダクタ
と直列に結合された直流(dc)バイアス抵抗と、対応する
それぞれのエミッタおよび接地の間に結合された前記チ
ョーク・インダクタとを備えており、 前記第１および第２の抵抗は、対応するそれぞれのベー
スにおいてバイアス電圧を生成するよう動作し、前記直
流バイアス抵抗は、対応するそれぞれのエミッタにおい
て直流バイアス電圧を生成するよう動作し、前記チョー
ク・インダクタは、高周波スペクトル内において、対応
するそれぞれの前記直流バイアス抵抗を開放するよう動
作する請求項２５に記載の発振回路。 - 【請求項２９】前記第１および第２の負性抵抗セルが、
それぞれ、ベース、エミッタおよびコレクタを有するト
ランジスタと、該ベースおよび接地の間に結合されたイ
ンダクタとを備えており、前記トランジスタのエミッタ
は、前記同軸共振器のそれぞれの電気コネクタに結合さ
れ、 前記トランジスタのコレクタは、共通ノードにおいてま
とめて結合され、該共通ノードは、前記負性抵抗セルの
両方に対応する発振周波数の第２次高調波に同調された
同調回路に結合され、さらに該共通ノードは、出力発振
新語を出力するよう配置された出力端子に結合される請
求項１５に記載の発振器。 - 【請求項３０】前記負性抵抗セルのそれぞれが、前記電
源レールおよび対応するそれぞれのベースの間に結合さ
れた第１のバイアス抵抗と、接地および対応するそれぞ
れのベースの間に結合された第２のバイアス抵抗と、チ
ョーク・インダクタに直列に接続された直流(dc)バイア
ス抵抗とを備え、該直流バイアス抵抗およびチョーク・
インダクタは、対応するそれぞれのエミッタおよび接地
の間に結合されており、 前記第１および第２のバイアス抵抗は、対応するそれぞ
れのベースにおいてバイアス電圧を生成するよう動作
し、前記直流バイアス抵抗は、対応するそれぞれのエミ
ッタにおいて直流バイアス電圧を生成するよう動作し、
前記チョーク・インダクタは、高周波スペクトル内で対
応するそれぞれの直流バイアス抵抗を開放するよう動作
する請求項２９に記載の発振回路。 - 【請求項３１】前記第１および第２の負性抵抗セルが、
それぞれ、ベース、エミッタおよびコレクタを有するト
ランジスタと、該ベースおよび接地の間に結合されたイ
ンダクタとを備えており、前記トランジスタのエミッタ
は、前記同軸共振器のそれぞれの電気コネクタに結合さ
れ、 前記トランジスタのコレクタは、コレクタ抵抗を介して
電源レールに結合され、結合コンデンサを介して出力端
子に結合される請求項１５に記載の発振器。 - 【請求項３２】前記負性抵抗セルのそれぞれが、前記電
源レールおよび対応するそれぞれのベースの間に結合さ
れた第１のバイアス抵抗と、接地および対応するそれぞ
れのベースの間に結合された第２のバイアス抵抗と、チ
ョーク・インダクタと直列に結合された直流(dc)バイア
ス抵抗とを備え、前記直流バイアス抵抗およびチョーク
・インダクタは、対応するそれぞれのエミッタおよび接
地の間に結合されており、 前記第１および第２のバイアス抵抗は、対応するそれぞ
れのベースにバイアス電圧を生成するよう動作し、前記
直流バイアス抵抗は、対応するそれぞれのエミッタに直
流バイアス電圧を生成するよう動作し、前記チョーク・
インダクタは、高周波(ＲＦ)スペクトル内に対応するそ
れぞれの直流バイアス抵抗を開放するよう動作する請求
項３１に記載の発振回路。 - 【請求項３３】前記同軸共振器の第１および第２の電気
コネクタが、結合コンデンサを介して前記それぞれの負
性抵抗セルに結合される請求項１４に記載の発振回路。 - 【請求項３４】前記位相角が、約１８０°になるよう設
定される請求項１４に記載の発振回路。 - 【請求項３５】前記同軸共振器の第１および第２の電気
コネクタが、周波数調節装置に結合され、該周波数調節
装置が、動作中同調電圧を受け取って、前記同軸共振器
に印加される負荷を調節する請求項１４に記載の発振回
路。 - 【請求項３６】前記周波数調節装置が、バラクタ・ダイ
オードを使用して動作する請求項３５に記載の発振回
路。 - 【請求項３７】請求項１４に記載の発振回路を組み込む
位相ロックループ周波数シンセサイザ（ＰＬＬ−ＦＳ）
であって、 第１の周波数で第１の発振信号を生成する水晶共振発振
器と、 前記水晶共振発振器に結合され、前記第１の発振信号を
受け取り、該第１の発振信号の周波数を、前記第１の周
波数より低い第２の周波数に低減させる第１の分周器
と、 前記第１の分周器に結合され、前記第１の発振信号およ
び帰還発振信号を受け取り、該受け取った信号を位相を
比較して、エラー信号を生成する位相検波器と、 前記位相検波器に結合され、前記エラー信号を受け取
り、該エラー信号をフィルタリングして前記比較中に生
成された成分を除去し、フィルタリングされた信号の中
にベースバンド信号のみを残すループ・フィルタと、 前記ループ・フィルタに結合され、前記フィルタリング
された信号を受け取り、前記第１の周波数より高い第３
の周波数で予め決められた位相を持つ第２の発振信号を
生成する発振回路と、 前記発振回路および位相検波器の間に結合され、前記第
２の発振信号を受け取り、該第２の発振信号の周波数を
第４の周波数に低減して前記帰還発振信号を生成する第
２の分周器と、 を備える位相ロックループ周波数シンセサイザ（ＰＬＬ
−ＦＳ）。 - 【請求項３８】前記発振回路に結合され、前記第２の発
振信号を受け取り、該第２の発振信号を増幅して、前記
ＰＬＬ−ＦＳの出力信号を生成する増幅器を備える請求
項３７に記載の位相ロックループ周波数シンセサイザ
（ＰＬＬ−ＦＳ）。 - 【請求項３９】前記発振回路がカスコード段を備え、該
カスコード段が、前記第２の発振信号が出力される前に
該第２の発振信号を増幅する請求項３７に記載の位相ロ
ックループ周波数シンセサイザ（ＰＬＬ−ＦＳ）。 - 【請求項４０】請求項３７に記載の位相ロックループ周
波数シンセサイザ（ＰＬＬ−ＦＳ）を組み込む通信装
置。 - 【請求項４１】向かい合う端部を持つ同軸共振器であっ
て、該共振器が、動作中形成される仮想接地によって２
つの部分に効果的に分割されるよう前記両方の端部にお
いてＴＥＭモード波を生成する同軸共振器。 - 【請求項４２】同軸共振器の第１および第２の向かい合
う端部にそれぞれ結合された第１および第２の電気コネ
クタをそれぞれが有するＮ個の同軸共振器を備える発振
回路であって、前記Ｎは２より大きく、 前記Ｎ個の同軸共振器のうちの１つに並列に結合され
た、入力から出力への移相を有する少なくとも１つの増
幅装置を備え、該少なくとも１つの増幅装置の結合利得
が前記発振回路に関する損失よりも大きく、 リング内の前記同軸共振器の合計した電気的長さが３６
０°に等しくなるように、前記同軸共振器がリング内に
直列に結合されている発振回路。 - 【請求項４３】前記少なくとも１つの増幅装置に対応す
る移相が、該増幅装置と並列な前記同軸共振器の電気的
長さにほぼ等しい請求項４２に記載の発振回路。 - 【請求項４４】前記少なくとも１つの増幅装置が、該増
幅装置に対応する移相を調節する同調信号を受け取る増
幅器を備える請求項４２または請求項４３に記載の発振
回路。 - 【請求項４５】前記少なくとも１つの増幅装置が、直列
に結合された増幅器および移相器を備え、該移相器が、
前記増幅装置に対応する移相を調節する同調信号を受け
取る請求項４２または請求項４３に記載の発振回路。 - 【請求項４６】前記少なくとも１つの増幅装置が、Ｎ個
の増幅装置であり、該Ｎ個の増幅装置のそれぞれが、前
記Ｎ個の同軸共振器のそれぞれ１つに並列に結合され、
前記Ｎ個の増幅装置の結合利得が、前記発振回路に関す
る損失よりも大きい請求項４２に記載の発振回路。 - 【請求項４７】前記Ｎ個の増幅装置のそれぞれに対応す
る移相が、該増幅装置のそれぞれの同軸共振器の電気的
長さにほぼ等しい請求項４６に記載の発振回路。 - 【請求項４８】前記Ｎ個の増幅装置のそれぞれが、特定
の増幅装置に対応する移相を調節する同調信号を受け取
る増幅器を備える請求項４６または請求項４７に記載の
発振回路。 - 【請求項４９】前記Ｎ個の増幅装置のそれぞれが、直列
に結合された増幅器および移相器を備え、該移相器が、
前記特定の増幅装置に対応する移相を調節する同調信号
を受け取る請求項４６または請求項４７のいずれかに記
載の発振回路。 - 【請求項５０】動作中、２つの同軸共振器の間にある少
なくとも１つのノードから発振信号がサンプリングされ
る請求項４２から請求項４９のいずれかに記載の発振回
路。 - 【請求項５１】前記Ｎが３に等しく、前記同軸共振器の
それぞれが１２０°の電気的長さを有し、前記増幅器の
それぞれの移相が約１２０°である請求項４６から請求
項５０のいずれかに記載の発振回路。 - 【請求項５２】前記Ｎが４に等しく、前記同軸共振器の
それぞれが９０°の電気的長さを有し、前記増幅器のそ
れぞれの移相が約９０°である請求項４６から５０のい
ずれかに記載の発振回路。 - 【請求項５３】前記Ｎ個の同軸共振器のそれぞれが、３
６０°を前記Ｎで割った電気的長さを有する請求項４２
から５２のいずれかに記載の発振回路。 - 【請求項５４】Ｎ個の接続ノードを備え、該接続ノード
のそれぞれが異なる２つの同軸共振器の間に結合されて
おり、 動作中、Ｎ個の発振信号のうちの１つが、前記Ｎ個の接
続ノードのうちのそれぞれ１つからサンプリングされ、
前記Ｎ個の発振信号が、共通周波数を持ち、かつ３６０
°をＮで割った値だけ位相がずれている請求項５３に記
載の発振回路。 - 【請求項５５】前記Ｎ個の接続ノードのそれぞれ１つに
結合された第１の端部と、第Ｎ次高調波に同調された同
調回路に結合された共有ノードにまとめて結合された第
２の端部とを有するＮ個の結合コンデンサを備え、 動作中に、前記共有ノードにおいて、前記共通周波数の
Ｎ倍の出力周波数で出力発振信号が生成されるようにし
た請求項５４に記載の発振回路。 - 【請求項５６】前記Ｎ個の接続ノードのそれぞれ１つに
結合され、かつＮ個のインダクタのそれぞれ１つに直列
に結合されたＮ個の第１のコンデンサと、 第Ｎ次高調波に同調された同調回路に結合された共有ノ
ードにまとめて結合された第２のコンデンサと、 低電力端子に結合されたアノード、および前記Ｎ個のイ
ンダクタのそれぞれ１つおよび前記Ｎ個の第２のコンデ
ンサのそれぞれ１つの間に結合されたカソードとを有す
るＮ個のステップ・リカバリ・ダイオードとを備え、 動作中に、共有ノードにおいて、前記共通周波数のＮ倍
の出力周波数において出力発振信号が生成されるように
した請求項５４に記載の発振回路。 - 【請求項５７】それぞれが、低電力端子と、前記第１の
コンデンサのうちの１つおよび対応するそれぞれのイン
ダクタの間にあるそれぞれのノードとの間に結合された
Ｎ個の第３のコンデンサを備える請求項５６に記載の発
振回路。 - 【請求項５８】それぞれが、第２の低電力端子と、前記
第１のコンデンサのうちの１つおよび対応するそれぞれ
のインダクタの間にあるそれぞれのノードとの間に結合
されたＮ個の抵抗を備え、前記第２の低電力端子が、前
記第１の低電力端子よりも低い電力にある請求項５６ま
たは請求項５７に記載の発振回路。 - 【請求項５９】前記接続ノードのうちの１つが、帰還結
合コンデンサを介して帰還ノードに結合され、前記共有
ノードが、出力結合コンデンサを介して出力ノードに結
合されている請求項５５から請求項５８のいずれかに記
載の発振回路。 - 【請求項６０】前記少なくとも１つの増幅装置が、移相
を調節する同調信号を受け取る請求項５５から請求項５
８のいずれかに記載の発振回路。 - 【請求項６１】請求項６０に記載の発振回路を組み込む
位相ロックループ周波数シンセサイザ（ＰＬＬ−ＦＳ）
であって、 第１の発振信号を生成する水晶共振発振器と、 前記水晶共振発振器に結合され、前記第１の発振信号お
よび帰還発振信号を受け取り、エラー信号を生成する位
相ロックループ（ＰＬＬ）シンセサイザ構成要素と、 前記ＰＬＬシンセサイザ構成要素に結合され、前記エラ
ー信号を受け取ってフィルタリングし、該フィルタリン
グされた信号の中にベースバンド信号のみを残すループ
・フィルタとを備え、 前記発振回路は、前記ループ・フィルタに結合され、前
記フィルタリングされた信号を前記同調信号として受け
取り、前記出力周波数において前記出力発振信号を出力
し、前記共通周波数において、前記Ｎ個の発振信号のう
ちの１つを帰還発振信号として出力する位相ロックルー
プ周波数シンセサイザ（ＰＬＬ−ＦＳ）。 - 【請求項６２】前記発振回路に結合された増幅器であっ
て、前記出力発振信号を受け取り、該発振信号を増幅し
て、前記ＰＬＬ−ＦＳについて増幅された出力信号を生
成する増幅器を備える請求項６１に記載のＰＬＬ−Ｆ
Ｓ。 - 【請求項６３】請求項６０に記載の発振回路を組み込む
位相ロックループ周波数シンセサイザ（ＰＬＬ−ＦＳ）
であって、 第１の発振信号を発生する水晶共振発振器と、 前記水晶共振発振器に結合され、前記第１の発振信号お
よび帰還発振信号を受け取り、エラー信号を生成する位
相ロックループ（ＰＬＬ）シンセサイザ構成要素と、 前記ＰＬＬシンセサイザ構成要素に結合され、前記エラ
ー信号を受け取ってフィルタリングし、該フィルタリン
グされた信号の中にベースバンド信号のみを残すループ
・フィルタとを備え、 前記発振回路は、前記ループ・フィルタに結合され、該
フィルタリングされた信号を前記同調信号として受け取
り、前記出力周波数において前記出力発振信号を出力
し、前記共通周波数において、前記Ｎ個の発振信号のう
ちの１つを出力し、 前記発振回路および前記ＰＬＬシンセサイザ構成要素の
間に結合され、前記Ｎ個の発振信号のうちの１つを受け
取り、該受け取った発振信号の周波数を低減して前記帰
還発振信号を生成する分周器と、 を備える位相ロックループ周波数シンセサイザ（ＰＬＬ
−ＦＳ）。
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