JP2001135728A - 信号インターフェース・バンプを含む統合セル構造を有するプログラマブル・ロジック・デバイス - Google Patents
信号インターフェース・バンプを含む統合セル構造を有するプログラマブル・ロジック・デバイスInfo
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5382—Adaptable interconnections, e.g. for engineering changes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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Abstract
(57)【要約】 （修正有）
【課題】プログラマブル・ロジック・デバイスは、ダイ
の寸法とパッケージ密度の増大によって、信号パスがよ
り細く長くなり、その結果、信号の遅延とスキューが問
題になってきた。その為に、上記デバイスのレイアウ
ト、配線接続及び製造を簡単にし、且つ入力・出力接続
アーキテクチャーが簡単な、標準セルエレメントの出現
が待望されている。 【解決手段】統合セル８０はロジックアレイブロックの
セル８６と、六角形状で簡単に大きを変える事ができる
インターフェイスバンプ８２、入出力バンド８４からバ
ンプ８２に信号ドライバを電気的に接続するトレース８
８、分離したパワー・バス９０等より構成される。入力
／出力バンド８４は隣接統合セルの入力／出力バンド８
４と整合する。これにより従来の接続回路を不要にす
る。
の寸法とパッケージ密度の増大によって、信号パスがよ
り細く長くなり、その結果、信号の遅延とスキューが問
題になってきた。その為に、上記デバイスのレイアウ
ト、配線接続及び製造を簡単にし、且つ入力・出力接続
アーキテクチャーが簡単な、標準セルエレメントの出現
が待望されている。 【解決手段】統合セル８０はロジックアレイブロックの
セル８６と、六角形状で簡単に大きを変える事ができる
インターフェイスバンプ８２、入出力バンド８４からバ
ンプ８２に信号ドライバを電気的に接続するトレース８
８、分離したパワー・バス９０等より構成される。入力
／出力バンド８４は隣接統合セルの入力／出力バンド８
４と整合する。これにより従来の接続回路を不要にす
る。
Description
【０００１】この出願は、１９９９年７月１５日出願
の、「プログラマブル・ロジック・デバイス・ウィズ・
ユニファイド・セル・ストラクチャー・インクルーディ
ング・シグナル・インターフェース・バンプス(Program
mable Logic Device with Unified Cell Structure Inc
luding Signal Interface Bumps)」という名称の仮出願
第６０／１４３，９７６号を基礎とする優先権を主張す
る。
の、「プログラマブル・ロジック・デバイス・ウィズ・
ユニファイド・セル・ストラクチャー・インクルーディ
ング・シグナル・インターフェース・バンプス(Program
mable Logic Device with Unified Cell Structure Inc
luding Signal Interface Bumps)」という名称の仮出願
第６０／１４３，９７６号を基礎とする優先権を主張す
る。
【０００２】
【発明の属する技術分野】この発明は、一般的にプログ
ラマブル・ロジック・デバイスに関する。より詳細に
は、この発明は、改善された信号の健全性(signal inte
grity)を容易にする信号インターフェース・バンプを含
む統合セル構造を有するプログラマブル・ロジック・デ
バイスに関する。
ラマブル・ロジック・デバイスに関する。より詳細に
は、この発明は、改善された信号の健全性(signal inte
grity)を容易にする信号インターフェース・バンプを含
む統合セル構造を有するプログラマブル・ロジック・デ
バイスに関する。
【０００３】
【従来の技術】プログラマブル・ロジック・デバイスの
ダイ(die)のサイズ及びパッケージング密度の増大によ
って、より長くかつより細い信号パスがもたらされた。
これらのパスによって、信号のスキュー(signal skew)
及び信号のディレイ(delay)は増大し、信号の健全性は
減少した。先行技術のプログラマブル・ロジック・デバ
イスに関連するこれらの問題を減少させることが強く望
まれるだろう。
ダイ(die)のサイズ及びパッケージング密度の増大によ
って、より長くかつより細い信号パスがもたらされた。
これらのパスによって、信号のスキュー(signal skew)
及び信号のディレイ(delay)は増大し、信号の健全性は
減少した。先行技術のプログラマブル・ロジック・デバ
イスに関連するこれらの問題を減少させることが強く望
まれるだろう。
【０００４】先行技術のプログラマブル・ロジック・デ
バイスは、典型的には、周辺装置の形態(peripheral co
nfiguration)の信号の入力／出力接続を有している。簡
単な入力／出力接続アーキテクチャーを導く標準的なセ
ル・エレメント(standard cell element)を有するプロ
グラマブル・ロジック・デバイスを提供することが強く
望まれるだろう。そのような特徴は、プログラマブル・
ロジック・デバイスの、レイアウト、ルーティング(rou
ting)、及び製造を簡単にするであろう。そのような特
徴は、プログラマブル・ロジック・デバイスに関連する
信号の健全性も改善するであろう。
バイスは、典型的には、周辺装置の形態(peripheral co
nfiguration)の信号の入力／出力接続を有している。簡
単な入力／出力接続アーキテクチャーを導く標準的なセ
ル・エレメント(standard cell element)を有するプロ
グラマブル・ロジック・デバイスを提供することが強く
望まれるだろう。そのような特徴は、プログラマブル・
ロジック・デバイスの、レイアウト、ルーティング(rou
ting)、及び製造を簡単にするであろう。そのような特
徴は、プログラマブル・ロジック・デバイスに関連する
信号の健全性も改善するであろう。
【０００５】
【課題を解決するための手段】プログラマブル・ロジッ
ク・デバイスは、それぞれの統合セル(unified cell)が
一組の信号インターフェース・バンプを含む、そのよう
な一組の整合した統合セル(aligned unified cell)を含
む。それぞれの統合セルの入力／出力バンド(input/out
put band)は、隣接する統合セルの入力／出力バンドと
整合する。トレース(trace)は、統合セルのそれぞれの
信号インターフェース・バンプと、統合セルの入力／出
力バンドの間に位置する。それぞれの統合セルの入力・
出力バンドは、その統合セルのロジック・アレイ・ブロ
ック(logic array block, LAB)のための入力／出力イン
ターフェースを提供する必要がある。
ク・デバイスは、それぞれの統合セル(unified cell)が
一組の信号インターフェース・バンプを含む、そのよう
な一組の整合した統合セル(aligned unified cell)を含
む。それぞれの統合セルの入力／出力バンド(input/out
put band)は、隣接する統合セルの入力／出力バンドと
整合する。トレース(trace)は、統合セルのそれぞれの
信号インターフェース・バンプと、統合セルの入力／出
力バンドの間に位置する。それぞれの統合セルの入力・
出力バンドは、その統合セルのロジック・アレイ・ブロ
ック(logic array block, LAB)のための入力／出力イン
ターフェースを提供する必要がある。
【０００６】本発明の別の態様では、信号インターフェ
ース・バンプのグリッドは、ダイ(die)上で形成され
る。ソルダー・ボール(solder ball)を有するパッケー
ジは、信号インターフェース・バンプのグリッド内に位
置する。一組のパッケージ・ルーティング・リード線(p
ackage routing lead)が、信号インターフェース・バン
プのグリッドとソルダー・ボールを接続する。外部の信
号を、ソルダー・ボール及びパッケージ・ルーティング
・リード線を通して、統合セルに提供することができ
る。
ース・バンプのグリッドは、ダイ(die)上で形成され
る。ソルダー・ボール(solder ball)を有するパッケー
ジは、信号インターフェース・バンプのグリッド内に位
置する。一組のパッケージ・ルーティング・リード線(p
ackage routing lead)が、信号インターフェース・バン
プのグリッドとソルダー・ボールを接続する。外部の信
号を、ソルダー・ボール及びパッケージ・ルーティング
・リード線を通して、統合セルに提供することができ
る。
【０００７】本発明は、標準的なセル・エレメントを有
するプログラマブル・ロジック・デバイスを提供するこ
とにより、整然とした信号入力／出力接続アーキテクチ
ャを提供する。これによって、プログラマブル・ロジッ
ク・デバイスのレイアウト、ルーティング及び製造が簡
単になる。本発明のチップからパッケージへの(chip-to
-package)接続は、プログラマブル・ロジック・デバイ
スに関連する信号の健全さを改善する。
するプログラマブル・ロジック・デバイスを提供するこ
とにより、整然とした信号入力／出力接続アーキテクチ
ャを提供する。これによって、プログラマブル・ロジッ
ク・デバイスのレイアウト、ルーティング及び製造が簡
単になる。本発明のチップからパッケージへの(chip-to
-package)接続は、プログラマブル・ロジック・デバイ
スに関連する信号の健全さを改善する。
【０００８】本発明の一層の理解のためには、以下の詳
細な説明を添付の図面と共に参照する。図面全体を通し
て、同様の参照番号は、対応する部品を示す。
細な説明を添付の図面と共に参照する。図面全体を通し
て、同様の参照番号は、対応する部品を示す。
【０００９】
【発明の実施の形態】図１は、本発明による信号インタ
ーフェース・バンプを組込んでいるプログラマブル・ロ
ジック・デバイス(programmable logic device, PLD)２
０を図解する。ＰＬＤ（ＰＡＬ、ＰＬＡ、ＦＰＬＡ、Ｐ
ＬＤ、ＥＰＬＤ、ＥＥＰＬＤ、ＬＣＡ、又はＦＰＧＡと
も呼ばれることがある）は、カスタマイズされた(custo
m)集積回路の柔軟性を有する固定した集積回路の利点を
提供する周知の集積回路である。そのようなデバイスに
よって、ユーザは、標準的な既製のロジック・エレメン
トを、ユーザの特定のニーズに合致するように、電気的
にプログラムすることができる。例えば、米国特許第
４，６１７，４７９号を参照する。現在、そのようなデ
バイスは、例えば、アルテラ(Altera)の、ＭＡＸ（登録
商標）シリーズのＰＬＤ及びＦＬＥＸシリーズのＰＬＤ
によって代表される。前者は、例えば、米国特許第５，
２４１，２２４号及び第４，８７１，９３０号、及び１
９９６年６月のアルテラ・データ・ブック(Altera Data
Book)に記載されている。後者は、例えば、米国特許第
５，２５８，６６８号、第５，２６０，６１０号、第
５，２６０，６１１号、及び第５，４３６，５７５号、
及び１９９６年６月のアルテラ・データ・ブック(Alter
a Data Book)に記載されている。
ーフェース・バンプを組込んでいるプログラマブル・ロ
ジック・デバイス(programmable logic device, PLD)２
０を図解する。ＰＬＤ（ＰＡＬ、ＰＬＡ、ＦＰＬＡ、Ｐ
ＬＤ、ＥＰＬＤ、ＥＥＰＬＤ、ＬＣＡ、又はＦＰＧＡと
も呼ばれることがある）は、カスタマイズされた(custo
m)集積回路の柔軟性を有する固定した集積回路の利点を
提供する周知の集積回路である。そのようなデバイスに
よって、ユーザは、標準的な既製のロジック・エレメン
トを、ユーザの特定のニーズに合致するように、電気的
にプログラムすることができる。例えば、米国特許第
４，６１７，４７９号を参照する。現在、そのようなデ
バイスは、例えば、アルテラ(Altera)の、ＭＡＸ（登録
商標）シリーズのＰＬＤ及びＦＬＥＸシリーズのＰＬＤ
によって代表される。前者は、例えば、米国特許第５，
２４１，２２４号及び第４，８７１，９３０号、及び１
９９６年６月のアルテラ・データ・ブック(Altera Data
Book)に記載されている。後者は、例えば、米国特許第
５，２５８，６６８号、第５，２６０，６１０号、第
５，２６０，６１１号、及び第５，４３６，５７５号、
及び１９９６年６月のアルテラ・データ・ブック(Alter
a Data Book)に記載されている。
【００１０】ＰＬＤ２０は、データ処理システム２２の
一部を形成する。データ処理システム２２は、以下の構
成部品、すなわち、プロセッサ２４、メモリ２６、入力
／出力回路２８、及び周辺デバイス(peripheral devic
e)３０の内の１つ以上を含むことができる。これらの構
成部品は、システムバス３２によって結合させられ、エ
ンド・ユーザ・システム３６中に含まれる回路基板３４
上に配置される。
一部を形成する。データ処理システム２２は、以下の構
成部品、すなわち、プロセッサ２４、メモリ２６、入力
／出力回路２８、及び周辺デバイス(peripheral devic
e)３０の内の１つ以上を含むことができる。これらの構
成部品は、システムバス３２によって結合させられ、エ
ンド・ユーザ・システム３６中に含まれる回路基板３４
上に配置される。
【００１１】システム２２は、コンピュータ・ネットワ
ーキング、データ・ネットワーキング、計装(instrumen
tation)、ビデオ処理、デジタル信号処理、又はリプロ
グラマブル・ロジック使用の利点が望まれる他のすべて
の用途のような、広い種類の用途で使用することができ
る。ＰＬＤ２０は、種々のロジック機能を実行するため
に使用することができる。例えば、ＰＬＤ２０は、プロ
セッサ２４と共に動作するプロセッサ又はコントローラ
として、構成(configure)することができる。ＰＬＤ２
０は、システム２２中の共有リソース(shared resorce)
へのアクセスのアービトレーションを行うためのアービ
ター(arbiter)として使用することもできる。更に他の
例では、ＰＬＤ２０は、プロセッサ２４と、システム２
２中の他の構成部品の１つの間に配置することができ
る。プログラマブル・ロジック・デバイス２０は、一組
のロジック・アレイ・ブロック４０を含む。
ーキング、データ・ネットワーキング、計装(instrumen
tation)、ビデオ処理、デジタル信号処理、又はリプロ
グラマブル・ロジック使用の利点が望まれる他のすべて
の用途のような、広い種類の用途で使用することができ
る。ＰＬＤ２０は、種々のロジック機能を実行するため
に使用することができる。例えば、ＰＬＤ２０は、プロ
セッサ２４と共に動作するプロセッサ又はコントローラ
として、構成(configure)することができる。ＰＬＤ２
０は、システム２２中の共有リソース(shared resorce)
へのアクセスのアービトレーションを行うためのアービ
ター(arbiter)として使用することもできる。更に他の
例では、ＰＬＤ２０は、プロセッサ２４と、システム２
２中の他の構成部品の１つの間に配置することができ
る。プログラマブル・ロジック・デバイス２０は、一組
のロジック・アレイ・ブロック４０を含む。
【００１２】図２は、一般的なプログラマブル・ロジッ
ク・デバイス２０を図解する。プログラマブル・ロジッ
ク・デバイス２０は、一組のロジック・アレイ・ブロッ
ク４０を含む。技術上、知られているように、ロジック
・アレイ・ブロック４０は、プログラムされたロジック
演算(logic operation)を実行する。行相互接続回路(ro
w interconnect circuit)４２及び列相互接続回路(colu
mn interconnect circuit)４４は、種々のロジック・ア
レイ・ブロック４０を接続する。行相互接続回路４２及
び列相互接続回路４４は、技術上知られている。本発明
は、カリフォルニア州、サンホゼ(San Jose)のアルテラ
・コーポレーション(Altera Corporation)によって販売
されている、ＭＡＸ（登録商標）及びＦＬＥＸ（登録商
標）シリーズのＰＬＤで使用されるタイプの、ロジック
・アレイ・ブロック４０、行相互接続回路４２、及び列
相互接続回路４４を使用して構成することができる。
ク・デバイス２０を図解する。プログラマブル・ロジッ
ク・デバイス２０は、一組のロジック・アレイ・ブロッ
ク４０を含む。技術上、知られているように、ロジック
・アレイ・ブロック４０は、プログラムされたロジック
演算(logic operation)を実行する。行相互接続回路(ro
w interconnect circuit)４２及び列相互接続回路(colu
mn interconnect circuit)４４は、種々のロジック・ア
レイ・ブロック４０を接続する。行相互接続回路４２及
び列相互接続回路４４は、技術上知られている。本発明
は、カリフォルニア州、サンホゼ(San Jose)のアルテラ
・コーポレーション(Altera Corporation)によって販売
されている、ＭＡＸ（登録商標）及びＦＬＥＸ（登録商
標）シリーズのＰＬＤで使用されるタイプの、ロジック
・アレイ・ブロック４０、行相互接続回路４２、及び列
相互接続回路４４を使用して構成することができる。
【００１３】入力／出力エレメント(input/output elem
ent, IOE)５０は、行相互接続回路４２及び列相互接続
回路４４の端に位置させられる。入力／出力エレメント
５０は、標準的な入力／出力機能のために使用される。
入力／出力エレメント５０は、入力バッファ及び出力バ
ッファを含む。
ent, IOE)５０は、行相互接続回路４２及び列相互接続
回路４４の端に位置させられる。入力／出力エレメント
５０は、標準的な入力／出力機能のために使用される。
入力／出力エレメント５０は、入力バッファ及び出力バ
ッファを含む。
【００１４】図３Ａは、本発明の実施形態に従った、プ
ログラマブル・ロジック・デバイス２０の一部を形成す
るダイ６０の一部を図解する。そのダイは、信号インタ
ーフェース・バンプを含む。ダイ６０は、ソルダー・ボ
ール６６を含むパッケージ６４に取り付けられる。パッ
ケージ・ルーティング・リード線６８は、インターフェ
ース・バンプ６２をソルダー・ボール６６に接続する。
ログラマブル・ロジック・デバイス２０の一部を形成す
るダイ６０の一部を図解する。そのダイは、信号インタ
ーフェース・バンプを含む。ダイ６０は、ソルダー・ボ
ール６６を含むパッケージ６４に取り付けられる。パッ
ケージ・ルーティング・リード線６８は、インターフェ
ース・バンプ６２をソルダー・ボール６６に接続する。
【００１５】図３Ｂは、図３Ａのデバイスの側面図であ
る。図３Ｂは、ソルダー・ボール６６及びインターナル
・トレース６８を有するパッケージ６４を図解する。そ
の図は更に、インターナル・トレース６８に接続された
インターフェース・バンプ６２を有するダイ６０を図解
する。図３Ｂは、フリップチップの形態の、ダイ６０を
図解する。この形態では、ソルダー・ボール６６からの
信号のルーティングは、パッケージ６４内で実施され、
それによって、共通の信号がダイ６０上をルーティング
される場合と対照的に、信号のスキューの減少が達成さ
れることが観察される。言い換えれば、本発明は、パッ
ケージに関連する、減少した信号のスキューを実施す
る。
る。図３Ｂは、ソルダー・ボール６６及びインターナル
・トレース６８を有するパッケージ６４を図解する。そ
の図は更に、インターナル・トレース６８に接続された
インターフェース・バンプ６２を有するダイ６０を図解
する。図３Ｂは、フリップチップの形態の、ダイ６０を
図解する。この形態では、ソルダー・ボール６６からの
信号のルーティングは、パッケージ６４内で実施され、
それによって、共通の信号がダイ６０上をルーティング
される場合と対照的に、信号のスキューの減少が達成さ
れることが観察される。言い換えれば、本発明は、パッ
ケージに関連する、減少した信号のスキューを実施す
る。
【００１６】ソルダー・ボール６６からの外部信号は、
複数のファンアウト信号のスキューを最小にするような
方法でチップ上に戦略的に配置された複数のバンプ６２
にパッケージ内でルーティングされる。チップ内のデス
ティネーション・ポイント(destination point，終着
点)の相対的位置によって、ボール及びバンプは、最大
及び／又は平均のスキューを最小にするように最適に配
置される。例えば、（すべてのレジスタにルーティング
される、ＰＬＤ中の全体的なクロック信号のような）チ
ップ内にランダムに分布するデスティネーション・ポイ
ントに対する最悪の場合のスキューを最小にするため
に、バンプ６２は、ダイの４つの４分円の中心に配置さ
れる。ソルダー・ボール６６をダイ６０の上方で中心に
配置することは好ましいが、バンプへのブランチ・ルー
ティングの間に適切に合致する限りは必要ない。ダイを
上面又は底面の半分の中心バンプを配置するような他の
配置が可能である。チップ上のバンプからルーティング
は、ダイ内で最小のスキューを提供するために、（例え
ば、Ｈツリーのような）ツリー形式で続けることができ
る。任意の配置のもとでの異なるバンプへのパッケージ
のルーティングは、層の材料(layer material)及び経路
に沿った寸法に好適には合致し、ノイズを最小にするた
めに必要なように、好適にはシールドを有する。
複数のファンアウト信号のスキューを最小にするような
方法でチップ上に戦略的に配置された複数のバンプ６２
にパッケージ内でルーティングされる。チップ内のデス
ティネーション・ポイント(destination point，終着
点)の相対的位置によって、ボール及びバンプは、最大
及び／又は平均のスキューを最小にするように最適に配
置される。例えば、（すべてのレジスタにルーティング
される、ＰＬＤ中の全体的なクロック信号のような）チ
ップ内にランダムに分布するデスティネーション・ポイ
ントに対する最悪の場合のスキューを最小にするため
に、バンプ６２は、ダイの４つの４分円の中心に配置さ
れる。ソルダー・ボール６６をダイ６０の上方で中心に
配置することは好ましいが、バンプへのブランチ・ルー
ティングの間に適切に合致する限りは必要ない。ダイを
上面又は底面の半分の中心バンプを配置するような他の
配置が可能である。チップ上のバンプからルーティング
は、ダイ内で最小のスキューを提供するために、（例え
ば、Ｈツリーのような）ツリー形式で続けることができ
る。任意の配置のもとでの異なるバンプへのパッケージ
のルーティングは、層の材料(layer material)及び経路
に沿った寸法に好適には合致し、ノイズを最小にするた
めに必要なように、好適にはシールドを有する。
【００１７】パッケージ・ルーティング層によって提供
されるより低い抵抗のために、この形態は、チップ上で
達成可能なものを超える改善された信号のスキューを提
供する。同様に、バンプがチップのデスティネーション
・ポイントに可能な限り近く配置されるとき、信号のデ
ィレイも改善される。このルーティングの多くがプログ
ラマブル・ロジック・デバイスの外側に移されるとき、
チップ上の低いスキュー及びディレイを提供する必要か
ら生じるルーティングの混雑の問題も減少する。
されるより低い抵抗のために、この形態は、チップ上で
達成可能なものを超える改善された信号のスキューを提
供する。同様に、バンプがチップのデスティネーション
・ポイントに可能な限り近く配置されるとき、信号のデ
ィレイも改善される。このルーティングの多くがプログ
ラマブル・ロジック・デバイスの外側に移されるとき、
チップ上の低いスキュー及びディレイを提供する必要か
ら生じるルーティングの混雑の問題も減少する。
【００１８】図４は、本発明の実施形態に従った、プロ
グラマブル・ロジック・デバイス２０を構成するために
使用することができる統合セルを図解する。統合セル８
０は、ロジック・アレイ・ブロック４０のグループを含
む。図３Ａ及び３Ｂに関して述べたタイプの信号インタ
ーフェース・バンプ８２が、統合セル８０上に分布させ
られる。好適には、信号インターフェース・バンプ８２
は、六角形の形態にされ、これにより、異なるデバイス
の大きさに簡単に大きさを変えることができる。その倍
率(scaling factor)は、期待される最小のバンプのピッ
チからの技術世代(technology generations)の所望の数
である。
グラマブル・ロジック・デバイス２０を構成するために
使用することができる統合セルを図解する。統合セル８
０は、ロジック・アレイ・ブロック４０のグループを含
む。図３Ａ及び３Ｂに関して述べたタイプの信号インタ
ーフェース・バンプ８２が、統合セル８０上に分布させ
られる。好適には、信号インターフェース・バンプ８２
は、六角形の形態にされ、これにより、異なるデバイス
の大きさに簡単に大きさを変えることができる。その倍
率(scaling factor)は、期待される最小のバンプのピッ
チからの技術世代(technology generations)の所望の数
である。
【００１９】図４は、例えば入力／出力セル又はパワー
・セル(power cell)でもよい、種々のセル８６を含む、
入力／出力バンド８４も図解する。トレース８８が、入
力／出力バンド８４からバンプ８２に信号ドライバ(sig
nal driver)を電気的に接続するために使用される。分
離したパワー・バス９０も、統合セル８０上に形成する
ことができる。統合セルは、すべての必要な二次信号(s
econdary signal)、テスト信号(test signal)、及びこ
れらのエレメントの間のルーティングを含む。
・セル(power cell)でもよい、種々のセル８６を含む、
入力／出力バンド８４も図解する。トレース８８が、入
力／出力バンド８４からバンプ８２に信号ドライバ(sig
nal driver)を電気的に接続するために使用される。分
離したパワー・バス９０も、統合セル８０上に形成する
ことができる。統合セルは、すべての必要な二次信号(s
econdary signal)、テスト信号(test signal)、及びこ
れらのエレメントの間のルーティングを含む。
【００２０】図５は、個々の統合セル８０Ａ〜８０Ｎ
は、統合セルのアレイを形成するために結合させること
ができることを図解する。図５では、入力／出力バンド
８４は、デバイスの水平の長さにわたって、連続的な入
力／出力バンドを形成する。
は、統合セルのアレイを形成するために結合させること
ができることを図解する。図５では、入力／出力バンド
８４は、デバイスの水平の長さにわたって、連続的な入
力／出力バンドを形成する。
【００２１】バンプ８２は、フリップチップ接続のため
に使用することができる。このように、この形態では、
ロジック・アレイ・ブロック４０のバンプ８２は、パッ
ケージのルーティングを通して、入力／出力バンド８４
のバンプ８２に取り付けられる。他には、バンプ８２を
選択的に接続するために、電線を使用することができ
る。
に使用することができる。このように、この形態では、
ロジック・アレイ・ブロック４０のバンプ８２は、パッ
ケージのルーティングを通して、入力／出力バンド８４
のバンプ８２に取り付けられる。他には、バンプ８２を
選択的に接続するために、電線を使用することができ
る。
【００２２】本発明の統合セルのアプローチによって、
整然とした信号の入力／出力接続アーキテクチャーがも
たらされる。この形態は、プログラマブル・ロジック・
デバイスのレイアウト、ルーティング、及び製造を簡単
にする。このように、本発明の形態は、プログラマブル
・ロジック・デバイスを市場に出すための時間を減少さ
せることができる。
整然とした信号の入力／出力接続アーキテクチャーがも
たらされる。この形態は、プログラマブル・ロジック・
デバイスのレイアウト、ルーティング、及び製造を簡単
にする。このように、本発明の形態は、プログラマブル
・ロジック・デバイスを市場に出すための時間を減少さ
せることができる。
【００２３】当業者は、開示された技術に関連する多く
の利益を認識するであろう。例えば、バンプ８２を一般
的なロジックの上に配置することによって、パッドを結
合するための分離したダイの領域の必要がなくなる。本
発明の入力／出力バンドによって、スピードに対する適
した領域の相殺(tradeoff)がもたらされる。
の利益を認識するであろう。例えば、バンプ８２を一般
的なロジックの上に配置することによって、パッドを結
合するための分離したダイの領域の必要がなくなる。本
発明の入力／出力バンドによって、スピードに対する適
した領域の相殺(tradeoff)がもたらされる。
【００２４】図５の構造は、垂直と水平の入力／出力の
間の区別を無くし、それによって、すべての入力／出力
を垂直又は水平とすることができるのでソフトウェア及
びタイミングを簡単にすることに注意する。入力／出力
エレメント（例えば、入力／出力エレメント５０）を必
要としないことがあることに注意すべきである。本発明
は、平均の入力／出力からロジックへの経路をより短く
し、それによってより良好なタイミング性能をもたら
す。図５のアーキテクチャーは、周辺ではなく、グリッ
ドに従ってパワー・セルを配置し、それによってパワー
・ネットワークを強化する。
間の区別を無くし、それによって、すべての入力／出力
を垂直又は水平とすることができるのでソフトウェア及
びタイミングを簡単にすることに注意する。入力／出力
エレメント（例えば、入力／出力エレメント５０）を必
要としないことがあることに注意すべきである。本発明
は、平均の入力／出力からロジックへの経路をより短く
し、それによってより良好なタイミング性能をもたら
す。図５のアーキテクチャーは、周辺ではなく、グリッ
ドに従ってパワー・セルを配置し、それによってパワー
・ネットワークを強化する。
【００２５】説明の目的の上記の説明は、本発明の完全
な理解を提供するために、特定の用語を使用した。しか
し、本発明を実施するためには、特定の詳細は必要ない
ことは、当業者には明らかであろう。他の例では、基礎
を成す発明からの不必要な逸脱を避けるために、周知の
回路及びデバイスが、ブロック図の形態で示される。こ
のように、本発明の特定の実施形態の上記の説明は、解
説及び説明の目的で提供される。それらは、完璧である
ことを意図したものでもなければ、本発明を開示された
正確な形態に限定することを意図するものでもなく、上
記の説明を考慮して、明らかに多くの変更及び変形が可
能である。この実施形態は、本発明の原理及びそれの実
際的な用途を最もよく説明するため、そしてそれによっ
て、他の当業者が、本発明及び意図された特定の利用に
適するような種々の変更を有する種々の実施形態を最も
よく利用できるようにするために、選ばれて記述された
ものである。本発明の範囲は、請求項及びそれらの均等
物によって定義されることと意図されている。
な理解を提供するために、特定の用語を使用した。しか
し、本発明を実施するためには、特定の詳細は必要ない
ことは、当業者には明らかであろう。他の例では、基礎
を成す発明からの不必要な逸脱を避けるために、周知の
回路及びデバイスが、ブロック図の形態で示される。こ
のように、本発明の特定の実施形態の上記の説明は、解
説及び説明の目的で提供される。それらは、完璧である
ことを意図したものでもなければ、本発明を開示された
正確な形態に限定することを意図するものでもなく、上
記の説明を考慮して、明らかに多くの変更及び変形が可
能である。この実施形態は、本発明の原理及びそれの実
際的な用途を最もよく説明するため、そしてそれによっ
て、他の当業者が、本発明及び意図された特定の利用に
適するような種々の変更を有する種々の実施形態を最も
よく利用できるようにするために、選ばれて記述された
ものである。本発明の範囲は、請求項及びそれらの均等
物によって定義されることと意図されている。
【図１】本発明のプログラマブル・ロジック・デバイス
を組込んでいる信号処理システムの図である。
を組込んでいる信号処理システムの図である。
【図２】プログラマブル・ロジック・デバイスの一般的
な図である。
な図である。
【図３Ａ】本発明の実施形態による、ダイからパッケー
ジへの(die-to-package)相互接続(interconnection)の
平面図である。
ジへの(die-to-package)相互接続(interconnection)の
平面図である。
【図３Ｂ】図３Ａのダイからパッケージへのシステムの
側面図である。
側面図である。
【図４】本発明の実施形態による、プログラマブル・ロ
ジック・デバイスのための統合セルの図である。
ジック・デバイスのための統合セルの図である。
【図５】本発明の実施形態によって形成された、連続的
な入力／出力バンドの図である。
な入力／出力バンドの図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウェイ イェン ヒューアン アメリカ合衆国 カリフォルニア州 94010 バーリンガム アトウォーター ドライヴ 3109 (72)発明者 ラケシュ パテル アメリカ合衆国 カリフォルニア州 95014 クーパーティノ ロス オンダス コート 20087
Claims (17)
- 【請求項１】 一組の整合したセルであって、それぞれ
の整合したセルは、 複数のロジック・アレイ・ブロックと、 前記複数のロジック・アレイ・ブロックのための入力／
出力インターフェースを提供するための入力／出力バン
ドと、 前記ロジック・アレイ・ブロックと前記入力／出力バン
ドの間の信号の交換を容易にするための信号インターフ
ェース・バンプとを含む、そのような一組の整合したセ
ルを有することを特徴とするプログラマブル・ロジック
・デバイス。 - 【請求項２】 選択される信号インターフェース・バン
プを前記入力／出力バンドに接続するトレースを更に有
することを特徴とする請求項１に記載のプログラマブル
・ロジック・デバイス。 - 【請求項３】 パッケージと、 外部信号を受信するように構成される、前記パッケージ
上に配置されるソルダー・ボールと、 前記ソルダー・ボールを選択される信号インターフェー
ス・バンプに接続する一組のパッケージ・ルーティング
・リード線と、を有し、前記一組のパッケージ・ルーテ
ィング・リード線は、前記外部信号を、前記選択される
信号インターフェース・バンプに分配することを特徴と
する請求項１に記載のプログラマブル・ロジック・デバ
イス。 - 【請求項４】 前記パッケージ・ルーティング・リード
線は、前記選択された信号インターフェース・バンプの
それぞれへのほぼ均一なファンアウト・ディレイのため
に構成されることを特徴とする請求項３に記載のプログ
ラマブル・ロジック・デバイス。 - 【請求項５】 前記入力／出力バンドは、入力／出力セ
ルを有することを特徴とする請求項１に記載のプログラ
マブル・ロジック・デバイス。 - 【請求項６】 前記入力／出力バンドは、パワー・セル
を有することを特徴とする請求項１に記載のプログラマ
ブル・ロジック・デバイス。 - 【請求項７】 前記入力／出力バンドは、隣接するセル
の入力／出力バンドと整合していることを特徴とする請
求項１に記載のプログラマブル・ロジック・デバイス。 - 【請求項８】 パワーを前記一組の整合したセルに分配
するためのパワー・バスを更に有することを特徴とする
請求項３に記載のプログラマブル・ロジック・デバイ
ス。 - 【請求項９】 前記一組の信号インターフェース・バン
プのそれぞれの信号インターフェース・バンプは、六角
形の形態を有することを特徴とする請求項１に記載のプ
ログラマブル・ロジック・デバイス。 - 【請求項１０】 ダイと、 前記ダイ上に形成される複数の信号インターフェース・
バンプと、 前記ダイに取り付けられるパッケージであって、前記パ
ッケージによって外部信号を前記複数の信号インターフ
ェース・バンプに伝達するための前記複数の信号インタ
ーフェース・バンプに結合したソルダー・バンプを更に
有する、そのようなパッケージと、を有することを特徴
とするプログラマブル・ロジック・デバイス・パッケー
ジ。 - 【請求項１１】 前記ソルダー・バンプを前記複数の信
号インターフェース・バンプに接続するため、パッケー
ジ・ルーティング・リード線を更に有することを特徴と
する請求項１０に記載のプログラマブル・ロジック・デ
バイス・パッケージ。 - 【請求項１２】 前記ダイは、一組の整合したセルであ
って、それぞれの整合したセルは、複数のロジック・ア
レイ・ブロック、及び前記複数のロジック・アレイ・ブ
ロックのために入力／出力インターフェースを提供する
ための入力／出力バンドを有する、そのような一組の整
合したセルと、 前記複数の信号インターフェース・バンプを前記入力／
出力バンドに接続するためのリード線を含む前記パッケ
ージと、を有することを特徴とする請求項１０に記載の
プログラマブル・ロジック・デバイス・パッケージ。 - 【請求項１３】 前記入力／出力バンドは、入力／出力
セルを有することを特徴とする請求項１２に記載のプロ
グラマブル・ロジック・デバイス・パッケージ。 - 【請求項１４】 前記入力／出力バンドは、パワー・セ
ルを有することを特徴とする請求項１２に記載のプログ
ラマブル・ロジック・デバイス・パッケージ。 - 【請求項１５】 前記入力／出力バンドは、隣接するセ
ルの入力／出力バンドと整合していることを特徴とする
請求項１２に記載のプログラマブル・ロジック・デバイ
ス。 - 【請求項１６】 前記整合したセルのそれぞれは、パワ
ーを前記一組の整合したセルの間に分配するためのパワ
ー・バスを有することを特徴とする請求項１２に記載の
プログラマブル・ロジック・デバイス。 - 【請求項１７】 前記複数の信号インターフェース・バ
ンプのそれぞれの信号インターフェース・バンプは、六
角形の形態を有することを特徴とする請求項１０に記載
のプログラマブル・ロジック・デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14397699P | 1999-07-15 | 1999-07-15 | |
| US60/143976 | 1999-07-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001135728A true JP2001135728A (ja) | 2001-05-18 |
Family
ID=22506525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000250337A Pending JP2001135728A (ja) | 1999-07-15 | 2000-07-17 | 信号インターフェース・バンプを含む統合セル構造を有するプログラマブル・ロジック・デバイス |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6351144B1 (ja) |
| EP (2) | EP1069686A3 (ja) |
| JP (1) | JP2001135728A (ja) |
| AT (1) | ATE466409T1 (ja) |
| DE (1) | DE60044311D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015039155A (ja) * | 2013-08-19 | 2015-02-26 | 富士通株式会社 | 制御方法、演算装置、および制御プログラム |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8124429B2 (en) * | 2006-12-15 | 2012-02-28 | Richard Norman | Reprogrammable circuit board with alignment-insensitive support for multiple component contact types |
| CN109086467B (zh) * | 2017-06-14 | 2023-05-02 | 上海复旦微电子集团股份有限公司 | 可编程逻辑器件的i/o单元布局方法及装置、介质及设备 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8918482D0 (en) * | 1989-08-14 | 1989-09-20 | Inmos Ltd | Packaging semiconductor chips |
| JPH09503622A (ja) * | 1993-09-30 | 1997-04-08 | コピン・コーポレーシヨン | 転写薄膜回路を使用した３次元プロセッサー |
| US5512765A (en) * | 1994-02-03 | 1996-04-30 | National Semiconductor Corporation | Extendable circuit architecture |
| EP0698294A1 (en) * | 1994-03-15 | 1996-02-28 | National Semiconductor Corporation | Logical three-dimensional interconnections between integrated circuit chips using a two-dimensional multi-chip module package |
| US5642262A (en) * | 1995-02-23 | 1997-06-24 | Altera Corporation | High-density programmable logic device in a multi-chip module package with improved interconnect scheme |
| US5637920A (en) * | 1995-10-04 | 1997-06-10 | Lsi Logic Corporation | High contact density ball grid array package for flip-chips |
| US5838060A (en) * | 1995-12-12 | 1998-11-17 | Comer; Alan E. | Stacked assemblies of semiconductor packages containing programmable interconnect |
| US5760478A (en) * | 1996-08-20 | 1998-06-02 | International Business Machines Corporation | Clock skew minimization system and method for integrated circuits |
-
2000
- 2000-07-13 US US09/615,926 patent/US6351144B1/en not_active Expired - Lifetime
- 2000-07-14 DE DE60044311T patent/DE60044311D1/de not_active Expired - Lifetime
- 2000-07-14 EP EP00305990A patent/EP1069686A3/en not_active Ceased
- 2000-07-14 AT AT06000671T patent/ATE466409T1/de not_active IP Right Cessation
- 2000-07-14 EP EP06000671A patent/EP1667325B1/en not_active Expired - Lifetime
- 2000-07-17 JP JP2000250337A patent/JP2001135728A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015039155A (ja) * | 2013-08-19 | 2015-02-26 | 富士通株式会社 | 制御方法、演算装置、および制御プログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1667325B1 (en) | 2010-04-28 |
| US6351144B1 (en) | 2002-02-26 |
| EP1667325A1 (en) | 2006-06-07 |
| EP1069686A2 (en) | 2001-01-17 |
| DE60044311D1 (de) | 2010-06-10 |
| ATE466409T1 (de) | 2010-05-15 |
| EP1069686A3 (en) | 2003-01-02 |
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