JP2001127154A5

JP2001127154A5 -

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Publication number: JP2001127154A5
Application number: JP1999306439A
Authority: JP
Filing date: 1999-10-28
Publication date: 2006-11-24

Description

【特許請求の範囲】
【請求項１】基板上に形成された絶縁膜上に第１の金属層を堆積する工程（Ａ）と、
前記第１の金属層上に第２の金属層を堆積する工程（Ｂ）と、
配線形成用の第１のレジストパターンを用いて、前記第１の金属層及び前記第２の金属層をパターニングし、前記第１の金属層からなる第１の配線を形成する工程（Ｃ）と、
接続金属プラグ形成用の第２のレジストパターンを用いて、前記第２の金属層のみをパターニングし、前記第２の金属層からなる接続金属プラグを形成する工程（Ｄ）とを有し、
前記第２のレジストパターンは、前記第１のレジストパターンの長辺とオーバーラップしていることを特徴とする半導体装置の製造方法。
【請求項２】請求項１に記載の半導体装置の製造方法において、
前記工程（Ｄ）は、前記工程（Ｃ）の後に行なうことを特徴とする半導体装置の製造方法。
【請求項３】請求項２に記載の半導体装置の製造方法において、
前記工程（Ｃ）は、前記第２の金属層が、前記第１の配線と同形状にパターニングされることを特徴とする半導体装置の製造方法。
【請求項４】請求項１又は２に記載の半導体装置の製造方法において、
前記工程（Ｃ）及び（Ｄ）の後、
前記基板の全面に、層間絶縁膜を形成する工程（Ｅ）と、
前記接続金属プラグ上の前記層間絶縁膜を除去する工程（Ｆ）と、
前記層間絶縁膜上に、前記接続金属プラグと接続する第３の金属層からなる第２の配線を形成する工程（Ｇ）とをさらに備えることを特徴とする半導体装置の製造方法。
【請求項５】基板上に形成された絶縁膜上に第１の金属層を堆積する工程（Ａ）と、
電解めっき法により、前記第１の金属層上に、接続金属プラグを形成する工程（Ｂ）と、
配線形成用のマスクパターンを用いて、前記第１の金属層をパターニングし、前記第１の金属層からなる第１の配線を形成する工程（Ｃ）とを有することを特徴とする半導体装置の製造方法。
【請求項６】請求項５に記載の半導体装置の製造方法において、
前記工程（Ｃ）の後に、前記工程（Ｂ）を行なうことを特徴とする半導体装置の製造方法。
【請求項７】請求項５に記載の半導体装置の製造方法において、
前記工程（Ａ）と前記工程（Ｂ）との間に、前記第１の金属層上に第１のハードマスク層を形成する工程と、
配線形状を有する第１のレジストパターンを用いて、前記第１のハードマスク層をパターニングする工程と、
前記第１のレジストパターン及びパターニングされた前記第１のハードマスク層の周囲に埋め込み材料を形成する工程と、
前記第１のレジストパターンを除去した後、前記第１のハードマスクの一部を開口する第２のレジストパターンを用いて、前記第１のハードマスクを除去して前記第１の金属層を露出させる工程とを有し、
前記工程（Ｂ）の後、前記埋め込み材料を除去する工程をさらに備え、その後前記工程（Ｃ）を行なうことを特徴とする半導体装置の製造方法。
【請求項８】請求項７に記載の半導体装置の製造方法において、
前記第２のレジストパターンは、前記第１のレジストパターンの長辺とオーバーラップしていることを特徴とする半導体装置の製造方法。
【請求項９】請求項７に記載の半導体装置の製造方法において、
前記工程（Ｃ）は、前記接続用金属プラグ上に、第２のハードマスク層を堆積する工程と、
残存する前記第１のハードマスク層及び前記第２のハードマスク層からなる前記配線形成用のマスクパターンを用いて、前記第１の金属層をパターニングすることを特徴とする半導体装置の製造方法。
【請求項１０】請求項５に記載の半導体装置の製造方法において、
前記工程（Ｂ）及び（Ｃ）の後、
前記基板の全面に、層間絶縁膜を形成する工程（Ｅ）と、
前記接続金属プラグ上の前記層間絶縁膜を除去する工程（Ｆ）と、
前記層間絶縁膜上に、前記接続金属プラグと接続する第２の金属層からなる第２の配線を形成する工程（Ｇ）とをさらに備えることを特徴とする半導体装置の製造方法。
【請求項１１】請求項８に記載の半導体装置の製造方法において、
前記工程（Ｅ）は、前記第１の配線層の周囲に、空孔を形成することを特徴とする半導体装置の製造方法。
【請求項１２】請求項９に記載の半導体装置の製造方法において、
前記空孔は、前記接続用金属プラグの上面よりも低い位置に形成されていることを特徴とする半導体装置の製造方法。 [Claims]
[Claim 1] Formed on the substrateOn the insulating filmTo the firstStep of depositing the metal layer of 1(A)When,
Step of depositing a second metal layer on the first metal layer(B)When,
The first metal layer and the second metal layer are patterned using the first resist pattern for wiring formation, and the first metal layer is composed of the first metal layer.Step of forming the first wiring(C)When,
Using the second resist pattern for forming the connecting metal plug,Only the second metal layerPatterned and saidFrom the second metal layerContactStep to form a metal plugHas (D) and
The second resist pattern overlaps the long side of the first resist pattern.A method for manufacturing a semiconductor device.
2. In the method for manufacturing a semiconductor device according to claim 1,
The step (D) is performed after the step (C).A method for manufacturing a semiconductor device.
3. In the method for manufacturing a semiconductor device according to claim 2,
The step (C) is characterized in that the second metal layer is patterned in the same shape as the first wiring.Manufacturing method of semiconductor devices.
4. In the method for manufacturing a semiconductor device according to claim 1 or 2.
After the steps (C) and (D)
The step (E) of forming an interlayer insulating film on the entire surface of the substrate, and
The step (F) of removing the interlayer insulating film on the connecting metal plug, and
A method for manufacturing a semiconductor device, further comprising a step (G) of forming a second wiring composed of a third metal layer connected to the connecting metal plug on the interlayer insulating film.
5. The step (A) of depositing the first metal layer on the insulating film formed on the substrate, and
The step (B) of forming a connecting metal plug on the first metal layer by the electrolytic plating method, and
A semiconductor device comprising a step (C) of patterning the first metal layer using a mask pattern for forming wiring and forming a first wiring composed of the first metal layer. Production method.
6. In the method for manufacturing a semiconductor device according to claim 5,
A method for manufacturing a semiconductor device, which comprises performing the step (B) after the step (C).
7. In the method for manufacturing a semiconductor device according to claim 5,
Between the step (A) and the step (B), a step of forming a first hard mask layer on the first metal layer and a step of forming the first hard mask layer.
A step of patterning the first hard mask layer using a first resist pattern having a wiring shape, and
A step of forming an embedding material around the first resist pattern and the patterned first hard mask layer, and
After removing the first resist pattern, the first hard mask is removed to expose the first metal layer by using a second resist pattern that opens a part of the first hard mask. Has a process to make
A method for manufacturing a semiconductor device, further comprising a step of removing the embedded material after the step (B), and then performing the step (C).
8. In the method for manufacturing a semiconductor device according to claim 7,
A method for manufacturing a semiconductor device, wherein the second resist pattern overlaps the long side of the first resist pattern.
9. In the method for manufacturing a semiconductor device according to claim 7,
The step (C) includes a step of depositing a second hard mask layer on the connection metal plug and a step of depositing the second hard mask layer.
A method for manufacturing a semiconductor device, which comprises patterning the first metal layer by using the mask pattern for forming the wiring including the remaining first hard mask layer and the second hard mask layer.
10. In the method for manufacturing a semiconductor device according to claim 5,
After the steps (B) and (C)
The step (E) of forming an interlayer insulating film on the entire surface of the substrate, and
The step (F) of removing the interlayer insulating film on the connecting metal plug, and
A method for manufacturing a semiconductor device, further comprising a step (G) of forming a second wiring composed of a second metal layer connected to the connecting metal plug on the interlayer insulating film.
11. In the method for manufacturing a semiconductor device according to claim 8,
The step (E) is a method for manufacturing a semiconductor device, characterized in that holes are formed around the first wiring layer.
12. In the method for manufacturing a semiconductor device according to claim 9,
A method for manufacturing a semiconductor device, wherein the pores are formed at a position lower than the upper surface of the connection metal plug.

【００２１】
【課題を解決するための手段】
本発明に係る第一の半導体装置の製造方法は、第１の配線上に層間絶縁膜を介して第２の配線が形成され、層間絶縁膜を貫通する層間接続用金属プラグにより第１の配線と第２の配線とが接続された半導体装置の製造方法であって、絶縁膜上に第１の配線用の第１の金属層を堆積する工程と、第１の金属層上に第２の金属層を堆積する工程と、第２の金属層の表面に第１のレジストを塗布し第１の配線の形状にパターンニングする工程と、第１のレジストをマスクに第２の金属層をエッチングするとともに第１の金属層をエッチングして第１の配線を形成する工程と、第１のレジストを除去した後、第２のレジストを塗布し第１の配線の形状に加工された第２の金属層の層間接続用金属プラグの形成領域部分を覆うようにパターンニングする工程と、第２のレジストをマスクに第２の金属層のみをエッチングすることにより残存する第２の金属層からなる層間接続用金属プラグを形成する工程と、第２のレジストを除去した後、層間絶縁膜を全面に形成する工程と、層間接続用金属プラグの上面を露出させる工程と、層間接続用金属プラグの上面を露出させた後、全面に第３の金属層を形成し、第３の金属層を所望の形状にエッチングして第２の配線を形成する工程とを含むことを特徴とする。 0021.
[Means for solving problems]
In the method for manufacturing a first semiconductor device according to the present invention, a second wiring is formed on the first wiring via an interlayer insulating film, and the first wiring is provided by a metal plug for interlayer connection penetrating the interlayer insulating film. A method for manufacturing a semiconductor device in which a second wire is connected to an etching film, wherein a first metal layer for the first wiring is deposited on an insulating film, and a second metal layer is placed on the first metal layer. The step of depositing the metal layer, the step of applying the first resist to the surface of the second metal layer and patterning it into the shape of the first wiring, and the step of etching the second metal layer with the first resist as a mask. And the step of etching the first metal layer to form the first wiring, and the second step of removing the first resist and then applying the second resist and processing it into the shape of the first wiring. An interlayer consisting of a step of patterning the metal layer so as to cover the formed region of the metal plug for interlayer connection and a second metal layer remaining by etching only the second metal layer with the second resist as a mask. The step of forming the metal plug for connection, the step of forming the interlayer insulating film on the entire surface after removing the second resist, the step of exposing the upper surface of the metal plug for interlayer connection, and the upper surface of the metal plug for interlayer connection. A third metal layer is formed on the entire surface of the surface, and the third metal layer is etched into a desired shape to form a second wiring.

本発明に係る第二の半導体装置の製造方法は、第１の配線上に層間絶縁膜を介して第２の配線が形成され、層間絶縁膜を貫通する層間接続用金属プラグにより第１の配線と第２の配線とが接続された半導体装置の製造方法であって、絶縁膜上に第１の配線用の第１の金属層を堆積する工程と、第１の金属層上に第１のハードマスク層を堆積する工程と、第１のハードマスク層の表面に第１のレジストを塗布し第１の配線の形状にパターンニングする工程と、第１のレジストをマスクに第１のハードマスク層をエッチングする工程と、第１のレジスト以外の部分に埋め込み材料を埋め込む工程と、第１のレジストを除去した後、第２のレジストを塗布し層間接続用金属プラグの形成領域部分を開口するようにパターンニングする工程と、第２のレジストをマスクに第１のハードマスク層をエッチングし第１の金属層を露出させる工程と、第２のレジストを除去した後、電解めっき法により露出した第１の金属層の表面をめっきすることによりそのめっき形成部分からなる層間接続用金属プラグを形成する工程と、層間接続用金属プラグ上にのみ第２のハードマスク層を堆積する工程と、埋め込み材料を除去する工程と、第１のハードマスク層と第２のハードマスク層とをマスクとして第１の金属層をエッチングして第１の配線を形成する工程と、第１および第２のハードマスク層を除去した後、層間絶縁膜を全面に形成する工程と、層間接続用金属プラグの上面を露出させる工程と、層間接続用金属プラグの上面を露出させた後、全面に第２の金属層を形成し、第２の金属層を所望の形状にエッチングして第２の配線を形成する工程とを含むことを特徴とする。 In the method for manufacturing a second semiconductor device according to the present invention, a second wiring is formed on the first wiring via an interlayer insulating film, and the first wiring is provided by a metal plug for interlayer connection penetrating the interlayer insulating film. A method for manufacturing a semiconductor device in which a second wire is connected to a second wire, wherein a first metal layer for the first wiring is deposited on an insulating film, and a first metal layer is formed on the first metal layer. A step of depositing a hard mask layer, a step of applying a first resist to the surface of the first hard mask layer and patterning it into the shape of a first wiring, and a first hard mask using the first resist as a mask. A step of etching the layer, a step of embedding the embedding material in a portion other than the first resist, and a step of removing the first resist, and then applying a second resist to open the formation region portion of the metal plug for interlayer connection. The step of patterning as described above, the step of etching the first hard mask layer with the second resist as a mask to expose the first metal layer, and the step of removing the second resist and then exposing by the electrolytic plating method. A step of forming an interlayer connection metal plug composed of a plating forming portion by plating the surface of the first metal layer, a step of depositing a second hard mask layer only on the interlayer connection metal plug, and embedding. A step of removing the material, a step of etching the first metal layer using the first hard mask layer and the second hard mask layer as masks to form the first wiring, and the first and second hard After removing the mask layer, the step of forming the interlayer insulating film on the entire surface, the step of exposing the upper surface of the interlayer connection metal plug, and the step of exposing the upper surface of the interlayer connection metal plug, and then the second metal on the entire surface. It is characterized by including a step of forming a layer and etching a second metal layer into a desired shape to form a second wiring.

上述の本発明の半導体装置の製造方法において、層間絶縁膜は、第１の配線の配線間でかつ層間接続用金属プラグの上面よりも低い位置に空孔が形成されるように形成することを特徴とする。 In the production method of the above-described semi-conductor device of the present invention, the interlayer insulating film, forming such pores are formed at a position lower than the upper surface of the first wiring between a and a metal plug interlayer connection wiring It is characterized by.

【００５２】
【発明の効果】
本発明の半導体装置の製造方法によれば、第１の配線用の第１の金属層と層間接続用金属プラグ形成用の第２の金属層とを堆積し、それらを同一の第１のレジストをマスクにエッチングして第１の配線の形状とした後、第２のレジストをマスクに第２の金属層のみをエッチングして層間接続用金属プラグを形成することにより、層間接続用金属プラグは、第１の配線上からずれることなく第１の配線上に確実に形成され、層間接続用金属プラグと第１の配線との接続不良を防止できる。 [0052]
【Effect of the invention】
According to the method of manufacturing a semi-conductor device of the present invention, a first of the first metal layer and second metal layer for interconnecting metal plugs formed for wiring is deposited, those the same first After etching the resist on the mask to form the shape of the first wiring, the metal plug for interlayer connection is formed by etching only the second metal layer on the mask with the second resist to form the metal plug for interlayer connection. Is surely formed on the first wiring without deviating from the first wiring, and it is possible to prevent a poor connection between the metal plug for interlayer connection and the first wiring.

本発明の半導体装置の製造方法によれば、第１の配線用の第１の金属層上に形成する第１のハードマスク層を第１の配線の形状に加工し、さらに第２のレジストをマスクに第１のハードマスク層をエッチングして層間接続用金属プラグの形成領域部分の第１の金属層を露出させ、その露出部分をめっきして層間接続用金属プラグを形成し、第１のハードマスク層と層間接続用金属プラグ上にのみ形成した第２のハードマスク層とをマスクとして第１の金属層をエッチングして第１の配線を形成することにより、層間接続用金属プラグは、第１の配線上からずれることなく第１の配線上に確実に形成され、層間接続用金属プラグと第１の配線との接続不良を防止できる。また、層間接続用金属プラグは第１の配線となる第１の金属層の露出部分をめっきして形成されるため、層間接続用金属プラグと第１の配線との接続部での接続抵抗の上昇を回避することができる。 According to the method of manufacturing a semi-conductor device of the present invention, the first hard mask layer formed on the first first metal layer for wiring is processed into the shape of the first wiring, further the second resist The first hard mask layer is etched with the mask to expose the first metal layer in the formation region portion of the metal plug for interlayer connection, and the exposed portion is plated to form the metal plug for interlayer connection. By etching the first metal layer with the hard mask layer and the second hard mask layer formed only on the interlayer connection metal plug as a mask to form the first wiring, the interlayer connection metal plug can be formed. , It is surely formed on the first wiring without deviating from the first wiring, and it is possible to prevent a connection failure between the metal plug for interlayer connection and the first wiring. Further, since the metal plug for interlayer connection is formed by plating the exposed portion of the first metal layer which is the first wiring, the connection resistance at the connection portion between the metal plug for interlayer connection and the first wiring is increased. The rise can be avoided.

また、上記いずれの製造方法も、層間接続用金属プラグを形成した後に層間絶縁膜を形成するため、従来のように層間絶縁膜に層間接続孔を開口する必要がない。このように層間接続孔を開口しないため、従来のようにアライメントずれが生じ、さらに層間接続孔が深くエッチングされた場合に、層間接続用金属によって配線とその下層の半導体基板あるいは下層の配線とが接続し、ショート不良が発生するというような問題は生じない。 Further, in any of the above manufacturing methods, since the interlayer insulating film is formed after forming the metal plug for interlayer connection, it is not necessary to open the interlayer connecting hole in the interlayer insulating film as in the conventional case. Since the interlayer connection holes are not opened in this way, misalignment occurs as in the conventional case, and when the interlayer connection holes are deeply etched, the wiring and the underlying semiconductor substrate or the lower layer wiring are separated by the interlayer connection metal. There is no problem of connection and short circuit failure.

さらに、本発明の半導体装置の製造方法によれば、第１の配線の配線間でかつ層間接続用金属プラグの上面よりも低い位置に空孔が形成されるように層間絶縁膜を形成し、このように、配線間に空孔が形成されることにより配線間容量を小さく抑えることができる。また、従来のように層間絶縁膜に層間接続孔を開口しないため、従来のようにアライメントずれにより層間接続孔と空孔が一体化し、その領域に層間接続用金属が入ることによって配線間のショート不良が発生するというような問題は生じない。このように、従来のように空孔が層間接続孔と一体化して空孔に層間接続用金属が入ることがないため、第１の配線間の空孔も確実に形成でき、配線間容量を小さく抑え、高速動作が可能な半導体装置を実現できる。 Further, according to the method for manufacturing a semiconductor device of the present invention, an interlayer insulating film is formed between the wirings of the first wiring and at a position lower than the upper surface of the metal plug for interlayer connection. As described above, the capacity between the wirings can be suppressed to be small by forming the holes between the wirings. Further, since the interlayer connection hole is not opened in the interlayer insulating film as in the conventional case, the interlayer connection hole and the hole are integrated due to the misalignment as in the conventional case, and the interlayer connection metal enters the region to cause a short circuit between the wirings. There is no problem such as the occurrence of defects. In this way, unlike the conventional case, the vacancies are integrated with the interlayer connection holes so that the metal for interlayer connection does not enter the vacancies. It is possible to realize a semiconductor device that can be kept small and can operate at high speed.