KR0135254B1

KR0135254B1 - Metal line of semiconductor device

Info

Publication number: KR0135254B1
Application number: KR1019940009994A
Authority: KR
Inventors: 장명식; 문호일; 양예석; 백동원; 김세정
Original assignee: 김주용; 현대전자산업주식회사
Priority date: 1994-05-07
Filing date: 1994-05-07
Publication date: 1998-04-25

Abstract

본 발명은 반도체 소자의 배선층 상호 연결방법에 관한 것으로, 고집적 반도체 제작시 도선 역할을 하는 배선들간의 상호 연결을 양호하게 하기 위하여, 하부 배선층을 형성한 후 그 상부에 실리콘(Si)이 1% 포함된 알루미늄(Al) 등의 도전물로 포스트(Post)를 세우고, 층간 절연막(IMO)을 증착한 후 폴리마이드(Polymide)를 도포한 다음 옥사이드(Oxide)와 폴리마이드의 선택적 식각으로 상기 포스트를 노출 시키고, 이후 상부 배선층을 증착하므로써, 배선간 상호연결시 콘택불량 또는 스탭 커버러지(Step Coverage) 등의 소자불량 요인을 제거할 수 있는 반도체 소자의 배선층을 상호 연결하는 방법에 관한 것이다.The present invention relates to a interconnection layer interconnection method of a semiconductor device, and in order to improve interconnection between interconnections serving as conductors when fabricating highly integrated semiconductors, after forming a lower interconnection layer, silicon (Si) is included thereon at an upper portion thereof. Posts are made of a conductive material such as aluminum (Al), an interlayer insulating film (IMO) is deposited, a polyamide is applied, and the post is exposed by selective etching of oxide and polyamide. The present invention relates to a method of interconnecting wiring layers of a semiconductor device capable of eliminating element defect factors such as contact failure or step coverage during interconnection between wirings by depositing an upper wiring layer.

Description

Wiring layer interconnection method of semiconductor device

제 1도는 종래의 비아 콘택 공정을 이용하여 배선층을 상호 연결한 상태의 단면도.1 is a cross-sectional view of interconnected wiring layers using a conventional via contact process.

제 2A도는 내지 제 2G도는 본 발명의 의한 배선층 상호 연결방법을 설명하기 위해 도시한 단면도.2A through 2G are cross-sectional views for explaining the wiring layer interconnection method according to the present invention.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

1,11 : 기판2,12 : 하부 배선층1,11 substrate 2,12 lower wiring layer

13 : 포스트막(Post Film)13A : 포스트 패턴13: Post Film 13A: Post Pattern

3,14 :층간 절연막15 : 폴리마이드(Polymide)3,14 interlayer insulating film 15 polymide

4,16 : 상부 배선층4,16: upper wiring layer

본 발명은 반도체 소자의 배선층 상호 연결방법에 관한 것으로, 특히 고집적 반도체 제작시 도선 역할을 하는 배선들간의 상호 연결을 양호하게 하기 위하여, 하부 배선층을 형성한 후 그 상에 실리콘(Si)이 1% 포함된 알루미늄(Al) 등의 도전물로 포스트(Post)를 세우고, 층간 절연막(IMO)을 증착한 후 폴리마이드(Polymide)를 도포한 다음 옥사이드(Oxide)와 폴리마이드의 선택적 식각으로 상기 포스트를 노출시키고, 이후 상부 배선층을 증착하므로써, 배선간 상호연결시 콘택불량 또는 스텝 커버러지(Step Coverage) 등의 소자불량 요인을 제거할 수 있는 반도체 소자의 배선층을 상호 연결하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a interconnection layer interconnection method of a semiconductor device. In particular, in order to improve interconnection between interconnections serving as conductors in fabricating highly integrated semiconductors, silicon (Si) is formed on the interconnection layer after forming a lower interconnection layer. The post is made of a conductive material such as aluminum (Al), the interlayer insulating film (IMO) is deposited, polyamide is applied, and the post is selectively etched with oxide and polyamide. By exposing and then depositing an upper wiring layer, the present invention relates to a method of interconnecting wiring layers of a semiconductor device capable of eliminating element failure factors such as contact failure or step coverage during interconnection between wirings.

일반적으로 반도체 소자의 제조공정중 소자와 소자간 또는 배선간을 연결시키기 위하여 금속배선공정을 실시한다. 기존의 금속배선공정은 주로 비아 콘택공정(Via Contact Process)을 이용하는데, 최근 반도체 소자의 고집적화에 따라 단차가 심화되므로 인하여 비아홀 형성에 어려움이 따르고 또한 금속배선공정시 콘택불량 및 스텝 커버러지 문제로 인한 소자의 신뢰성을 저하시키는 등 문제점이 발생하였다. 이를 제1도를 참조하여 상세히 설명하면 다음과 같다.In general, a metal wiring process is performed in order to connect the devices and the devices or the wirings in the semiconductor device manufacturing process. Conventional metallization process mainly uses via contact process, which is difficult to form via hole due to the deeper step by high integration of semiconductor devices. Also, due to contact defect and step coverage problem during metallization process Problems occurred such as lowering the reliability of the device. This will be described in detail with reference to FIG. 1 as follows.

제1도는 기존의 비아 콘택 공정을 이용하여 배선층을 상호 연결한 상태를 도시한 단면도로서, 소정의 공정을 거치 기판(1)상에 하부 배선층(2)을 형성하고, 그 상부에 층간 절연막(IMO)(3)을 증착 및 평탄화하고, 비아콘택 마스크를 이용한 식각공정으로 소정부위에 비아홀을 형성한 다음 상기 비아홀을 통해 하부 배선층(2)에 접속되는 상부 배선층(4)을 형성한다.FIG. 1 is a cross-sectional view illustrating a state in which interconnection layers are interconnected by using a conventional via contact process. A lower interconnection layer 2 is formed on a substrate 1 through a predetermined process, and an interlayer insulating layer IMO is formed thereon. (3) is deposited and planarized, and a via hole is formed in a predetermined portion by an etching process using a via contact mask, and then an upper wiring layer 4 connected to the lower wiring layer 2 is formed through the via hole.

상기한 공정을 통하여 하부 배선층(2)과 상부 배선층(4)을 연결할 때, 단차가 심화된 비아홀에서 비아 콘택내 폴리머(Polymer)잔존으로 인한 콘택불량을 유발시킬 수 있고(지시부호 A부위), 상부 배선층의 비아 콘택에서의 스텝 커버러지문제(지시부호 B 부위)를 야기시켜 소자의 신뢰도를 저하시킨다.When the lower wiring layer 2 and the upper wiring layer 4 are connected through the above-described process, contact defects due to polymer residual in the via contact may be caused in the via hole having a step difference (indicated by reference numeral A). It causes a step coverage problem (indicated B region) in the via contact of the upper wiring layer, thereby lowering the reliability of the device.

따라서, 본 발명은 배선층 연결 부분에 도전물로 포스트를 형성시키는 방법으로 기존의 비아 콘택 공정시의 문제점을 해결하여 소자의 신뢰성을 향상시킬 수 있는 배선층 상호 연결방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a wiring layer interconnection method which can improve the reliability of a device by solving a problem in a conventional via contact process by forming a post as a conductive material on a wiring layer connecting portion.

이러한 목적을 달성하기 위한 본 발명의 배선층 상호 연결방법은 하부 배선층이 형성된 소정의 기판상부에 도전성 포스트막을 형성하는 단계와, 상기 단계로 부터 포스트 마스크공정 및 식각공정으로 상기 하부 배선층상의 소정부위에 포스트부터 포스트 마스크공정 및 식각공정으로 상기 하부 배선층상의 소정부위에 포스트 패턴을 형성하는 단계와, 상기 단계로부터 층간 절연막 및 폴리마이드를 순차적으로 형성하는 단계와, 상기 단계로부터 폴리마이드를 전면식각하여 포스트 패턴상의 층간 절연막표면을 노출시키는 단계와, 상기 단계로부터 노출된 부위의 층간 절연막을 하부의 포스트 패턴이 노출될때까지 식각하는 단계와, 상기 단계로부터 증착 및 마스크공정으로 상부 배선층을 형성하여 상기 포스트 패턴에 의해 상·하부 배선층을 연결하는 단계로 이루어지는 것을 특징으로 한다.The wiring layer interconnection method of the present invention for achieving the above object is to form a conductive post film on a predetermined substrate on which the lower wiring layer is formed, and to post on a predetermined portion on the lower wiring layer by a post mask process and an etching process. Forming a post pattern on a predetermined portion on the lower wiring layer by a post mask process and an etching process; sequentially forming an interlayer insulating film and a polyamide from the step; and etching the polyamide entirely from the step to post pattern. Exposing the interlayer insulating film surface of the upper layer; and etching the interlayer insulating film of the portion exposed from the step until the lower post pattern is exposed, and forming an upper wiring layer by the deposition and mask process from the step. Open upper and lower wiring layers by And that comprising the steps of: characterized.

이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제2A 도 내지 제2G 도는 본 발명에 의한 배선층 상호 연결방법을 설명하기 위해 도시한 단면도로서, 제2A 도는 소정의 공정을 거친 기판(11)상에 증착 및 마스크 공정으로 하부 배선층(12)을 형성한 상태를 도시한 것으로, 상기 하부 배선층(12)은 비트라인(Bit line) 등을 형성할 때 사용되는 폴리사이드(Poly cide)또는 일반적인 금속배선(Metal Line)을 형성할 때 사용되는 소정의 금속(Metal)으로 이루어진다.2A to 2G are cross-sectional views illustrating a wiring layer interconnection method according to the present invention. FIG. 2A is a view illustrating the formation of a lower wiring layer 12 by a deposition and mask process on a substrate 11 that has been subjected to a predetermined process. In an exemplary embodiment, the lower interconnection layer 12 may be formed of a polycide used to form a bit line or a predetermined metal used to form a general metal line. (Metal).

제2B 도는 상기 하부 배선층(12)을 포함한 전체구조 상부에 포스트막(13)을 형성한 상태를 도시한 것으로, 상기 포스트막(13)은 상기 하부 배선층(12)과 식각선택비가 큰 금속 또는 금속화합물과 같은 도전물로서 예를 들어 실리콘(Si)이 1% 포함된 알루미늄(Al)의 소정두께 증착하여 형성한다.2B illustrates a state in which a post layer 13 is formed on the entire structure including the lower interconnection layer 12. The post layer 13 is formed of a metal or metal having a large etching selectivity with respect to the lower interconnection layer 12. It is formed by depositing a predetermined thickness of aluminum (Al) containing 1% of silicon (Si) as a conductive material such as a compound.

제2C 도는 상기 포스트막(13)을 포스트 마스크(Post Mask)공정 및 식각공정으로 상기 하부 배선층(12)상의 소정부위에 포스트 패턴(13A)을 형성한 상태를 도시한 것으로, 여기서 포스트 패턴(13A)이 위치되는 곳은 제1도와 비교했을 때 비아홀이 형성되는 부분과 동일한 위치이다.FIG. 2C illustrates a state in which the post pattern 13A is formed on a predetermined portion on the lower wiring layer 12 by using a post mask process and an etching process, in which the post pattern 13A is formed. ) Is the same position as the portion where the via hole is formed compared to the first degree.

제2D 도는 상기 전체구조 상부에 층간 절연막(IMO)(14)을 증착하고, 상기 층간 절연막(14) 상부에 폴리마이드(15)를 도포 및 경화(Curing)한 상태를 도시한 것이다.FIG. 2D illustrates a state in which an interlayer insulating film (IMO) 14 is deposited on the entire structure, and the polyamide 15 is coated and cured on the interlayer insulating film 14.

제2E 도는 상기 폴리마이드(15)를 상기 포스트 패턴(13A) 상의 층간 절연막(14)표면이 노출될 때까지 전면식각한 상태를 도시한 것이다.FIG. 2E shows a state in which the polyamide 15 is etched entirely until the surface of the interlayer insulating film 14 on the post pattern 13A is exposed.

제2F 도는 상기 노출된 부분의 층간 절연막(14)을 소정깊이까지 식각하여 포스트 패턴(13A)을 노출시킨 상태를 도시한 것이다.FIG. 2F illustrates a state in which the post pattern 13A is exposed by etching the exposed interlayer insulating layer 14 to a predetermined depth.

상기 층간 절연막(14)의 식각은 포스트 패턴(13A)의 표면이 노출된 상태에서 조금더 시작한다.The etching of the interlayer insulating film 14 starts a little more in a state where the surface of the post pattern 13A is exposed.

제2G 도는 상시 전체구조 상부에 증착 및 마스크공정으로 상부 배선층(16)을 형성한 상태를 도시한 것으로, 이로서 포스트 패턴(13A)을 매개로하여 하부 배선층(12)과 상부 배선층(16)이 연결된다. 상기 상부 배선층(16)은 금속배선층으로 이루어진다.FIG. 2G illustrates a state in which the upper wiring layer 16 is formed on the entire structure by the deposition and masking process, and the lower wiring layer 12 and the upper wiring layer 16 are connected through the post pattern 13A. do. The upper wiring layer 16 is made of a metal wiring layer.

본 발명에 의하면, 실리콘(Si)이 1% 포함된 알루미늄(Al)으로 이루어진 포스트를 이용하여 상·하부 배선층을 연결하므로써, 비아 콘택 공정에 의하여 발생될 수 있는 비아 콘택내 폴리머 잔존으로 인한 콘택불량 또는 스텝 커버러지 등의 문제를 해결할 수 있어 소자의 신뢰성을 향상시킬 수 있다.According to the present invention, by connecting the upper and lower wiring layers by using a post made of aluminum (Al) containing 1% of silicon (Si), poor contact due to the remaining polymer in the via contact, which may be generated by the via contact process. Alternatively, problems such as step coverage can be solved and the reliability of the device can be improved.

Claims

A method of interconnecting wiring of a semiconductor device, comprising: forming a conductive post film on a predetermined substrate on which a lower wiring layer is formed, and forming a post pattern on a predetermined portion on the lower wiring layer by a post mask process and an etching process from the step; Exposing the surface of the interlayer insulating film on the post pattern by etching the polyamide from the step, and etching the interlayer insulating film on the exposed portion until the lower post pattern is exposed; And forming an upper wiring layer connected to the post pattern on the lower wiring layer from the step.

The interconnection layer interconnection method of claim 1, wherein the post layer is formed of a conductive material having a high etching selectivity with the lower interconnection layer.

The method of claim 1, wherein the post film is formed of aluminum (Al) containing 1% of silicon (Si).

The method of claim 1, wherein the lower wiring layer is made of polyside or metal, and the upper wiring layer is made of metal.