JP2659980B2 - Method for manufacturing semiconductor device - Google Patents

Method for manufacturing semiconductor device

Info

Publication number
JP2659980B2
JP2659980B2 JP63015922A JP1592288A JP2659980B2 JP 2659980 B2 JP2659980 B2 JP 2659980B2 JP 63015922 A JP63015922 A JP 63015922A JP 1592288 A JP1592288 A JP 1592288A JP 2659980 B2 JP2659980 B2 JP 2659980B2
Authority
JP
Japan
Prior art keywords
resist
insulating film
contact hole
semiconductor device
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP63015922A
Other languages
Japanese (ja)
Other versions
JPH01192134A (en
Inventor
輝秀 古賀
俊次 横川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP63015922A priority Critical patent/JP2659980B2/en
Publication of JPH01192134A publication Critical patent/JPH01192134A/en
Application granted granted Critical
Publication of JP2659980B2 publication Critical patent/JP2659980B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Description

【発明の詳細な説明】 [発明の目的] (産業上の利用分野) 本発明は半導体装置の製造方法に関し、特に微細コン
タクトに必要なテーパ角の絶縁膜への形成技術に関す
る。
The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a technique for forming a taper angle required for fine contacts on an insulating film.

(従来の技術) 現在多層配線工程におけるコンタクトホール形成は、
第6図に示す様に、1層目の配線上に形成された層間絶
縁膜をRIE(反応性イオンエッチング)によって異方的
にエッチングすることにより形成している。このコンタ
クトホールを介し2層目の配線を形成することにより、
2層目の配線と1層目の配線との導通をとっている。
(Prior art) At present, contact holes are formed in a multilayer wiring process by:
As shown in FIG. 6, the interlayer insulating film formed on the first layer wiring is formed by anisotropically etching by RIE (reactive ion etching). By forming a second layer wiring through this contact hole,
The continuity between the second-layer wiring and the first-layer wiring is established.

ところが、この技術では、コンタクトホールが小さく
なった場合、コンタクトホールに2層目の配線(例えば
Al配線)が入りきれず、Al配線が段切れする恐れがあ
る。
However, according to this technique, when the contact hole becomes smaller, a second layer wiring (for example,
(Al wiring) cannot be completely inserted, and the Al wiring may be disconnected.

このため、第6図のようにコンタクトホール上部側の
絶縁膜を等方的にエッチングすることによりテーパ角を
つけてAl配線の段切れやAl配線がコンタクトホール底部
に入り込めない事がないように対策を行っている。この
コンタクトホール上部側の絶縁膜にテーパ角をつける方
法としては、パターニングしたレジストをマスクにウエ
ットエッチングもしくはCDE(ケミカルドライエッチン
グ)を用いている。
Therefore, as shown in FIG. 6, the insulating film on the upper side of the contact hole is isotropically etched to form a taper angle so that the Al wiring does not break or the Al wiring cannot enter the bottom of the contact hole. We are taking measures. As a method of forming a taper angle on the insulating film above the contact hole, wet etching or CDE (chemical dry etching) is used using a patterned resist as a mask.

ところが微細のコンタクトホールになると、レジスト
の開孔部に、ウエットエッチング液が十分入り込めず必
要なテーパ角が得られないという問題が出て来る。これ
は、レジストがウエットエッチング液に対して疎水性で
ある事が1つの原因である。特にコンタクトホール形成
用パターンは、レジストの被覆率が高いためこの問題は
増進される。また、微細のコンタクトホール(つまり微
細のレジスト開口部)になると、レジストスカムがレジ
スト開口部底部に残りやすくなり、更にこの問題が顕著
に出て来る。
However, in the case of a fine contact hole, there arises a problem that the wet etching solution cannot sufficiently enter the opening of the resist and a required taper angle cannot be obtained. This is due in part to the fact that the resist is hydrophobic to the wet etchant. In particular, since the contact hole forming pattern has a high resist coverage, this problem is enhanced. In addition, when the contact hole becomes a fine contact hole (that is, a fine resist opening), the resist scum tends to remain at the bottom of the resist opening, and this problem becomes more conspicuous.

(発明が解決しようとする課題) 本発明は、微細のコンタクトホールに必要なテーパ角
を形成出来る半導体装置の製造方法を提供する事を目的
とする。
(Problems to be Solved by the Invention) An object of the present invention is to provide a method of manufacturing a semiconductor device capable of forming a required taper angle in a fine contact hole.

[発明の構成] (課題を解決するための手段) 本発明は、コンタクトホール形成予定部を開孔したレ
ジストを表面に有する絶縁膜に、フレオン系もしくはア
ルゴン系のガスを用いたスパッタエッチングで凹凸をつ
け、更にウエットエッチングで等方的にエッチングを行
いテーパ角をつけた後、レジストをマスクに絶縁膜を異
方的にエッチングすることを特徴とする半導体装置の製
造方法である。
[Constitution of the Invention] (Means for Solving the Problems) The present invention provides an insulating film having a resist in which a contact hole is to be formed, formed on a surface thereof by sputtering etching using a freon-based or argon-based gas. And etching isotropically by wet etching to form a taper angle, and then anisotropically etching the insulating film using a resist as a mask.

(作用) この発明によれば、フレオン系もしくはアルゴンラジ
カルのスパッタエッチングにより、微細なレジスト開口
底部に残ったレジストスカムをエッチングし、更に、絶
縁膜に凹凸を形成できる。このため、絶縁膜のぬれ性が
よくなり、レジスト開口部と絶縁膜の界面にウエットエ
ッチング液が十分入り込む。
(Operation) According to the present invention, the resist scum remaining at the bottom of the fine resist opening can be etched by freon-based or argon radical sputter etching, and furthermore, irregularities can be formed on the insulating film. For this reason, the wettability of the insulating film is improved, and the wet etchant sufficiently enters the interface between the resist opening and the insulating film.

(実施例) 本発明の一実施例を第1図〜第4図を用いて説明す
る。
Embodiment An embodiment of the present invention will be described with reference to FIGS.

まず初めに、Si基板(1)例えばP型の面方位100の
基板を用意し、順に、熱酸化膜(2)の形成、第1のAl
(3)(例えば80nm)のデポを行う。次に、第1のAl
(3)表面にレジストを形成し、写真飾刻工程によりパ
ターニングする。このレジストパターンをマスクにRIE
により第1のAl(3)をエッチングし、レジストパター
ンを除去した後、絶縁膜(4)をデポし絶縁膜(4)の
平坦化工程を行う。そして、絶縁膜(4)表面にレジス
トを形成し、コンタクトホール形成予定部のレジストを
除去し開孔部を形成する。
First, a Si substrate (1), for example, a P-type substrate having a plane orientation of 100 is prepared, and a thermal oxide film (2) is formed and a first Al
(3) Deposit (for example, 80 nm). Next, the first Al
(3) A resist is formed on the surface and patterned by a photo-engraving process. RIE using this resist pattern as a mask
After the first Al (3) is etched to remove the resist pattern, the insulating film (4) is deposited and a flattening step of the insulating film (4) is performed. Then, a resist is formed on the surface of the insulating film (4), and the resist in the portion where the contact hole is to be formed is removed to form an opening.

次に、例えばフレオン系のガスを用いてスパッタエッ
チングすれば、レジストの開口底部に残っているレジス
トスカム(7)を除去できる。また露出した絶縁膜を凹
凸のついた表面形状(6)にできる(第2図参照)。
Next, the resist scum (7) remaining at the bottom of the opening of the resist can be removed by, for example, sputter etching using a freon-based gas. Further, the exposed insulating film can be made to have a surface shape (6) with irregularities (see FIG. 2).

続いてウエットエッチング液で、レジスト(5)をマ
スクに絶縁膜(4)をエッチングすれば、絶縁膜(4)
を等方的にエッチングできる為、テーパ角を形成できる
(第3図参照)。
Subsequently, the insulating film (4) is etched with a wet etching solution using the resist (5) as a mask.
Can be etched isotropically, so that a taper angle can be formed (see FIG. 3).

尚、ウエットエッチングする箇所は、凹凸のついた形
状となっているため、ウエットエッチング液とのぬれ性
が良く、レジスト開口部が微細であっても十分ウエット
エッチング液が入り込める。
Since the portion to be wet-etched has an uneven shape, the wet-etching solution has good wettability, and the wet etching solution can sufficiently enter even if the resist opening is fine.

この後レジストをマスクに異方的に、例えば反応性イ
オンエッチング(RIE)を用いて絶縁膜(4)をエッチ
ングすれば、テーパ角をもったコンタクトホールが形成
される(第3図参照)。
Thereafter, if the insulating film (4) is etched anisotropically using the resist as a mask, for example, using reactive ion etching (RIE), a contact hole having a taper angle is formed (see FIG. 3).

次に第2のAl配線を、コンタクトホール上にスパッタ
した後、写真飾刻工程で所定形状にしたレジストをマス
クに、第2のAl配線をパターニングし、レジストを除去
する(第4図参照)。
Next, after the second Al wiring is sputtered on the contact hole, the second Al wiring is patterned by using a resist formed in a predetermined shape in a photo engraving process as a mask, and the resist is removed (see FIG. 4). .

[発明の効果] 本発明によれば、絶縁膜にテーパ角をつけるウエット
エッチングの前に、レジスト開口部の絶縁膜表面が凹凸
になっているため、絶縁膜とウエットエッチング液との
ぬれ性がよくなっている。このため、レジスト開口部か
ら、レジストと絶縁膜の界面にウエットエッチング液が
入りやすく、絶縁膜を容易にエッチングできる。よって
微細なコンタクトホールにおいても、配線の段切れ防止
に必要なテーパ角を絶縁膜に形成出来るため、高集積化
にむいている。
[Effects of the Invention] According to the present invention, the wettability between the insulating film and the wet etchant is improved because the surface of the insulating film at the opening of the resist is uneven before the wet etching for forming a taper angle on the insulating film. It's getting better. For this reason, the wet etching solution easily enters the interface between the resist and the insulating film from the resist opening, and the insulating film can be easily etched. Therefore, even in a fine contact hole, a taper angle required for preventing disconnection of a wiring can be formed in an insulating film, which is suitable for high integration.

【図面の簡単な説明】[Brief description of the drawings]

第1図、第2図、第3図は本発明の半導体装置の製造方
法を説明する工程断面図、第4図は本発明によって得ら
れた半導体装置の断面図、第5図、第6図は従来例を示
す断面図である。 図において 1……Si基板、2……熱酸化膜 3……第1のAl配線、4……絶縁膜 5……レジスト 6……凹凸のある絶縁膜表面 7……第2のAl配線
1, 2, and 3 are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention. FIG. 4 is a cross-sectional view of a semiconductor device obtained according to the present invention. Is a sectional view showing a conventional example. In the figure, 1 ... Si substrate, 2 ... Thermal oxide film 3 ... First Al wiring, 4 ... Insulating film 5 ... Resist 6 ... Insulating film surface with unevenness 7 ... Second Al wiring

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】半導体基板上に第1層目の配線を形成する
工程と、 前記第1層目の配線上に絶縁膜を堆積する工程と、 前記絶縁膜上にレジストを塗布した後、写真飾刻工程に
よりコンタクトホール形成予定のレジストを除去し開口
部を形成する工程と、 前記レジストの開口部内の前記絶縁膜を、フレオン系ガ
スまたはアルゴン系ガスを含むガスを用いたスパッタエ
ッチングにより、表面処理した後、前記レジストの開口
部近傍の絶縁膜一部をウエットエッチング液で等方的に
エッチングする工程と、 前記レジストのマスクに反応性イオンエッチングにより
コンタクトホールを形成する工程と、 前記コンタクトホールを介し、前記第1層目の配線と接
続する第2層目の配線を形成する工程とを備えた事を特
徴とする半導体装置の製造方法。
A step of forming a first-layer wiring on a semiconductor substrate; a step of depositing an insulating film on the first-layer wiring; A step of forming an opening by removing a resist in which a contact hole is to be formed by an embossing step; After the treatment, a step of isotropically etching a part of the insulating film near an opening of the resist with a wet etchant; a step of forming a contact hole by reactive ion etching in the resist mask; Forming a second-layer wiring connected to the first-layer wiring via a semiconductor device.
【請求項2】前記コンタクトホール形成予定部は、2.0
μm以下である事を特徴とする請求項1記載の半導体装
置の製造方法。
2. The method according to claim 1, wherein the portion where the contact hole is to be formed is 2.0.
2. The method for manufacturing a semiconductor device according to claim 1, wherein the thickness is not more than μm.
JP63015922A 1988-01-28 1988-01-28 Method for manufacturing semiconductor device Expired - Fee Related JP2659980B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP63015922A JP2659980B2 (en) 1988-01-28 1988-01-28 Method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63015922A JP2659980B2 (en) 1988-01-28 1988-01-28 Method for manufacturing semiconductor device

Publications (2)

Publication Number Publication Date
JPH01192134A JPH01192134A (en) 1989-08-02
JP2659980B2 true JP2659980B2 (en) 1997-09-30

Family

ID=11902274

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63015922A Expired - Fee Related JP2659980B2 (en) 1988-01-28 1988-01-28 Method for manufacturing semiconductor device

Country Status (1)

Country Link
JP (1) JP2659980B2 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0126801B1 (en) * 1993-12-22 1998-04-02 김광호 Metalizing method of semiconductor device

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6239011A (en) * 1985-08-13 1987-02-20 Mitsubishi Electric Corp Manufacture of semiconductor device

Also Published As

Publication number Publication date
JPH01192134A (en) 1989-08-02

Similar Documents

Publication Publication Date Title
JPH09181180A (en) Semiconductor integrated circuit and its manufacture
US5294296A (en) Method for manufacturing a contact hole of a semiconductor device
US4728627A (en) Method of making multilayered interconnects using hillock studs formed by sintering
JP2659980B2 (en) Method for manufacturing semiconductor device
JPH0653334A (en) Manufacturing for semiconductor device
JPH09306992A (en) Semiconductor device and manufacture thereof
JPH0570301B2 (en)
JPH05144768A (en) Manufacture of semiconductor device
JPH03248429A (en) Manufacture of semiconductor device
JP3033171B2 (en) Method for manufacturing semiconductor device
JPH05226278A (en) Manufacture of semiconductor device
JPS5874037A (en) Preparation of semiconductor device
KR100226252B1 (en) Semiconductor device and method for manufacturing the same
JPS5877246A (en) Formation of multilayer wiring structure
JP2701239B2 (en) Method for manufacturing semiconductor device
JPH02156537A (en) Manufacture of semiconductor device
KR100246179B1 (en) Manufacturing method for a semiconductor device
JPH0364933A (en) Manufacture of semiconductor device
JPS60154539A (en) Forming process of aluminium wiring
JPS6237945A (en) Manufacture of semiconductor device
JPS6362104B2 (en)
JPS6278855A (en) Semiconductor device
JPH04330769A (en) Method of connecting wiring
JPS61161715A (en) Manufacture of semiconductor device
JPH01157556A (en) Formation of multilayer metal interconnection

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees