JPH05226278A - Manufacture of semiconductor device - Google Patents

Manufacture of semiconductor device

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Publication number
JPH05226278A
JPH05226278A JP1355892A JP1355892A JPH05226278A JP H05226278 A JPH05226278 A JP H05226278A JP 1355892 A JP1355892 A JP 1355892A JP 1355892 A JP1355892 A JP 1355892A JP H05226278 A JPH05226278 A JP H05226278A
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JP
Japan
Prior art keywords
opening
film
aluminum
diffusion layer
contact hole
Prior art date
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Withdrawn
Application number
JP1355892A
Other languages
Japanese (ja)
Inventor
Katsuhiro Masumori
勝博 益森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP1355892A priority Critical patent/JPH05226278A/en
Publication of JPH05226278A publication Critical patent/JPH05226278A/en
Withdrawn legal-status Critical Current

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Abstract

PURPOSE:To provide a contact hole formation method which is capable of reducing a design margin for the contact hole of a semiconductor device. CONSTITUTION:First aluminum 104 is clad on a silicon oxide film 103. There is formed an opening 106 which is not thick enough to reach a semiconductor substrate 101. An aluminum side wall 108 is formed on the sides of the first opening 106. A second opening 109, which reaches a diffusion layer 102, is formed by anisotropic etching.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は半導体装置に関し、特に
半導体の拡散層と配線とのコンタクト孔の形成方法に関
する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a method for forming a contact hole between a semiconductor diffusion layer and a wiring.

【0002】[0002]

【従来の技術】従来のアルミニウムと拡散層とのコンタ
クト孔の形成方法を、図3を用いて説明する。
2. Description of the Related Art A conventional method for forming a contact hole between aluminum and a diffusion layer will be described with reference to FIG.

【0003】まず、半導体基板301の表面に拡散層3
02を形成し、全面にシリコン酸化膜303を形成す
る。次に、レジスト305を形成する。レジスト305
は拡散層302の直上の部分の一部が無いパターンとな
っている。このレジスト305をマスクにして、シリコ
ン酸化膜303の等方性エッチングを行なう。このエッ
チングは、半導体基板301の表面が露出する前に停止
し、第1の開孔部306を形成する〔図3(a)〕。続
いて、拡散層302に達するまでシリコン酸化膜303
の異方性エッチングを行ない、第2の開孔部309を形
成する〔図3(b)〕。次に、レジスト305を除去
し、アルミニウムのスパッタリング,エッチングを行な
い、開孔部306および開孔部39からなるコンタクト
孔を介して拡散層302に接続される配線となるアルミ
ニウム330を形成する〔図3(c)〕。
First, the diffusion layer 3 is formed on the surface of the semiconductor substrate 301.
02 is formed, and a silicon oxide film 303 is formed on the entire surface. Next, a resist 305 is formed. Resist 305
Is a pattern in which there is no part of the portion directly above the diffusion layer 302. Using this resist 305 as a mask, the silicon oxide film 303 is isotropically etched. This etching is stopped before the surface of the semiconductor substrate 301 is exposed to form the first opening 306 [FIG. 3 (a)]. Then, the silicon oxide film 303 is reached until the diffusion layer 302 is reached.
Anisotropic etching is performed to form the second opening 309 [FIG. 3 (b)]. Next, the resist 305 is removed, and aluminum is sputtered and etched to form aluminum 330 serving as a wiring connected to the diffusion layer 302 through the contact hole including the opening 306 and the opening 39 [FIG. 3 (c)].

【0004】[0004]

【発明が解決しようとする課題】従来のアルミニウムと
拡散層との上述の形状を有するコンタクト孔において、
十分な厚さのアルミニウムをスパッタ法によりコンタク
ト孔内に被着せしめるためには、第2の開孔部309の
深さを浅くする必要がある。そのため、第1の開孔部3
06を等方性エッチングによって深く形成すると、第1
の開孔部306の径が大きくなる。
In the conventional contact hole of aluminum and the diffusion layer having the above-mentioned shape,
In order to deposit aluminum having a sufficient thickness in the contact hole by the sputtering method, it is necessary to make the second opening 309 shallow. Therefore, the first opening 3
When 06 is deeply formed by isotropic etching, the first
The diameter of the hole 306 is increased.

【0005】このため、コンタクト孔とコンタクト孔と
の間の間隔を十分大きくとることが必要となる。また、
コンタクト孔の近傍において、このコンタクト孔に接続
する配線とこの配線に隣接する配線との間隔を十分大き
くとることが必要となる。その結果、従来の方法により
コンタクト孔を形成すると、高集積化に対して大きな制
約となる。
Therefore, it is necessary to make the gap between the contact holes sufficiently large. Also,
In the vicinity of the contact hole, it is necessary to secure a sufficiently large distance between the wiring connected to this contact hole and the wiring adjacent to this wiring. As a result, if the contact hole is formed by the conventional method, it becomes a great limitation for high integration.

【0006】[0006]

【課題を解決するための手段】本発明の半導体装置の製
造方法は、シリコン基板上に形成された層間絶縁膜上
に、層間絶縁膜と性質の異なる第1の膜を形成する工程
と、層間絶縁膜及び第1の膜で構成される積層膜の一部
を基板に到達しないでエッチングし、第1の開孔部を形
成する工程と、全面に第2の膜を形成し、異方性エッチ
ングを行い、第1の開孔部の内部に第2の膜から成るサ
イドウォールを形成する工程と、第1の膜及びサイドウ
ォールをマスクとして、層間絶縁膜をシリコン基板まで
エッチング除去し、第1の開孔部の底部に第2の開孔部
を形成する工程と、導電膜を形成し、シリコン基板と導
通をとる工程と、を含んでいる。
A method of manufacturing a semiconductor device according to the present invention comprises a step of forming a first film having a property different from that of an interlayer insulating film on an interlayer insulating film formed on a silicon substrate, and an interlayer insulating film. A step of etching a part of a laminated film composed of an insulating film and a first film without reaching the substrate to form a first opening portion, and a second film formed on the entire surface to obtain anisotropy. A step of performing etching to form a sidewall made of the second film inside the first opening; and using the first film and the sidewall as a mask, the interlayer insulating film is etched and removed to the silicon substrate. The method includes a step of forming a second opening at the bottom of the first opening, and a step of forming a conductive film and establishing electrical connection with the silicon substrate.

【0007】[0007]

【実施例】次に本発明について図面を参照して説明す
る。
The present invention will be described below with reference to the drawings.

【0008】図1は本発明の第1の実施例の半導体装置
の製造方法を説明するための工程順の断面図である。ま
ず、図1(a)に示すように、表面に拡散層102が形
成された半導体基板101上に、シリコン酸化膜103
を形成する。次にシリコン酸化膜103上に第1のアル
ミニウム104を被着せしめ、フォトリソグラフィ法に
より、拡散層102直上領域の所定部分における第1の
アルミニウム104,シリコン酸化膜103をエッチン
グし、適当な深さの第1の開孔部106を形成する。
FIG. 1 is a sectional view in order of steps for explaining a method of manufacturing a semiconductor device according to a first embodiment of the present invention. First, as shown in FIG. 1A, a silicon oxide film 103 is formed on a semiconductor substrate 101 having a diffusion layer 102 formed on its surface.
To form. Next, the first aluminum 104 is deposited on the silicon oxide film 103, and the first aluminum 104 and the silicon oxide film 103 in a predetermined portion of the region immediately above the diffusion layer 102 are etched by a photolithography method to an appropriate depth. The first opening portion 106 is formed.

【0009】次に、図1(b)に示すように、レジスト
105を除去した後、全面に第2のアルミニウム107
を被着せしめる。
Next, as shown in FIG. 1B, after removing the resist 105, the second aluminum 107 is formed on the entire surface.
Put on.

【0010】次に、図1(c)に示すように、エッチバ
ックによって開孔部106の側面に第2のアルミニウム
107からなるサイドウォール108を形成する。
Next, as shown in FIG. 1C, a sidewall 108 made of a second aluminum 107 is formed on the side surface of the opening 106 by etching back.

【0011】次に、図1(d)に示すように、第1のア
ルミニウム104とサイドウォール108とをマスクと
してシリコン酸化膜103のエッチングを行ない、第2
の開孔部109を開孔し、拡散層102を露出させる。
Next, as shown in FIG. 1D, the silicon oxide film 103 is etched using the first aluminum 104 and the sidewall 108 as a mask, and the second
The opening portion 109 is opened to expose the diffusion layer 102.

【0012】次に第3のアルミニウム110を被着せし
め、図1(e)に示すように、拡散層102と第3のア
ルミニウム110とを導通せしめる。
Next, the third aluminum 110 is deposited, and the diffusion layer 102 and the third aluminum 110 are electrically connected, as shown in FIG. 1 (e).

【0013】シリコン酸化膜103の厚さが0.55μ
m,第1のアルミニウム104の厚さが0.1μmのと
き、第1の開孔部の径を1.0μm,深さを0.4μm
としてスパッタによって第2のアルミニウム107の厚
さを1.5μmにしておくと、そのサイドウォール10
8は厚さが0.2μmになる。開孔部の径と深さとの比
が5:2のとき、スパッタによるアルミニウムは、開孔
部内での厚さが平坦部の15%となる。以上から、第2
の開孔部109の径は0.6μm,深さは0.25μm
となり、スパッタによる第3のアルミニウムは開孔部内
での厚さが平坦部の15%になる。このようにして、シ
リコン酸化膜厚が0.55μmのときアルミニウムの厚
さを平坦部の15%にするためには、第1の開孔部の最
大径が1.0μmでよい。
The thickness of the silicon oxide film 103 is 0.55 μm.
m, the thickness of the first aluminum 104 is 0.1 μm, the diameter of the first opening is 1.0 μm, and the depth is 0.4 μm.
As a result, if the thickness of the second aluminum 107 is set to 1.5 μm by sputtering, the side wall 10
8 has a thickness of 0.2 μm. When the ratio of the diameter of the opening to the depth is 5: 2, the thickness of sputtered aluminum in the opening is 15% of the flat portion. From the above, the second
The diameter of the opening 109 is 0.6 μm and the depth is 0.25 μm.
Therefore, the thickness of the third aluminum formed by sputtering is 15% of the flat portion in the opening. In this way, when the silicon oxide film thickness is 0.55 μm, in order to make the thickness of aluminum 15% of the flat portion, the maximum diameter of the first opening may be 1.0 μm.

【0014】一方、従来のように第1の開孔部をウェッ
トエッチングにより形成する場合には、その最大径を
1.2μmにしなければならないので、LSIの設計マ
ージンの面から、本実施例の方が有利である。
On the other hand, when the first opening is formed by wet etching as in the prior art, the maximum diameter must be 1.2 μm. Is more advantageous.

【0015】次に、本発明の第2の実施例について図2
を用いて説明する。
Next, a second embodiment of the present invention will be described with reference to FIG.
Will be explained.

【0016】まず、図2(a)に示すように、拡散層2
02を有した半導体基板201の表面に、シリコン酸化
膜203を形成する。次にシリコン酸化膜203上に第
1の多結晶シリコン膜214を被着せしめ、フォトリソ
グラフィ法により適当な深さの第1の開孔部206を形
成する。
First, as shown in FIG. 2A, the diffusion layer 2
A silicon oxide film 203 is formed on the surface of the semiconductor substrate 201 having 02. Next, a first polycrystalline silicon film 214 is deposited on the silicon oxide film 203, and a first opening portion 206 having an appropriate depth is formed by photolithography.

【0017】次に、図2(b)に示すように、レジスト
205を除去した後、第2の多結晶シリコン膜217を
被着せしめる。次に、図2(c)に示すように、多結晶
シリコン膜のエッチバックにより、開孔部206の側面
に第2の多結晶シリコン膜217のサイドウォール21
8を形成する。
Next, as shown in FIG. 2B, after removing the resist 205, a second polycrystalline silicon film 217 is deposited. Next, as shown in FIG. 2C, the side wall 21 of the second polycrystalline silicon film 217 is formed on the side surface of the opening 206 by etching back the polycrystalline silicon film.
8 is formed.

【0018】次に、図2(d)に示すように、第1の多
結晶シリコン膜214と多結晶シリコン膜のサイドウォ
ール218とをマスクとするエッチングで第2の開孔部
209を開孔し、拡散層202を露出させる。次に、タ
ングステンシリサイド220を被着せしめ、図2(e)
に示すように、拡散層202とタングステンシリサイド
220とを導通せしめる。
Next, as shown in FIG. 2D, the second opening portion 209 is opened by etching using the first polycrystalline silicon film 214 and the sidewall 218 of the polycrystalline silicon film as a mask. Then, the diffusion layer 202 is exposed. Next, a tungsten silicide 220 is deposited, and then, FIG.
As shown in, the diffusion layer 202 and the tungsten silicide 220 are electrically connected.

【0019】シリコン酸化膜203の厚さが0.7μ
m,第1の多結晶シリコン膜214の厚さが0.1μm
のとき、第1の開孔部206の径を1.0μmとし多結
晶シリコン膜のサイトウォール218の厚さを0.2μ
mとすると、第2の開孔部の径を0.6μmにすること
ができる。第1の開孔部206の深さを0.55μmに
することができ、第2の開孔部の深さが0.25μmに
なるのでタングステンシリサイドの開孔部での厚さが平
坦部の15%になる。
The thickness of the silicon oxide film 203 is 0.7 μm.
m, the thickness of the first polycrystalline silicon film 214 is 0.1 μm
At this time, the diameter of the first opening 206 is 1.0 μm and the thickness of the site wall 218 of the polycrystalline silicon film is 0.2 μm.
When m, the diameter of the second opening can be set to 0.6 μm. Since the depth of the first opening 206 can be 0.55 μm and the depth of the second opening is 0.25 μm, the thickness of the tungsten silicide opening is flat. It will be 15%.

【0020】一方、従来のように第1のコンタクトをウ
ェットエッチングにより形成する場合はその最大径を
1.7μmにしなければならないのでLSIの設計マー
ジンからして本実施例の方が従来例より有利である。
On the other hand, when the first contact is formed by wet etching as in the conventional case, the maximum diameter must be 1.7 μm, and therefore this embodiment is more advantageous than the conventional example from the LSI design margin. Is.

【0021】[0021]

【発明の効果】以上説明したように本発明は、第2の膜
の膜厚を変えることで第1の開孔部のサイドウォールの
厚さを自由に決めることができる。それに応じてそのサ
イドウォールをマスクとして第2の開孔部の径を自由に
変えられるという効果,逆にいえば一定の第2の開孔部
径に対して第1の開孔部径を自由に変えることができる
ので、コンタクト孔がらみの設計マージンを縮小するこ
とが可能となり、高集積化が容易になる。
As described above, according to the present invention, the thickness of the sidewall of the first opening can be freely determined by changing the film thickness of the second film. Accordingly, the sidewall can be used as a mask to freely change the diameter of the second opening, conversely, the diameter of the first opening can be freely set for a constant second opening diameter. Since it can be changed to, it is possible to reduce the design margin including the contact hole and facilitate high integration.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の第1の実施例を説明するための工程順
の断面図である。
1A to 1D are cross-sectional views in order of processes for explaining a first embodiment of the present invention.

【図2】本発明の第2の実施例を説明するための工程順
の断面図である。
2A to 2D are cross-sectional views in order of the steps, for explaining the second embodiment of the present invention.

【図3】従来の半導体装置の製造方法を説明するための
工程順の断面図である。
3A to 3D are cross-sectional views in order of processes for explaining a conventional method for manufacturing a semiconductor device.

【符号の説明】[Explanation of symbols]

101,201,301 半導体基板 102,202,302 拡散層 103,203,303 シリコン酸化膜 104 第1のアルミニウム 105,205,305 レジスト 106,206,306 第1の開孔部 107 第2のアルミニウム 108 アルミニウムのサイドウォール 109,209,309 第2の開孔部 110 第3のアルミニウム 214 第1の多結晶シリコン膜 217 第2の多結晶シリコン膜 218 多結晶シリコン膜のサイドウォール 220 タングステンシリサイド 330 アルミニウム 101, 201, 301 Semiconductor substrate 102, 202, 302 Diffusion layer 103, 203, 303 Silicon oxide film 104 First aluminum 105, 205, 305 Resist 106, 206, 306 First opening 107 Second aluminum 108 Aluminum sidewalls 109, 209, 309 Second openings 110 Third aluminum 214 First polycrystalline silicon film 217 Second polycrystalline silicon film 218 Polycrystalline silicon sidewall 220 Tungsten silicide 330 Aluminum

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】 シリコン基板上に形成された層間絶縁膜
上に、前記層間絶縁膜と性質の異なる第1の膜を形成す
る工程と、 前記層間絶縁膜及び前記第1の膜で構成される積層膜の
一部を前記シリコン基板に到達しない深さで異方性エッ
チングし、第1の開孔部を形成する工程と、 全面に第2の膜を形成し、異方性エッチングを行い、前
記第1の開孔部の内部に前記第2の膜から成るサイドウ
ォールを形成する工程と、 前記第1の膜及び前記サイドウォールとをマスクとし
て、前記層間絶縁膜を前記シリコン基板までエッチング
除去し、前記第1の開孔部の底部に第2の開孔部を形成
する工程と、 導電膜を形成し、前記シリコン基板と導通をとる工程
と、を含むことを特徴とする半導体装置の製造方法。
1. A step of forming a first film having a property different from that of the interlayer insulating film on an interlayer insulating film formed on a silicon substrate, and comprising the interlayer insulating film and the first film. A step of anisotropically etching a part of the laminated film to a depth that does not reach the silicon substrate to form a first opening, and a second film formed on the entire surface and anisotropically etched, Forming a sidewall made of the second film inside the first opening; and removing the interlayer insulating film up to the silicon substrate by using the first film and the sidewall as a mask Then, a step of forming a second opening in the bottom of the first opening, and a step of forming a conductive film and establishing electrical connection with the silicon substrate are provided. Production method.
JP1355892A 1992-01-29 1992-01-29 Manufacture of semiconductor device Withdrawn JPH05226278A (en)

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JP (1) JPH05226278A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990004918A (en) * 1997-06-30 1999-01-25 김영환 Method of forming multilayer metal wiring in semiconductor device
US7041602B2 (en) 2003-01-31 2006-05-09 Oki Electric Industry Co., Ltd. Method of fabricating semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990004918A (en) * 1997-06-30 1999-01-25 김영환 Method of forming multilayer metal wiring in semiconductor device
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Effective date: 19990408