KR19990004918A

KR19990004918A - Method of forming multilayer metal wiring in semiconductor device

Info

Publication number: KR19990004918A
Application number: KR1019970029078A
Authority: KR
Inventors: 임태정; 김광철
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1997-06-30
Filing date: 1997-06-30
Publication date: 1999-01-25

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION

본 발명은 반도체 제조 분야에 관한 것임.The present invention relates to the field of semiconductor manufacturing.

2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention

본 발명은 알루미늄막의 선택적 증착을 통해 비저항이 텅스텐에 비해 낮은 알루미늄막을 플러그로 사용하는 반도체 장치의 다층 금속 배선 형성방법을 제공하고자 함.An object of the present invention is to provide a method for forming a multi-layered metal wiring of a semiconductor device using an aluminum film having a low resistivity as a plug through selective deposition of an aluminum film.

3. 발명의 해결방법의 요지3. Summary of Solution to Invention

본 발명은 비아홀 측벽 스페이서를 알루미늄막, 구리, 팔라듐, 코발트 등의 금속막을 사용하여 형성하고, 알루미늄막의 선택적 증착을 통해 플러그를 형성함.The present invention forms a via hole sidewall spacer using a metal film such as aluminum film, copper, palladium, cobalt, and forms a plug through selective deposition of an aluminum film.

4. 발명의 중요한 용도4. Important uses of the invention

반도체 장치의 금속 배선 형성에 이용됨Used to form metal wires in semiconductor devices

Description

Method of forming multilayer metal wiring in semiconductor device

본 발명은 반도체 제조 분야에 관한 것으로, 특히 반도체 장치의 제조 공정 중 다층으로 형성되는 금속 배선들 사이를 전기적으로 연결하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the field of semiconductor manufacturing, and more particularly, to a method of electrically connecting metal wires formed in multiple layers during a manufacturing process of a semiconductor device.

일반적으로, 반도체 장치의 금속 배선 공정은 알루미늄을 사용하여 스퍼터링(sputtering)하는 방법을 사용하여 왔다. 그러나, 반도체 장치의 고집적화에 따라 비아홀의 선폭이 점점 감소하게 되고, 이에따라 비아홀 내에서 알루미늄막의 단차 피복성을 확보하기가 힘들게 되었다.Generally, the metal wiring process of a semiconductor device has used the method of sputtering using aluminum. However, as the integration of semiconductor devices is increased, the line width of the via holes is gradually decreased, and accordingly, it is difficult to secure the step coverage of the aluminum film in the via holes.

이를 도 1에 도시하였다. 도면 부호 10은 하부 금속 배선, 11은 층간 절연막, 12는 알루미늄막, 13은 보이드(void)를 각각 나타낸 것이다.This is shown in FIG. Reference numeral 10 denotes a lower metal wiring, 11 an interlayer insulating film, 12 an aluminum film, and 13 a void.

또한, 이러한 문제점을 해결하기 위하여 접촉 저항 특성이 우수한 텅스텐 플러그를 사용하여 단차 피복성을 개선하는 방법이 사용되고 있다. 텅스텐은 고융점의 내열 금속으로 실리콘과의 열적 안정성이 우수하며, 비저항이 5 내지 101 Ω㎝로 비교적 낮기 때문에 콘택 플러그로 사용되고 있다.In addition, in order to solve this problem, a method of improving the step coverage by using a tungsten plug having excellent contact resistance characteristics has been used. Tungsten is a high melting point heat-resistant metal with excellent thermal stability with silicon and resistivity of 5 to 101 It is used as a contact plug because it is relatively low in centimeters.

도 2에 텅스텐 플러그를 사용하여 형성된 다층 금속 배선 단면을 도시하였다.2 shows a cross section of a multi-layered metal wiring formed using a tungsten plug.

이를 형성하기 위한 방법을 도면을 참조하여 설명하면, 먼저 하부 금속 배선(20) 상에 층간 절연막(21)을 증착하고, 이를 선택적 식각하여 하부 금속 배선(20)을 노출시키는 비아홀을 형성한 다음, 전체구조 상부에 텅스텐막을 증착하고 이를 에치백하여 텅스텐 플러그(22)를 형성한다. 계속하여, 전체구조 상부에 상부 금속 재료인 알루미늄막(23)을 증착한다.A method of forming the same will be described with reference to the drawings. First, an interlayer insulating layer 21 is deposited on the lower metal interconnection 20 and then selectively etched to form a via hole exposing the lower metal interconnection 20. A tungsten film is deposited on the entire structure and etched back to form a tungsten plug 22. Subsequently, an aluminum film 23, which is an upper metal material, is deposited on the entire structure.

상기와 같은 종래의 텅스텐 플러그 공정을 사용한 다층 금속 배선 형성방법은 텅스텐 전면 식각시 비아홀 내에 키홀(key hole)을 유발하며, 비저항이 알루미늄에 비해 크기 때문에 접촉 저항을 증가시켜 반도체 장치의 동작 속도를 저하시키는 요인이 된다. 또한 텅스텐 플러그를 사용하면 금속 배선의 전자 이동(electro migration) 및 스트레스 이동(stress migration) 측면에서도 취약해져 금속 배선의 신뢰도를 저하시키는 문제점이 있었다.The method of forming a multi-layered metal wire using the conventional tungsten plug process induces key holes in the via holes during etching of the entire surface of tungsten, and increases the contact resistance to decrease the operation speed of the semiconductor device because the specific resistance is larger than that of aluminum. It becomes a factor. In addition, when the tungsten plug is used, it is also vulnerable in terms of electron migration and stress migration of the metal wiring, thereby lowering the reliability of the metal wiring.

본 발명은 알루미늄막의 선택적 증착을 통해 비저항이 텅스텐에 비해 낮은 알루미늄막을 플러그로 사용하는 반도체 장치의 다층 금속 배선 형성방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method of forming a multilayer metal wiring of a semiconductor device using an aluminum film having a specific resistance lower than that of tungsten as a plug through selective deposition of an aluminum film.

도 1 및 도 2는 각각 종래 기술에 따라 형성된 반도체 장치의 다층 금속 배선 단면도.1 and 2 are cross-sectional views of a multi-layered metal wiring of a semiconductor device formed according to the prior art, respectively.

도 3A 내지 도 3E는 본 발명의 일실시예에 따른 반도체 장치의 다층 금속 배선 형성 공정도.3A through 3E are process diagrams for forming a multi-layer metal wiring of a semiconductor device according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

30 : 하부 금속 배선 31 : 층간 절연막30 lower metal wiring 31 interlayer insulating film

32,34 : 알루미늄막 32a : 알루미늄막 스페이서32, 34: aluminum film 32a: aluminum film spacer

33 : 알루미늄 플러그33: aluminum plug

상기와 같은 목적을 달성하기 위하여 본 발명의 다층 금속 배선 형성방법은 하부 금속 배선이 형성된 전체구조 상부에 소정의 층간 절연막을 증착하고, 이를 선택적 식각하여 비아홀을 형성하는 단계; 상기 금속 비아홀 측벽 부위에 금속막 스페이서를 형성하는 단계; 상기 비아홀 내에 알루미늄 플러그를 형성하는 단계; 및 전체구조 상부에 상부 금속 배선을 형성하는 단계를 포함하여 이루어진다.In order to achieve the above object, the method of forming a multi-layered metal line of the present invention includes depositing a predetermined interlayer insulating layer on an entire structure on which a lower metal line is formed, and forming a via hole by selectively etching the interlayer insulating layer; Forming a metal film spacer on a sidewall of the metal via hole; Forming an aluminum plug in the via hole; And forming an upper metal wiring on the entire structure.

이하, 첨부된 도면 도 3A 내지 도 3E를 참조하여 본 발명의 일실시예를 상술한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings, FIGS. 3A to 3E.

먼저, 도 3A에 도시된 바와 같이 하부 금속 배선(30)이 형성된 전체구조 상부에 소정의 층간 절연막(31)을 증착하고, 이를 선택적 식각하여 금속 콘택 형성을 위한 비아홀을 형성한 다음, 전체구조 상부에 알루미늄막(32)을 증착한다. 이때, 알루미늄(Al)막은 구리(Cu)막, 팔라듐(Pd)막, 코발트(Co)막 등의 다른 금속막으로 대체하여 사용할 수도 있다.First, as shown in FIG. 3A, a predetermined interlayer insulating layer 31 is deposited on the entire structure on which the lower metal wiring 30 is formed, and then selectively etched to form via holes for forming metal contacts. An aluminum film 32 is deposited on the substrate. In this case, the aluminum (Al) film may be replaced with another metal film such as a copper (Cu) film, a palladium (Pd) film, or a cobalt (Co) film.

다음으로, 도 3B에 도시된 바와 같이 알루미늄막(32)을 전면성 식각하여 비아홀 측벽 부위에 알루미늄막 스페이서(32a)를 형성한다.Next, as shown in FIG. 3B, the aluminum film 32 is entirely etched to form the aluminum film spacers 32a on the sidewalls of the via holes.

다음으로, 도 3C에 도시된 바와 같이 알루미늄막을 화학기상증착 방식으로 선택적 증착시켜 비아홀 내에 알루미늄 플러그(plug, 33)를 형성한다. 이때, 알루미늄 플러그(33)는 노출된 하부 금속 배선(30) 및 비아홀 측벽 부위의 알루미늄막 스페이서(32a)에서 핵생성 및 성장이 일어나 형성 된다. 알루미늄 플러그(33)의 선택적 증착은 층에 따른 핵생성 임계 에너지(activation energy)의 차이를 이용하여 화학기상증착 방식으로 수행된다. 이러한 알루미늄 플러그(33)의 선택적 증착을 위하여 웨이퍼의 온도를 20℃ 이하로 유지한다.Next, as shown in FIG. 3C, an aluminum film is selectively deposited by chemical vapor deposition to form an aluminum plug 33 in the via hole. At this time, the aluminum plug 33 is formed by nucleation and growth in the exposed lower metal wiring 30 and the aluminum film spacer 32a in the sidewall portion of the via hole. Selective deposition of the aluminum plug 33 is performed by chemical vapor deposition using the difference in nucleation activation energy between layers. The temperature of the wafer is maintained at 20 ° C. or lower for selective deposition of this aluminum plug 33.

이어서, 도 3D에 도시된 바와 같이 필요에 따라서 전체구조 상부에 장벽 금속막인 Ti/TiN막(34)을 증착한다.Subsequently, as shown in FIG. 3D, a Ti / TiN film 34, which is a barrier metal film, is deposited on the entire structure as necessary.

끝으로, 도 3E에 도시된 바와 같이 전체구조 상부에 주 금속막인 알루미늄막(35)을 증착한다.Finally, as shown in FIG. 3E, an aluminum film 35 as a main metal film is deposited on the entire structure.

이후, 알루미늄막(35)를 패터닝하여 상부 금속 배선을 형성한다.Thereafter, the aluminum film 35 is patterned to form an upper metal wiring.

상기와 같은 본 발명의 일실시예에 나타난 바와 같이 본 발명은 비아홀 측벽 스페이서를 알루미늄막, 구리, 팔라듐, 코발트 등의 금속막을 사용하여 형성하고, 알루미늄막의 선택적 증착을 통해 플러그를 형성함으로써 비아홀의 단차 피복성을 확보하며, 전자 이동 및 스트레스 이동 현상을 감소시킬 수 있으며, 또한 비아의 접촉 저항을 감소시킬 수 있다.As shown in an embodiment of the present invention as described above, the present invention forms a via hole sidewall spacer using a metal film such as aluminum film, copper, palladium, and cobalt, and forms a plug through selective deposition of an aluminum film to form a step of a via hole. It is possible to secure the coverage, reduce the electron transfer and stress transfer phenomena, and also reduce the contact resistance of the via.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.

상기와 같이 본 발명은 전자 이동 및 스트레스 이동 현상을 감소시켜 반도체 장치의 신뢰도를 향상시킬 수 있으며, 또한 비아의 접촉 저항을 감소시킴으로써 반도체 장치의 동작 속도를 향상 시킬 수 있다. 또한, 본 발명은 비아홀의 단차 피복성을 확보함으로써 보이드 발생을 억제하여 공정 수율의 향상을 기대할 수 있다.As described above, the present invention can improve the reliability of the semiconductor device by reducing electron transfer and stress transfer phenomena, and also improve the operating speed of the semiconductor device by reducing the contact resistance of the via. In addition, the present invention can be expected to improve the process yield by suppressing the generation of voids by ensuring the step coverage of the via holes.

Claims

Depositing a predetermined interlayer insulating layer on the entire structure on which the lower metal lines are formed, and selectively etching the interlayer insulating layer to form a via hole;

Forming a metal film spacer on a sidewall of the metal via hole;

Forming an aluminum plug in the via hole; And

A method of forming a multilayer metal wiring of a semiconductor device, the method comprising forming an upper metal wiring on an entire structure.

The method of claim 1,

After forming the aluminum plug

And forming a barrier metal film.

The method according to claim 1 or 2,

And the aluminum plug is formed by selectively depositing an aluminum film in the via hole.

The method of claim 3, wherein

And the aluminum plug is formed at a temperature not exceeding 20 ° C.

The method of claim 3, wherein

Forming the metal film spacer

Forming a metal film for spacer formation on the entire structure;

And etching the metal film on the entire surface.

The method of claim 5,

A method for forming a multilayer metal wiring of a semiconductor device, wherein the metal film spacer is made of any one of aluminum, copper, palladium, and cobalt.