JP3033171B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特に上層配線
としての金配線の形成方法に関する。The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for forming a gold wiring as an upper wiring.
従来、半導体基板上に上層配線として金配線を形成す
るに際しては、下層のアルミニウム配線との密着用およ
びバリヤ用メタルとしての高融点金属をリフトオフプロ
セスで形成した後、フォトリソグラフィー工程を用いた
選択メッキ法により金配線を形成するという方法が用い
られている。Conventionally, when forming a gold wiring as an upper layer wiring on a semiconductor substrate, a high melting point metal as a metal for adhesion to a lower layer aluminum wiring and a barrier metal is formed by a lift-off process, and then selective plating using a photolithography process is performed. A method of forming a gold wiring by a method is used.
また、金メッキ法とドライエッチング法とを用いて金
配線を形成する方法もある。以下この方法について第３
図を参照して説明する。There is also a method of forming a gold wiring by using a gold plating method and a dry etching method. The third method is
This will be described with reference to the drawings.
まず、第３図（ａ）に示すように、シリコン基板１上
に形成されたシリコン酸化膜２上に下層配線としてアル
ミニウム配線３を形成し、次で全面にプラズマCVD法に
よる窒化膜（以下CVD窒化膜という）４を被着し、フォ
トレジスト５をマスクとしてアルミニウム配線上にスル
ーホール６を形成する。次に第３図（ｂ）に示すよう
に、フォトレジスト５を除去後、チタン膜８と白金膜９
を全面に被着する。First, as shown in FIG. 3 (a), an aluminum wiring 3 is formed as a lower wiring on a silicon oxide film 2 formed on a silicon substrate 1, and then a nitride film (hereinafter referred to as CVD) is formed on the entire surface by a plasma CVD method. Then, a through hole 6 is formed on the aluminum wiring using the photoresist 5 as a mask. Next, as shown in FIG. 3B, after removing the photoresist 5, the titanium film 8 and the platinum film 9 are removed.
Is applied to the entire surface.
次に第３図（ｃ）に示すように、フォトレジスト10を
パターニングし、スルーホール６上に開口部を形成し、
金メッキ層11を形成する。次に、第３図（ｄ）に示すよ
うに、フォトレジスト10を除去後、金メッキ層11をマス
クにしてチタン膜８と白金膜９をドライエッチング法に
よりエッチングし、金配線11Aの形成を完了する。Next, as shown in FIG. 3 (c), the photoresist 10 is patterned to form an opening on the through hole 6,
The gold plating layer 11 is formed. Next, as shown in FIG. 3 (d), after removing the photoresist 10, the titanium film 8 and the platinum film 9 are etched by a dry etching method using the gold plating layer 11 as a mask to complete the formation of the gold wiring 11A. I do.
上述したリフトオフプロセスと選択金メッキ法による
方法は、リフトオフ時にひげが発生しショート不良を起
すため、微細金配線形成は困難である。In the above-described methods using the lift-off process and the selective gold plating method, whiskers are generated at the time of lift-off and short-circuiting is caused, so that it is difficult to form fine gold wiring.
また、金メッキ法とドライエッチング法とを用いた方
法は、アルミニウム配線と金配線の層間絶縁膜であるCV
D窒化膜の平坦性が悪いと、第３図（ｄ）に示したよう
に、CVD窒化膜４の段差部においてチタン膜と白金膜の
残渣13が発生するためショート不良を起し、半導体装置
の信頼性及び歩留りを低下させるという欠点がある。ま
た、層間絶縁膜の平坦化は複雑な工程が必要となり実用
的ではない。In addition, the method using the gold plating method and the dry etching method uses CV, which is an interlayer insulating film between aluminum wiring and gold wiring.
If the flatness of the D nitride film is poor, as shown in FIG. 3 (d), a residue 13 of the titanium film and the platinum film is generated at the step portion of the CVD nitride film 4, resulting in a short circuit failure, and Has the disadvantage of lowering the reliability and yield. Further, the planarization of the interlayer insulating film requires a complicated process and is not practical.
本発明の半導体装置の製造方法は、シリコン基板上に
形成された酸化膜上に下層配線を形成する工程と、前記
下層配線上に層間絶縁膜を形成したのちパターニングし
前記下層配線上に開口部を形成する工程と、開口部が形
成された前記層間絶縁膜上部にフォトレジスト膜を形成
し前記下層配線により形成された前記層間絶縁膜の段差
部を平坦化する工程と、前記下層配線上の前記フォトレ
ジスト膜を開口し下層配線の表面を露出する工程と、露
出した前記下層配線の表面を含む全面に上層配線形成用
の高融点金属膜を形成する工程と、前記下層配線上の前
記高融点金属膜の表面に金配線を形成する工程と、この
金配線をマスクとして前記高融点金属膜をドライエッチ
ングし、前記金配線と接する部分の高融点金属膜を残す
工程とを含んで構成される。The method of manufacturing a semiconductor device according to the present invention includes a step of forming a lower wiring on an oxide film formed on a silicon substrate, forming an interlayer insulating film on the lower wiring, and then patterning the opening on the lower wiring. Forming a photoresist film on the interlayer insulating film having an opening formed therein, and flattening a step portion of the interlayer insulating film formed by the lower layer wiring; Opening the photoresist film to expose the surface of the lower wiring, forming a refractory metal film for forming the upper wiring on the entire surface including the exposed surface of the lower wiring, and forming the high melting point metal film on the lower wiring. Forming a gold wiring on the surface of the melting point metal film, and dry etching the high melting point metal film using the gold wiring as a mask, and leaving a portion of the high melting point metal film in contact with the gold wiring. It is.
次に、本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
第１図（ａ）乃至（ｆ）は本発明の第１の実施例を説
明するための半導体チップの断面図である。FIGS. 1A to 1F are cross-sectional views of a semiconductor chip for explaining a first embodiment of the present invention.
まず、第１図（ａ）に示すように、シリコン基板１上
に形成されたシリコン酸化膜２上に下層配線としてアル
ミニウム配線３を形成し、次で全面にプラズマCVD法に
よりCVD窒化膜４を被着し、パターニングされたフォト
レジスト５によりアルミニウム配線５上にスルーホール
６を開口する。First, as shown in FIG. 1A, an aluminum wiring 3 is formed as a lower wiring on a silicon oxide film 2 formed on a silicon substrate 1, and then a CVD nitride film 4 is formed on the entire surface by a plasma CVD method. A through-hole 6 is opened on the aluminum wiring 5 with the deposited and patterned photoresist 5.
次に第１図（ｂ）に示すように、フォトレジスト５を
除去後、再びフォトレジスト７を形成し、アルミニウム
配線３上のCVD窒化膜４に形成された段差部を埋めて平
坦化したのちパターニングし、アルミニウム配線上にス
ルーホール６より大きな開口部を形成し、約150℃でベ
ークすることによりこの開口部をなだらかにする。Next, as shown in FIG. 1 (b), after removing the photoresist 5, a photoresist 7 is formed again, and a step formed in the CVD nitride film 4 on the aluminum wiring 3 is buried and flattened. By patterning, an opening larger than the through hole 6 is formed on the aluminum wiring, and the opening is gently baked at about 150 ° C.
次に第１図（ｃ）に示すように、露出されたアルミニ
ウム配線３の表面を含む全面に密着用膜としてのチタン
膜８とバリヤ用膜としての白金膜９をスパッタ法により
それぞれ1000Åの厚さに被着する。Next, as shown in FIG. 1 (c), a titanium film 8 as an adhesion film and a platinum film 9 as a barrier film are each formed to a thickness of 1000 ° on the entire surface including the exposed surface of the aluminum wiring 3 by a sputtering method. I will adhere to it.
次に、第１図（ｄ）に示すように、スルーホール６上
に開口部を有するフォトレジスト10を形成したのち、金
メッキ法によりこの開口部内に金メッキ層11を形成す
る。Next, as shown in FIG. 1 (d), after forming a photoresist 10 having an opening on the through hole 6, a gold plating layer 11 is formed in the opening by a gold plating method.
次に第１図（ｅ）に示すように、フォトレジスト10を
除去後マグネトロン型のリアクティブイオンエッチング
装置によって白金膜９とチタン膜８を、例えばAr＋C2Cl
2F4ガスでエッチングする。この時、下地は平坦化され
ているので、エッチング残渣は発生しない。Next, as shown in FIG. 1E, after the photoresist 10 is removed, the platinum film 9 and the titanium film 8 are formed by, for example, Ar + C 2 Cl using a magnetron type reactive ion etching apparatus.
Etch with 2 F 4 gas. At this time, no etching residue is generated because the base is flattened.
次に第１図（ｆ）に示すように、フォトレジスト７を
除去し、金配線11Aの形成を完了する。Next, as shown in FIG. 1 (f), the photoresist 7 is removed, and the formation of the gold wiring 11A is completed.
このように第１の実施例によれば、CVD窒化膜４の段
差部はフォトレジスト７により平坦化されているため、
白金膜及びチタン膜の残渣が発生することはなく、微細
な金配線を形成することができる。例えば、従来のリフ
トオフ法における限界配線ピッチが15μｍであるのに対
し、本実施例の限界配線ピッチは５μｍである。As described above, according to the first embodiment, since the step portion of the CVD nitride film 4 is flattened by the photoresist 7,
Fine gold wiring can be formed without generation of residues of the platinum film and the titanium film. For example, while the critical wiring pitch in the conventional lift-off method is 15 μm, the critical wiring pitch in the present embodiment is 5 μm.
第２図（ａ）乃至（ｈ）は本発明の第２の実施例を説
明するための半導体チップの断面図である。2A to 2H are sectional views of a semiconductor chip for explaining a second embodiment of the present invention.
まず第２図（ａ）に示すように、第１の実施例と同様
にしてCVD窒化膜４にスルーホール６を形成し、フォト
レジスト５を除去後第２図（ｂ）に示すように、逆スパ
ッタでアルミニウム配線３の表面を清浄としたのち、ス
パッタ法でチタン膜12を3000Åの厚さに被着する。First, as shown in FIG. 2A, a through hole 6 is formed in the CVD nitride film 4 in the same manner as in the first embodiment, and after removing the photoresist 5, as shown in FIG. After cleaning the surface of the aluminum wiring 3 by reverse sputtering, a titanium film 12 is deposited to a thickness of 3000 ° by sputtering.
次に第２図（ｃ）に示すように、再びフォトレジスト
７を形成しCVD窒化膜４により形成された段差部を平坦
化したのち、スルーホール６上に開口部を形成し、150
℃でベークしてこの開口部をなだらかにする。Next, as shown in FIG. 2 (c), a photoresist 7 is formed again, and a step formed by the CVD nitride film 4 is flattened.
Bake at ℃ to smooth this opening.
次に、第２図（ｄ）に示すように、密着用膜としての
チタン膜８とバリヤ用膜としての白金膜９をそれぞれ10
00Åの厚さ被着する。Next, as shown in FIG. 2D, a titanium film 8 as an adhesion film and a platinum film 9 as a barrier film are each
Deposit a thickness of 00Å.
次に第２図（ｅ）に示すように、スルーホール６上に
開口部を有するフォトレジスト10を形成したのち、この
開口部内に金メッキ層11を形成する。Next, as shown in FIG. 2 (e), after forming a photoresist 10 having an opening on the through hole 6, a gold plating layer 11 is formed in the opening.
次に、第２図（ｆ）に示すように、フォトレジスト10
を除去後、マグネトロン型のリアクティブイオンエッチ
ング装置によって白金膜９を、例えばAr＋C2Cl2F4ガス
でエッチングする。この時、下地は平坦化されているの
で、エッチング残渣は生じない。Next, as shown in FIG.
After the removal, the platinum film 9 is etched by, for example, Ar + C 2 Cl 2 F 4 gas by a magnetron type reactive ion etching apparatus. At this time, no etching residue is generated because the base is flattened.
次に第２図（ｇ）に示すように、フォトレジスト７を
除去する。次いで、第２図（ｈ）に示すように、ウェッ
トエッチング法（H2O2＋NH4OH）によってチタン膜12を
エッチングし、金配線11Aの形成を完了する。Next, as shown in FIG. 2 (g), the photoresist 7 is removed. Next, as shown in FIG. 2 (h), the titanium film 12 is etched by a wet etching method (H 2 O 2 + NH 4 OH) to complete the formation of the gold wiring 11A.
本第２の実施例では、逆スパッタ法でアルミニウム配
線表面を清浄にしているため、第１の実施例に比べアル
ミニウム配線３と金配線11Aとをより導電性よく接続で
きる利点がある。In the second embodiment, since the surface of the aluminum wiring is cleaned by the reverse sputtering method, there is an advantage that the aluminum wiring 3 and the gold wiring 11A can be connected with higher conductivity as compared with the first embodiment.
以上説明した様に本発明は、下層配線上部の層間絶縁
膜の段差部をフォトレジストにより埋めて平坦化を行な
うことにより、段差部に上層配線形成用の高融点金属の
エッチング残渣が発生することがなくなるため、微細な
金配線を形成できると共に、半導体装置の信頼性及び歩
留りを向上させることができるという効果がある。As described above, according to the present invention, by filling a step portion of an interlayer insulating film above a lower wiring with a photoresist and performing flattening, an etching residue of a refractory metal for forming an upper wiring is generated in the step. Therefore, there is an effect that a fine gold wiring can be formed and the reliability and the yield of the semiconductor device can be improved.
第１図（ａ）乃至（ｆ）は本発明の第１の実施例を、第
２図（ａ）乃至（ｈ）は第２の実施例を、第３図（ａ）
乃至（ｄ）は従来例をそれぞれ説明するための半導体チ
ップの断面図である。 １……シリコン基板、２……シリコン酸化膜、３……ア
ルミニウム配線、４……CVD窒化膜、5,7,10……フォト
レジスト、６……スルーホール、8,12……チタン膜、９
……白金膜、11……金メッキ層、11A……金配線、13…
…チタン膜と白金膜の残渣。1 (a) to 1 (f) show a first embodiment of the present invention, FIGS. 2 (a) to 2 (h) show a second embodiment, and FIG. 3 (a).
(D) is a cross-sectional view of a semiconductor chip for explaining a conventional example. DESCRIPTION OF SYMBOLS 1 ... Silicon substrate, 2 ... Silicon oxide film, 3 ... Aluminum wiring, 4 ... CVD nitride film, 5, 7, 10 ... Photoresist, 6 ... Through hole, 8, 12 ... Titanium film, 9
…… Platinum film, 11… Gold plating layer, 11A …… Gold wiring, 13…
... residues of titanium film and platinum film.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 21/88 Ｒ (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/60 H01L 21/3205 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 identification code FI H01L 21/88 R (58) Investigated field (Int.Cl. 7 , DB name) H01L 21/60 H01L 21/3205
Claims (1)
層配線を形成する工程と、前記下層配線上に層間絶縁膜
を形成したのちパターニングし前記下層配線上に開口部
を形成する工程と、開口部が形成された前記層間絶縁膜
上部にフォトレジスト膜を形成し前記下層配線により形
成された前記層間絶縁膜の段差部を平坦化する工程と、
前記下層配線上の前記フォトレジスト膜を開口し下層配
線の表面を露出する工程と、露出した前記下層配線の表
面を含む全面に上層配線形成用の高融点金属膜を形成す
る工程と、前記下層配線上の前記高融点金属膜の表面に
金配線を形成する工程と、この金配線をマスクとして前
記高融点金属膜をドライエッチングし、前記金配線と接
する部分の高融点金属膜を残す工程とを含むことを特徴
とする半導体装置の製造方法。A step of forming a lower wiring on an oxide film formed on a silicon substrate; a step of forming an interlayer insulating film on the lower wiring and then patterning to form an opening on the lower wiring. Forming a photoresist film over the interlayer insulating film having an opening formed therein, and flattening a step portion of the interlayer insulating film formed by the lower wiring,
Opening the photoresist film on the lower wiring to expose the surface of the lower wiring, forming a refractory metal film for forming an upper wiring on the entire surface including the exposed surface of the lower wiring, Forming a gold wiring on the surface of the refractory metal film on the wiring, and dry-etching the refractory metal film using the gold wiring as a mask, leaving a portion of the refractory metal film in contact with the gold wiring; A method for manufacturing a semiconductor device, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27457190A JP3033171B2 (en) | 1990-10-12 | 1990-10-12 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27457190A JP3033171B2 (en) | 1990-10-12 | 1990-10-12 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04150034A JPH04150034A (en) | 1992-05-22 |
| JP3033171B2 true JP3033171B2 (en) | 2000-04-17 |
Family
ID=17543597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27457190A Expired - Lifetime JP3033171B2 (en) | 1990-10-12 | 1990-10-12 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3033171B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101693107B1 (en) | 2015-04-20 | 2017-01-17 | 이도영 | Moving apparatus of patient Exercise machine |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5659201A (en) * | 1995-06-05 | 1997-08-19 | Advanced Micro Devices, Inc. | High conductivity interconnection line |
-
1990
- 1990-10-12 JP JP27457190A patent/JP3033171B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101693107B1 (en) | 2015-04-20 | 2017-01-17 | 이도영 | Moving apparatus of patient Exercise machine |
Also Published As
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|---|---|
| JPH04150034A (en) | 1992-05-22 |
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