JP2001119014A - 静電誘導型半導体デバイスおよびその製造方法 - Google Patents
静電誘導型半導体デバイスおよびその製造方法Info
- Publication number
- JP2001119014A JP2001119014A JP29503299A JP29503299A JP2001119014A JP 2001119014 A JP2001119014 A JP 2001119014A JP 29503299 A JP29503299 A JP 29503299A JP 29503299 A JP29503299 A JP 29503299A JP 2001119014 A JP2001119014 A JP 2001119014A
- Authority
- JP
- Japan
- Prior art keywords
- region
- conductivity type
- semiconductor substrate
- epitaxial growth
- growth layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 102
- 230000006698 induction Effects 0.000 title claims abstract description 52
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000000758 substrate Substances 0.000 claims abstract description 89
- 238000002955 isolation Methods 0.000 claims description 13
- 238000000926 separation method Methods 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 6
- 230000003068 static effect Effects 0.000 claims description 6
- 230000015556 catabolic process Effects 0.000 abstract description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 13
- 229910052710 silicon Inorganic materials 0.000 abstract description 13
- 239000010703 silicon Substances 0.000 abstract description 13
- 238000001039 wet etching Methods 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 68
- 238000005530 etching Methods 0.000 description 23
- 239000000243 solution Substances 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000003892 spreading Methods 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7391—Gated diode structures
- H01L29/7392—Gated diode structures with PN junction gate, e.g. field controlled thyristors (FCTh), static induction thyristors (SITh)
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
- Thyristors (AREA)
Abstract
(57)【要約】
【課題】 ターンオフ時に空乏層をフィールドリミッテ
ィングリングの下側まで拡げて順方向耐圧を高め、安定
して動作する静電誘導形半導体デバイスを提供する。 【解決手段】 シリコン基板１１にｐ＋形領域１２およ
び１３を形成した後、ｎ ＋形のエピタキシャル成長層１
４を形成する。ガード領域およびフィールドリミッティ
ングリングに対応する位置で、エピタキシャル成長層１
４の表面からシリコン基板１１に達するように巾が狭
く、横断面形状が等しい凹部１５Ａおよび１５Ｂをウエ
ットエッチングにより形成する。凹部１５Ｂにより画成
されるｐ＋形のフィールドリミッティングリング２０の
上部に残存するエピタキシャル成長層１４はシリコン基
板１１とは分離されているので、空乏層３０はフィール
ドリミッティングリングを越えて拡がり、高い順方向耐
圧が確保される。
ィングリングの下側まで拡げて順方向耐圧を高め、安定
して動作する静電誘導形半導体デバイスを提供する。 【解決手段】 シリコン基板１１にｐ＋形領域１２およ
び１３を形成した後、ｎ ＋形のエピタキシャル成長層１
４を形成する。ガード領域およびフィールドリミッティ
ングリングに対応する位置で、エピタキシャル成長層１
４の表面からシリコン基板１１に達するように巾が狭
く、横断面形状が等しい凹部１５Ａおよび１５Ｂをウエ
ットエッチングにより形成する。凹部１５Ｂにより画成
されるｐ＋形のフィールドリミッティングリング２０の
上部に残存するエピタキシャル成長層１４はシリコン基
板１１とは分離されているので、空乏層３０はフィール
ドリミッティングリングを越えて拡がり、高い順方向耐
圧が確保される。
Description
【０００１】本発明は、静電誘導形半導体デバイス、特
に一導電形の半導体基板と、その一方の表面に形成され
た一導電形のエピタキシャル成長層と、このエピタキシ
ャル成長層の表面から前記半導体基板まで達するように
延在し、前記エピタキシャル成長層によって複数の一方
の主電極領域を画成するように形成された複数の凹部
と、隣接する凹部の間に存在するチャネル領域に埋設さ
れた反対導電形のゲート領域と、前記凹部の各々の底部
に形成された反対導電形のガード領域と、前記半導体基
板の他方の表面に形成された他方の主電極領域と、前記
一方の主電極領域、チャネル領域、ゲート領域およびガ
ード領域を囲むように形成された複数の反対導電形のフ
ィールドリミッティングリングとを具える静電誘導形半
導体デバイスに関するものである。
に一導電形の半導体基板と、その一方の表面に形成され
た一導電形のエピタキシャル成長層と、このエピタキシ
ャル成長層の表面から前記半導体基板まで達するように
延在し、前記エピタキシャル成長層によって複数の一方
の主電極領域を画成するように形成された複数の凹部
と、隣接する凹部の間に存在するチャネル領域に埋設さ
れた反対導電形のゲート領域と、前記凹部の各々の底部
に形成された反対導電形のガード領域と、前記半導体基
板の他方の表面に形成された他方の主電極領域と、前記
一方の主電極領域、チャネル領域、ゲート領域およびガ
ード領域を囲むように形成された複数の反対導電形のフ
ィールドリミッティングリングとを具える静電誘導形半
導体デバイスに関するものである。
【０００２】
【従来の技術】上述した種類の静電誘導形半導体デバイ
スは、例えば埋設ゲート形静電誘導サイリスタとして知
られている。図１〜５は、このような埋設ゲート形の静
電誘導サイリスタを製造する順次の工程を示す断面図で
ある。先ず、図１に示すように、ｉ形（真性）シリコン
基板またはｎ−形シリコン基板１１１の一方の表面か
ら、所定のマスクを介してｐ形不純物を所定のエネルギ
ーおよび所定のドーズレートで注入し、ドライブイン処
理を行なって、後にガード領域やフィールドリミッティ
ングリングを構成するｐ＋形領域１１２を所定のパター
ンにしたがって形成する。続いて、所定のマスクを介し
て同じくｐ形不純物を注入し、ドライブインを行なっ
て、後にゲート領域となるｐ＋形領域１１３を形成す
る。ここで、ｐ＋形領域１１２の接合はｐ＋形領域１１
３の接合よりも深く形成されている。
スは、例えば埋設ゲート形静電誘導サイリスタとして知
られている。図１〜５は、このような埋設ゲート形の静
電誘導サイリスタを製造する順次の工程を示す断面図で
ある。先ず、図１に示すように、ｉ形（真性）シリコン
基板またはｎ−形シリコン基板１１１の一方の表面か
ら、所定のマスクを介してｐ形不純物を所定のエネルギ
ーおよび所定のドーズレートで注入し、ドライブイン処
理を行なって、後にガード領域やフィールドリミッティ
ングリングを構成するｐ＋形領域１１２を所定のパター
ンにしたがって形成する。続いて、所定のマスクを介し
て同じくｐ形不純物を注入し、ドライブインを行なっ
て、後にゲート領域となるｐ＋形領域１１３を形成す
る。ここで、ｐ＋形領域１１２の接合はｐ＋形領域１１
３の接合よりも深く形成されている。
【０００３】次に、図２に示すように、シリコン基板１
１１の上にｎ形のエピタキシャル成長層１１４を所定の
厚さに形成するが、この際に、ｐ＋形領域１１２および
１１３のｐ形不純物はエピタキシャル成長層へも拡散す
る。その後、図３に示すように、ｎ形エピタキシャル成
長層１１４の表面にｎ＋形表面層１１４’を拡散により
形成する。
１１の上にｎ形のエピタキシャル成長層１１４を所定の
厚さに形成するが、この際に、ｐ＋形領域１１２および
１１３のｐ形不純物はエピタキシャル成長層へも拡散す
る。その後、図３に示すように、ｎ形エピタキシャル成
長層１１４の表面にｎ＋形表面層１１４’を拡散により
形成する。
【０００４】続いて、図４に示すように、表面にｎ＋形
表面層１１４’を形成したエピタキシャル成長層１１４
の表面から選択的なエッチングを行なって、ｐ＋形領域
１１２まで達するように凹部１１５を形成する。隣接す
る凹部１１５によって挟まれたシリコン基板１１１の部
分によってチャネル１１６が構成され、エピタキシャル
成長層１１４の部分によっては一方の主電極領域、本例
ではｎ形のカソード領域１１７が構成されると共に、ｐ
＋形領域１１２によってガード領域１１８が構成され
る。さらに、上述した凹部１１５を形成するのと同時
に、チャネル１１６を囲む領域のエピタキシャル成長層
１１４をもエッチングにより除去して面積の広い凹部１
１９を形成してｐ＋形領域１１３より成るフィールドリ
ミッティングリング１２０を形成する。
表面層１１４’を形成したエピタキシャル成長層１１４
の表面から選択的なエッチングを行なって、ｐ＋形領域
１１２まで達するように凹部１１５を形成する。隣接す
る凹部１１５によって挟まれたシリコン基板１１１の部
分によってチャネル１１６が構成され、エピタキシャル
成長層１１４の部分によっては一方の主電極領域、本例
ではｎ形のカソード領域１１７が構成されると共に、ｐ
＋形領域１１２によってガード領域１１８が構成され
る。さらに、上述した凹部１１５を形成するのと同時
に、チャネル１１６を囲む領域のエピタキシャル成長層
１１４をもエッチングにより除去して面積の広い凹部１
１９を形成してｐ＋形領域１１３より成るフィールドリ
ミッティングリング１２０を形成する。
【０００５】さらに、図５に示すように、エピタキシャ
ル成長層１１４の表面にシリコン酸化膜１２１を形成
し、上述したｎ形のカソード領域１１７およびｐ＋形ガ
ード領域１１８の上方のシリコン酸化膜１２１を選択的
に除去して、カソード電極１２２およびゲート電極１２
３を形成する。また、シリコン基板１１１の他方の表面
には、ｎ形領域１２４、ｎ＋形領域１２５およびｐ＋形
領域１２６を形成する。このｐ＋形領域１２６は、他方
の主電極領域であるアノード電極領域を構成するもので
あり、これと接続されるようにアノード電極１２７がシ
リコン基板１１１の裏面全体に形成されている。フィー
ルドリミッティングリング１２０のさらに外側にはｎ形
エピタキシャル成長層１１４によってチャネルストップ
リング１２８が形成されており、これには電極１２９が
設けられている。
ル成長層１１４の表面にシリコン酸化膜１２１を形成
し、上述したｎ形のカソード領域１１７およびｐ＋形ガ
ード領域１１８の上方のシリコン酸化膜１２１を選択的
に除去して、カソード電極１２２およびゲート電極１２
３を形成する。また、シリコン基板１１１の他方の表面
には、ｎ形領域１２４、ｎ＋形領域１２５およびｐ＋形
領域１２６を形成する。このｐ＋形領域１２６は、他方
の主電極領域であるアノード電極領域を構成するもので
あり、これと接続されるようにアノード電極１２７がシ
リコン基板１１１の裏面全体に形成されている。フィー
ルドリミッティングリング１２０のさらに外側にはｎ形
エピタキシャル成長層１１４によってチャネルストップ
リング１２８が形成されており、これには電極１２９が
設けられている。
【０００６】このような静電誘導サイリスタを使用する
場合には、カソード電極１２２とアノード電極１２７と
の間に順方向に主電圧が印加されるように直流電源を接
続する。サイリスタをオン動作させるときは、ゲート電
極１２３に、カソード電極１２２に対して正の信号を入
力する。すると、アノード電極１２７からカソード電極
１２２へチャネル１１６を経て電流が流れる。また、ゲ
ート電極１２３に、カソード電極に対して負のゲートバ
イアス電圧を印加すると、ゲート電極から電荷が引き抜
かれ、その結果としてゲート領域１１２およびガード領
域１１８から空乏層が拡がり、チャネル１１６を介して
の導通は遮断され、アノード電極１２７からカソード電
極１２２へは電流は流れない。このオフ状態にあると
き、主電圧がアノード電極１２７とカソード電極１２２
との間に印加されるが、カソード電極側におけるガード
領域１１８およびフィールドリミッティングリング１２
０によって電界強度が緩和されるので、高耐圧の電圧阻
止特性が得られる。
場合には、カソード電極１２２とアノード電極１２７と
の間に順方向に主電圧が印加されるように直流電源を接
続する。サイリスタをオン動作させるときは、ゲート電
極１２３に、カソード電極１２２に対して正の信号を入
力する。すると、アノード電極１２７からカソード電極
１２２へチャネル１１６を経て電流が流れる。また、ゲ
ート電極１２３に、カソード電極に対して負のゲートバ
イアス電圧を印加すると、ゲート電極から電荷が引き抜
かれ、その結果としてゲート領域１１２およびガード領
域１１８から空乏層が拡がり、チャネル１１６を介して
の導通は遮断され、アノード電極１２７からカソード電
極１２２へは電流は流れない。このオフ状態にあると
き、主電圧がアノード電極１２７とカソード電極１２２
との間に印加されるが、カソード電極側におけるガード
領域１１８およびフィールドリミッティングリング１２
０によって電界強度が緩和されるので、高耐圧の電圧阻
止特性が得られる。
【０００７】
【発明が解決すべき課題】上述した従来の埋め込みゲー
ト形の静電誘導サイリスタにおいては、カソード側で単
位セグメントＳを画成するための凹部１１５をエピタキ
シャル成長層１１４の表面からシリコン基板１１１に達
するように形成する工程で、フィールドリミッティング
リング１２０を含む領域を形成するための巾の広い凹部
１１９を形成している。このような凹部１１５および１
１９の形成は、例えばフッ酸、硝酸および酢酸の混合溶
液を用いるウエットエッチングにより行なわれている
が、巾の広いフィールドリミッティングリング１２０を
形成するための凹部１１９は、図６に示すように中央が
浅くなったものとなる。例えば、凹部１１９の両端の深
さＤ１がほぼ１７μｍであるのに対し、中央の深さＤ２
はほぼ１４μｍと、３μｍも差が生じている。
ト形の静電誘導サイリスタにおいては、カソード側で単
位セグメントＳを画成するための凹部１１５をエピタキ
シャル成長層１１４の表面からシリコン基板１１１に達
するように形成する工程で、フィールドリミッティング
リング１２０を含む領域を形成するための巾の広い凹部
１１９を形成している。このような凹部１１５および１
１９の形成は、例えばフッ酸、硝酸および酢酸の混合溶
液を用いるウエットエッチングにより行なわれている
が、巾の広いフィールドリミッティングリング１２０を
形成するための凹部１１９は、図６に示すように中央が
浅くなったものとなる。例えば、凹部１１９の両端の深
さＤ１がほぼ１７μｍであるのに対し、中央の深さＤ２
はほぼ１４μｍと、３μｍも差が生じている。
【０００８】このように、フィールドリミッティングリ
ング１２０を形成するための凹部１２０の深さが均一で
なくなると、フィールドリミッティングリングの上部に
ｎ形のエピタキシャル成長層１１４の一部分が残存する
ことになり、空乏層１３０は、フィールドリミッティン
グリング領域の全体に広がりにくくなる。すなわち、空
乏層１３０が拡がって行く途中にｎ形領域が残存してい
ると、空乏層の端が広がりにくくなり、設定した領域よ
りも狭い領域に電界が集中することになる。したがって
正規の順方向耐圧が得られず、高耐圧化が図れないとい
う問題がある。
ング１２０を形成するための凹部１２０の深さが均一で
なくなると、フィールドリミッティングリングの上部に
ｎ形のエピタキシャル成長層１１４の一部分が残存する
ことになり、空乏層１３０は、フィールドリミッティン
グリング領域の全体に広がりにくくなる。すなわち、空
乏層１３０が拡がって行く途中にｎ形領域が残存してい
ると、空乏層の端が広がりにくくなり、設定した領域よ
りも狭い領域に電界が集中することになる。したがって
正規の順方向耐圧が得られず、高耐圧化が図れないとい
う問題がある。
【０００９】図６に示すように、フィールドリミッティ
ングリング１２０を形成するための凹部１１９をウエッ
トエッチングによって形成する際に、凹部の深さが均一
とならず、端部が深くなり、中央部が浅くなってしまう
原因について以下考察する。
ングリング１２０を形成するための凹部１１９をウエッ
トエッチングによって形成する際に、凹部の深さが均一
とならず、端部が深くなり、中央部が浅くなってしまう
原因について以下考察する。
【００１０】ウエットエッチングでは、エッチングを均
一に行うために、エッチング液の攪拌をしたり、常に新
たなエッチング液を供給するようにしている。この場
合、エッチングにより発生するガスが材料の表面に付着
するとエッチングが阻止されてしまうので、エッチング
液を斜め上方から供給することが、例えば登録実用新案
第１８２７６９７号公報に記載されている。このように
エッチング液を斜め上方から供給すると、形成すべき凹
部のエッジの部分では、エッチングされない領域に隣接
しているので、エッチング種を多く含み、したがってエ
ッチングを効率よく行なうことができる活性なエッチン
グ反応液が供給され易いが、それに対して、凹部の中央
部ではエッチング反応が全域で起こるため反応の済んだ
不活性なエッチング反応液が滞留し易い。したがって、
凹部の周縁では中央部に比べて深いエッチングが行なわ
れることになる。このような現象は、自己触媒律速の大
きなエッチング液を用い、面積の広い領域を比較的長い
時間に亘ってエッチングを行う場合に顕著に現れる。し
たがって、フィールドリミッティングリング１２０を形
成するための巾の広い凹部１２０を形成する場合には、
上述したように、周縁部と中心部とで３μｍといった大
きな深さの差が生じることになる。
一に行うために、エッチング液の攪拌をしたり、常に新
たなエッチング液を供給するようにしている。この場
合、エッチングにより発生するガスが材料の表面に付着
するとエッチングが阻止されてしまうので、エッチング
液を斜め上方から供給することが、例えば登録実用新案
第１８２７６９７号公報に記載されている。このように
エッチング液を斜め上方から供給すると、形成すべき凹
部のエッジの部分では、エッチングされない領域に隣接
しているので、エッチング種を多く含み、したがってエ
ッチングを効率よく行なうことができる活性なエッチン
グ反応液が供給され易いが、それに対して、凹部の中央
部ではエッチング反応が全域で起こるため反応の済んだ
不活性なエッチング反応液が滞留し易い。したがって、
凹部の周縁では中央部に比べて深いエッチングが行なわ
れることになる。このような現象は、自己触媒律速の大
きなエッチング液を用い、面積の広い領域を比較的長い
時間に亘ってエッチングを行う場合に顕著に現れる。し
たがって、フィールドリミッティングリング１２０を形
成するための巾の広い凹部１２０を形成する場合には、
上述したように、周縁部と中心部とで３μｍといった大
きな深さの差が生じることになる。
【００１１】さらに、静電誘導形サイリスタにおいて、
このサイリスタと逆並列にダイオードを接続したものが
提案されているが、このような逆導通形静電誘導サイリ
スタにおいては、ループインダクタンスをできるだけ小
さくするために、逆並列ダイオードをサイリスタと一体
に組み込むことは、例えば平成８年電気学会全国大会の
予稿集の第４−７６〜４−７７頁において、清水等が
「４０００Ｖ級 逆導通ＳＩサイリスタ（１）」として
提案している。すなわち、図５に示した従来の静電誘導
形サイリスタにおいて、チャネル１１６を含む能動領域
を囲む分離領域を介して逆並列ダイオードを形成し、さ
らにその外側にフィールドリミッティングリングを形成
するようにしている。
このサイリスタと逆並列にダイオードを接続したものが
提案されているが、このような逆導通形静電誘導サイリ
スタにおいては、ループインダクタンスをできるだけ小
さくするために、逆並列ダイオードをサイリスタと一体
に組み込むことは、例えば平成８年電気学会全国大会の
予稿集の第４−７６〜４−７７頁において、清水等が
「４０００Ｖ級 逆導通ＳＩサイリスタ（１）」として
提案している。すなわち、図５に示した従来の静電誘導
形サイリスタにおいて、チャネル１１６を含む能動領域
を囲む分離領域を介して逆並列ダイオードを形成し、さ
らにその外側にフィールドリミッティングリングを形成
するようにしている。
【００１２】このような逆導通形静電誘導サイリスタに
おいては、上述した分離領域は、フィールドリミッティ
ングリング領域と同じ構造を有しており、複数のｐ＋形
領域を同心状に設けている。このような分離用のｐ＋形
領域を形成するためには、フィールドリミッティングリ
ング領域を形成する場合と同じように数ｍｍ程度と比較
的巾の広い凹部を形成しているが、その深さが均一とな
らないので、分離用のｐ＋形領域の上部にｎ形のエピタ
キシャル成長層が部分的に残存してしまい、サイリスタ
をターンオフする際に発生する空乏層が分離領域を越え
て延在しなくなり、順方向耐圧が低下してしまう欠点が
ある。
おいては、上述した分離領域は、フィールドリミッティ
ングリング領域と同じ構造を有しており、複数のｐ＋形
領域を同心状に設けている。このような分離用のｐ＋形
領域を形成するためには、フィールドリミッティングリ
ング領域を形成する場合と同じように数ｍｍ程度と比較
的巾の広い凹部を形成しているが、その深さが均一とな
らないので、分離用のｐ＋形領域の上部にｎ形のエピタ
キシャル成長層が部分的に残存してしまい、サイリスタ
をターンオフする際に発生する空乏層が分離領域を越え
て延在しなくなり、順方向耐圧が低下してしまう欠点が
ある。
【００１３】本発明の目的は、上述した従来の埋め込み
ゲート形静電誘導半導体デバイスの高耐圧確保における
構造上の欠点を除去し、アノード・カソード間の順方向
高耐圧特性を維持する際にフィールドリミッティングリ
ング全体に亘って空乏層を拡げて十分高い順方向耐圧を
有する静電誘導形半導体デバイスを提供しようとするも
のである。
ゲート形静電誘導半導体デバイスの高耐圧確保における
構造上の欠点を除去し、アノード・カソード間の順方向
高耐圧特性を維持する際にフィールドリミッティングリ
ング全体に亘って空乏層を拡げて十分高い順方向耐圧を
有する静電誘導形半導体デバイスを提供しようとするも
のである。
【００１４】本発明の他の目的は、デバイスをターンオ
フする際に、能動領域と逆並列ダイオードとの間の分離
領域およびフィールドリミッティングリング領域全体に
亘って空乏層を拡げて十分高い順方向耐圧を有する逆導
通形の静電誘導形半導体デバイスを提供しようとするも
のである。
フする際に、能動領域と逆並列ダイオードとの間の分離
領域およびフィールドリミッティングリング領域全体に
亘って空乏層を拡げて十分高い順方向耐圧を有する逆導
通形の静電誘導形半導体デバイスを提供しようとするも
のである。
【００１５】本発明の他の目的は、上述したように十分
に高い順方向耐圧を有する静電誘導形半導体デバイスや
逆導通形の静電誘導半導体デバイスを製造することがで
きる方法を提供しようとするものである。
に高い順方向耐圧を有する静電誘導形半導体デバイスや
逆導通形の静電誘導半導体デバイスを製造することがで
きる方法を提供しようとするものである。
【００１６】
【課題を解決するための手段】本発明は、一導電形の半
導体基板と、その一方の表面に形成された一導電形のエ
ピタキシャル成長層と、このエピタキシャル成長層の表
面から前記半導体基板まで達するように延在し、前記エ
ピタキシャル成長層によって複数の一方の主電極領域を
画成するように形成された複数の凹部と、隣接する凹部
の間に存在するチャネル領域に埋設された反対導電形の
ゲート領域と、前記凹部の各々の底部に形成された反対
導電形のガード領域と、前記半導体基板の他方の表面に
形成された他方の主電極領域と、前記一方の主電極領
域、チャネル領域、ゲート領域およびガード領域を囲む
ように形成された複数の反対導電形のフィールドリミッ
ティングリングとを具える静電誘導形半導体デバイスに
おいて、前記反対導電形のフィールドリミッティングリ
ングの各々を、前記エピタキシャル成長層から前記半導
体基板の一方の表面まで達する凹部によって挟まれた一
導電形のエピタキシャル成長層の下側に形成したことを
特徴とするものである。
導体基板と、その一方の表面に形成された一導電形のエ
ピタキシャル成長層と、このエピタキシャル成長層の表
面から前記半導体基板まで達するように延在し、前記エ
ピタキシャル成長層によって複数の一方の主電極領域を
画成するように形成された複数の凹部と、隣接する凹部
の間に存在するチャネル領域に埋設された反対導電形の
ゲート領域と、前記凹部の各々の底部に形成された反対
導電形のガード領域と、前記半導体基板の他方の表面に
形成された他方の主電極領域と、前記一方の主電極領
域、チャネル領域、ゲート領域およびガード領域を囲む
ように形成された複数の反対導電形のフィールドリミッ
ティングリングとを具える静電誘導形半導体デバイスに
おいて、前記反対導電形のフィールドリミッティングリ
ングの各々を、前記エピタキシャル成長層から前記半導
体基板の一方の表面まで達する凹部によって挟まれた一
導電形のエピタキシャル成長層の下側に形成したことを
特徴とするものである。
【００１７】さらに、本発明は、一導電形の半導体基板
と、その一方の表面に形成された一導電形のエピタキシ
ャル成長層と、このエピタキシャル成長層の表面から前
記半導体基板まで達するように延在し、前記エピタキシ
ャル成長層によって複数の一方の主電極領域を画成する
ように形成された複数の凹部と、隣接する凹部の間に存
在するチャネル領域に埋設された反対導電形のゲート領
域と、前記凹部の各々の底部に形成された反対導電形の
ガード領域と、前記半導体基板の他方の表面に形成され
た他方の主電極領域と、前記一方の主電極領域、チャネ
ル領域、ゲート領域およびガード領域を囲むように形成
された複数の分離用リングと、これらの分離用リングの
外側に形成され、前記一導電形の半導体基板および少な
くとも前記エピタキシャル成長層に形成された反対導電
形の領域によって構成された逆並列ダイオードと、この
逆並列ダイオードの外側に形成された複数のフィールド
リミッティングリングとを具える逆導通形の静電誘導形
半導体デバイスにおいて、前記複数の分離用リングの各
々を、前記エピタキシャル成長層から前記半導体基板の
一方の表面まで達する凹部によって挟まれた一導電形の
エピタキシャル成長層の下側に形成された反対導電形の
領域で構成し、前記複数のフィールドリミッティングリ
ングの各々を、前記エピタキシャル成長層から前記半導
体基板の一方の表面まで達する凹部によって挟まれた一
導電形のエピタキシャル成長層の下側に形成された反対
導電形の領域で構成したことを特徴とするものである。
と、その一方の表面に形成された一導電形のエピタキシ
ャル成長層と、このエピタキシャル成長層の表面から前
記半導体基板まで達するように延在し、前記エピタキシ
ャル成長層によって複数の一方の主電極領域を画成する
ように形成された複数の凹部と、隣接する凹部の間に存
在するチャネル領域に埋設された反対導電形のゲート領
域と、前記凹部の各々の底部に形成された反対導電形の
ガード領域と、前記半導体基板の他方の表面に形成され
た他方の主電極領域と、前記一方の主電極領域、チャネ
ル領域、ゲート領域およびガード領域を囲むように形成
された複数の分離用リングと、これらの分離用リングの
外側に形成され、前記一導電形の半導体基板および少な
くとも前記エピタキシャル成長層に形成された反対導電
形の領域によって構成された逆並列ダイオードと、この
逆並列ダイオードの外側に形成された複数のフィールド
リミッティングリングとを具える逆導通形の静電誘導形
半導体デバイスにおいて、前記複数の分離用リングの各
々を、前記エピタキシャル成長層から前記半導体基板の
一方の表面まで達する凹部によって挟まれた一導電形の
エピタキシャル成長層の下側に形成された反対導電形の
領域で構成し、前記複数のフィールドリミッティングリ
ングの各々を、前記エピタキシャル成長層から前記半導
体基板の一方の表面まで達する凹部によって挟まれた一
導電形のエピタキシャル成長層の下側に形成された反対
導電形の領域で構成したことを特徴とするものである。
【００１８】 さらに、本発明による静電誘導形半導体
デバイスの製造方法は、一導電形の半導体基板と、その
一方の表面に形成された一導電形のエピタキシャル成長
層と、このエピタキシャル成長層の表面から前記半導体
基板まで達するように延在し、前記エピタキシャル成長
層によって複数の一方の主電極領域を画成するように形
成された複数の凹部と、隣接する凹部の間に存在するチ
ャネル領域に埋設された反対導電形のゲート領域と、前
記凹部の各々の底部に形成された反対導電形のガード領
域と、前記半導体基板の他方の表面に形成された他方の
主電極領域と、前記一方の主電極領域、チャネル領域、
ゲート領域およびガード領域を囲むように形成された複
数の反対導電形のフィールドリミッティングリングとを
具え、これらフィールドリミッティングリングの各々
を、前記エピタキシャル成長層の表面から前記半導体基
板まで達する凹部によって挟まれた一導電形のエピタキ
シャル成長層の下側に形成した静電誘導形半導体デバイ
スを製造するに当たり、前記一導電形の半導体基板の一
方の表面から、前記ガード領域およびフィールドリミッ
ティングリングを構成する反対導電形の領域を選択的に
形成する工程と、前記一導電形の半導体基板の一方の表
面から、前記ゲート領域を構成する反対導電形の領域を
選択的に形成する工程と、この半導体基板の一方の表面
に一導電形のエピタキシャル成長層を形成する工程と、
前記チャネル領域を画成するための凹部および前記フィ
ールドリミッティングリングを画成するための凹部を、
前記エピタキシャル成長層から前記半導体基板の一方の
表面まで達するように形成する工程と、前記チャネル領
域を画成する凹部の底部に、前記ガード領域に対する電
極を形成する工程と、前記チャネル領域の上方に形成さ
れた一方の主電極領域および前記半導体基板の他方の表
面に形成された他方の主電極領域に対する電極を形成す
る工程と、を具えることを特徴とするものである。
デバイスの製造方法は、一導電形の半導体基板と、その
一方の表面に形成された一導電形のエピタキシャル成長
層と、このエピタキシャル成長層の表面から前記半導体
基板まで達するように延在し、前記エピタキシャル成長
層によって複数の一方の主電極領域を画成するように形
成された複数の凹部と、隣接する凹部の間に存在するチ
ャネル領域に埋設された反対導電形のゲート領域と、前
記凹部の各々の底部に形成された反対導電形のガード領
域と、前記半導体基板の他方の表面に形成された他方の
主電極領域と、前記一方の主電極領域、チャネル領域、
ゲート領域およびガード領域を囲むように形成された複
数の反対導電形のフィールドリミッティングリングとを
具え、これらフィールドリミッティングリングの各々
を、前記エピタキシャル成長層の表面から前記半導体基
板まで達する凹部によって挟まれた一導電形のエピタキ
シャル成長層の下側に形成した静電誘導形半導体デバイ
スを製造するに当たり、前記一導電形の半導体基板の一
方の表面から、前記ガード領域およびフィールドリミッ
ティングリングを構成する反対導電形の領域を選択的に
形成する工程と、前記一導電形の半導体基板の一方の表
面から、前記ゲート領域を構成する反対導電形の領域を
選択的に形成する工程と、この半導体基板の一方の表面
に一導電形のエピタキシャル成長層を形成する工程と、
前記チャネル領域を画成するための凹部および前記フィ
ールドリミッティングリングを画成するための凹部を、
前記エピタキシャル成長層から前記半導体基板の一方の
表面まで達するように形成する工程と、前記チャネル領
域を画成する凹部の底部に、前記ガード領域に対する電
極を形成する工程と、前記チャネル領域の上方に形成さ
れた一方の主電極領域および前記半導体基板の他方の表
面に形成された他方の主電極領域に対する電極を形成す
る工程と、を具えることを特徴とするものである。
【００１９】また、本発明による逆導電形の静電誘導形
半導体デバイスの製造方法は、一導電形の半導体基板
と、その一方の表面に形成された一導電形のエピタキシ
ャル成長層と、このエピタキシャル成長層の表面から前
記半導体基板まで達するように延在し、前記エピタキシ
ャル成長層によって複数の一方の主電極領域を画成する
ように形成された複数の凹部と、隣接する凹部の間に存
在するチャネル領域に埋設された反対導電形のゲート領
域と、前記凹部の各々の底部に形成された反対導電形の
ガード領域と、前記半導体基板の他方の表面に形成され
た他方の主電極領域と、前記一方の主電極領域、チャネ
ル領域、ゲート領域およびガード領域を囲むように形成
された複数の分離用リングと、これらの分離用リングの
外側に形成され、前記一導電形の半導体基板、この半導
体基板に埋設された反対導電形の領域および前記エピタ
キシャル成長層に形成された反対導電形の領域によって
構成された逆並列ダイオードと、この逆並列ダイオード
の外側に形成された複数のフィールドリミッティングリ
ングとを具え、前記複数の分離用リングの各々を、前記
エピタキシャル成長層から前記半導体基板の一方の表面
まで達する凹部によって挟まれた一導電形のエピタキシ
ャル成長層の下側に形成された反対導電形の領域で構成
し、前記複数のフィールドリミッティングリングの各々
を、前記エピタキシャル成長層から前記半導体基板の一
方の表面まで達する凹部によって挟まれた一導電形のエ
ピタキシャル成長層の下側に形成された反対導電形の領
域で構成した逆導通形の静電誘導形半導体デバイスを製
造するに当たり、前記一導電形の半導体基板の一方の表
面から、前記ガード領域、前記分離用リングを構成する
反対導電形の領域および前記フィールドリミッティング
リングを構成する反対導電形の領域を選択的に形成する
工程と、前記一導電形の半導体基板の一方の表面から、
前記ゲート領域および前記逆並列ダイオードを構成する
反対導電形の領域を選択的に形成する工程と、前記半導
体基板の一方の表面に一導電形のエピタキシャル成長層
を形成する工程と、前記チャネル領域を画成するための
凹部、前記分離用リングを画成するための凹部および前
記フィールドリミッティングリングを画成するための凹
部を、前記エピタキシャル成長層から前記半導体基板の
一方の表面まで達するように形成する工程と、前記エピ
タキシャル成長層に、前記逆並列ダイオードを構成する
反対導電形の表面領域を形成する工程と、前記チャネル
領域を画成する凹部の底部に、前記ガード領域に対する
電極を形成する工程と、前記チャネル領域の上方に形成
された一方の主電極領域、前記半導体基板の他方の表面
に形成された他方の主電極領域に対する電極および前記
逆並列ダイオードの反対導電形の表面領域に対する電極
を形成する工程と、を具えることを特徴とするものであ
る。
半導体デバイスの製造方法は、一導電形の半導体基板
と、その一方の表面に形成された一導電形のエピタキシ
ャル成長層と、このエピタキシャル成長層の表面から前
記半導体基板まで達するように延在し、前記エピタキシ
ャル成長層によって複数の一方の主電極領域を画成する
ように形成された複数の凹部と、隣接する凹部の間に存
在するチャネル領域に埋設された反対導電形のゲート領
域と、前記凹部の各々の底部に形成された反対導電形の
ガード領域と、前記半導体基板の他方の表面に形成され
た他方の主電極領域と、前記一方の主電極領域、チャネ
ル領域、ゲート領域およびガード領域を囲むように形成
された複数の分離用リングと、これらの分離用リングの
外側に形成され、前記一導電形の半導体基板、この半導
体基板に埋設された反対導電形の領域および前記エピタ
キシャル成長層に形成された反対導電形の領域によって
構成された逆並列ダイオードと、この逆並列ダイオード
の外側に形成された複数のフィールドリミッティングリ
ングとを具え、前記複数の分離用リングの各々を、前記
エピタキシャル成長層から前記半導体基板の一方の表面
まで達する凹部によって挟まれた一導電形のエピタキシ
ャル成長層の下側に形成された反対導電形の領域で構成
し、前記複数のフィールドリミッティングリングの各々
を、前記エピタキシャル成長層から前記半導体基板の一
方の表面まで達する凹部によって挟まれた一導電形のエ
ピタキシャル成長層の下側に形成された反対導電形の領
域で構成した逆導通形の静電誘導形半導体デバイスを製
造するに当たり、前記一導電形の半導体基板の一方の表
面から、前記ガード領域、前記分離用リングを構成する
反対導電形の領域および前記フィールドリミッティング
リングを構成する反対導電形の領域を選択的に形成する
工程と、前記一導電形の半導体基板の一方の表面から、
前記ゲート領域および前記逆並列ダイオードを構成する
反対導電形の領域を選択的に形成する工程と、前記半導
体基板の一方の表面に一導電形のエピタキシャル成長層
を形成する工程と、前記チャネル領域を画成するための
凹部、前記分離用リングを画成するための凹部および前
記フィールドリミッティングリングを画成するための凹
部を、前記エピタキシャル成長層から前記半導体基板の
一方の表面まで達するように形成する工程と、前記エピ
タキシャル成長層に、前記逆並列ダイオードを構成する
反対導電形の表面領域を形成する工程と、前記チャネル
領域を画成する凹部の底部に、前記ガード領域に対する
電極を形成する工程と、前記チャネル領域の上方に形成
された一方の主電極領域、前記半導体基板の他方の表面
に形成された他方の主電極領域に対する電極および前記
逆並列ダイオードの反対導電形の表面領域に対する電極
を形成する工程と、を具えることを特徴とするものであ
る。
【００２０】上述した本発明による静電誘導形半導体デ
バイスおよびその製造方法においては、前記フィールド
リミッティングリング、場合によっては分離用リングを
画成する凹部と、前記チャネルを画成する凹部との幅を
ほぼ同じ寸法に形成するのが好適である。このように構
成すると、全ての凹部を形成するエッチング処理は均一
に行なわれることになり、凹部の深さの変動を小さく抑
えることができる。例えば、同一ウエファ内に、幅がほ
ぼ４０〜６０μｍで、深さが１５μｍの複数のエッチン
グ溝を同時に形成する場合、エッチング深さのばらつき
は±１μｍ以内となることが確認されている。
バイスおよびその製造方法においては、前記フィールド
リミッティングリング、場合によっては分離用リングを
画成する凹部と、前記チャネルを画成する凹部との幅を
ほぼ同じ寸法に形成するのが好適である。このように構
成すると、全ての凹部を形成するエッチング処理は均一
に行なわれることになり、凹部の深さの変動を小さく抑
えることができる。例えば、同一ウエファ内に、幅がほ
ぼ４０〜６０μｍで、深さが１５μｍの複数のエッチン
グ溝を同時に形成する場合、エッチング深さのばらつき
は±１μｍ以内となることが確認されている。
【００２１】さらに、本発明においては、前記反対導電
形のガード領域と、前記反対導電形のフィールドリミッ
ティングリング、場合によっては分離用リングとをほぼ
同じ接合深さとすると共に、前記反対導電形のゲート領
域の深さよりも深くするのが好適である。このように構
成すると、デバイスのオフ時に、主電極間に電圧が印加
されたとき、空乏層がガード領域や、フィールドリミッ
ティングリングおよび分離用リングの下側に確実に拡が
ることになり、主接合部を中心とした電界の局部的な集
中を緩和できるので、順方向耐圧を一層高くすることが
できる。
形のガード領域と、前記反対導電形のフィールドリミッ
ティングリング、場合によっては分離用リングとをほぼ
同じ接合深さとすると共に、前記反対導電形のゲート領
域の深さよりも深くするのが好適である。このように構
成すると、デバイスのオフ時に、主電極間に電圧が印加
されたとき、空乏層がガード領域や、フィールドリミッ
ティングリングおよび分離用リングの下側に確実に拡が
ることになり、主接合部を中心とした電界の局部的な集
中を緩和できるので、順方向耐圧を一層高くすることが
できる。
【００２２】
【発明の実施の形態】図７〜９は、本発明による静電誘
導形サイリスタの第１の実施例を製造する順次の工程を
示す断面図である。図７に示す工程は、図３に示した従
来の工程と同じであり、真性（ｉ）またはｎ−形のシリ
コン基板１１に、後にガード領域およびフィールドリミ
ッティングリングとなるｐ＋形領域１２と、ゲート領域
を構成するｐ＋形領域１３とを形成した後、ｎ形シリコ
ンのエピタキシャル成長層１４を形成する。その後、エ
ピタキシャル成長層１４の全面にｎ ＋形拡散層１４’を
公知の拡散法で形成する。
導形サイリスタの第１の実施例を製造する順次の工程を
示す断面図である。図７に示す工程は、図３に示した従
来の工程と同じであり、真性（ｉ）またはｎ−形のシリ
コン基板１１に、後にガード領域およびフィールドリミ
ッティングリングとなるｐ＋形領域１２と、ゲート領域
を構成するｐ＋形領域１３とを形成した後、ｎ形シリコ
ンのエピタキシャル成長層１４を形成する。その後、エ
ピタキシャル成長層１４の全面にｎ ＋形拡散層１４’を
公知の拡散法で形成する。
【００２３】次に、図８に示すように、ガード領域およ
びフィールドリミッティングリングに対応する位置にお
いて、エピタキシャル成長層１４の表面からシリコン基
板１１に達するように凹部１５Ａおよび１５Ｂをウエッ
トエッチングによって形成する。本発明においては、従
来のように複数のフィールドリミッティングリング全体
をカバーするような巾の広い一つの凹部を形成するので
はなく、これらのフィールドリミッティングリングの各
々に対応するように巾の狭い凹部１５Ｂを形成する。こ
の場合、これらの凹部１５Ｂの巾はガード領域と対応す
る凹部１５Ａの巾とほぼ等しくするのが好適である。こ
の場合には、凹部１５Ａおよび１５Ｂの横断面形状はほ
ぼ等しくなり、主電極間に順方向電圧が印加されたと
き、空乏層の広がりが阻害されにくくなり、所望の順方
向耐圧を得ることが容易となる。
びフィールドリミッティングリングに対応する位置にお
いて、エピタキシャル成長層１４の表面からシリコン基
板１１に達するように凹部１５Ａおよび１５Ｂをウエッ
トエッチングによって形成する。本発明においては、従
来のように複数のフィールドリミッティングリング全体
をカバーするような巾の広い一つの凹部を形成するので
はなく、これらのフィールドリミッティングリングの各
々に対応するように巾の狭い凹部１５Ｂを形成する。こ
の場合、これらの凹部１５Ｂの巾はガード領域と対応す
る凹部１５Ａの巾とほぼ等しくするのが好適である。こ
の場合には、凹部１５Ａおよび１５Ｂの横断面形状はほ
ぼ等しくなり、主電極間に順方向電圧が印加されたと
き、空乏層の広がりが阻害されにくくなり、所望の順方
向耐圧を得ることが容易となる。
【００２４】上述したように凹部１５Ａおよび１５Ｂを
形成することによって、活性領域においては、隣接する
凹部１５Ａの間にチャネル１６およびｎ＋形カソード領
域１７よりなるカソード側単位セグメントＳが形成され
ると共に、各凹部１５Ａの下側にはｐ＋形ガード領域１
８が形成される。さらに、隣接する凹部１５Ｂの間に
は、ｐ＋形のフィールドリミッティングリング２０が形
成される。
形成することによって、活性領域においては、隣接する
凹部１５Ａの間にチャネル１６およびｎ＋形カソード領
域１７よりなるカソード側単位セグメントＳが形成され
ると共に、各凹部１５Ａの下側にはｐ＋形ガード領域１
８が形成される。さらに、隣接する凹部１５Ｂの間に
は、ｐ＋形のフィールドリミッティングリング２０が形
成される。
【００２５】以後の工程は、上述した従来の工程とほぼ
同じであり、図９に示すように、エピタキシャル成長層
１４の表面および凹部１５Ａ、１５Ｂの内壁にシリコン
酸化膜２１を形成し、このシリコン酸化膜に選択的に開
口を形成してカソード電極２２、ゲート電極２３を形成
する。さらに、シリコン基板１１の裏面には、ｎ形領域
２４、ｎ＋形領域２５、ｐ＋形領域２６およびアノード
電極２７を形成する。また、チップの端部には、チャネ
ルストップリング２８が形成されており、これに接続さ
れた電極２９が形成されている。
同じであり、図９に示すように、エピタキシャル成長層
１４の表面および凹部１５Ａ、１５Ｂの内壁にシリコン
酸化膜２１を形成し、このシリコン酸化膜に選択的に開
口を形成してカソード電極２２、ゲート電極２３を形成
する。さらに、シリコン基板１１の裏面には、ｎ形領域
２４、ｎ＋形領域２５、ｐ＋形領域２６およびアノード
電極２７を形成する。また、チップの端部には、チャネ
ルストップリング２８が形成されており、これに接続さ
れた電極２９が形成されている。
【００２６】図１０は、フィールドリミッティングリン
グ領域部分の構成を拡大して示すものである。本発明で
は、各フィールドリミッティングリング２０は、凹部１
５Ｂによって画成されているが、これらの凹部の巾は従
来のものに比べて狭いので、凹部の内部にｎ形のエピタ
キシャル成長層１４が残存することはない。この場合、
フィールドリミッティングリング２０の上部には、ｎ形
のエピタキシャル成長層１４が残っているが、これはシ
リコン基板１１からは分離されているので、サイリスタ
をターンオフする際に生じる空乏層３０は、フィールド
リミッティングリング２０を越えて延在することにな
り、十分高い順方向耐圧が得られる。順方向耐圧の設計
値を２，０００ボルトとし、各部の寸法および特性をほ
ぼ等しくした場合、図５に示す構造を有する従来の静電
誘導形サイリスタの順方向耐圧は、図１１の曲線Ａで示
すように１，２００ボルト程度と設計値よりも相当低い
ものであったが、図１０に示す本発明の静電誘導形サイ
リスタでは、曲線Ｂで示すように設計通りの２，０００
ボルトの順方向耐圧が得られた。しかも従来の静電誘導
形サイリスタでは、５００ボルトを越えた付近から漏れ
電流が流れ始めたが、本発明では２，０００ボルト近傍
まで漏れ電流が流れないことを確かめた。
グ領域部分の構成を拡大して示すものである。本発明で
は、各フィールドリミッティングリング２０は、凹部１
５Ｂによって画成されているが、これらの凹部の巾は従
来のものに比べて狭いので、凹部の内部にｎ形のエピタ
キシャル成長層１４が残存することはない。この場合、
フィールドリミッティングリング２０の上部には、ｎ形
のエピタキシャル成長層１４が残っているが、これはシ
リコン基板１１からは分離されているので、サイリスタ
をターンオフする際に生じる空乏層３０は、フィールド
リミッティングリング２０を越えて延在することにな
り、十分高い順方向耐圧が得られる。順方向耐圧の設計
値を２，０００ボルトとし、各部の寸法および特性をほ
ぼ等しくした場合、図５に示す構造を有する従来の静電
誘導形サイリスタの順方向耐圧は、図１１の曲線Ａで示
すように１，２００ボルト程度と設計値よりも相当低い
ものであったが、図１０に示す本発明の静電誘導形サイ
リスタでは、曲線Ｂで示すように設計通りの２，０００
ボルトの順方向耐圧が得られた。しかも従来の静電誘導
形サイリスタでは、５００ボルトを越えた付近から漏れ
電流が流れ始めたが、本発明では２，０００ボルト近傍
まで漏れ電流が流れないことを確かめた。
【００２７】図１２は、本発明による静電誘導形サイリ
スタの第２の実施例を示すものである。本例では、静電
誘導形サイリスタと逆並列にダイオードを設けた逆導電
形の静電誘導形サイリスタとして構成したものである。
この逆導電形の静電誘導形サイリスタにおいては、チャ
ネル１６が形成されている能動領域を囲むように複数の
ｐ＋形の分離用リング４１が形成され、さらにその外側
にダイオードが形成されている。本例では、このダイオ
ードはチャネル１６に埋設されているｐ＋形ゲート領域
１６と同時に形成されたｐ＋形の埋設領域４２と、エピ
タキシャル成長層１４の表面に形成された複数のｐ＋形
の表面領域４３と、これらの表面領域に接続されたアノ
ード電極４４とを有している。このダイオードのアノー
ド電極４４は、サイリスタのカソード電極２２と接続さ
れている。
スタの第２の実施例を示すものである。本例では、静電
誘導形サイリスタと逆並列にダイオードを設けた逆導電
形の静電誘導形サイリスタとして構成したものである。
この逆導電形の静電誘導形サイリスタにおいては、チャ
ネル１６が形成されている能動領域を囲むように複数の
ｐ＋形の分離用リング４１が形成され、さらにその外側
にダイオードが形成されている。本例では、このダイオ
ードはチャネル１６に埋設されているｐ＋形ゲート領域
１６と同時に形成されたｐ＋形の埋設領域４２と、エピ
タキシャル成長層１４の表面に形成された複数のｐ＋形
の表面領域４３と、これらの表面領域に接続されたアノ
ード電極４４とを有している。このダイオードのアノー
ド電極４４は、サイリスタのカソード電極２２と接続さ
れている。
【００２８】逆並列ダイオードの外側には、複数のｐ＋
形のフィールドリミッティングリング２０を形成し、さ
らにその外側にチャネルリミットリング２８およびそれ
に接続された電極２９が形成されている。この電極２９
はフローティング電位に保たれる。
形のフィールドリミッティングリング２０を形成し、さ
らにその外側にチャネルリミットリング２８およびそれ
に接続された電極２９が形成されている。この電極２９
はフローティング電位に保たれる。
【００２９】本例においても、能動領域を囲む分離領域
を構成する複数の分離用リング４１は、主デバイスの凹
部１５Ａと同じ巾およびピッチで形成された凹部１５Ｃ
によって画成されているので、エッチング時、活性なエ
ッチング種の供給と、エッチングを終えた不活性なエッ
チング液の残留とが均一となるため、全域に亘って均一
にエッチングが進行する。このため、主電極間に順方向
電圧が印加されたとき、空乏層の広がりを阻止する、凹
部内分離用リング間におけるエピタキシャル成長層１４
の残留が発生しにくい。したがって静電誘導形サイリス
タのオフ時に、主電極間に電圧が印加されたとき、空乏
層が分離用リング２０の下側を経てフィールドリミッテ
ィングリング２０の下側まで達するように形成され、順
方向耐圧を基板設計通り十分に高くすることができる。
本例においても、分離用リング４１を画成する凹部１５
Ｃの横断面形状は、ガード領域１８を画成する凹部１５
Ａおよびフィールドリミッティングリング２０を画成す
る凹部１５Ｂとほぼ等しくするのが好適である。
を構成する複数の分離用リング４１は、主デバイスの凹
部１５Ａと同じ巾およびピッチで形成された凹部１５Ｃ
によって画成されているので、エッチング時、活性なエ
ッチング種の供給と、エッチングを終えた不活性なエッ
チング液の残留とが均一となるため、全域に亘って均一
にエッチングが進行する。このため、主電極間に順方向
電圧が印加されたとき、空乏層の広がりを阻止する、凹
部内分離用リング間におけるエピタキシャル成長層１４
の残留が発生しにくい。したがって静電誘導形サイリス
タのオフ時に、主電極間に電圧が印加されたとき、空乏
層が分離用リング２０の下側を経てフィールドリミッテ
ィングリング２０の下側まで達するように形成され、順
方向耐圧を基板設計通り十分に高くすることができる。
本例においても、分離用リング４１を画成する凹部１５
Ｃの横断面形状は、ガード領域１８を画成する凹部１５
Ａおよびフィールドリミッティングリング２０を画成す
る凹部１５Ｂとほぼ等しくするのが好適である。
【００３０】本発明は上述した実施例のみに限定される
ものではなく、幾多の変更や変形が可能である。例え
ば、フィールドリミッティングリングや分離用リングの
本数は、２本以上であれば任意に設定することができ
る。また、本発明は上述した実施例のように静電誘導形
サイリスタや逆導通形の静電誘導形サイリスタに適用す
るのが特に好適であるが、静電誘導形トランジスタなど
にも適用することもできる。
ものではなく、幾多の変更や変形が可能である。例え
ば、フィールドリミッティングリングや分離用リングの
本数は、２本以上であれば任意に設定することができ
る。また、本発明は上述した実施例のように静電誘導形
サイリスタや逆導通形の静電誘導形サイリスタに適用す
るのが特に好適であるが、静電誘導形トランジスタなど
にも適用することもできる。
【００３１】
【発明の効果】上述したように、本発明によれば、フィ
ールドリミッティングリングや分離用リングを、巾の狭
い凹部によって画成するようにしたので、凹部を形成す
る際のエッチングプロセスは均一に行なわれ、凹部内に
エピタキシャル成長層が残存することはなくなるので、
空乏層はフィールドリミッティングリングや分離用リン
グを越えて拡がることができ、オフ時の順方向耐圧を十
分高くすることができ、信頼性を向上することができ
る。
ールドリミッティングリングや分離用リングを、巾の狭
い凹部によって画成するようにしたので、凹部を形成す
る際のエッチングプロセスは均一に行なわれ、凹部内に
エピタキシャル成長層が残存することはなくなるので、
空乏層はフィールドリミッティングリングや分離用リン
グを越えて拡がることができ、オフ時の順方向耐圧を十
分高くすることができ、信頼性を向上することができ
る。
【００３２】また、フィールドリミッティングリングや
分離用リングを画成する凹部の横断面形状を、チャネル
を画成する凹部の横断面形状とほぼ等しくすることによ
って、平面的に見た凹部の分布を均一とすることがで
き、主デバイス部のゲート駆動による動作特性をさらに
改善することができる。
分離用リングを画成する凹部の横断面形状を、チャネル
を画成する凹部の横断面形状とほぼ等しくすることによ
って、平面的に見た凹部の分布を均一とすることがで
き、主デバイス部のゲート駆動による動作特性をさらに
改善することができる。
【図面の簡単な説明】
【図１】 図１は、従来の静電誘導形サイリスタの製造
工程を示す断面図である。
工程を示す断面図である。
【図２】 図２は、その次の工程を示す断面図である。
【図３】 図３は、その次の工程を示す断面図である。
【図４】 図４は、その次の工程を示す断面図である。
【図５】 図５は、その次の工程を示す断面図である。
【図６】 図６は、従来の静電誘導形サイリスタのフィ
ールドリミッティグ領域の構造を拡大して示す断面図で
ある。
ールドリミッティグ領域の構造を拡大して示す断面図で
ある。
【図７】 図７は、本発明による静電誘導形サイリスタ
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図８】 図８は、次の工程を示す断面図である。
【図９】 図９は、次の工程を示す断面図である。
【図１０】 図１０は、本発明による静電誘導形サイリ
スタのフィールドリミッティングリング領域を拡大して
示す断面図である。
スタのフィールドリミッティングリング領域を拡大して
示す断面図である。
【図１１】 図１１は、従来のサイリスタと本発明によ
るサイリスタとの順方向耐圧特性を示すグラフである。
るサイリスタとの順方向耐圧特性を示すグラフである。
【図１２】 図１２は、本発明による逆導通形の静電誘
導形サイリスタの構造を示す断面図である。
導形サイリスタの構造を示す断面図である。
１１ シリコン基板、 １２、１３ ｐ＋形領域、 １
４ ｎ形エピタキシャル成長層、 １４’ ｎ＋形表面
領域、 １５Ａ、１５Ｂ、１５Ｃ 凹部、 １６チャネ
ル、 １７ カソード領域、 １８ ガード領域、 ２
０ フィールドリミッティングリング、 ２１ シリコ
ン酸化膜、 ２２ カソード電極、 ２３ ゲート電
極、 ２６ アノード領域、 ２７ アノード電極、
３０ 空乏層
４ ｎ形エピタキシャル成長層、 １４’ ｎ＋形表面
領域、 １５Ａ、１５Ｂ、１５Ｃ 凹部、 １６チャネ
ル、 １７ カソード領域、 １８ ガード領域、 ２
０ フィールドリミッティングリング、 ２１ シリコ
ン酸化膜、 ２２ カソード電極、 ２３ ゲート電
極、 ２６ アノード領域、 ２７ アノード電極、
３０ 空乏層
Claims (12)
- 【請求項１】 一導電形の半導体基板と、その一方の表
面に形成された一導電形のエピタキシャル成長層と、こ
のエピタキシャル成長層の表面から前記半導体基板まで
達するように延在し、前記エピタキシャル成長層によっ
て複数の一方の主電極領域を画成するように形成された
複数の凹部と、隣接する凹部の間に存在するチャネル領
域に埋設された反対導電形のゲート領域と、前記凹部の
各々の底部に形成された反対導電形のガード領域と、前
記半導体基板の他方の表面に形成された他方の主電極領
域と、前記一方の主電極領域、チャネル領域、ゲート領
域およびガード領域を囲むように形成された複数の反対
導電形のフィールドリミッティングリングとを具える静
電誘導形半導体デバイスにおいて、前記反対導電形のフ
ィールドリミッティングリングの各々を、前記エピタキ
シャル成長層から前記半導体基板の一方の表面まで達す
る凹部によって挟まれた一導電形のエピタキシャル成長
層の下側に形成したことを特徴とする静電誘導形半導体
デバイス。 - 【請求項２】 前記フィールドリミッティングリングを
画成する凹部と、前記チャネルを画成する凹部とをほぼ
同じ横断面寸法に形成したことを特徴とする請求項１に
記載の静電誘導形半導体デバイス。 - 【請求項３】 前記反対導電形のガード領域と、前記反
対導電形のフィールドリミッティングリングとをほぼ同
じ接合深さとすると共に、前記反対導電形のゲート領域
の接合深さよりも深くしたことを特徴とする請求項２に
記載の静電誘導半導体デバイス。 - 【請求項４】 前記フィールドリミッティングリングの
上側にある一導電形のエピタキシャル成長層の上に電極
を設けたことを特徴とする請求項１〜３の何れかに記載
の静電誘導半導体デバイス。 - 【請求項５】 前記フィールドリミッティングリングの
上側にある一導電形のエピタキシャル成長層を絶縁膜で
覆ったことを特徴とする請求項１〜３の何れかに記載の
静電誘導半導体デバイス。 - 【請求項６】 一導電形の半導体基板と、その一方の表
面に形成された一導電形のエピタキシャル成長層と、こ
のエピタキシャル成長層の表面から前記半導体基板まで
達するように延在し、前記エピタキシャル成長層によっ
て複数の一方の主電極領域を画成するように形成された
複数の凹部と、隣接する凹部の間に存在するチャネル領
域に埋設された反対導電形のゲート領域と、前記凹部の
各々の底部に形成された反対導電形のガード領域と、前
記半導体基板の他方の表面に形成された他方の主電極領
域と、前記一方の主電極領域、チャネル領域、ゲート領
域およびガード領域を囲むように形成された複数の分離
用リングと、これらの分離用リングの外側に形成され、
前記一導電形の半導体基板および少なくとも前記エピタ
キシャル成長層に形成された反対導電形の表面領域によ
ってエミッタ領域が構成された逆並列ダイオードのと、
この逆並列ダイオードの外側に形成された複数のフィー
ルドリミッティングリングとを具える逆導通形の静電誘
導形半導体デバイスにおいて、前記複数の分離用リング
の各々を、前記エピタキシャル成長層から前記半導体基
板の一方の表面まで達する凹部によって挟まれた一導電
形のエピタキシャル成長層の下側に形成された反対導電
形の領域で構成し、前記複数のフィールドリミッティン
グリングの各々を、前記エピタキシャル成長層から前記
半導体基板の一方の表面まで達する凹部によって挟まれ
た一導電形のエピタキシャル成長層の下側に形成された
反対導電形の領域で構成したことを特徴とする静電誘導
形半導体デバイス。 - 【請求項７】 前記分離用リングを画成する凹部および
前記フィールドリミッティングリングを画成する凹部の
横断面形状を、前記チャネル領域を画成する凹部の横断
面形状とほぼ等しくしたことを特徴とする請求項４に記
載の静電誘導形半導体デバイス。 - 【請求項８】 前記反対導電形のガード領域、前記反対
導電形の分離用リングおよび前記反対導電形のフィール
ドリミッティングリングをほぼ同じ接合深さとすると共
に、前記反対導電形のゲート領域の接合深さよりも深く
したことを特徴とする請求項７に記載の静電誘導半導体
デバイス。 - 【請求項９】 一導電形の半導体基板と、その一方の表
面に形成された一導電形のエピタキシャル成長層と、こ
のエピタキシャル成長層の表面から前記半導体基板まで
達するように延在し、前記エピタキシャル成長層によっ
て複数の一方の主電極領域を画成するように形成された
複数の凹部と、隣接する凹部の間に存在するチャネル領
域に埋設された反対導電形のゲート領域と、前記凹部の
各々の底部に形成された反対導電形のガード領域と、前
記半導体基板の他方の表面に形成された他方の主電極領
域と、前記一方の主電極領域、チャネル領域、ゲート領
域およびガード領域を囲むように形成された複数の反対
導電形のフィールドリミッティングリングとを具え、こ
れらフィールドリミッティングリングの各々を、前記エ
ピタキシャル成長層の表面から前記半導体基板まで達す
る凹部によって挟まれた一導電形のエピタキシャル成長
層の下側に形成した静電誘導形半導体デバイスを製造す
るに当たり、 前記一導電形の半導体基板の一方の表面から、前記ガー
ド領域およびフィールドリミッティングリングを構成す
る反対導電形の領域を選択的に形成する工程と、 前記一導電形の半導体基板の一方の表面から、前記ゲー
ト領域を構成する反対導電形の領域を選択的に形成する
工程と、 この半導体基板の一方の表面に一導電形のエピタキシャ
ル成長層を形成する工程と、 前記チャネル領域を画成するための凹部および前記フィ
ールドリミッティングリングを画成するための凹部を、
前記エピタキシャル成長層から前記半導体基板の一方の
表面まで達するように形成する工程と、 前記チャネル領域を画成する凹部の底部に、前記ガード
領域に対する電極を形成する工程と、 前記チャネル領域の上方に形成された一方の主電極領域
および前記半導体基板の他方の表面に形成された他方の
主電極領域に対する電極を形成する工程と、を具えるこ
とを特徴とする静電誘導形半導体デバイスの製造方法。 - 【請求項１０】 前記フィールドリミッティングリング
を画成する凹部と、前記チャネルを画成する凹部とをほ
ぼ同じ横断面寸法に形成することを特徴とする請求項９
に記載の静電誘導形半導体デバイスの製造方法。 - 【請求項１１】 一導電形の半導体基板と、その一方の
表面に形成された一導電形のエピタキシャル成長層と、
このエピタキシャル成長層の表面から前記半導体基板ま
で達するように延在し、前記エピタキシャル成長層によ
って複数の一方の主電極領域を画成するように形成され
た複数の凹部と、隣接する凹部の間に存在するチャネル
領域に埋設された反対導電形のゲート領域と、前記凹部
の各々の底部に形成された反対導電形のガード領域と、
前記半導体基板の他方の表面に形成された他方の主電極
領域と、前記一方の主電極領域、チャネル領域、ゲート
領域およびガード領域を囲むように形成された複数の分
離用リングと、これらの分離用リングの外側に形成さ
れ、前記一導電形の半導体基板、この半導体基板に埋設
された反対導電形の領域および前記エピタキシャル成長
層に形成された反対導電形の表面領域によってエミッタ
領域が構成された逆並列ダイオードと、この逆並列ダイ
オードの外側に形成された複数のフィールドリミッティ
ングリングとを具え、前記複数の分離用リングの各々
を、前記エピタキシャル成長層から前記半導体基板の一
方の表面まで達する凹部によって挟まれた一導電形のエ
ピタキシャル成長層の下側に形成された反対導電形の領
域で構成し、前記複数のフィールドリミッティングリン
グの各々を、前記エピタキシャル成長層から前記半導体
基板の一方の表面まで達する凹部によって挟まれた一導
電形のエピタキシャル成長層の下側に形成された反対導
電形の領域で構成した逆導通形の静電誘導形半導体デバ
イスを製造するに当たり、 前記一導電形の半導体基板の一方の表面から、前記ガー
ド領域、前記分離用リングを構成する反対導電形の領域
および前記フィールドリミッティングリングを構成する
反対導電形の領域を選択的に形成する工程と、 前記一導電形の半導体基板の一方の表面から、前記ゲー
ト領域および前記逆並列ダイオードのエミッタ領域を構
成する反対導電形の領域を選択的に形成する工程と、 前記半導体基板の一方の表面に一導電形のエピタキシャ
ル成長層を形成する工程と、 前記チャネル領域を画成するための凹部、前記分離用リ
ングを画成するための凹部および前記フィールドリミッ
ティングリングを画成するための凹部を、前記エピタキ
シャル成長層から前記半導体基板の一方の表面まで達す
るように形成する工程と、 前記エピタキシャル成長層に、前記逆並列ダイオードの
エミッタ領域を構成する反対導電形の表面領域を形成す
る工程と、 前記チャネル領域を画成する凹部の底部に、前記ガード
領域に対する電極を形成する工程と、 前記チャネル領域の上方に形成された一方の主電極領
域、前記半導体基板の他方の表面に形成された他方の主
電極領域に対する電極および前記逆並列ダイオードのエ
ミッタ領域を構成する反対導電形の表面領域に対する電
極を形成する工程と、を具えることを特徴とする静電誘
導形半導体デバイスの製造方法。 - 【請求項１２】 前記チャネルを画成する凹部、前記分
離用リングを画成する凹部および前記フィールドリミッ
ティングリングを画成する凹部をほぼ同じ横断面寸法に
形成することを特徴とする請求項１１に記載の静電誘導
形半導体デバイスの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29503299A JP4458588B2 (ja) | 1999-10-18 | 1999-10-18 | 静電誘導型半導体デバイスおよびその製造方法 |
| DE60037562T DE60037562T2 (de) | 1999-10-18 | 2000-10-17 | Statische Induktion Halbleiteranordnung und Verfahren zur Herstellung |
| EP00309145A EP1094524B1 (en) | 1999-10-18 | 2000-10-17 | A static induction semiconductor device and a method for manufacturing the same |
| US09/691,016 US6558996B1 (en) | 1999-10-18 | 2000-10-18 | Edge structure for relaxing electric field of semiconductor device having an embedded type diffusion structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29503299A JP4458588B2 (ja) | 1999-10-18 | 1999-10-18 | 静電誘導型半導体デバイスおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001119014A true JP2001119014A (ja) | 2001-04-27 |
| JP4458588B2 JP4458588B2 (ja) | 2010-04-28 |
Family
ID=17815448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29503299A Expired - Lifetime JP4458588B2 (ja) | 1999-10-18 | 1999-10-18 | 静電誘導型半導体デバイスおよびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6558996B1 (ja) |
| EP (1) | EP1094524B1 (ja) |
| JP (1) | JP4458588B2 (ja) |
| DE (1) | DE60037562T2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005236170A (ja) * | 2004-02-23 | 2005-09-02 | Ngk Insulators Ltd | 半導体装置 |
| JP2005276862A (ja) * | 2004-03-22 | 2005-10-06 | Ngk Insulators Ltd | 半導体装置 |
| JP2012109601A (ja) * | 2012-02-01 | 2012-06-07 | Ngk Insulators Ltd | 半導体装置 |
| EP2608265A2 (en) | 2011-12-22 | 2013-06-26 | NGK Insulators, Ltd. | Semiconductor device having a gate electrode |
| EP2608266A2 (en) | 2011-12-22 | 2013-06-26 | NGK Insulators, Ltd. | Semiconductor device having a gate electrode |
| JP2016187006A (ja) * | 2015-03-27 | 2016-10-27 | 日本碍子株式会社 | 半導体装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7768092B2 (en) * | 2005-07-20 | 2010-08-03 | Cree Sweden Ab | Semiconductor device comprising a junction having a plurality of rings |
| JP2013168564A (ja) * | 2012-02-16 | 2013-08-29 | Ngk Insulators Ltd | 半導体装置及びその製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5175598A (en) * | 1978-01-06 | 1992-12-29 | Zaidan Hojin Handotai Kenkyu Shinkokai | Semiconductor switching device |
| JPS6443863A (en) | 1987-08-12 | 1989-02-16 | Hitachi Ltd | Pcm signal recording device |
| JPH04206574A (ja) * | 1990-11-30 | 1992-07-28 | Yazaki Corp | 埋込ゲート形半導体素子及びその製造方法 |
| JPH07302896A (ja) * | 1994-04-28 | 1995-11-14 | Ngk Insulators Ltd | 半導体装置およびその製造方法 |
| JP3171301B2 (ja) * | 1994-12-28 | 2001-05-28 | 矢崎総業株式会社 | 埋込ゲート型半導体装置 |
| US5682044A (en) * | 1995-01-31 | 1997-10-28 | Takashige Tamamushi | Reverse conducting thyristor with a planar-gate, buried-gate, or recessed-gate structure |
| WO1998012755A1 (fr) * | 1996-09-17 | 1998-03-26 | Ngk Insulators, Ltd. | Dispositif semi-conducteur |
-
1999
- 1999-10-18 JP JP29503299A patent/JP4458588B2/ja not_active Expired - Lifetime
-
2000
- 2000-10-17 DE DE60037562T patent/DE60037562T2/de not_active Expired - Lifetime
- 2000-10-17 EP EP00309145A patent/EP1094524B1/en not_active Expired - Lifetime
- 2000-10-18 US US09/691,016 patent/US6558996B1/en not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005236170A (ja) * | 2004-02-23 | 2005-09-02 | Ngk Insulators Ltd | 半導体装置 |
| JP2005276862A (ja) * | 2004-03-22 | 2005-10-06 | Ngk Insulators Ltd | 半導体装置 |
| EP2608265A2 (en) | 2011-12-22 | 2013-06-26 | NGK Insulators, Ltd. | Semiconductor device having a gate electrode |
| EP2608266A2 (en) | 2011-12-22 | 2013-06-26 | NGK Insulators, Ltd. | Semiconductor device having a gate electrode |
| US9159820B2 (en) | 2011-12-22 | 2015-10-13 | Ngk Insulators, Ltd. | Buried gate static induction thyristor |
| JP2012109601A (ja) * | 2012-02-01 | 2012-06-07 | Ngk Insulators Ltd | 半導体装置 |
| JP2016187006A (ja) * | 2015-03-27 | 2016-10-27 | 日本碍子株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1094524A2 (en) | 2001-04-25 |
| EP1094524B1 (en) | 2007-12-26 |
| JP4458588B2 (ja) | 2010-04-28 |
| DE60037562T2 (de) | 2009-01-08 |
| US6558996B1 (en) | 2003-05-06 |
| DE60037562D1 (de) | 2008-02-07 |
| EP1094524A3 (en) | 2003-05-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN110061050B (zh) | 半导体器件和具有势垒区的绝缘栅双极型晶体管 | |
| JP3413250B2 (ja) | 半導体装置及びその製造方法 | |
| JP5044117B2 (ja) | 炭化珪素バイポーラ型半導体装置 | |
| US8148748B2 (en) | Adjustable field effect rectifier | |
| EP1255302B1 (en) | Method for fabricating forward and reverse blocking devices | |
| US9159819B2 (en) | Semiconductor device and RC-IGBT with zones directly adjoining a rear side electrode | |
| US20110309464A1 (en) | Semiconductor device including cell region and peripheral region having high breakdown voltage structure | |
| JP2000114520A (ja) | 電力用半導体装置 | |
| JP2005285913A (ja) | 半導体装置およびその製造方法 | |
| CN110914997A (zh) | 具有locos沟槽的半导体器件 | |
| EP2232559B1 (en) | Adjustable field effect rectifier | |
| JP3435635B2 (ja) | 絶縁ゲート型半導体装置、およびその製造方法ならびにインバータ回路 | |
| JP2008042013A (ja) | 半導体装置の製造方法 | |
| JP2000294804A (ja) | ショットキーバリアダイオードおよびその製造方法 | |
| CN116547789A (zh) | 具有沟槽底部屏蔽结构的沟槽半导体装置 | |
| JP4458588B2 (ja) | 静電誘導型半導体デバイスおよびその製造方法 | |
| JP2002261281A (ja) | 絶縁ゲートバイポーラトランジスタの製造方法 | |
| KR101448158B1 (ko) | 저전압-고전류용 고성능 고속회복다이오드(ｈｐ－ｆｒｄ) 및 그 제조방법 | |
| JP2004221370A (ja) | 半導体装置 | |
| JP2000164859A (ja) | 半導体装置及びその製造方法 | |
| JPH07226514A (ja) | 高導電率絶縁ゲートバイポーラトランジスタ集積構造 | |
| JP2000188397A (ja) | 半導体装置及びその製造方法 | |
| US6107127A (en) | Method of making shallow well MOSFET structure | |
| JPH10335630A (ja) | 半導体装置及びその製造方法 | |
| JP2002222951A (ja) | 絶縁ゲート型バイポーラトランジスタ（ｉｇｂｔ）素子のスイッチング速度の制御方法、その構造及び製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050830 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060601 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090728 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090924 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20090924 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100209 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100209 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4458588 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130219 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130219 Year of fee payment: 3 |
|
| EXPY | Cancellation because of completion of term |