JP2001116807A - パターンオブジェクト作成方式 - Google Patents
パターンオブジェクト作成方式Info
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- JP2001116807A JP2001116807A JP29565999A JP29565999A JP2001116807A JP 2001116807 A JP2001116807 A JP 2001116807A JP 29565999 A JP29565999 A JP 29565999A JP 29565999 A JP29565999 A JP 29565999A JP 2001116807 A JP2001116807 A JP 2001116807A
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Abstract
(57)【要約】
【課題】 テストパターン，テストプログラム，および
テスト治具を異なるＬＳＩで共用できるようにし、ＬＳ
Ｉのテストにおける処理効率の向上を図る。 【解決手段】 個別テストパターン作成手段１１は、Ｌ
ＳＩピンアサイン情報１に基づいてピン情報テーブル１
５を作成し、パターンなし論理ピンに対するパターンを
有するパターンデータを共通テストパターン２に対し追
加して個別テストパターン７を作成する。ダミーパター
ン追加手段１２は、未使用テスタピンに対するダミーパ
ターンを有するダミーパターンデータを、品種テストパ
ターン３が付加された個別テストパターン７に対して追
加し、ダミーパターン追加テストパターン８を作成す
る。パターンオブジェクト作成手段１３は、ダミーパタ
ン追加テストパターン８，テスト項目情報４，およびタ
イミング情報５に基づいてパターンオブジェクト９を作
成する。
テスト治具を異なるＬＳＩで共用できるようにし、ＬＳ
Ｉのテストにおける処理効率の向上を図る。 【解決手段】 個別テストパターン作成手段１１は、Ｌ
ＳＩピンアサイン情報１に基づいてピン情報テーブル１
５を作成し、パターンなし論理ピンに対するパターンを
有するパターンデータを共通テストパターン２に対し追
加して個別テストパターン７を作成する。ダミーパター
ン追加手段１２は、未使用テスタピンに対するダミーパ
ターンを有するダミーパターンデータを、品種テストパ
ターン３が付加された個別テストパターン７に対して追
加し、ダミーパターン追加テストパターン８を作成す
る。パターンオブジェクト作成手段１３は、ダミーパタ
ン追加テストパターン８，テスト項目情報４，およびタ
イミング情報５に基づいてパターンオブジェクト９を作
成する。
Description
【０００１】
【発明の属する技術分野】本発明は、パターンオブジェ
クト（ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒ
ａｔｉｏｎ ｃｉｒｃｕｉｔ）テスタに直接ロード可能
なフォーマット形式に変換されたテストパターン）の作
成を行うパターンオブジェクト作成方式に関する。
クト（ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒ
ａｔｉｏｎ ｃｉｒｃｕｉｔ）テスタに直接ロード可能
なフォーマット形式に変換されたテストパターン）の作
成を行うパターンオブジェクト作成方式に関する。
【０００２】
【従来の技術】従来、この種のパターンオブジェクト作
成方式は、設計者により作成されたテストパターンを、
ＬＳＩテスタのメモリ容量をチェックしながら変換し
て、パターンオブジェクトを作成していた（例えば、特
許２８７１５２６号公報に記載された「テストパターン
変換システム」参照）。
成方式は、設計者により作成されたテストパターンを、
ＬＳＩテスタのメモリ容量をチェックしながら変換し
て、パターンオブジェクトを作成していた（例えば、特
許２８７１５２６号公報に記載された「テストパターン
変換システム」参照）。
【０００３】また、従来技術においては、テストプログ
ラムは、テスト項目とパターンオブジェクトとの対応を
パターンオブジェクトのアドレスで取っていた。例え
ば、特開平１０−４８３００号公報に記載された「個別
テストプログラム作成方式」においては、変換されたパ
ターンアドレスがパターンアドレス対応手段によってＬ
ＳＩ個別のテストプログラムに取り込まれている。
ラムは、テスト項目とパターンオブジェクトとの対応を
パターンオブジェクトのアドレスで取っていた。例え
ば、特開平１０−４８３００号公報に記載された「個別
テストプログラム作成方式」においては、変換されたパ
ターンアドレスがパターンアドレス対応手段によってＬ
ＳＩ個別のテストプログラムに取り込まれている。
【０００４】
【発明が解決しようとする課題】上述した従来のパター
ンオブジェクト作成方式には、次のような問題点があっ
た。
ンオブジェクト作成方式には、次のような問題点があっ
た。
【０００５】第１の問題点は、テスト内容が同じであっ
ても、共通項目のテストパターンの作成をテスト対象の
個々のＬＳＩ毎に行う必要があるので、処理が非効率的
になるということである。
ても、共通項目のテストパターンの作成をテスト対象の
個々のＬＳＩ毎に行う必要があるので、処理が非効率的
になるということである。
【０００６】このような問題点が生じる理由は、ＬＳＩ
個別に使用しているピン数が異なることから、異なるＬ
ＳＩのテストパターンをそのままでは共用することがで
きず、それぞれのＬＳＩのケースに見合うテストパター
ンを作成する必要があるからである。
個別に使用しているピン数が異なることから、異なるＬ
ＳＩのテストパターンをそのままでは共用することがで
きず、それぞれのＬＳＩのケースに見合うテストパター
ンを作成する必要があるからである。
【０００７】第２の問題点は、異なるＬＳＩについてＬ
ＳＩテスタのテスト治具を共用することができない、あ
るいは共用する場合には個別のテストプログラムが必要
になるということである。
ＳＩテスタのテスト治具を共用することができない、あ
るいは共用する場合には個別のテストプログラムが必要
になるということである。
【０００８】このような問題点が生じる理由は、最近の
高周波数のＬＳＩでは、テスト時にテストパターンによ
って入力データや出力データの与えられないピンは、ノ
イズの影響を受けて正しくテストできないので、テスト
治具にテストパターンが与えられなくても影響がないよ
うに、個別のテスト治具または個別のテストプログラム
で個別の処理が必要になるからである。
高周波数のＬＳＩでは、テスト時にテストパターンによ
って入力データや出力データの与えられないピンは、ノ
イズの影響を受けて正しくテストできないので、テスト
治具にテストパターンが与えられなくても影響がないよ
うに、個別のテスト治具または個別のテストプログラム
で個別の処理が必要になるからである。
【０００９】第３の問題点は、ＬＳＩ個別にテストプロ
グラムが必要となり（異なるＬＳＩについてテストプロ
グラムを共用できず）、テストプログラムの作成のため
の作成コストが大きくなるということである。
グラムが必要となり（異なるＬＳＩについてテストプロ
グラムを共用できず）、テストプログラムの作成のため
の作成コストが大きくなるということである。
【００１０】このような問題点が生じる理由は、従来の
テストプログラムは、テスト項目とパターンオブジェク
トとの対応をパターンオブジェクトのアドレスで取って
いたので、ＬＳＩ個別にそのアドレスが違うことから
（第２の問題点の理由で述べた事項にも基拠する）、Ｌ
ＳＩ個別にテストプログラムを作成することが必要にな
るからである。
テストプログラムは、テスト項目とパターンオブジェク
トとの対応をパターンオブジェクトのアドレスで取って
いたので、ＬＳＩ個別にそのアドレスが違うことから
（第２の問題点の理由で述べた事項にも基拠する）、Ｌ
ＳＩ個別にテストプログラムを作成することが必要にな
るからである。
【００１１】本発明の目的は、上述の点に鑑み、これま
でＬＳＩ個別に作成・修正していたテストパターン，テ
ストプログラム，およびＬＳＩテスタのテスト治具を複
数の異なるＬＳＩで共用化することを可能にし、ＬＳＩ
のテストにおける処理効率の向上を実現することができ
るパターンオブジェクト作成方式を提供することにあ
る。
でＬＳＩ個別に作成・修正していたテストパターン，テ
ストプログラム，およびＬＳＩテスタのテスト治具を複
数の異なるＬＳＩで共用化することを可能にし、ＬＳＩ
のテストにおける処理効率の向上を実現することができ
るパターンオブジェクト作成方式を提供することにあ
る。
【００１２】このようなパターンオブジェクト作成方式
を実現することで、少量、多品種のＬＳＩを開発する際
に、ＬＳＩ毎の差分を自動的に調整することができ、テ
ストパターン，テストプログラム，およびＬＳＩテスタ
のテスト治具を共用することができるので、テストパタ
ーンやテストプログラムの作成期間の短期間化およびテ
スト治具共用による低コストなテストの実現が可能にな
る。
を実現することで、少量、多品種のＬＳＩを開発する際
に、ＬＳＩ毎の差分を自動的に調整することができ、テ
ストパターン，テストプログラム，およびＬＳＩテスタ
のテスト治具を共用することができるので、テストパタ
ーンやテストプログラムの作成期間の短期間化およびテ
スト治具共用による低コストなテストの実現が可能にな
る。
【００１３】
【課題を解決するための手段】本発明のパターンオブジ
ェクト作成方式は、ＬＳＩピンアサイン情報に基づいて
論理ピン名，属性，およびテスタピン番号からなるエン
トリを備えるピン情報テーブルを作成し、前記ピン情報
テーブル中のパターンなし論理ピンのエントリに対する
パターンを当該エントリ中の属性に基づいて生成し、当
該パターンを有するパターンデータを共通テストパター
ンに対して追加してテスト対象のＬＳＩの個別テストパ
ターンを作成する個別テストパターン作成手段と、前記
個別テストパターン作成手段により作成された個別テス
トパターンに品種テストパターンを付加し、前記ピン情
報テーブル中の未使用テスタピンのエントリに対するダ
ミーパターンを生成し、当該ダミーパターンを有するダ
ミーパターンデータを品種テストパターンが付加された
個別テストパターンに対して追加してダミーパターン追
加テストパターンを作成するダミーパターン追加手段
と、前記ダミーパターン追加手段により作成されたダミ
ーパタン追加テストパターン，テストプログラム上のテ
スト項目とパターン要素番号との対応関係を示すテスト
項目情報，およびテストパターンのタイミング指定を示
すタイミング情報に基づいてパターンオブジェクトを作
成するパターンオブジェクト作成手段とを有する。
ェクト作成方式は、ＬＳＩピンアサイン情報に基づいて
論理ピン名，属性，およびテスタピン番号からなるエン
トリを備えるピン情報テーブルを作成し、前記ピン情報
テーブル中のパターンなし論理ピンのエントリに対する
パターンを当該エントリ中の属性に基づいて生成し、当
該パターンを有するパターンデータを共通テストパター
ンに対して追加してテスト対象のＬＳＩの個別テストパ
ターンを作成する個別テストパターン作成手段と、前記
個別テストパターン作成手段により作成された個別テス
トパターンに品種テストパターンを付加し、前記ピン情
報テーブル中の未使用テスタピンのエントリに対するダ
ミーパターンを生成し、当該ダミーパターンを有するダ
ミーパターンデータを品種テストパターンが付加された
個別テストパターンに対して追加してダミーパターン追
加テストパターンを作成するダミーパターン追加手段
と、前記ダミーパターン追加手段により作成されたダミ
ーパタン追加テストパターン，テストプログラム上のテ
スト項目とパターン要素番号との対応関係を示すテスト
項目情報，およびテストパターンのタイミング指定を示
すタイミング情報に基づいてパターンオブジェクトを作
成するパターンオブジェクト作成手段とを有する。
【００１４】この場合に、パターンオブジェクト作成手
段をパターン定義部，パターン部，およびパターン制御
部からなるパターンオブジェクトを作成するように構成
することが、望ましい１つの形態であると考えられる。
段をパターン定義部，パターン部，およびパターン制御
部からなるパターンオブジェクトを作成するように構成
することが、望ましい１つの形態であると考えられる。
【００１５】また、本発明のパターンオブジェクト作成
方式は、ＬＳＩピンアサイン情報に基づいて論理ピン
名，属性，およびテスタピン番号からなるエントリを備
えるピン情報テーブルを作成し、前記ピン情報テーブル
中のパターンなし論理ピンのエントリに対するパターン
を当該エントリ中の属性に基づいて生成し、当該パター
ンを有するパターンデータを共通テストパターンに対し
て追加してテスト対象のＬＳＩの個別テストパターンを
作成する個別テストパターン作成手段と、前記個別テス
トパターン作成手段により作成された個別テストパター
ンに品種テストパターンを付加し、前記ピン情報テーブ
ル中の未使用テスタピンのエントリに対するダミーパタ
ーンを生成し、当該ダミーパターンを有するダミーパタ
ーンデータを品種テストパターンが付加された個別テス
トパターンに対して追加してダミーパターン追加テスト
パターンを作成するダミーパターン追加手段と、前記ダ
ミーパターン追加手段により作成されたダミーパタン追
加テストパターン，テストプログラム上のテスト項目と
パターン要素番号との対応関係を示すテスト項目情報，
テストパターンのタイミング指定を示すタイミング情
報，および１テストレートの中でｎ（ｎは２以上の正整
数。例えば、ｎ＝２が現実的な値である）回のデータ印
加が可能なＬＳＩテスタによってテストが行われる場合
にｎパターン要素を１パターン要素に変換することを指
示するパターン定義情報に基づき、当該ダミーパターン
追加テストパターンにおけるパターンデータをＬＳＩテ
スタ上の１テストレート中のデータ印加可能回数に適合
するように変換した上で、パターンオブジェクトを作成
するパターン編集・パターンオブジェクト作成手段とを
有する構成にすることも可能である。
方式は、ＬＳＩピンアサイン情報に基づいて論理ピン
名，属性，およびテスタピン番号からなるエントリを備
えるピン情報テーブルを作成し、前記ピン情報テーブル
中のパターンなし論理ピンのエントリに対するパターン
を当該エントリ中の属性に基づいて生成し、当該パター
ンを有するパターンデータを共通テストパターンに対し
て追加してテスト対象のＬＳＩの個別テストパターンを
作成する個別テストパターン作成手段と、前記個別テス
トパターン作成手段により作成された個別テストパター
ンに品種テストパターンを付加し、前記ピン情報テーブ
ル中の未使用テスタピンのエントリに対するダミーパタ
ーンを生成し、当該ダミーパターンを有するダミーパタ
ーンデータを品種テストパターンが付加された個別テス
トパターンに対して追加してダミーパターン追加テスト
パターンを作成するダミーパターン追加手段と、前記ダ
ミーパターン追加手段により作成されたダミーパタン追
加テストパターン，テストプログラム上のテスト項目と
パターン要素番号との対応関係を示すテスト項目情報，
テストパターンのタイミング指定を示すタイミング情
報，および１テストレートの中でｎ（ｎは２以上の正整
数。例えば、ｎ＝２が現実的な値である）回のデータ印
加が可能なＬＳＩテスタによってテストが行われる場合
にｎパターン要素を１パターン要素に変換することを指
示するパターン定義情報に基づき、当該ダミーパターン
追加テストパターンにおけるパターンデータをＬＳＩテ
スタ上の１テストレート中のデータ印加可能回数に適合
するように変換した上で、パターンオブジェクトを作成
するパターン編集・パターンオブジェクト作成手段とを
有する構成にすることも可能である。
【００１６】この場合に、パターン編集・パターンオブ
ジェクト作成手段をパターン定義部，パターン部，およ
びパターン制御部からなるパターンオブジェクトを作成
するように構成することが、望ましい１つの形態である
と考えられる。
ジェクト作成手段をパターン定義部，パターン部，およ
びパターン制御部からなるパターンオブジェクトを作成
するように構成することが、望ましい１つの形態である
と考えられる。
【００１７】
【発明の実施の形態】次に、本発明について図面を参照
して詳細に説明する。
して詳細に説明する。
【００１８】（１） 第１の実施の形態 図１は、本発明の第１の実施の形態に係るパターンオブ
ジェクト作成方式の構成（当該パターンオブジェクト作
成方式の入出力対象のデータ（情報）を含む）を示すブ
ロック図である。
ジェクト作成方式の構成（当該パターンオブジェクト作
成方式の入出力対象のデータ（情報）を含む）を示すブ
ロック図である。
【００１９】図１を参照すると、本実施の形態に係るパ
ターンオブジェクト作成方式は、ＬＳＩピンアサイン情
報１と共通テストパターン２とからテスト対象のＬＳＩ
の品種の個別テストパターン７を作成する個別テストパ
ターン作成手段１１と、設計者が作成するＡＴＰＧ（Ａ
ｕｔｏｍａｔｉｃａｌ Ｔｅｓｔ Ｐａｔｔｅｒｎ Ｇ
ｅｎｅｒａｔｏｒ）パターンおよび機能パターン等を有
する品種テストパターン３と個別テストパターン７とに
対しダミーパターンデータを追加するダミーパターン追
加手段１２と、ダミーパターンデータが追加されたダミ
ーパタン追加テストパターン８，テストプログラム上の
テスト項目とテストパターン上のパターン要素との対応
関係を示すテスト項目情報４，およびテストパターン上
の各パターン要素のタイミング指定を示すタイミング情
報５に基づいてパターンオブジェクト９を作成するパタ
ーンオブジェクト作成方式１３と、ＬＳＩピンアサイン
情報１に基づいて個別テストパターン作成手段１１によ
って作成されるピン情報テーブル１５とを含んで構成さ
れている。
ターンオブジェクト作成方式は、ＬＳＩピンアサイン情
報１と共通テストパターン２とからテスト対象のＬＳＩ
の品種の個別テストパターン７を作成する個別テストパ
ターン作成手段１１と、設計者が作成するＡＴＰＧ（Ａ
ｕｔｏｍａｔｉｃａｌ Ｔｅｓｔ Ｐａｔｔｅｒｎ Ｇ
ｅｎｅｒａｔｏｒ）パターンおよび機能パターン等を有
する品種テストパターン３と個別テストパターン７とに
対しダミーパターンデータを追加するダミーパターン追
加手段１２と、ダミーパターンデータが追加されたダミ
ーパタン追加テストパターン８，テストプログラム上の
テスト項目とテストパターン上のパターン要素との対応
関係を示すテスト項目情報４，およびテストパターン上
の各パターン要素のタイミング指定を示すタイミング情
報５に基づいてパターンオブジェクト９を作成するパタ
ーンオブジェクト作成方式１３と、ＬＳＩピンアサイン
情報１に基づいて個別テストパターン作成手段１１によ
って作成されるピン情報テーブル１５とを含んで構成さ
れている。
【００２０】本実施の形態に係るパターンオブジェクト
作成方式に入力される各情報は、次のような内容を有し
ている。
作成方式に入力される各情報は、次のような内容を有し
ている。
【００２１】ＬＳＩピンアサイン情報１は、予めテクノ
ロジ担当者がＬＳＩのパッド番号，機能，テスタピン番
号，搭載するパッケージのピン名，座標，およびエリア
を定義しておく情報に対して、設計者が論理ピン名，属
性，および使用するインタフェースバッファを埋め込ん
だ情報であり、ＬＳＩのピンの情報が全てまとめられた
情報である（設計者が埋め込まない情報は、同一テクノ
ロジ・パッケージでは共用される）。
ロジ担当者がＬＳＩのパッド番号，機能，テスタピン番
号，搭載するパッケージのピン名，座標，およびエリア
を定義しておく情報に対して、設計者が論理ピン名，属
性，および使用するインタフェースバッファを埋め込ん
だ情報であり、ＬＳＩのピンの情報が全てまとめられた
情報である（設計者が埋め込まない情報は、同一テクノ
ロジ・パッケージでは共用される）。
【００２２】共通テストパターン２は、主にテクノロジ
担当者が作成するテストパターンであり、ＰＬＬ（Ｐｈ
ａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ），リングオシレー
タ，および共通回路をテストする上で必要なピンのみが
記述されたテストパターンである。
担当者が作成するテストパターンであり、ＰＬＬ（Ｐｈ
ａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ），リングオシレー
タ，および共通回路をテストする上で必要なピンのみが
記述されたテストパターンである。
【００２３】品種テストパターン３は、設計者が開発す
るＬＳＩ用に作成したＡＴＰＧパターンや機能パターン
等を示すテストパターンである。
るＬＳＩ用に作成したＡＴＰＧパターンや機能パターン
等を示すテストパターンである。
【００２４】テスト項目情報４は、テストプログラム上
のテスト項目とパターン要素との対応関係を示す情報で
ある。
のテスト項目とパターン要素との対応関係を示す情報で
ある。
【００２５】タイミング情報５は、テストパターン上の
各パターン要素のタイミング指定を示す情報である。
各パターン要素のタイミング指定を示す情報である。
【００２６】また、本実施の形態に係るパターンオブジ
ェクト作成方式における各手段は、それぞれ、次のよう
に動作する。
ェクト作成方式における各手段は、それぞれ、次のよう
に動作する。
【００２７】個別テストパターン作成手段１１は、ＬＳ
Ｉピンアサイン情報１および共通テストパターン２を入
力し、ピン情報テーブル１５を作成し、設計者により開
発されたＬＳＩ（テスト対象のＬＳＩ）のピン数と同一
のピン数になるようなテストパターンである個別テスト
パターン７を作成する（テスト対象のＬＳＩのピン数と
同一のピン数になるように差分のピンに対し入力パター
ンまたは出力不定パターンを共通テストパターン２に与
える）。
Ｉピンアサイン情報１および共通テストパターン２を入
力し、ピン情報テーブル１５を作成し、設計者により開
発されたＬＳＩ（テスト対象のＬＳＩ）のピン数と同一
のピン数になるようなテストパターンである個別テスト
パターン７を作成する（テスト対象のＬＳＩのピン数と
同一のピン数になるように差分のピンに対し入力パター
ンまたは出力不定パターンを共通テストパターン２に与
える）。
【００２８】ダミーパターン追加手段１２は、ＬＳＩピ
ンアサイン情報１，品種テストパターン３，および個別
テストパターン７を入力することで、個別テストパター
ン７に品種テストパターン３を付加した上で、未使用テ
スタピン（パターンが与えられていないテスタピン）に
対しＬＳＩテスト時に問題を起こさないように入力パタ
ーンを与えたダミーパターンデータを生成し、そのダミ
ーパターンデータを品種テストパターン３および個別テ
ストパターン７に追加してダミーパターン追加テストパ
ターン８を作成する。
ンアサイン情報１，品種テストパターン３，および個別
テストパターン７を入力することで、個別テストパター
ン７に品種テストパターン３を付加した上で、未使用テ
スタピン（パターンが与えられていないテスタピン）に
対しＬＳＩテスト時に問題を起こさないように入力パタ
ーンを与えたダミーパターンデータを生成し、そのダミ
ーパターンデータを品種テストパターン３および個別テ
ストパターン７に追加してダミーパターン追加テストパ
ターン８を作成する。
【００２９】パターンオブジェクト作成手段１３は、ダ
ミーパタン追加テストパターン８，テスト項目情報４，
およびタイミング情報５に基づき、ＬＳＩテスタに直接
ロード可能なフォーマット形式のテストパターンである
パターンオブジェクト９を作成する。
ミーパタン追加テストパターン８，テスト項目情報４，
およびタイミング情報５に基づき、ＬＳＩテスタに直接
ロード可能なフォーマット形式のテストパターンである
パターンオブジェクト９を作成する。
【００３０】図２は、本実施の形態に係るパターンオブ
ジェクト作成方式の処理を示す流れ図である。この処理
は、ＬＳＩピンアサイン情報読込みステップＡ１と、共
通テストパターン読込みステップＡ２と、パターンなし
論理ピン有無判定ステップＡ３と、パターンなし論理ピ
ンパターン追加ステップＡ４と、個別テストパターン出
力ステップＡ５と、品種テストパターン付加ステップＡ
６と、未使用テスタピン有無判定ステップＡ７と、未使
用テスタピンパターン追加ステップＡ８と、ダミーパタ
ーン追加テストパターン出力ステップＡ９と、テスト項
目情報読込みステップＡ１０と、タイミング情報読込み
ステップＡ１１と、パターンオブジェクト作成ステップ
Ａ１２とからなる。
ジェクト作成方式の処理を示す流れ図である。この処理
は、ＬＳＩピンアサイン情報読込みステップＡ１と、共
通テストパターン読込みステップＡ２と、パターンなし
論理ピン有無判定ステップＡ３と、パターンなし論理ピ
ンパターン追加ステップＡ４と、個別テストパターン出
力ステップＡ５と、品種テストパターン付加ステップＡ
６と、未使用テスタピン有無判定ステップＡ７と、未使
用テスタピンパターン追加ステップＡ８と、ダミーパタ
ーン追加テストパターン出力ステップＡ９と、テスト項
目情報読込みステップＡ１０と、タイミング情報読込み
ステップＡ１１と、パターンオブジェクト作成ステップ
Ａ１２とからなる。
【００３１】図３は、本実施の形態に係るパターンオブ
ジェクト作成方式における処理（ダミーパターン追加テ
ストパターン８の作成に至るまでの処理）の具体的な動
作を説明するためのブロック図である。
ジェクト作成方式における処理（ダミーパターン追加テ
ストパターン８の作成に至るまでの処理）の具体的な動
作を説明するためのブロック図である。
【００３２】図４は、本実施の形態に係るパターンオブ
ジェクト作成方式における処理（ダミーパターン追加テ
ストパターン８の作成後からパターンオブジェクト９の
作成に至るまでの処理）の具体的な動作を説明するため
のブロック図である。
ジェクト作成方式における処理（ダミーパターン追加テ
ストパターン８の作成後からパターンオブジェクト９の
作成に至るまでの処理）の具体的な動作を説明するため
のブロック図である。
【００３３】次に、このように構成された本実施の形態
に係るパターンオブジェクト作成方式の全体の動作につ
いて詳細に説明する。
に係るパターンオブジェクト作成方式の全体の動作につ
いて詳細に説明する。
【００３４】第１に、図２を参照して、本実施の形態に
係るパターンオブジェクト作成方式の動作の流れについ
て説明する。
係るパターンオブジェクト作成方式の動作の流れについ
て説明する。
【００３５】まず、個別テストパターン作成手段１１
は、ＬＳＩピンアサイン情報１を読み込み、ＬＳＩピン
アサイン情報１から論理ピン名，属性，およびテスタピ
ン番号を対応付けて取り出して、論理ピン名，属性，お
よびテスタピン番号からなるエントリを備えるピン情報
テーブル１５（図３参照）を作成し、そのピン情報テー
ブル１５を当該パターンオブジェクト作成方式の内部に
記憶しておく（図２のステップＡ１）。
は、ＬＳＩピンアサイン情報１を読み込み、ＬＳＩピン
アサイン情報１から論理ピン名，属性，およびテスタピ
ン番号を対応付けて取り出して、論理ピン名，属性，お
よびテスタピン番号からなるエントリを備えるピン情報
テーブル１５（図３参照）を作成し、そのピン情報テー
ブル１５を当該パターンオブジェクト作成方式の内部に
記憶しておく（図２のステップＡ１）。
【００３６】次に、個別テストパターン作成手段１１
は、共通テストパターン２を読み込み（ステップＡ
２）、ステップＡ１で作成・記憶したピン情報テーブル
１５に論理ピン名が存在するエントリであって共通テス
トパターン２においてパターンが付与されていないエン
トリが存在するか否かを判定する（ステップＡ３）。な
お、このようなエントリ中の論理ピン名の論理ピンを
「パターンなし論理ピン」と呼ぶ。
は、共通テストパターン２を読み込み（ステップＡ
２）、ステップＡ１で作成・記憶したピン情報テーブル
１５に論理ピン名が存在するエントリであって共通テス
トパターン２においてパターンが付与されていないエン
トリが存在するか否かを判定する（ステップＡ３）。な
お、このようなエントリ中の論理ピン名の論理ピンを
「パターンなし論理ピン」と呼ぶ。
【００３７】個別テストパターン作成手段１１は、ステ
ップＡ３で「パターンなし論理ピンが存在しない（ピン
情報テーブル１５における全ての論理ピンに対して共通
テストパターン２でパターンが付与されている）」と判
定した場合には、共通テストパターン２をそのまま個別
テストパターン７として出力する（ステップＡ５）。
ップＡ３で「パターンなし論理ピンが存在しない（ピン
情報テーブル１５における全ての論理ピンに対して共通
テストパターン２でパターンが付与されている）」と判
定した場合には、共通テストパターン２をそのまま個別
テストパターン７として出力する（ステップＡ５）。
【００３８】一方、個別テストパターン作成手段１１
は、ステップＡ３で「パターンなし論理ピンが存在する
（共通テストパターン２でパターンが付与されていない
論理ピンがピン情報テーブル１５にある）」と判定した
場合には、ピン情報テーブル１５内の当該パターンなし
論理ピンのエントリ中の「属性」を判別し、当該属性が
「入力」であれば入力パターン（全パターン要素が０で
あるパターン）を当該パターンなし論理ピンに付与した
パターンデータを共通テストパターン２に追加し、当該
属性が「出力」であれば出力不定パターンを当該パター
ンなし論理ピンに付与したパターンデータを共通テスト
パターン２に追加し、当該属性が「双方向」であれば指
定により出力不定(既定値)、もしくは入力パターン（全
パターン要素が０であるパターン）を当該パターンなし
論理ピンに付与したパターンデータを共通テストパター
ン２に追加する（ステップＡ４）。そして、ステップＡ
４でパターンデータを追加した共通テストパターン２
を、個別テストパターン７として出力する（ステップＡ
５）。
は、ステップＡ３で「パターンなし論理ピンが存在する
（共通テストパターン２でパターンが付与されていない
論理ピンがピン情報テーブル１５にある）」と判定した
場合には、ピン情報テーブル１５内の当該パターンなし
論理ピンのエントリ中の「属性」を判別し、当該属性が
「入力」であれば入力パターン（全パターン要素が０で
あるパターン）を当該パターンなし論理ピンに付与した
パターンデータを共通テストパターン２に追加し、当該
属性が「出力」であれば出力不定パターンを当該パター
ンなし論理ピンに付与したパターンデータを共通テスト
パターン２に追加し、当該属性が「双方向」であれば指
定により出力不定(既定値)、もしくは入力パターン（全
パターン要素が０であるパターン）を当該パターンなし
論理ピンに付与したパターンデータを共通テストパター
ン２に追加する（ステップＡ４）。そして、ステップＡ
４でパターンデータを追加した共通テストパターン２
を、個別テストパターン７として出力する（ステップＡ
５）。
【００３９】続いて、ダミーパタン追加手段１２は、品
種テストパターン３および個別テストパターン７を入力
し、個別テストパターン７の各パターンに品種テストパ
ターン３の各パターンを付加する（ステップＡ６）。
種テストパターン３および個別テストパターン７を入力
し、個別テストパターン７の各パターンに品種テストパ
ターン３の各パターンを付加する（ステップＡ６）。
【００４０】次に、ダミーパタン追加手段１２は、ステ
ップＡ１で作成されたピン情報テーブル１５にテスタピ
ン番号が存在するエントリであって論理ピン名およびパ
ターンが付与されていないエントリが存在するか否かを
判定する（ステップＡ７）。なお、このようなエントリ
中のテスタピン番号のテスタピンを「未使用テスタピ
ン」と呼ぶ。
ップＡ１で作成されたピン情報テーブル１５にテスタピ
ン番号が存在するエントリであって論理ピン名およびパ
ターンが付与されていないエントリが存在するか否かを
判定する（ステップＡ７）。なお、このようなエントリ
中のテスタピン番号のテスタピンを「未使用テスタピ
ン」と呼ぶ。
【００４１】ダミーパタン追加手段１２は、ステップＡ
７で「未使用テスタピンが存在しない」と判定した場合
には、個別テストパターン７に品種テストパターン３を
付加したテストパターン（ステップＡ６で作成したテス
トパターン）をダミーパターン追加テストパターン８と
して出力する（ステップＡ９）。
７で「未使用テスタピンが存在しない」と判定した場合
には、個別テストパターン７に品種テストパターン３を
付加したテストパターン（ステップＡ６で作成したテス
トパターン）をダミーパターン追加テストパターン８と
して出力する（ステップＡ９）。
【００４２】一方、ダミーパタン追加手段１２は、ステ
ップＡ７で「未使用テスタピンが存在する」と判定した
場合には、当該未使用テスタピンに入力パターンを付加
したパターンデータ（ダミパターンデータ）をステップ
Ａ６で作成したテストパターンに追加し（ステップＡ
８）、ステップＡ８で作成したテストパターンをダミー
パターン追加テストパターン８として出力する（ステッ
プＡ９）。
ップＡ７で「未使用テスタピンが存在する」と判定した
場合には、当該未使用テスタピンに入力パターンを付加
したパターンデータ（ダミパターンデータ）をステップ
Ａ６で作成したテストパターンに追加し（ステップＡ
８）、ステップＡ８で作成したテストパターンをダミー
パターン追加テストパターン８として出力する（ステッ
プＡ９）。
【００４３】最後に、パターンオブジェクト作成手段１
３は、ダミーパターン追加テストパターン８，テスト項
目情報４，およびタイミング情報５に基づき、以下の処
理を行う。
３は、ダミーパターン追加テストパターン８，テスト項
目情報４，およびタイミング情報５に基づき、以下の処
理を行う。
【００４４】まず、テスト項目情報４を読み込み、テス
ト項目とパターン要素との対応関係を記憶する（ステッ
プＡ１０）。
ト項目とパターン要素との対応関係を記憶する（ステッ
プＡ１０）。
【００４５】また、タイミング情報５を読み込み、各パ
ターン要素に対するタイミングの指定を記憶する（ステ
ップＡ１１）。
ターン要素に対するタイミングの指定を記憶する（ステ
ップＡ１１）。
【００４６】その上で、ステップＡ１０で記憶した「テ
スト項目とパターン要素との対応関係」，ステップＡ１
１で記憶した「各パターン要素に対するタイミングの指
定」，および既定値として保持しているＬＳＩテスタの
パターン定義（１テストレートの中で１回のデータ印加
が可能なＬＳＩテスタによってテストが行われることを
前提としたダミーパターン追加テストパターン８におけ
る１パターン要素をパターンオブジェクト９における所
定の１パターン要素に変換することを指示するパターン
定義）を考慮しながら、ダミーパターン追加テストパタ
ーン８をＬＳＩテスタに直接ロード可能なフォーマット
形式のテストパターンであるパターンオブジェクト９
（例えば、パターン定義部，パターン部，およびパター
ン制御部を有するパターンオブジェクト９）に変換して
出力する（ステップＡ１２）。
スト項目とパターン要素との対応関係」，ステップＡ１
１で記憶した「各パターン要素に対するタイミングの指
定」，および既定値として保持しているＬＳＩテスタの
パターン定義（１テストレートの中で１回のデータ印加
が可能なＬＳＩテスタによってテストが行われることを
前提としたダミーパターン追加テストパターン８におけ
る１パターン要素をパターンオブジェクト９における所
定の１パターン要素に変換することを指示するパターン
定義）を考慮しながら、ダミーパターン追加テストパタ
ーン８をＬＳＩテスタに直接ロード可能なフォーマット
形式のテストパターンであるパターンオブジェクト９
（例えば、パターン定義部，パターン部，およびパター
ン制御部を有するパターンオブジェクト９）に変換して
出力する（ステップＡ１２）。
【００４７】第２に、図３および図４を参照して、本実
施の形態に係るパターンオブジェクト作成方式の具体的
な動作について説明する。
施の形態に係るパターンオブジェクト作成方式の具体的
な動作について説明する。
【００４８】図３に示すように、個別テストパターン作
成手段１１は、ＬＳＩピンアサイン情報１を読み込み、
論理ピン名，属性，およびテスタピン番号を有するピン
情報テーブル１５を作成する（ステップＡ１参照）。
成手段１１は、ＬＳＩピンアサイン情報１を読み込み、
論理ピン名，属性，およびテスタピン番号を有するピン
情報テーブル１５を作成する（ステップＡ１参照）。
【００４９】次に、個別テストパターン作成手段１１
は、共通テストパターン２を読み込み（ステップＡ２参
照）、共通テストパターン２に記載されていない論理ピ
ン名をピン情報テーブル１５から検索してパターンなし
論理ピンを検出し（ステップＡ３参照）、そのパターン
なし論理ピンが入力ピン（属性が「入力」（図３中では
「Ｉ」で示す）のピン）の場合には入力パターン（全て
のパターン要素が０であるパターン）を共通テストパタ
ーン２に追加し、出力ピン（属性が「出力」（図３中で
は「Ｏ」で示す）のピン）または双方向ピン（属性が
「入出力」（図３中では「ＩＯ」で示す）のピン）の場
合には出力不定パターン（ここでは、全てのパターン要
素がＸであるパターン）を共通テストパターン２に追加
して（ステップＡ４参照）、追加後のテストパターンを
個別テストパターン７として出力する（ステップＡ５参
照）。図３の例では、論理ピンＣ０１（論理ピン名が
“Ｃ０１”である論理ピン）に対する出力不定パターン
“ＸＸ”を有するパターンデータと、論理ピンＡ０３に
対する入力パターン“００”を有するパターンデータと
を、共通テストパターン２に追加し、個別テストパター
ン７を出力する。
は、共通テストパターン２を読み込み（ステップＡ２参
照）、共通テストパターン２に記載されていない論理ピ
ン名をピン情報テーブル１５から検索してパターンなし
論理ピンを検出し（ステップＡ３参照）、そのパターン
なし論理ピンが入力ピン（属性が「入力」（図３中では
「Ｉ」で示す）のピン）の場合には入力パターン（全て
のパターン要素が０であるパターン）を共通テストパタ
ーン２に追加し、出力ピン（属性が「出力」（図３中で
は「Ｏ」で示す）のピン）または双方向ピン（属性が
「入出力」（図３中では「ＩＯ」で示す）のピン）の場
合には出力不定パターン（ここでは、全てのパターン要
素がＸであるパターン）を共通テストパターン２に追加
して（ステップＡ４参照）、追加後のテストパターンを
個別テストパターン７として出力する（ステップＡ５参
照）。図３の例では、論理ピンＣ０１（論理ピン名が
“Ｃ０１”である論理ピン）に対する出力不定パターン
“ＸＸ”を有するパターンデータと、論理ピンＡ０３に
対する入力パターン“００”を有するパターンデータと
を、共通テストパターン２に追加し、個別テストパター
ン７を出力する。
【００５０】ダミーパターン追加手段１２は、ステップ
Ａ５で出力された個別テストパターン７に対し品種テス
トパターン３のパターンを付加する（ステップＡ６参
照）。図３の例では、例えば、論理ピンＡ０１のパター
ン“０１”に品種テストパターン３中のパターン“０１
０１０１”を付加する。
Ａ５で出力された個別テストパターン７に対し品種テス
トパターン３のパターンを付加する（ステップＡ６参
照）。図３の例では、例えば、論理ピンＡ０１のパター
ン“０１”に品種テストパターン３中のパターン“０１
０１０１”を付加する。
【００５１】さらに、ダミーパターン追加手段１２は、
ピン情報テーブル１５を参照して、未使用テスタピンの
有無を判定し（ステップＡ７参照）、未使用テスタピン
に対する入力パターンを追加し（ステップＡ８参照）、
追加後のテストパターンをダミーパターン追加テストパ
ターン８として出力する（ステップＡ９参照）。
ピン情報テーブル１５を参照して、未使用テスタピンの
有無を判定し（ステップＡ７参照）、未使用テスタピン
に対する入力パターンを追加し（ステップＡ８参照）、
追加後のテストパターンをダミーパターン追加テストパ
ターン８として出力する（ステップＡ９参照）。
【００５２】パターンオブジェクト作成手段１３は、図
４に示すように、ダミーパターン追加テストパターン８
と、テスト項目（図４中では、「ＴＥＳＴ１」および
「ＴＥＳＴ２」）とパターン要素（図４中では、「１−
２」（第１のパターン要素および第２のパターン要素）
および「３−８」（第３のパターン要素から第８のパタ
ーン要素まで））との対応関係を示すテスト項目情報４
と、各パターン要素のタイミングを指定したタイミング
情報５（図４中では、第１のパターン要素および第２の
パターン要素に対応するタイミング「ＴＳ１」および第
３のパターン要素から第８のパターン要素までに対応す
るタイミング「ＴＳ２」が指定されている）とを読み込
む（ステップＡ１０およびステップＡ１１参照）。
４に示すように、ダミーパターン追加テストパターン８
と、テスト項目（図４中では、「ＴＥＳＴ１」および
「ＴＥＳＴ２」）とパターン要素（図４中では、「１−
２」（第１のパターン要素および第２のパターン要素）
および「３−８」（第３のパターン要素から第８のパタ
ーン要素まで））との対応関係を示すテスト項目情報４
と、各パターン要素のタイミングを指定したタイミング
情報５（図４中では、第１のパターン要素および第２の
パターン要素に対応するタイミング「ＴＳ１」および第
３のパターン要素から第８のパターン要素までに対応す
るタイミング「ＴＳ２」が指定されている）とを読み込
む（ステップＡ１０およびステップＡ１１参照）。
【００５３】その上で、ＬＳＩテスタ上のパターン定義
に合わせて、ダミーパターン追加テストパターン８を、
ＬＳＩテスタに直接ロード可能なフォーマット形式に変
換して、パターンオブジェクト９内のパターン部を作成
する。
に合わせて、ダミーパターン追加テストパターン８を、
ＬＳＩテスタに直接ロード可能なフォーマット形式に変
換して、パターンオブジェクト９内のパターン部を作成
する。
【００５４】また、テスト項目情報４およびタイミング
情報５からは、テスト項目の定義およびＬＳＩテスタ上
のシーケンスを示したパターン制御部を作成する。
情報５からは、テスト項目の定義およびＬＳＩテスタ上
のシーケンスを示したパターン制御部を作成する。
【００５５】そして、パターンオブジェクト作成手段１
３は、図４に示すように、パターン定義部（上記のパタ
ーン定義を示す部），パターン部，およびパターン制御
部を合わせて、パターンオブジェクト９として出力する
（ステップＡ１２参照）。
３は、図４に示すように、パターン定義部（上記のパタ
ーン定義を示す部），パターン部，およびパターン制御
部を合わせて、パターンオブジェクト９として出力する
（ステップＡ１２参照）。
【００５６】（２） 第２の実施の形態 図５は、本発明の第２の実施の形態に係るパターンオブ
ジェクト作成方式の構成を示すブロック図である。
ジェクト作成方式の構成を示すブロック図である。
【００５７】図５を参照すると、本実施の形態に係るパ
ターンオブジェクト作成方式は、ＬＳＩピンアサイン情
報１と共通テストパターン２とからテスト対象のＬＳＩ
の品種の個別テストパターン７を作成する個別テストパ
ターン作成手段１１と、設計者が作成するＡＴＰＧパタ
ーンおよび機能パターン等を有する品種テストパターン
３と個別テストパターン７とに対しダミーパターンデー
タを追加するダミーパターン追加手段１２と、ダミーパ
ターンデータが追加されたダミーパタン追加テストパタ
ーン８，テストプログラム上のテスト項目とテストパタ
ーン上のパターン要素との対応関係を示すテスト項目情
報４，テストパターン上の各パターン要素のタイミング
指定を示すタイミング情報５，およびパターン定義情報
６に基づいてパターンオブジェクト９を作成するパター
ン編集・パターンオブジェクト作成手段１４と、ＬＳＩ
ピンアサイン情報１に基づいて個別テストパターン作成
手段１１によって作成されるピン情報テーブル１５とを
含んで構成されている。
ターンオブジェクト作成方式は、ＬＳＩピンアサイン情
報１と共通テストパターン２とからテスト対象のＬＳＩ
の品種の個別テストパターン７を作成する個別テストパ
ターン作成手段１１と、設計者が作成するＡＴＰＧパタ
ーンおよび機能パターン等を有する品種テストパターン
３と個別テストパターン７とに対しダミーパターンデー
タを追加するダミーパターン追加手段１２と、ダミーパ
ターンデータが追加されたダミーパタン追加テストパタ
ーン８，テストプログラム上のテスト項目とテストパタ
ーン上のパターン要素との対応関係を示すテスト項目情
報４，テストパターン上の各パターン要素のタイミング
指定を示すタイミング情報５，およびパターン定義情報
６に基づいてパターンオブジェクト９を作成するパター
ン編集・パターンオブジェクト作成手段１４と、ＬＳＩ
ピンアサイン情報１に基づいて個別テストパターン作成
手段１１によって作成されるピン情報テーブル１５とを
含んで構成されている。
【００５８】本実施の形態に係るパターンオブジェクト
作成方式は、図１に示す第１の実施の形態に係るパター
ンオブジェクト作成方式と比較して、ダミーパターン追
加手段１２によって出力されたダミーパターン追加テス
トパターン８に対してパターン定義情報６に基づきパタ
ーン編集・パターンオブジェクト作成手段１４によりパ
ターン編集が行われる点で異なっている。
作成方式は、図１に示す第１の実施の形態に係るパター
ンオブジェクト作成方式と比較して、ダミーパターン追
加手段１２によって出力されたダミーパターン追加テス
トパターン８に対してパターン定義情報６に基づきパタ
ーン編集・パターンオブジェクト作成手段１４によりパ
ターン編集が行われる点で異なっている。
【００５９】すなわち、本実施の形態に係るパターンオ
ブジェクト作成方式では、第１の実施の形態に係るパタ
ーンオブジェクト作成方式における各入力情報に加え
て、１テストレートの中でｎ回のデータ印加が可能なＬ
ＳＩテスタによってテストが行われる場合にｎパターン
要素を１パターン要素に変換することを指示するパター
ン定義情報６が入力される。
ブジェクト作成方式では、第１の実施の形態に係るパタ
ーンオブジェクト作成方式における各入力情報に加え
て、１テストレートの中でｎ回のデータ印加が可能なＬ
ＳＩテスタによってテストが行われる場合にｎパターン
要素を１パターン要素に変換することを指示するパター
ン定義情報６が入力される。
【００６０】その上で、パターン編集・パターンオブジ
ェクト作成手段１４は、上記のようなパターン定義情報
６に基づき、ダミーパターン追加テストパターン８に対
し、当該ダミーパターン追加テストパターン８における
各パターンデータをＬＳＩテスタ上の１テストレート中
のデータ印加可能回数のｎに適合するように変換して編
集する（パターン定義情報６によって示されるＬＳＩテ
スタ上のパターン定義に従ったパターン編集を行う）。
ェクト作成手段１４は、上記のようなパターン定義情報
６に基づき、ダミーパターン追加テストパターン８に対
し、当該ダミーパターン追加テストパターン８における
各パターンデータをＬＳＩテスタ上の１テストレート中
のデータ印加可能回数のｎに適合するように変換して編
集する（パターン定義情報６によって示されるＬＳＩテ
スタ上のパターン定義に従ったパターン編集を行う）。
【００６１】図６は、本実施の形態に係るパターンオブ
ジェクト作成方式の処理を示す流れ図である。この処理
は、ＬＳＩピンアサイン情報読込みステップＡ１と、共
通テストパターン読込みステップＡ２と、パターンなし
論理ピン有無判定ステップＡ３と、パターンなし論理ピ
ンパターン追加ステップＡ４と、個別テストパターン出
力ステップＡ５と、品種テストパターン付加ステップＡ
６と、未使用テスタピン有無判定ステップＡ７と、未使
用テスタピンパターン追加ステップＡ８と、ダミーパタ
ーン追加テストパターン出力ステップＡ９と、テスト項
目情報読込みステップＡ１０と、タイミング情報読込み
ステップＡ１１と、パターン定義情報読込みステップＢ
１と、パターン編集ステップＢ２と、パターンオブジェ
クト作成ステップＡ１２とからなる。
ジェクト作成方式の処理を示す流れ図である。この処理
は、ＬＳＩピンアサイン情報読込みステップＡ１と、共
通テストパターン読込みステップＡ２と、パターンなし
論理ピン有無判定ステップＡ３と、パターンなし論理ピ
ンパターン追加ステップＡ４と、個別テストパターン出
力ステップＡ５と、品種テストパターン付加ステップＡ
６と、未使用テスタピン有無判定ステップＡ７と、未使
用テスタピンパターン追加ステップＡ８と、ダミーパタ
ーン追加テストパターン出力ステップＡ９と、テスト項
目情報読込みステップＡ１０と、タイミング情報読込み
ステップＡ１１と、パターン定義情報読込みステップＢ
１と、パターン編集ステップＢ２と、パターンオブジェ
クト作成ステップＡ１２とからなる。
【００６２】図７は、本実施の形態に係るパターンオブ
ジェクト作成方式における処理（ダミーパターン追加テ
ストパターン８の作成後からパターンオブジェクト９の
作成に至るまでの処理）の具体的な動作を説明するため
のブロック図である。
ジェクト作成方式における処理（ダミーパターン追加テ
ストパターン８の作成後からパターンオブジェクト９の
作成に至るまでの処理）の具体的な動作を説明するため
のブロック図である。
【００６３】次に、このように構成された本実施の形態
に係るパターンオブジェクト作成方式の全体の動作につ
いて詳細に説明する。
に係るパターンオブジェクト作成方式の全体の動作につ
いて詳細に説明する。
【００６４】第１に、図６を参照して、本実施の形態に
係るパターンオブジェクト作成方式の動作の流れについ
て説明する。
係るパターンオブジェクト作成方式の動作の流れについ
て説明する。
【００６５】図６および図２を対比して参照すると分か
るように、本実施の形態に係るパターンオブジェクト作
成方式の動作は、先に述べた第１の実施の形態に係るパ
ターンオブジェクト作成方式の動作とほぼ同様のもので
ある。そこで、ここでは、本実施の形態において特徴的
な動作である図６中のステップＢ１およびステップＢ２
の処理に関連する動作についてのみ説明する。
るように、本実施の形態に係るパターンオブジェクト作
成方式の動作は、先に述べた第１の実施の形態に係るパ
ターンオブジェクト作成方式の動作とほぼ同様のもので
ある。そこで、ここでは、本実施の形態において特徴的
な動作である図６中のステップＢ１およびステップＢ２
の処理に関連する動作についてのみ説明する。
【００６６】パターン編集・パターンオブジェクト作成
手段１４は、ステップＡ９で出力されたダミーパターン
追加テストパターン８を入力し、ステップＡ１０でテス
ト項目情報４を読み込み、ステップＡ１１でタイミング
情報５を読み込んだ上で、パターン定義情報６を入力す
る（図６のステップＢ１）。
手段１４は、ステップＡ９で出力されたダミーパターン
追加テストパターン８を入力し、ステップＡ１０でテス
ト項目情報４を読み込み、ステップＡ１１でタイミング
情報５を読み込んだ上で、パターン定義情報６を入力す
る（図６のステップＢ１）。
【００６７】そして、パターン編集・パターンオブジェ
クト作成手段１４は、パターン定義情報６によって示さ
れるＬＳＩテスタ上のパターン定義に従ったパターン編
集を行い（ステップＢ２）、テスト項目情報４およびタ
イミング情報５を考慮しながら、かつステップＢ２にお
けるパターン編集を反映させて、ダミーパターン追加テ
ストパターン８をＬＳＩテスタに直接ロード可能なフォ
ーマット形式のパターンオブジェクト９（例えば、パタ
ーン定義部，パターン部，およびパターン制御部を有す
るパターンオブジェクト９）に変換して出力する（ステ
ップＡ１２）。
クト作成手段１４は、パターン定義情報６によって示さ
れるＬＳＩテスタ上のパターン定義に従ったパターン編
集を行い（ステップＢ２）、テスト項目情報４およびタ
イミング情報５を考慮しながら、かつステップＢ２にお
けるパターン編集を反映させて、ダミーパターン追加テ
ストパターン８をＬＳＩテスタに直接ロード可能なフォ
ーマット形式のパターンオブジェクト９（例えば、パタ
ーン定義部，パターン部，およびパターン制御部を有す
るパターンオブジェクト９）に変換して出力する（ステ
ップＡ１２）。
【００６８】第２に、図７を参照して、本実施の形態に
係るパターンオブジェクト作成方式の具体的な動作につ
いて説明する。なお、図７に示す具体的な動作の前提と
して、第１の実施の形態における場合と同様にして、図
３に示すような態様で、ダミーパターン追加テストパタ
ーン８が作成されているものとする。また、この具体例
では、「ｎパターン要素を１パターン要素に変換するこ
とを指示するパターン定義」という場合のｎは２である
ものとする。
係るパターンオブジェクト作成方式の具体的な動作につ
いて説明する。なお、図７に示す具体的な動作の前提と
して、第１の実施の形態における場合と同様にして、図
３に示すような態様で、ダミーパターン追加テストパタ
ーン８が作成されているものとする。また、この具体例
では、「ｎパターン要素を１パターン要素に変換するこ
とを指示するパターン定義」という場合のｎは２である
ものとする。
【００６９】パターン編集・パターンオブジェクト作成
手段１４は、図７に示すように、ダミーパターン追加テ
ストパターン８，テスト項目情報４，タイミング情報
５，およびパターン定義情報６（パターンオブジェクト
９内のパターン定義部における情報）を読み込む（ステ
ップＡ９，ステップＡ１０，およびステップＢ１参
照）。
手段１４は、図７に示すように、ダミーパターン追加テ
ストパターン８，テスト項目情報４，タイミング情報
５，およびパターン定義情報６（パターンオブジェクト
９内のパターン定義部における情報）を読み込む（ステ
ップＡ９，ステップＡ１０，およびステップＢ１参
照）。
【００７０】そして、パターン編集・パターンオブジェ
クト作成手段１４は、パターン定義情報６によって示さ
れる「２パターン要素を１パターン要素に変換すること
を指示するＬＳＩテスタ上のパターン定義」に基づき、
ダミーパターン追加テストパターン８の各パターンデー
タを編集する（ステップＢ２参照）。これにより、ダミ
ーパターン追加テストパターン８をＬＳＩテスタに直接
ロード可能なフォーマット形式に変換して、パターンオ
ブジェクト９内のパターン部を作成する。
クト作成手段１４は、パターン定義情報６によって示さ
れる「２パターン要素を１パターン要素に変換すること
を指示するＬＳＩテスタ上のパターン定義」に基づき、
ダミーパターン追加テストパターン８の各パターンデー
タを編集する（ステップＢ２参照）。これにより、ダミ
ーパターン追加テストパターン８をＬＳＩテスタに直接
ロード可能なフォーマット形式に変換して、パターンオ
ブジェクト９内のパターン部を作成する。
【００７１】例えば、図７中の論理ピンＡ０２に対する
パターンに関しては、編集前のパターンの“００１００
１００”に対し、「００→０，０１→１，１０→２」と
いう変換を示すＬＳＩテスタ上の２パターン要素毎のパ
ターン定義に基づいて、“０２１０”というパターンに
編集する。
パターンに関しては、編集前のパターンの“００１００
１００”に対し、「００→０，０１→１，１０→２」と
いう変換を示すＬＳＩテスタ上の２パターン要素毎のパ
ターン定義に基づいて、“０２１０”というパターンに
編集する。
【００７２】また、テスト項目情報４およびタイミング
情報５からは、テスト項目の定義およびＬＳＩテスタ上
のシーケンス（図７中の下線部で明示するように、シー
ケンスアドレスの１や５におけるパターン要素テストの
対象パターン要素数を元のパターン要素数の半分にした
シーケンス）を示したパターン制御部を作成する。
情報５からは、テスト項目の定義およびＬＳＩテスタ上
のシーケンス（図７中の下線部で明示するように、シー
ケンスアドレスの１や５におけるパターン要素テストの
対象パターン要素数を元のパターン要素数の半分にした
シーケンス）を示したパターン制御部を作成する。
【００７３】そして、パターン編集・パターンオブジェ
クト作成手段１４は、上記のようなパターン定義部，パ
ターン部，およびパターン制御部を合わせて、パターン
オブジェクト９として出力する（ステップＡ１２参
照）。
クト作成手段１４は、上記のようなパターン定義部，パ
ターン部，およびパターン制御部を合わせて、パターン
オブジェクト９として出力する（ステップＡ１２参
照）。
【００７４】（３） 第３の実施の形態 図８は、本発明の第３の実施の形態に係るパターンオブ
ジェクト作成方式の構成を示すブロック図である。
ジェクト作成方式の構成を示すブロック図である。
【００７５】図８を参照すると、本発明の第３の実施の
形態に係るパターンオブジェクト作成方式は、図１に示
した第１の実施の形態に係るパターンオブジェクト作成
方式に対して、パターンオブジェクト作成処理プログラ
ムを記録した記録媒体８０を備える点が異なっている。
この記録媒体８０は、磁気ディスク，半導体メモリ，そ
の他の記録媒体であってよい。
形態に係るパターンオブジェクト作成方式は、図１に示
した第１の実施の形態に係るパターンオブジェクト作成
方式に対して、パターンオブジェクト作成処理プログラ
ムを記録した記録媒体８０を備える点が異なっている。
この記録媒体８０は、磁気ディスク，半導体メモリ，そ
の他の記録媒体であってよい。
【００７６】パターンオブジェクト作成処理プログラム
は、記録媒体８０からコンピュータ（ＬＳＩピンアサイ
ン情報１，共通テストパターン２，品種テストパターン
３，テスト項目情報４，タイミング情報５，個別テスト
パターン７，ダミーパターン追加テストパターン８，お
よびパターンオブジェクト９を入出力するコンピュー
タ）に読み込まれ、当該コンピュータの動作を個別テス
トパターン作成手段１１，ダミーパターン追加手段１
２，パターンオブジェクト作成手段１３，およびピン情
報テーブル１５として制御する。パターンオブジェクト
作成処理プログラムの制御による個別テストパターン作
成手段１１，ダミーパターン追加手段１２，パターンオ
ブジェクト作成手段１３，およびピン情報テーブル１５
の動作は、第１の実施の形態における個別テストパター
ン作成手段１１，ダミーパターン追加手段１２，パター
ンオブジェクト作成手段１３，およびピン情報テーブル
１５の動作と全く同様になるので、その詳しい説明を割
愛する。
は、記録媒体８０からコンピュータ（ＬＳＩピンアサイ
ン情報１，共通テストパターン２，品種テストパターン
３，テスト項目情報４，タイミング情報５，個別テスト
パターン７，ダミーパターン追加テストパターン８，お
よびパターンオブジェクト９を入出力するコンピュー
タ）に読み込まれ、当該コンピュータの動作を個別テス
トパターン作成手段１１，ダミーパターン追加手段１
２，パターンオブジェクト作成手段１３，およびピン情
報テーブル１５として制御する。パターンオブジェクト
作成処理プログラムの制御による個別テストパターン作
成手段１１，ダミーパターン追加手段１２，パターンオ
ブジェクト作成手段１３，およびピン情報テーブル１５
の動作は、第１の実施の形態における個別テストパター
ン作成手段１１，ダミーパターン追加手段１２，パター
ンオブジェクト作成手段１３，およびピン情報テーブル
１５の動作と全く同様になるので、その詳しい説明を割
愛する。
【００７７】（４） 第４の実施の形態 図９は、本発明の第４の実施の形態に係るパターンオブ
ジェクト作成方式の構成を示すブロック図である。
ジェクト作成方式の構成を示すブロック図である。
【００７８】図９を参照すると、本発明の第４の実施の
形態に係るパターンオブジェクト作成方式は、図５に示
した第２の実施の形態に係るパターンオブジェクト作成
方式に対して、パターンオブジェクト作成処理プログラ
ムを記録した記録媒体９０を備える点が異なっている。
この記録媒体９０は、磁気ディスク，半導体メモリ，そ
の他の記録媒体であってよい。
形態に係るパターンオブジェクト作成方式は、図５に示
した第２の実施の形態に係るパターンオブジェクト作成
方式に対して、パターンオブジェクト作成処理プログラ
ムを記録した記録媒体９０を備える点が異なっている。
この記録媒体９０は、磁気ディスク，半導体メモリ，そ
の他の記録媒体であってよい。
【００７９】パターンオブジェクト作成処理プログラム
は、記録媒体９０からコンピュータ（ＬＳＩピンアサイ
ン情報１，共通テストパターン２，品種テストパターン
３，テスト項目情報４，タイミング情報５，パターン定
義情報６，個別テストパターン７，ダミーパターン追加
テストパターン８，およびパターンオブジェクト９を入
出力するコンピュータ）に読み込まれ、当該コンピュー
タの動作を個別テストパターン作成手段１１，ダミーパ
ターン追加手段１２，パターン編集・パターンオブジェ
クト作成手段１４，およびピン情報テーブル１５として
制御する。パターンオブジェクト作成処理プログラムの
制御による個別テストパターン作成手段１１，ダミーパ
ターン追加手段１２，パターン編集・パターンオブジェ
クト作成手段１４，およびピン情報テーブル１５の動作
は、第２の実施の形態における個別テストパターン作成
手段１１，ダミーパターン追加手段１２，パターン編集
・パターンオブジェクト作成手段１４，およびピン情報
テーブル１５の動作と全く同様になるので、その詳しい
説明を割愛する。
は、記録媒体９０からコンピュータ（ＬＳＩピンアサイ
ン情報１，共通テストパターン２，品種テストパターン
３，テスト項目情報４，タイミング情報５，パターン定
義情報６，個別テストパターン７，ダミーパターン追加
テストパターン８，およびパターンオブジェクト９を入
出力するコンピュータ）に読み込まれ、当該コンピュー
タの動作を個別テストパターン作成手段１１，ダミーパ
ターン追加手段１２，パターン編集・パターンオブジェ
クト作成手段１４，およびピン情報テーブル１５として
制御する。パターンオブジェクト作成処理プログラムの
制御による個別テストパターン作成手段１１，ダミーパ
ターン追加手段１２，パターン編集・パターンオブジェ
クト作成手段１４，およびピン情報テーブル１５の動作
は、第２の実施の形態における個別テストパターン作成
手段１１，ダミーパターン追加手段１２，パターン編集
・パターンオブジェクト作成手段１４，およびピン情報
テーブル１５の動作と全く同様になるので、その詳しい
説明を割愛する。
【００８０】
【発明の効果】以上説明したように、本発明によると、
以下に示すような効果が生じる。
以下に示すような効果が生じる。
【００８１】第１の効果は、共通項目のテストパターン
を複数の異なるＬＳＩで共用できるということである。
を複数の異なるＬＳＩで共用できるということである。
【００８２】このような効果が生じる理由は、テストす
るために必要なピンのパターンだけが記述された共通テ
ストパターンを、テスト対象のＬＳＩのピン数を反映さ
せた個別のテストパターンに自動的に変換することがで
きるためである。
るために必要なピンのパターンだけが記述された共通テ
ストパターンを、テスト対象のＬＳＩのピン数を反映さ
せた個別のテストパターンに自動的に変換することがで
きるためである。
【００８３】第２の効果は、ＬＳＩテスタのテスト治具
を複数の異なるＬＳＩで共用できるので、テスト治具コ
ストを削減することができるということである。
を複数の異なるＬＳＩで共用できるので、テスト治具コ
ストを削減することができるということである。
【００８４】このような効果が生じる理由は、個々のＬ
ＳＩに関し、ＬＳＩピンアサイン情報で使用されていな
いテスタピンがあると、パターンオブジェクト作成時に
ダミーパターン（入力パターン）を付加するようにして
おり、ＬＳＩテスト時に異なるＬＳＩでも同一ピン数に
信号を与えることができるので、１つのテスト治具で複
数の異なるＬＳＩのテストが可能となるためである。
ＳＩに関し、ＬＳＩピンアサイン情報で使用されていな
いテスタピンがあると、パターンオブジェクト作成時に
ダミーパターン（入力パターン）を付加するようにして
おり、ＬＳＩテスト時に異なるＬＳＩでも同一ピン数に
信号を与えることができるので、１つのテスト治具で複
数の異なるＬＳＩのテストが可能となるためである。
【００８５】第３の効果は、複数の異なるＬＳＩでテス
トプログラムを共用できるということである。
トプログラムを共用できるということである。
【００８６】このような効果が生じる理由は、テストプ
ログラムのテスト項目およびタイミングを直接パターン
オブジェクトに埋め込むことができるので、ＬＳＩ個別
に異なるパターンアドレスを考慮しなくてすむからであ
る。
ログラムのテスト項目およびタイミングを直接パターン
オブジェクトに埋め込むことができるので、ＬＳＩ個別
に異なるパターンアドレスを考慮しなくてすむからであ
る。
【００８７】第４の効果は、パターン編集・パターンオ
ブジェクト作成手段を有する構成の本発明においては、
パターン要素数の半減や、高速テストの実現が可能にな
るということである。
ブジェクト作成手段を有する構成の本発明においては、
パターン要素数の半減や、高速テストの実現が可能にな
るということである。
【００８８】このような効果が生じる理由は、ＬＳＩテ
スタが「１テストレートでｎ回（例えば２回）の入力デ
ータの印加が可能なＬＳＩテスタ」である場合に、パタ
ーンオブジェクト作成時に、入力されるテストパターン
のｎ（例えば２）パターン要素をパターンオブジェクト
上では１パターン要素に変換でき、同じテストレートの
場合にｎ（例えば２）倍の速度でテストを行うことが可
能になるためである。
スタが「１テストレートでｎ回（例えば２回）の入力デ
ータの印加が可能なＬＳＩテスタ」である場合に、パタ
ーンオブジェクト作成時に、入力されるテストパターン
のｎ（例えば２）パターン要素をパターンオブジェクト
上では１パターン要素に変換でき、同じテストレートの
場合にｎ（例えば２）倍の速度でテストを行うことが可
能になるためである。
【図１】本発明の第１の実施の形態に係るパターンオブ
ジェクト作成方式の構成を示すブロック図である。
ジェクト作成方式の構成を示すブロック図である。
【図２】図１に示すパターンオブジェクト作成方式の処
理を示す流れ図である。
理を示す流れ図である。
【図３】図１に示すパターンオブジェクト作成方式にお
ける処理の具体的な動作を説明するためのブロック図で
ある。
ける処理の具体的な動作を説明するためのブロック図で
ある。
【図４】図１に示すパターンオブジェクト作成方式にお
ける処理の具体的な動作を説明するためのブロック図で
ある。
ける処理の具体的な動作を説明するためのブロック図で
ある。
【図５】本発明の第２の実施の形態に係るパターンオブ
ジェクト作成方式の構成を示すブロック図である。
ジェクト作成方式の構成を示すブロック図である。
【図６】図５に示すパターンオブジェクト作成方式の処
理を示す流れ図である。
理を示す流れ図である。
【図７】図５に示すパターンオブジェクト作成方式にお
ける処理の具体的な動作を説明するためのブロック図で
ある。
ける処理の具体的な動作を説明するためのブロック図で
ある。
【図８】本発明の第３の実施の形態に係るパターンオブ
ジェクト作成方式の構成を示すブロック図である。
ジェクト作成方式の構成を示すブロック図である。
【図９】本発明の第４の実施の形態に係るパターンオブ
ジェクト作成方式の構成を示すブロック図である。
ジェクト作成方式の構成を示すブロック図である。
１ ＬＳＩピンアサイン情報 ２ 共通テストパターン ３ 品種テストパターン ４ テスト項目情報 ５ タイミング情報 ６ パターン定義情報 ７ 個別テストパターン ８ ダミーパターン追加テストパターン ９ パターンオブジェクト １１ 個別テストパターン作成手段 １２ ダミーパターン追加手段 １３ パターンオブジェクト作成手段 １４ パターン編集・パターンオブジェクト作成手段 １５ ピン情報テーブル ８０，９０ 記録媒体
Claims (7)
- 【請求項１】 ＬＳＩピンアサイン情報に基づいて論理
ピン名，属性，およびテスタピン番号からなるエントリ
を備えるピン情報テーブルを作成し、前記ピン情報テー
ブル中のパターンなし論理ピンのエントリに対するパタ
ーンを当該エントリ中の属性に基づいて生成し、当該パ
ターンを有するパターンデータを共通テストパターンに
対して追加してテスト対象のＬＳＩの個別テストパター
ンを作成する個別テストパターン作成手段と、前記個別
テストパターン作成手段により作成された個別テストパ
ターンに品種テストパターンを付加し、前記ピン情報テ
ーブル中の未使用テスタピンのエントリに対するダミー
パターンを生成し、当該ダミーパターンを有するダミー
パターンデータを品種テストパターンが付加された個別
テストパターンに対して追加してダミーパターン追加テ
ストパターンを作成するダミーパターン追加手段と、前
記ダミーパターン追加手段により作成されたダミーパタ
ン追加テストパターン，テストプログラム上のテスト項
目とパターン要素番号との対応関係を示すテスト項目情
報，およびテストパターンのタイミング指定を示すタイ
ミング情報に基づいてパターンオブジェクトを作成する
パターンオブジェクト作成手段とを有することを特徴と
するパターンオブジェクト作成方式。 - 【請求項２】 パターン定義部，パターン部，およびパ
ターン制御部からなるパターンオブジェクトを作成する
パターンオブジェクト作成手段を有することを特徴とす
る請求項１記載のパターンオブジェクト作成方式。 - 【請求項３】 ＬＳＩピンアサイン情報に基づいて論理
ピン名，属性，およびテスタピン番号からなるエントリ
を備えるピン情報テーブルを作成し、前記ピン情報テー
ブル中のパターンなし論理ピンのエントリに対するパタ
ーンを当該エントリ中の属性に基づいて生成し、当該パ
ターンを有するパターンデータを共通テストパターンに
対して追加してテスト対象のＬＳＩの個別テストパター
ンを作成する個別テストパターン作成手段と、前記個別
テストパターン作成手段により作成された個別テストパ
ターンに品種テストパターンを付加し、前記ピン情報テ
ーブル中の未使用テスタピンのエントリに対するダミー
パターンを生成し、当該ダミーパターンを有するダミー
パターンデータを品種テストパターンが付加された個別
テストパターンに対して追加してダミーパターン追加テ
ストパターンを作成するダミーパターン追加手段と、前
記ダミーパターン追加手段により作成されたダミーパタ
ン追加テストパターン，テストプログラム上のテスト項
目とパターン要素番号との対応関係を示すテスト項目情
報，テストパターンのタイミング指定を示すタイミング
情報，および１テストレートの中でｎ回のデータ印加が
可能なＬＳＩテスタによってテストが行われる場合にｎ
パターン要素を１パターン要素に変換することを指示す
るパターン定義情報に基づき、当該ダミーパターン追加
テストパターンにおけるパターンデータをＬＳＩテスタ
上の１テストレート中のデータ印加可能回数に適合する
ように変換した上で、パターンオブジェクトを作成する
パターン編集・パターンオブジェクト作成手段とを有す
ることを特徴とするパターンオブジェクト作成方式。 - 【請求項４】 「１テストレートの中でｎ回のデータ印
加が可能なＬＳＩテスタによってテストが行われる場合
にｎパターン要素を１パターン要素に変換することを指
示するパターン定義情報」におけるｎが２であることを
特徴とする請求項３記載のパターンオブジェクト作成方
式。 - 【請求項５】 パターン定義部，パターン部，およびパ
ターン制御部からなるパターンオブジェクトを作成する
パターン編集・パターンオブジェクト作成手段を有する
ことを特徴とする請求項３または請求項４記載のパター
ンオブジェクト作成方式。 - 【請求項６】 コンピュータを、ＬＳＩピンアサイン情
報に基づいて論理ピン名，属性，およびテスタピン番号
からなるエントリを備えるピン情報テーブルを作成し、
前記ピン情報テーブル中のパターンなし論理ピンのエン
トリに対するパターンを当該エントリ中の属性に基づい
て生成し、当該パターンを有するパターンデータを共通
テストパターンに対して追加してテスト対象のＬＳＩの
個別テストパターンを作成する個別テストパターン作成
手段，前記個別テストパターン作成手段により作成され
た個別テストパターンに品種テストパターンを付加し、
前記ピン情報テーブル中の未使用テスタピンのエントリ
に対するダミーパターンを生成し、当該ダミーパターン
を有するダミーパターンデータを品種テストパターンが
付加された個別テストパターンに対して追加してダミー
パターン追加テストパターンを作成するダミーパターン
追加手段，ならびに前記ダミーパターン追加手段により
作成されたダミーパタン追加テストパターン，テストプ
ログラム上のテスト項目とパターン要素番号との対応関
係を示すテスト項目情報，およびテストパターンのタイ
ミング指定を示すタイミング情報に基づいてパターンオ
ブジェクトを作成するパターンオブジェクト作成手段と
して機能させるためのプログラムを記録した記録媒体。 - 【請求項７】 コンピュータを、ＬＳＩピンアサイン情
報に基づいて論理ピン名，属性，およびテスタピン番号
からなるエントリを備えるピン情報テーブルを作成し、
前記ピン情報テーブル中のパターンなし論理ピンのエン
トリに対するパターンを当該エントリ中の属性に基づい
て生成し、当該パターンを有するパターンデータを共通
テストパターンに対して追加してテスト対象のＬＳＩの
個別テストパターンを作成する個別テストパターン作成
手段，前記個別テストパターン作成手段により作成され
た個別テストパターンに品種テストパターンを付加し、
前記ピン情報テーブル中の未使用テスタピンのエントリ
に対するダミーパターンを生成し、当該ダミーパターン
を有するダミーパターンデータを品種テストパターンが
付加された個別テストパターンに対して追加してダミー
パターン追加テストパターンを作成するダミーパターン
追加手段，ならびに前記ダミーパターン追加手段により
作成されたダミーパタン追加テストパターン，テストプ
ログラム上のテスト項目とパターン要素番号との対応関
係を示すテスト項目情報，テストパターンのタイミング
指定を示すタイミング情報，および１テストレートの中
でｎ回のデータ印加が可能なＬＳＩテスタによってテス
トが行われる場合にｎパターン要素を１パターン要素に
変換することを指示するパターン定義情報に基づき、当
該ダミーパターン追加テストパターンにおけるパターン
データをＬＳＩテスタ上の１テストレート中のデータ印
加可能回数に適合するように変換した上で、パターンオ
ブジェクトを作成するパターン編集・パターンオブジェ
クト作成手段として機能させるためのプログラムを記録
した記録媒体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29565999A JP3395895B2 (ja) | 1999-10-18 | 1999-10-18 | パターンオブジェクト作成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29565999A JP3395895B2 (ja) | 1999-10-18 | 1999-10-18 | パターンオブジェクト作成方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001116807A true JP2001116807A (ja) | 2001-04-27 |
| JP3395895B2 JP3395895B2 (ja) | 2003-04-14 |
Family
ID=17823520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29565999A Expired - Fee Related JP3395895B2 (ja) | 1999-10-18 | 1999-10-18 | パターンオブジェクト作成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3395895B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6875920B2 (en) | 2001-09-13 | 2005-04-05 | Hitachi, Ltd. | Semiconductor device and design support method of electronic device using the same |
| US20120029861A1 (en) * | 2010-08-02 | 2012-02-02 | Kabushiki Kaisha Toshiba | Semiconductor circuit, semiconductor circuit test method, and semiconductor circuit test system |
-
1999
- 1999-10-18 JP JP29565999A patent/JP3395895B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6875920B2 (en) | 2001-09-13 | 2005-04-05 | Hitachi, Ltd. | Semiconductor device and design support method of electronic device using the same |
| US20120029861A1 (en) * | 2010-08-02 | 2012-02-02 | Kabushiki Kaisha Toshiba | Semiconductor circuit, semiconductor circuit test method, and semiconductor circuit test system |
| US8589109B2 (en) * | 2010-08-02 | 2013-11-19 | Kabushiki Kaisha Toshiba | Semiconductor circuit, semiconductor circuit test method, and semiconductor circuit test system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3395895B2 (ja) | 2003-04-14 |
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Free format text: PAYMENT UNTIL: 20100207 Year of fee payment: 7 |
|
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Free format text: PAYMENT UNTIL: 20110207 Year of fee payment: 8 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110207 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120207 Year of fee payment: 9 |
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