JP2001110837A - 半導体装置およびその製造方法 - Google Patents
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Abstract
ロスを防止する。 【解決手段】 BGA・LSIの配線基板3には複数本
の信号線用インナリード5が放射状に、信号線用インナ
リード5群の内側に電源用インナリード6が正方形枠に
敷設され、配線基板3のキャビティー13の底にはチッ
プ15がボンディング層14でボンディングされる。電
源用インナリード6と電極パッド16間に短いワイヤ1
7が、信号線用インナリード5と電極パッド16間に長
いワイヤ18がワイヤボンディングされる際、短いワイ
ヤ17の第二ボンディング部の位置が電源用インナリー
ド6に設定された正規の位置に対してチップ15の正規
の位置に対する位置ずれ量に対応してずらされて、短い
ワイヤ17と長いワイヤ18とのワイヤクロスが発生す
るのを防止される。 【効果】 ワイヤクロスによる短絡不良の発生を防止で
きる。
Description
技術、特に、ワイヤボンディング技術に関し、例えば、
ボール・グリッド・アレイパッケージ(以下、BGAと
いう)を備えている大規模半導体集積回路装置(以下、
LSIという。)に利用して有効な技術に関する。
BGAが広く使用されて来ている。BGAとして、配線
基板にヒートシンクが貼着されて形成されたキャビティ
ーの底に半導体チップがボンディングされ、配線基板に
敷設されたインナリードと半導体チップの電極パッドと
がワイヤによって電気的に接続され、半導体チップ、イ
ンナリード群およびワイヤ群がポッティングによって成
形された樹脂封止体によって樹脂封止されているものが
ある。
ンナリードとの間に長さの異なるワイヤが複数本宛交互
にワイヤボンディングされることにより高密度実装が確
保されることがある。
式会社日経BP社1993年5月31日発行「VLSI
パッケージング技術(下)」P173〜P174があ
る。
たBGAのワイヤボンディング方法においては、半導体
チップがキャビティーの底にボンディングされた際に位
置ずれが発生すると、短いワイヤの結線角度が大きくな
って長いワイヤの下に入り込んで所謂ワイヤクロスが発
生するため、短いワイヤと長いワイヤとの短絡不良が発
生する。
ワイヤのループを高くしてワイヤクロスが万一発生して
も、短いワイヤと長いワイヤとの短絡不良が発生するの
を防止することが考えられる。しかし、BGAの高さの
規制や樹脂封止体の厚さの規制等によってループの高さ
には制限があるため、短いワイヤと長いワイヤとの短絡
不良が発生するのを防止することができない場合が発生
する。
ことができる半導体装置およびその製造方法を提供する
ことにある。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
発明のうち代表的なものの概要を説明すれば、次の通り
である。
の間に長さの異なるワイヤが複数本宛交互にワイヤボン
ディングされた半導体装置において、長いワイヤの間に
配置された短いワイヤの第二ボンディング部が前記半導
体チップの前記インナリードに対する位置ずれ量に対応
して正規の位置からずらされていることを特徴とする。
ボンディング部が半導体チップのインナリードに対する
位置ずれ量に対応して正規の位置からずらされることに
より、半導体チップの位置ずれが発生した場合であって
も、短いワイヤの第二ボンディング部が長いワイヤの間
にボンディングされることになるため、長いワイヤと短
いワイヤとのクロスが発生することはない。したがっ
て、ワイヤクロスによる短絡不良の発生は未然に防止す
ることができる。
BGA・LSIのワイヤボンディングを説明するための
部分平面図であり、(a)は位置ずれの無い場合を、
(b)は位置ずれの有る場合を、(c)は比較例をそれ
ぞれ示している。図2はそのBGA・LSIを示してお
り、(a)は正面断面図、(b)は一部切断平面図であ
る。図3以降は本発明の一実施形態であるBGA・LS
Iの製造方法を示す図である。
装置は、用途的には高周波数領域用のCMOS(相補形
金属酸化膜半導体)・LSIとして構成されており、パ
ッケージ的には多ピン化することができる表面実装形パ
ッケージであるBGAに構成されている。このBGAを
備えたLSI(以下、BGA・LSIという。)は図1
および図2に示されているように構成されており、図3
以降に示されている製造方法によって製造されたもので
ある。
LSIの製造方法を説明する。この説明により、図1お
よび図2に示されているBGA・LSIの構成が共に明
らかにされる。
SI1の製造方法には、図3に示されている配線基板と
ヒートシンクの組立体(以下、組立体という。)2が使
用される。組立体2はBT(bismalemide triazine)レ
ジンによって形成されたコア4を核とする配線基板3を
備えており、コア4は正方形枠形の平板形状に形成され
ている。コア4の第一主面上の内側縁辺部には信号線用
インナリード5が複数本、放射状に敷設されており、信
号線用インナリード5群の内側には電源用インナリード
6が正方形の枠形状に敷設されている。信号線用インナ
リード5の外側端部はコア4の外側縁辺部まで延長され
ている。また、電源用インナリード6からは延長部が放
射状に突設されてコア4の外側縁辺部まで延長されてい
る。
9が全体を被覆するように被着されており、ソルダレジ
スト膜9は信号線用インナリード5および電源用インナ
リード6を露出させるようにパターニングされている。
また、各信号線用インナリード5の外側端部および電源
用インナリード6の延長部はソルダレジスト膜9に開設
されたスルーホール7によってそれぞれ露出されてい
る。そして、スルーホール7の底で露出した信号線用イ
ンナリード5および電源用インナリード6の延長部によ
ってバンプ用パッド8が形成されている。
用パッド8の内側にはダム10が正方形枠形状に敷設さ
れている。ダム10はエポキシ樹脂等の樹脂封止体の成
形に使用されるレジンと同一の材料が使用されて形成さ
れている。
材層11によって図3に示されているように接着されて
いる。ヒートシンク12は銅等の熱伝導性の良好な材料
が使用されて、外径が配線基板3の外径よりも若干小さ
いめの正方形の平盤形状に形成されており、配線基板3
とヒートシンク12とは同心になるように配置されてい
る。配線基板3の枠内におけるヒートシンク12の上に
は深さの浅い正方形の穴形状のキャビティー13が形成
されている。
キャビティー13の底であるヒートシンク12の上には
CMOS系の大規模集積回路が作り込まれた半導体チッ
プ(以下、チップという。)15が、図4に示されてい
るようにボンディング層14によってボンディングされ
る。ボンディング層14はエポキシ樹脂系接着材が使用
されたボンディング材によって形成されている。この
際、チップ15がヒートシンク12に予め設定された正
規の位置に対してずれてボンディングされると、チップ
15の各電極パッド16と各信号線用インナリード5お
よび電源用インナリード6との相対位置がずれることに
なる。
5の各電極パッド16との間には短いワイヤ17がワイ
ヤボンディングされ、各信号線用インナリード5とチッ
プ15の各電極パッド16との間には長いワイヤ18が
ワイヤボンディングされる。この際、ワイヤボンディン
グの作業能率を高めるために、短いワイヤ17がチップ
15の全周にわたってワイヤボンディングされた後に、
長いワイヤ18がチップ15の全周にわたってワイヤボ
ンディングされる。なお、本実施形態においては、便宜
上、グランド端子はヒートシンク12に設定されている
ものとする。
に、チップ15がヒートシンク12に正規の位置に対し
てずれてボンディングされていると、短いワイヤ17の
各電極パッド16に対する結線角度Θが大きくなるた
め、隣合う短いワイヤ17と長いワイヤ18とが平面視
においてクロスする所謂ワイヤクロスが発生する。短い
ワイヤ17のループ高さと長いワイヤ18のループ高さ
との間に充分な差が設定されている場合にはワイヤクロ
スが発生しても、短いワイヤ17と長いワイヤ18とは
短絡することがないが、短いワイヤ17のループ高さと
長いワイヤ18のループ高さとの間に充分な差を確保す
ることができない場合には、短いワイヤ17と長いワイ
ヤ18とは短絡するため、ワイヤクロスは防止する必要
がある。
ヤ17の第二ボンディング部の位置が電源用インナリー
ド6に設定された正規の位置に対してチップ15の正規
の位置に対する位置ずれ量に対応してずらすことによ
り、短いワイヤ17と長いワイヤ18とのワイヤクロス
が発生するのを防止している。以下、本実施形態に係る
ワイヤボンディング方法を図1および図5によって説明
する。
2に位置ずれ無く適正にボンディングされた場合におけ
るワイヤボンディングの状態を示しており、図1(b)
はチップ15がヒートシンク12に位置ずれしてボンデ
ィングされた場合におけるワイヤボンディングの状態を
示している。図5はそれらの場合における各ワイヤの第
一ボンディング部と第二ボンディング部の座標を示して
いる。
ットであり、20はチップ15のターゲットである。座
標の原点は配線基板3のターゲット19とするが、便宜
上、「正」のみで説明する。座標(xA1、yA1)は第一
の長いワイヤ18Aの第一ボンディング部すなわち指定
された電極パッド16Aの中心であり、座標(xA2、y
A2)は第一の長いワイヤ18Aの正規の第二ボンディン
グ部の位置すなわち指定された信号線用インナリード5
における正規のボンディング位置である。座標(xB1、
yB1)は短いワイヤ17Bの第一ボンディング部すなわ
ち指定された電極パッド16Bの中心であり、座標(x
B2、yB2)は短いワイヤ18Bの第二ボンディング部の
位置すなわち電源用インナリード6における正規に設定
されたボンディング位置である。座標(xC1、yC1)は
第二の長いワイヤ18Cの第一ボンディング部すなわち
指定された電極パッド16Cの中心であり、座標
(xC2、y C2)は第二の長いワイヤ18Cの正規の第二
ボンディング部の位置すなわち指定された信号線用イン
ナリード5における正規のボンディング位置である。
長いワイヤ18Aの第一ボンディング部から第二ボンデ
ィング部までの長さすなわち全長である。A2 は位置ず
れが無い場合における第一の長いワイヤ18Aの第二ボ
ンディング部から電源用インナリード6との交差点まで
の長さである。C1 は位置ずれが無い場合における第二
の長いワイヤ18Cの第一ボンディング部から第二ボン
ディング部までの長さすなわち全長である。C2 は位置
ずれが無い場合における第二の長いワイヤ18Cの第二
ボンディング部から電源用インナリード6との交差点ま
での長さである。
る正規の位置からのずれ量であり、配線基板3のターゲ
ット19とチップ15のターゲット20とを測定するこ
とにより、求められる既知数である。Xは短いワイヤ1
7の第二ボンディング部の必要移動量であり、このXを
求めることにより、短いワイヤ17の第二ボンディング
部を第一の長いワイヤ18Aと第二の長いワイヤ18C
との間にボンディングすることができる。X1 は第一の
長いワイヤ18Aの電源用インナリード6との交差点の
チップ15の位置ずれが発生した場合における正規の位
置からの移動量である。X2 は第二の長いワイヤ18C
の電源用インナリード6との交差点のチップ15の位置
ずれが発生した場合における正規の位置からの移動量で
ある。
の実施に際しては、まず、測定工程において、配線基板
3のターゲット19とチップ15のターゲット20とが
測定されることにより、チップ15のヒートシンク12
に対する正規の位置からのずれ量xが求められる。
て求められた式1)が使用されて短いワイヤ17の第二ボ
ンディング部の必要移動量Xが演算され、この必要移動
量Xによって短いワイヤ17の第二ボンディング部の座
標(xB2、yB2)が補正される。
5の全周にわたってワイヤボンディングされる。この
際、短いワイヤ17の第一ボンディング部の座標は配線
基板3のターゲット19とチップ15のターゲット20
との測定によって求められたチップ15のヒートシンク
12に正規の位置からのずれ量xによって補正される。
また、短いワイヤ17の第二ボンディング部の座標(x
B2、yB2)は前述した必要移動量Xによって補正され
る。
たって全てワイヤボンディングされた後に、長いワイヤ
18群がチップ15の全周にわたってワイヤボンディン
グされる。この際、長いワイヤ18の第一ボンディング
部の座標は配線基板3のターゲット19とチップ15の
ターゲット20との測定によって求められたチップ15
のヒートシンク12に正規の位置からのずれ量xによっ
て補正される。また、長いワイヤ18の第一ボンディン
グ部は指定されたインナリード信号線用5の正規の座標
にボンディングされる。
いワイヤ17の第二ボンディング部は隣合う長いワイヤ
18、18の中間部に常にボンディングされることにな
るため、短いワイヤと長いワイヤとのクロスが発生する
ことはない。したがって、ワイヤクロスによる短絡不良
の発生は未然に防止することができる。
脂封止体21がポッティングレジンの充填によって成形
される。充填されたポッティングレジンはダム10によ
ってせき止められるため、樹脂封止体21は適正に成形
される。樹脂封止体21によってチップ15、ワイヤ1
7、18等は樹脂封止された状態になる。
れた後に、配線基板3のバンプ用パッド8には半田バン
プ22が図1および図2に示されているように形成され
る。半田バンプ22は半田材料が球状に形成された半田
ボールがバンプ用パッド8に溶着されることによって形
成される。
はプリント配線基板に半田バンプ22側を向けられた状
態で当接され、半田バンプ22群がリフロー半田付けさ
れることにより表面実装される。
れる。
ヤの第二ボンディング部をチップのヒートシンクに対す
る位置ずれ量に対応して正規の位置からずらすことによ
り、チップの位置ずれが発生した場合であっても、短い
ワイヤの第二ボンディング部が長いワイヤの間にボンデ
ィングされることになるため、長いワイヤと短いワイヤ
とのクロスが発生するのを防止することができる。
絡不良の発生を未然に防止することができ、また、ワイ
ヤ間のピッチを小さく設定することができる。
高さと長いワイヤのループの高さとの差を大きく設定せ
ずに済むため、樹脂封止体の厚さを抑制することがで
き、BGA・LSIの全高を薄く設定することができ
る。
形態に基づき具体的に説明したが、本発明は前記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
に限らず、グランド端子に接続してもよい。この場合、
信号用インナリードの一部を電源端子として使用しても
よい。
ず、電源端子に接続する短いワイヤと電源端子に接続す
る短いワイヤとの二列に設定してもよい。
から長いワイヤをワイヤボンディングするに限らず、短
いワイヤと長いワイヤとを交互にワイヤボンディングし
て行ってもよい。
なされた発明をその背景となった利用分野であるCMO
S・ICに適用した場合について説明したが、本発明は
これに限らず、半導体装置全般に適用することができ
る。
的なものによって得られる効果を簡単に説明すれば、次
の通りである。
第二ボンディング部を半導体チップのインナリードに対
する位置ずれ量に対応して正規の位置からずらすことに
より、半導体チップの位置ずれが発生した場合であって
も、短いワイヤの第二ボンディング部が長いワイヤの間
にボンディングされることになるため、長いワイヤと短
いワイヤとのクロスが発生するのを防止することがで
き、その結果、ワイヤクロスによる短絡不良の発生を未
然に防止することができる。
イヤボンディングを説明するための部分平面図であり、
(a)は位置ずれの無い場合を、(b)は位置ずれの有
る場合を、(c)は比較例をそれぞれ示している。
しており、(a)は正面断面図、(b)は一部切断平面
図である。
造方法の配線基板準備工程を示しており、(a)は正面
断面図、(b)は一部切断平面図である。
を示しており、(a)は正面断面図、(b)は一部切断
平面図である。
配線基板、4…コア、5…信号線用インナリード、6…
電源用インナリード、7…スルーホール、8…バンプ用
パッド、9…ソルダレジスト膜、10…ダム、11…接
着材層、12…ヒートシンク、13…キャビティー、1
4…ボンディング層、15…チップ(半導体チップ)、
16…電極パッド、17…短いワイヤ、18…長いワイ
ヤ、19…配線基板のターゲット、20…チップのター
ゲット、21…樹脂封止体、22…半田バンプ。
Claims (6)
- 【請求項1】 半導体チップとインナリードとの間に長
さの異なるワイヤが複数本宛交互にワイヤボンディング
された半導体装置において、長いワイヤの間に配置され
た短いワイヤの第二ボンディング部が前記半導体チップ
の前記インナリードに対する位置ずれ量に対応して正規
の位置からずらされていることを特徴とする半導体装
置。 - 【請求項2】 前記短いワイヤをボンディングされる前
記インナリードが前記ワイヤの並び方向に長く敷設され
ていることを特徴とする請求項1に記載の半導体装置。 - 【請求項3】 前記短いワイヤがグランド端子または電
源端子に接続されていることを特徴とする請求項1また
は2に記載の半導体装置。 - 【請求項4】 半導体チップとインナリードとの間に長
さの異なるワイヤが複数本宛交互にワイヤボンディング
された半導体装置の製造方法において、長いワイヤの間
に配置された短いワイヤの第二ボンディング部が前記半
導体チップの前記インナリードに対する位置ずれ量に対
応して正規の位置からずらされることを特徴とする半導
体装置の製造方法。 - 【請求項5】 前記半導体チップの前記インナリードに
対する位置ずれ量を測定する測定工程と、
この測定工
程の測定結果に基づいて前記短いワイヤの第二ボンディ
ング部の長いワイヤの間に配置すべき位置を演算する演
算工程と、この演算工程の演算によって指定された位置
に前記第二ボンディング部を配置して前記短いワイヤを
ワイヤボンディングするワイヤボンディング工程と、を
備えていることを特徴とする請求項4に記載の半導体装
置の製造方法。 - 【請求項6】 前記短いワイヤが全てワイヤボンディン
グされた後に、前記長いワイヤがワイヤボンディングさ
れることを特徴とする請求項4または5に記載の半導体
装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28672599A JP2001110837A (ja) | 1999-10-07 | 1999-10-07 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28672599A JP2001110837A (ja) | 1999-10-07 | 1999-10-07 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001110837A true JP2001110837A (ja) | 2001-04-20 |
JP2001110837A5 JP2001110837A5 (ja) | 2005-02-03 |
Family
ID=17708217
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28672599A Pending JP2001110837A (ja) | 1999-10-07 | 1999-10-07 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001110837A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014088210A1 (en) * | 2012-12-03 | 2014-06-12 | Samsung Electronics Co., Ltd. | Antenna apparatus |
-
1999
- 1999-10-07 JP JP28672599A patent/JP2001110837A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014088210A1 (en) * | 2012-12-03 | 2014-06-12 | Samsung Electronics Co., Ltd. | Antenna apparatus |
US9564687B2 (en) | 2012-12-03 | 2017-02-07 | Samsung Electronics Co., Ltd | Directive antenna apparatus mounted on a board |
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