JP2001100808A5 - - Google Patents
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Description
【特許請求の範囲】
【請求項1】 複数の機器からなるシステムにおいて各機器にそれぞれ接続されるプログラマブル制御回路であって、
一連のステップの動作機能を複数ステップの命令にして一度に書き込み可能な命令レジスタと、
オープンコレクタ出力を備える複数ビットのオープンコレクタ入出力ポートであって、複数のプログラマブル制御回路のオープンコレクタ入出力ポートの間で相互に直接に接続されるとき動作変更と同期のための制御信号がやり取りされるオープンコレクタ入出力ポートと、
命令レジスタから出力される命令を解読して、機器に与える動作命令パラメータを機器に出力するとともに、所定の条件を満たしたとき、命令レジスタにおける次の命令に対応して前記制御信号をオープンコレクタ入出力ポートに対し出力する出力パラメータ設定回路と
からなるプログラマブル制御回路。
【請求項2】 請求項1に記載されたプログラマブル制御回路において、
前記オープンコレクタ入出力ポートは、複数の機器の動作を変えるための複数ビットのトリガロジック信号をオープンコレクタ出力として出力し、さらに、前記オープンコレクタ入出力ポートからの複数ビットのトリガロジック入力信号を演算する論理演算回路を備え、論理演算回路は演算結果を前記出力パラメータ設定回路に出力する、プログラマブル制御回路。
【請求項3】 請求項2に記載されたプログラマブル制御回路において、
さらに、複数ビットのトリガロジック入力信号の各々に対して入力レベルを設定する入力レベル設定回路を備え、前記論理演算回路は、入力レベル設定回路からの出力信号に対して前記演算をする、プログラマブル制御回路。
【請求項4】 請求項3に記載されたプログラマブル制御回路において、
さらに、前記入力レベル設定回路からの出力信号のうち必要な任意のビットのみマスクするマスク回路を備え、前記論理演算回路は、マスク回路により処理された信号に対して前記演算をする、プログラマブル制御回路。
【請求項5】 請求項1から4のいずれかに記載されたプログラマブル制御回路において、
出力パラメータ設定回路は、当該プログラマブル制御回路により制御される機器から動作情報を入力して、動作情報を基に前記オープンコレクタ入出力ポートに前記制御信号を出力する、プログラマブル制御回路。
【請求項6】 請求項1から5のいずれかに記載されたプログラマブル制御回路において、
さらに、次の命令番号を命令レジスタに出力する次命令番号レジスタを備える、プログラマブル制御回路。
【請求項7】 請求項2から7のいずれかに記載されたプログラマブル制御回路において、
前記出力パラメータ設定回路は、前記トリガロジック信号の初期条件を設定する初期条件設定回路を含む、プログラマブル制御回路。
【請求項8】 請求項1から7までのいずれかに記載されたプログラマブル制御回路において、前記機器がモータである、プログラマブル制御回路。
【請求項1】 複数の機器からなるシステムにおいて各機器にそれぞれ接続されるプログラマブル制御回路であって、
一連のステップの動作機能を複数ステップの命令にして一度に書き込み可能な命令レジスタと、
オープンコレクタ出力を備える複数ビットのオープンコレクタ入出力ポートであって、複数のプログラマブル制御回路のオープンコレクタ入出力ポートの間で相互に直接に接続されるとき動作変更と同期のための制御信号がやり取りされるオープンコレクタ入出力ポートと、
命令レジスタから出力される命令を解読して、機器に与える動作命令パラメータを機器に出力するとともに、所定の条件を満たしたとき、命令レジスタにおける次の命令に対応して前記制御信号をオープンコレクタ入出力ポートに対し出力する出力パラメータ設定回路と
からなるプログラマブル制御回路。
【請求項2】 請求項1に記載されたプログラマブル制御回路において、
前記オープンコレクタ入出力ポートは、複数の機器の動作を変えるための複数ビットのトリガロジック信号をオープンコレクタ出力として出力し、さらに、前記オープンコレクタ入出力ポートからの複数ビットのトリガロジック入力信号を演算する論理演算回路を備え、論理演算回路は演算結果を前記出力パラメータ設定回路に出力する、プログラマブル制御回路。
【請求項3】 請求項2に記載されたプログラマブル制御回路において、
さらに、複数ビットのトリガロジック入力信号の各々に対して入力レベルを設定する入力レベル設定回路を備え、前記論理演算回路は、入力レベル設定回路からの出力信号に対して前記演算をする、プログラマブル制御回路。
【請求項4】 請求項3に記載されたプログラマブル制御回路において、
さらに、前記入力レベル設定回路からの出力信号のうち必要な任意のビットのみマスクするマスク回路を備え、前記論理演算回路は、マスク回路により処理された信号に対して前記演算をする、プログラマブル制御回路。
【請求項5】 請求項1から4のいずれかに記載されたプログラマブル制御回路において、
出力パラメータ設定回路は、当該プログラマブル制御回路により制御される機器から動作情報を入力して、動作情報を基に前記オープンコレクタ入出力ポートに前記制御信号を出力する、プログラマブル制御回路。
【請求項6】 請求項1から5のいずれかに記載されたプログラマブル制御回路において、
さらに、次の命令番号を命令レジスタに出力する次命令番号レジスタを備える、プログラマブル制御回路。
【請求項7】 請求項2から7のいずれかに記載されたプログラマブル制御回路において、
前記出力パラメータ設定回路は、前記トリガロジック信号の初期条件を設定する初期条件設定回路を含む、プログラマブル制御回路。
【請求項8】 請求項1から7までのいずれかに記載されたプログラマブル制御回路において、前記機器がモータである、プログラマブル制御回路。
【0006】
【課題を解決するための手段】
本発明に係るプログラマブル制御回路は、複数の機器からなるシステムにおいて各機器にそれぞれ接続されるプログラマブル制御回路である。このプログラマブル制御回路は、一連のステップの動作機能を複数ステップの命令にして一度に書き込み可能な命令レジスタと、オープンコレクタ出力を備える複数ビットのオープンコレクタ入出力ポートであって、複数のプログラマブル制御回路のオープンコレクタ入出力ポートの間で相互に直接に接続されるとき動作変更と同期のための制御信号がやり取りされるオープンコレクタ入出力ポートと、命令レジスタから出力される命令を解読して、機器に与える動作命令パラメータを機器に出力するとともに、所定の条件を満たしたとき、命令レジスタにおける次の命令に対応して前記の制御信号をオープン・コレクタ入出力ポートに対し出力する出力パラメータ設定回路とからなる。一連のモータ動作機能を複数の命令にして、命令レジスタに一度に書き込む。オープン・コレクタ入出力ポートは、モータ制御回路相互を直接に接続し、制御信号のやり取りを行なって動作を監視し、それらの命令を自動的に切り替えていく。これにより、CPUが途中に介在しなくても、動作モードやスピードの変更と同期動作を行う。
【課題を解決するための手段】
本発明に係るプログラマブル制御回路は、複数の機器からなるシステムにおいて各機器にそれぞれ接続されるプログラマブル制御回路である。このプログラマブル制御回路は、一連のステップの動作機能を複数ステップの命令にして一度に書き込み可能な命令レジスタと、オープンコレクタ出力を備える複数ビットのオープンコレクタ入出力ポートであって、複数のプログラマブル制御回路のオープンコレクタ入出力ポートの間で相互に直接に接続されるとき動作変更と同期のための制御信号がやり取りされるオープンコレクタ入出力ポートと、命令レジスタから出力される命令を解読して、機器に与える動作命令パラメータを機器に出力するとともに、所定の条件を満たしたとき、命令レジスタにおける次の命令に対応して前記の制御信号をオープン・コレクタ入出力ポートに対し出力する出力パラメータ設定回路とからなる。一連のモータ動作機能を複数の命令にして、命令レジスタに一度に書き込む。オープン・コレクタ入出力ポートは、モータ制御回路相互を直接に接続し、制御信号のやり取りを行なって動作を監視し、それらの命令を自動的に切り替えていく。これにより、CPUが途中に介在しなくても、動作モードやスピードの変更と同期動作を行う。
好ましくは、前記のプログラマブル制御回路において、前記の前記のオープンコレクタ入出力ポートは、複数の機器の動作を変えるための複数ビットのトリガロジック信号をオープンコレクタ出力として出力し、さらに、前記オープンコレクタ入出力ポートからの複数ビットのトリガロジック入力信号を演算する論理演算回路を備え、論理演算回路は演算結果を前記出力パラメータ設定回路に出力する。
また、好ましくは、前記のプログラマブル制御回路において、さらに、複数ビットのトリガロジック入力信号の各々に対して入力レベルを設定する入力レベル設定回路を備え、前記論理演算回路は、入力レベル設定回路からの出力信号に対して前記演算をする。
また、好ましくは、前記のプログラマブル制御回路は、さらに、前記入力レベル設定回路からの出力信号のうち必要な任意のビットのみマスクするマスク回路を備え、前記論理演算回路は、マスク回路により処理された信号に対して前記演算をする。
また、好ましくは、前記のプログラマブル制御回路において、出力パラメータ設定回路は、当該プログラマブル制御回路により制御される機器から動作情報を入力して、動作情報を基に前記オープンコレクタ入出力ポートに前記制御信号を出力する。
また、好ましくは、前記のプログラマブル制御回路は、さらに、次の命令番号を命令レジスタに出力する次命令番号レジスタを備える。
また、好ましくは、前記のプログラマブル制御回路において、前記出力パラメータ設定回路は、前記トリガロジック信号の初期条件を設定する初期条件設定回路を含む。
また、好ましくは、前記のプログラマブル制御回路において、前記の機器がモータである。
また、好ましくは、前記のプログラマブル制御回路において、さらに、複数ビットのトリガロジック入力信号の各々に対して入力レベルを設定する入力レベル設定回路を備え、前記論理演算回路は、入力レベル設定回路からの出力信号に対して前記演算をする。
また、好ましくは、前記のプログラマブル制御回路は、さらに、前記入力レベル設定回路からの出力信号のうち必要な任意のビットのみマスクするマスク回路を備え、前記論理演算回路は、マスク回路により処理された信号に対して前記演算をする。
また、好ましくは、前記のプログラマブル制御回路において、出力パラメータ設定回路は、当該プログラマブル制御回路により制御される機器から動作情報を入力して、動作情報を基に前記オープンコレクタ入出力ポートに前記制御信号を出力する。
また、好ましくは、前記のプログラマブル制御回路は、さらに、次の命令番号を命令レジスタに出力する次命令番号レジスタを備える。
また、好ましくは、前記のプログラマブル制御回路において、前記出力パラメータ設定回路は、前記トリガロジック信号の初期条件を設定する初期条件設定回路を含む。
また、好ましくは、前記のプログラマブル制御回路において、前記の機器がモータである。
さらに、複数のモータ制御回路を相互に直接に接続し、制御信号をやり取りするため、モータ制御回路10にはオープンコレクタ入出力ポート30、32、34が設けられる。オープンコレクタ入出力ポートは3種類の機能を持つ。3種類の機能に対応するオープンコレクタ入出力ポートでの信号は、動作可能信号MOV、トリガロジック信号TL1〜TLN、トリガロジックアクノーレッジ信号TLAである。これに対応して、オープンコレクタ入出力ポートは、動作可能信号MOVのためのポート30、トリガロジック信号TL1〜TLNのためのポート32、および、トリガロジックアクノーレッジ信号TLAのためのポート34からなる。なお、ここではTTLロジックで言われる「オープンコレクタ」という言葉を用いているが、MOSロジックで言うオープンドレイン、オープンソースでも同じである。ラインをドライブするのに、一方に能動素子であるトランジスタやFETを、他方に受動素子である抵抗を置いたものを、オープンコレクタという言葉で表わす。各制御回路が任意のタイミングで信号レベルを変化してもショート状態にならず、接続したラインレベルにしたがって、ワイヤードORまたはワイヤードANDをとることのできるロジックである。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27639199A JP2001100808A (ja) | 1999-09-29 | 1999-09-29 | プログラマブル制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27639199A JP2001100808A (ja) | 1999-09-29 | 1999-09-29 | プログラマブル制御回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001100808A JP2001100808A (ja) | 2001-04-13 |
JP2001100808A5 true JP2001100808A5 (ja) | 2006-10-05 |
Family
ID=17568768
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27639199A Pending JP2001100808A (ja) | 1999-09-29 | 1999-09-29 | プログラマブル制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001100808A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007105257A1 (ja) * | 2006-03-01 | 2007-09-20 | Fujitsu Limited | 同期制御システム |
-
1999
- 1999-09-29 JP JP27639199A patent/JP2001100808A/ja active Pending
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