JP2001092796A - 並列コンピュータのアーキテクチャおよびこのアーキテクチャを利用した情報処理ユニット - Google Patents

Abstract

(57)【要約】 【課題】 分散メモリー型において、著しく高速な並列
処理を実現可能なコンピュータアーキテクチャを提供す
る 【解決手段】 コンピュータシステム１０は、ＣＰＵモ
ジュール１２と、それぞれがＭＰＵ３６およびＲＡＭコ
ア３４とを有する複数のメモリモジュール１４と、ＣＰ
Ｕとメモリモジュールとの接続やメモリモジュール間の
接続をなす複数組のバス２４とを備え、ＣＰＵ１２から
与えられるインストラクションにより、各メモリモジュ
ールが作動する。所定の関連を有する一連のデータに
は、空間ＩＤが付与され、各メモリモジュールが、少な
くとも、当該空間ＩＤ、自己が管理する一連のデータの
部分に関する論理アドレス、一連のデータのサイズを含
むテーブルを管理し、かつ、受理したインストラクショ
ンに、自己が管理する一連のデータの部分が関与してい
るか否かを判断して、ＲＡＭコアに記憶されたデータに
関する処理を実行する。

Description

【発明の詳細な説明】

【０００１】

【産業上の技術分野】本発明は、ＳＩＭＤ(Single Inst
ruction Stream, Multiple Data Stream)を実現可能な
並列コンピュータのアーキテクチャに関し、より詳細に
は、適切かつ高速なメモリ制御により、汎用的な並列演
算が可能なコンピュータアーキテクチャに関する。

【０００２】

【従来の技術】社会全体のさまざまな場所にコンピュー
タが導入され、インターネットをはじめとするネットワ
ークが浸透した今日では、そこここで、大規模なデータ
が蓄積されるようになった。このような大規模データを
処理するには、膨大な計算が必要で、そのために並列処
理を導入しようと試みるのは自然である。

【０００３】さて、並列処理アーキテクチャは「共有メ
モリ型」と「分散メモリ型」に大別される。前者（「共
有メモリ型」）は、複数のプロセッサが１つの巨大なメ
モリ空間を共有する方式である。この方式では、プロセ
ッサ群と共有メモリ間のトラフィックがボトルネックと
なるので、百を越えるプロセッサを用いて現実的なシス
テムを構築することは容易ではない。したがって、例え
ば１０億個の浮動小数点変数の平方根を計算する際、単
一ＣＰＵに対する加速比は、せいぜい１００倍というこ
とになる。経験的には、３０倍程度が上限である。後者
（「分散メモリ型」）は、各プロセッサがそれぞれロー
カルなメモリを持ち、これらを結合してシステムを構築
する。この方式では、数百〜数万ものプロセッサを組み
込んだハードウェアシステムの設計が可能である。した
がって、上記１０億個の浮動小数点変数の平方根を計算
する際の単一ＣＰＵに対する加速比を、数百〜数万倍と
することが可能である。しかしながら、後者において
も、後述するいくつかの課題が存在する。本出願は、
「分散メモリ型」に関するものであり、この方式につい
て最初に多少の考察を加えながら従来技術との比較を行
うことにする。

【０００４】

【課題を解決するための手段】[第１の課題：巨大配列
の分掌管理]「分散メモリ型」の第１の課題は、データ
の分掌管理の問題である。巨大なデータ（一般的には配
列なので、以降、配列で説明する）は、１つのプロセッ
サの所有するローカルメモリに収容できるものではな
く、必然的に複数のローカルメモリに分掌管理される。
効率的かつ柔軟な分掌管理メカニズムを導入しないと、
プログラムの開発および実行に際してさまざまな障害を
抱え込むことになることは明らかである。

【０００５】[第２の課題：プロセッサ間通信の効率の
低さ]分散メモリ型システムの各プロセッサが、巨大配
列にアクセスしようとすると、自己の所有するローカル
メモリ上の配列要素に対しては速やかにアクセスできる
ものの、他のプロセッサが所有する配列要素へのアクセ
スはプロセッサ間通信を必須とする。このプロセッサ間
通信はローカルメモリとの通信に比べ、極端にパフォー
マンスが低く、最低でも１００クロックかかると言われ
ている。このため、ソート実施時には、巨大配列全域に
わたる参照が実施され、プロセッサ間通信が多発するた
め、パフォーマンスが極端に低下する。

【０００６】この問題点につき、より具体的に説明を加
える。１９９９年現在、パソコンは、１〜数個のＣＰＵ
を用いて、「共有メモリ型」として構成されている。こ
のパソコンに使用される標準的なＣＰＵは、メモリバス
の５〜６倍程度の内部クロックで動作し、その内部に自
動的な並列実行機能やパイプライン処理機能が装備され
ており、およそ１データを１クロック（メモリバス）で
処理できる。「共有メモリ型」であるパソコンにて巨大
配列のソート処理を行う場合、１データについて１クロ
ックを要し、このため、１データに１００クロック（メ
モリバス）を要する、「分散メモリ型」のマルチプロセ
ッサシステムの１００倍のパフォーマンスを発揮するこ
とも考えられる。

【０００７】[第３の課題：プログラムの供給]「分散メ
モリ型」の第３の課題は、多数のプロセッサにどうやっ
てプログラムを供給するか、という問題である。非常に
多数のプロセッサに、別々のプログラムをロードし、全
体を協調動作させる方式（ＭＩＭＤ：Multiple Instruc
tion Stream, Multiple Data Stream）では、プログラ
ムの作成、コンパイル、配信のために多大な負荷を要す
る。その一方、多数のプロセッサを同一のプログラムで
動作させる方式（ＳＩＭＤ：Single Instruction Strea
m, Multiple Data Stream）では、プログラムの自由度
が減少し、所望の結果をもたらすプログラムが開発でき
ない事態も想定される。

【０００８】本発明は、「分散メモリ型」の上記第１な
いし３の課題を解決する方法およびコンピュータアーキ
テクチャを提供する。第１の「巨大配列の分掌管理」の
課題は、配列の各要素の配置（物理アドレス）を、各プ
ロセッサモジュールが統一的な方法で分掌管理すること
で解決できる。この手法により、ガーベージコレクショ
ンの必要性が無くなり、配列要素の挿入・削除が数クロ
ックで完了し、ＳＩＭＤを実現する上で欠かせない各プ
ロセッサの暗黙の（非明示的）処理分担を割り付けるこ
ともできる。この方法は、後ほど「多空間メモリ」とい
う概念で説明される。

【０００９】第２の「プロセッサ間通信の効率の低さ」
の課題は、達成しようとする処理に応じて各プロセッサ
間をつなぎ替え、各接続経路毎に、定められた種類のデ
ータを、定められた順番で、１方向に連続転送すること
で、バスの能力を１００％近くまで使用できるよう通信
をスケジュール化し、同時に巨大パイプライン処理を実
現することで解決できる。その有効性を実証するため、
後ほど、現実的なシステム設計で、１０億行のソートを
１秒程度で完了するシステムの構成方法を例示するであ
ろう。これは、既知の最高速の装置に比べて、１万倍以
上高速である。この方法は、後ほど「組替えバス」技術
として説明される。

【００１０】第３の「プログラムの供給」の課題は、Ｓ
ＩＭＤ方式を採用することで解決できる。ＳＩＭＤの場
合は、各プロセッサの暗黙の（非明示的）処理分担をど
うやって決定するか？が最大の問題であるが、前述の
「多空間メモリ」技術にてこの処理分担が自動的に決定
でき、ＳＩＭＤであってもプログラムの自由度を保持す
ることができる。つまり、本発明は、分散メモリー型に
おいて、単一命令により種々のメモリーに記憶された配
列中の要素を入出力し、著しく高速な並列処理を実現可
能なコンピュータアーキテクチャを提供することを目的
とする。

【００１１】

【課題を解決するための手段】本発明の目的は、ＣＰＵ
モジュールと、それぞれがＭＰＵおよびＲＡＭコアとを
有する複数のメモリモジュールと、前記ＣＰＵとメモリ
モジュールとの接続、および／または、メモリモジュー
ル間の接続をなす複数組のバスとを備え、ＣＰＵから各
メモリモジュールのＭＰＵに与えられるインストラクシ
ョンにより、各メモリモジュールのＭＰＵが作動するよ
うに構成された並列コンピュータのアーキテクチャであ
って、所定の関連を有する一連のデータに、空間ＩＤが
付与され、各メモリモジュールのＭＰＵが、少なくと
も、当該空間ＩＤ、自己が管理する一連のデータの部分
に関する論理アドレス、当該部分のサイズ、および、一
連のデータのサイズを含むテーブルを管理し、かつ、各
メモリモジュールのＭＰＵが、受理したインストラクシ
ョンに、自己が管理する一連のデータの部分が関与して
いるか否かを判断して、ＲＡＭコアに記憶されたデータ
を読み出してバスに送出し、バスを介して与えられたデ
ータをＲＡＭコアに書き込み、データに必要な処理を施
し、および／または、前記テーブルを更新するように構
成されたことを特徴とする並列コンピュータのアーキテ
クチャにより達成される。

【００１２】本発明によれば、空間ＩＤを用いて一連の
データを把握するため、当該一連のデータが、多数のメ
モリモジュールにより分掌されても、各メモリモジュー
ルのＭＰＵが、当該一連のデータを確実に認識すること
ができる。また、メモリモジュールは、一連のデータお
よび自己が管理するその部分を、テーブルにて把握して
いるため、インストラクションの受理にしたがって、そ
のテーブルを参照して、所定の処理を実行することがで
きる。これにより、単一インストラクションに基づく、
各ＭＰＵでの並列処理が実現できる。

【００１３】本発明の好ましい実施態様においては、Ｍ
ＰＵは、ＣＰＵから与えられた空間ＩＤを、自己が管理
する１以上の一連のデータの空間ＩＤと比較する空間コ
ンパレータと、ＣＰＵから与えられた論理アドレスと、
自己が管理するデータの部分の論理アドレスとを比較す
るアドレスコンパレータと、当該論理アドレスに基づ
き、自己のＲＡＭセル上の物理アドレスを算出するアド
レスカリキュレータとを有している。これらコンパレー
タおよびカリキュレータは、ハードウェアにて構成され
ても良いし、ＭＰＵのプログラムによりソフトウェアと
して実現されるものであっても良い。

【００１４】また、本発明の好ましい実施態様において
は、メモリモジュールの各々が、ＣＰＵモジュールおよ
び他のメモリモジュールとの同期をなすための同期信号
を受け入れ、かつ、前記複数組のバスの何れかとの接続
が可能な入力と、前記複数組のバスの他の何れかとの接
続が可能な出力を備え、少なくとも、前記同期信号にし
たがって、前記何れかのバスと入力との接続により、デ
ータを入力しつつ、前記他の何れかのバスと出力との接
続により、データを出力できるように構成されている。
本実施の形態によれば、同期信号にしたがって、メモリ
モジュールからのデータ出力およびメモリモジュールへ
のデータ入力がなされ、かつ、バスの接続の制御によ
り、適切に並列処理を実現することが可能となる。

【００１５】複数組のバスの各々には、前記ＣＰＵモジ
ュールと何れかのメモリモジュールの入力または出力と
の間、および／または、他の何れかのメモリモジュール
の入力または出力と、さらに他のメモリモジュールの出
力または入力との間の接続を規定するためのスイッチが
設けられ、スイッチの切換により、複数組のバスの各々
において、並列的にデータの授受が実現されるのがより
好ましい。これにより、複数組のバスをより有効に利用
することが可能となり、より並列性を高めることが可能
となる。

【００１６】本発明のさらに好ましい実施態様において
は、複数組のバスのうちの何れかである第１のバスに、
何れかのメモリモジュールの出力と、他の何れかのメモ
リモジュールの入力とが接続され、かつ、前記複数組の
バスのうち、他の何れかである第２のバスに、当該他の
何れかのメモリモジュールの出力と、さらに他の何れか
のメモリモジュールの入力とが接続され、第１のバスに
おけるデータの授受と、第２のバスにおけるデータの授
受が並列的に進行する。このように、コンピュータの実
施態様によれば、ＣＰＵモジュールと、メモリモジュー
ルとにより、パイプライン処理を実現することが可能と
なる。バスとメモリモジュールとの間の接続を繰り返し
て、多段のメモリモジュール間の接続を形成するのがよ
り好ましい。

【００１７】本発明の別の好ましい実施態様において
は、ＭＰＵが、一連のデータ中の特定の要素を削除し、
前記一連のデータ中に特定の要素を挿入し、或いは、一
連のデータの末尾に特定の要素を追加することを示すイ
ンストラクションを受理すると、テーブルを参照して、
自己の管理するデータの領域と、削除、挿入或いは追加
にかかる要素の位置とを比較して、当該比較結果に応じ
て、前記テーブルの内容を更新する。すなわち、ＭＰＵ
において、自己が管理するテーブルを更新する、すなわ
ち、リマッピングをすることにより、要素の削除、挿入
および追加を実現することが可能となる。

【００１８】本発明のさらに別の実施態様においては、
ＭＰＵが、与えられたインストラクションに応答して、
一連のデータ中の要素を特定するための添え字を変換
し、および／または、要素に特定の修飾を与える値変換
を実行する。また、本発明の目的は、ＣＰＵモジュール
と、それぞれがＭＰＵおよびＲＡＭコアとを有する複数
のメモリモジュールと、前記ＣＰＵとメモリモジュール
との接続、および／または、メモリモジュール間の接続
をなす複数組のバスとを備え、ＣＰＵから各メモリモジ
ュールのＭＰＵに与えられるインストラクションによ
り、各メモリモジュールのＭＰＵが作動するように構成
された情報処理ユニットであって、所定の関連を有する
一連のデータに、空間ＩＤが付与され、各メモリモジュ
ールのＭＰＵが、少なくとも、当該空間ＩＤ、自己が管
理する一連のデータの部分に関する論理アドレス、当該
部分のサイズ、および、一連のデータのサイズを含むテ
ーブルを管理し、かつ、各メモリモジュールのＭＰＵ
が、受理したインストラクションに、自己が管理する一
連のデータの部分が関与しているか否かを判断して、Ｒ
ＡＭコアに記憶されたデータを読み出してバスに送出
し、バスを介して与えられたデータをＲＡＭコアに書き
込み、データに必要な処理を施し、および／または、前
記テーブルを更新するように構成されたことを特徴とす
る情報処理ユニットによっても達成される。たとえば、
前記ユニットが単一の回路基板に形成され、ＣＰＵモジ
ュールが、レガシーメモリ、入力装置および表示装置を
相互接続する他のバスと連結可能に構成されていても良
い。

【００１９】さらに、本発明の目的は、上記情報処理ユ
ニットと、ＣＰＵモジュールと他のバスを介して連結さ
れた１以上のレガシーメモリを含む記憶装置、入力装置
および表示装置とを有することを特徴とするコンピュー
タシステムによっても達成される。

【００２０】

【発明の実施の形態】［ハードウェア構成］以下、添付
図面を参照して、本発明の実施の形態につき説明を加え
る。図１は、本発明の実施の形態にかかるコンピュータ
システムの構成を示すブロックダイヤグラムである。図
１に示すように、コンピュータシステム１０は、単一命
令による並列演算を実現するＣＰＵモジュール１２と、
並列演算のために必要な種々のデータを記憶するメモリ
モジュール１４−１、１４−２、１４−３、…と、必要
なプログラムやデータを記憶する固定記憶装置１６と、
キーボードやマウスなどの入力装置１８と、ＣＲＴなど
からなる表示装置２０と、種々の形式のデータ等が記憶
されているレガシーメモリ２２とを備えている。また、
バス２４−１、２４−２、…において、ＣＰＵモジュー
ル１２、各メモリモジュール１４との接点には、スイッ
チ２８−１、２８−２、２８−３、…などが配設され、
選択された回路要素間における情報の授受が可能となっ
ている。また、ＣＰＵモジュール１２とメモリモジュー
ル１４−１との間、隣接するメモリモジュール間におい
て、バスの連結および接続をなすためのスイッチ３０−
１、３０−２、…が設けられている。

【００２１】ＣＰＵモジュール１２と、メモリモジュー
ル１４との間には、複数のバス２４−１、２４−２、２
４−３、２４−４、…とが設けられている。したがっ
て、ＣＰＵモジュール１２とメモリモジュール１４との
間、および、メモリモジュール間は、上記バスによりデ
ータ等の授受が可能となっている。また、ＣＰＵ１２
と、メモリモジュール１４との間には、制御信号ライン
２５が設けられ、ＣＰＵ１２から発せられるインストラ
クションなどが、全てのメモリモジュール１４に伝達さ
れるようになっている。

【００２２】さらに、ＣＰＵ１２と、他の構成要素（た
とえば、固定記憶装置１６、入力装置１８など）との間
には、ローカルバス２６が配設されており、これらの間
でもデータ等の授受が可能となっている。ＣＰＵ１２
は、固定記憶装置１６に記憶され、或いは、バス２６上
に接続されたＲＡＭのような他の記憶装置（図示せず）
に記憶されたプログラムを読み出し、このプログラムに
したがって、以下に示すメモリモジュール１４へのイン
ストラクションの送出を含むデータの授受のほか、スイ
ッチ２８、３０の制御等を実行する。また、ＣＰＵ１２
は、プログラムにしたがって、レガシーメモリ２２に記
憶された種々の形式のデータを受け入れて、この形式の
データを、ＣＰＵ１２、メモリモジュール１４、バス２
４からなる系にて処理可能な一連のデータ（配列）に変
換し、これらを、各メモリモジュール１４に記憶させる
こともできる。

【００２３】図２は、各メモリモジュール１４の概略を
示すブロックダイヤグラムである。図２に示すように、
メモリモジュール１４は、ＣＰＵモジュール１２から与
えられるクロックなど同期信号を受け入れるクロックバ
ッファ３２と、データを記憶するＲＡＭコア３４と、後
述する空間ＩＤやデータの要素番号等を把握し、ＣＰＵ
１２からのインストラクションなどを受理した場合に、
空間ＩＤや要素番号に基づき、ＲＡＭコア３４へのデー
タ書き込みやＲＡＭコアからのデータ読み出しを制御す
るＭＰＵ３６と、バスの何れかからのデータを受け入れ
て、ＲＡＭコア３４に供給し、および／または、ＲＡＭ
コア３４からのデータを何れかのバスに送出するＩ／Ｏ
３８とを有している。この実施の形態において、メモリ
モジュール１４は、制御信号ライン２５を介して、ＣＰ
Ｕからのインストラクションを受け入れ、ＭＰＵ３６
が、このインストラクションに応答して、ＲＡＭコア３
４のデータを読み出し、ＲＡＭコア３４にデータを書き
込み、或いは、データに所定の処理を施すことができる
ようになっている。また、ＲＡＭコア３４へのデータア
クセスや、Ｉ／Ｏを介してデータ入力およびデータ出力
は、クロックバッファ３２に与えられるクロックなどの
同期信号に基づき実行される。

【００２４】図１および図２から明らかなように、本発
明において、コンピュータシステム１０は、メモリ共有
型のシステムであると考えることができる。また、後述
するように、制御信号ライン２５を介して、各メモリモ
ジュール１４にインストラクションを与えることによ
り、各メモリモジュール１４が並列的に処理を実行す
る。また、バスへのデータ出力およびバスからのデータ
入力などが、所定の同期信号に基づき実行される。した
がって、このコンピュータシステム１０は、ＳＩＭＤの
形態をなしていると考えることができる。

【００２５】［実現される機能の概略］このような構成
を有するコンピュータシステム１０につきより詳細な説
明を加える前に、本コンピュータシステム１０により実
現される機能の概略を簡単に説明する。 （１）多空間メモリ 本明細書において、多空間メモリとは、メモリ空間を、
空間ＩＤとアドレスとに基づきアクセスするために割り
当てられたメモリ空間をいう。これにより、一連のデー
タが多数のプロセッサに分掌されていても、各プロセッ
サが、これを確実に分離、認識することができる。従来
のメモリ空間においては、プロセス毎に個別の領域を割
り当てることはあっても、一連の変数（配列、構造体な
ど）毎に目盛り空間を割り当てることは行われてこなか
った。したがって、以下、このような従来のメモリ空間
を「単一メモリ空間」と称する。単一メモリ空間のシス
テムにおいては、アドレスのみを用いてデータにアクセ
スしているため、関連を有する一連のデータを分離した
り、認識することができなかった。このため、実際には
並列処理が可能であっても、その可否を判断できない場
合が多かった。また、ある単一メモリ空間に、新たな一
連のデータを収容させる場合に、当該一連のデータの収
容場所を確保するために、ガーベージコレクションを実
行する必要があった。

【００２６】これに対して、本発明においては、メモリ
空間に、空間ＩＤを導入し、一連のデータについて同一
のＩＤを付与している。また、メモリモジュール１４に
おいて、自身のＲＡＭコア３４に保持されているデータ
に関する空間ＩＤを把握し、これにより、各メモリモジ
ュール１４自体が、現在アクセスされているデータの空
間ＩＤを参照することにより、自己の作動の是非を決定
することができる。また、各メモリモジュールが空間Ｉ
Ｄと関連付けて、一連のデータの全部或いは一部を保持
できるため、ある一連のデータを、複数のメモリモジュ
ール１４に分割して記憶させることができ、これにより
ガーベージコレクションを不要にすることができる。

【００２７】たとえば、図３に示すように、単一メモリ
空間において、“Ａ”という一連のデータ、“Ｂ”とい
う一連のデータ、…が収容されている場合を考える。た
とえば、ここで、全メモリサイズが３２ワードで、上記
一連のデータのサイズの総和が３０ワードであると仮定
する。これら一連のデータは、空間中に点在しているた
め、未使用のメモリサイズは、１２ワードであるにもか
かわらず、実際に格納できる一連のデータのサイズは３
ワードに限定される。このため、３ワードを超えたサイ
ズを有する新たな一連のデータを収容すべき場合には、
ガーベージコレクションを実行しなければならない。そ
の一方、図４に示すように、本発明においては、一連の
データの各々に、空間ＩＤが付与されている。これら
は、空間ＩＤと関連付けられて、１以上のメモリモジュ
ール１４に記憶される。したがって、未使用のサイズと
収容可能なサイズとを一致させることが可能となる。

【００２８】（２）メモリモジュール また、本発明においては、各メモリモジュール１４が、
ＭＰＵ３６を有し、上記空間ＩＤのほか、自己が保持す
る一連のデータの各々の要素番号を把握している。した
がって、ＣＰＵ１２からのインストラクションを受理し
た後、ＭＰＵ３６が、インストラクションにしたがって
アクセスすべきデータが、自己のＲＡＭコア３４中に保
持されているものか否かを判断して、アクセスに必要の
是非を決定することができる。さらに、各メモリモジュ
ール１４が、自己のＲＡＭコア３４に格納されている配
列要素の添え字の範囲から、ＳＩＭＤでのインストラク
ションにおける暗黙の処理の分担範囲を決定することが
可能である。

【００２９】また、本発明においては、メモリモジュー
ル１４が、アドレスリマッピングを実行できるようにな
っている。たとえば、図５に示すように、ある配列の所
定の位置に特定の要素を挿入する場合、その他、所定の
位置の要素を削除し、或いは、配列の末尾に所定の要素
を追加する場合にも、本実施の形態においては、当該配
列に関連する要素を保持しているメモリモジュールの各
々において、ＭＰＵ３６が、アドレスリマッピングを実
行することにより、並列的かつ高速に、これらを実現す
ることができる。さらに、図６に示すように、配列の要
素（値）に修飾を与える場合（たとえば、各値に「１」
を加える場合）にも、関連する配列の要素を保持するメ
モリモジュールの各々において、ＭＰＵ３６が、並列的
かつ高速に、必要な処理を行うことができる。

【００３０】また、メモリモジュール１４においては、
ＭＰＵ３６が、ＲＡＭコア３４にて記憶すべきデータの
各々のサイズを把握し、圧縮した形態にてこれらを記憶
することができる。たとえば、あるメモリモジュール１
４にて、整数値のデータを保持すべき場合に、実際のデ
ータ値が“０”ないし“３”までの値しか取り得ない場
合には、ＭＰＵ３６は、各データのために２ビットのみ
を用意する。ＣＰＵ１２との間では、１つの整数を表現
するために３２ビットを使用していた場合には、メモリ
モジュール１４とＣＰＵ１２との間での通信のために、
ＭＰＵ３６が、データ形式を変更して、ＣＰＵ１２との
授受をなせば良い。これにより、ＲＡＭコア３４をより
無駄なく利用することが可能となる。また、文字列のよ
うな長さの異なるデータについても、同様にデータ長を
変更して記憶することができるようになっている。

【００３１】さらに、メモリモジュール１４において
は、所定の空間ＩＤに関連付けられたデータや、所定の
範囲の要素番号を付されたデータに、特定の値（たとえ
ば、「０」）をセットすることができるようになってい
る。これにより、メモリモジュール１４内で、高速に初
期化の処理を実行することが可能となる。また、メモリ
モジュール１４においては、ある特定のデータ（配列）
中の値を検索することや、添字の範囲をチェックするこ
とが可能である。

【００３２】（３）組み替え可能バス 本発明においては、ＣＰＵ１２が、スイッチ２８−１、
２８−２、…およびスイッチ３０−１、３０−２、…を
選択的にオン／オフして、データの授受をなすべきメモ
リモジュール１４を指定することにより、パイプライン
処理を実現している。たとえば、図７に示すように、あ
るメモリモジュール１４−ｉから出力されたデータを、
他のメモリモジュール１４−ｊに与え、かつ、当該他の
メモリモジュール１４−ｊから出力されたデータを、さ
らに他のメモリモジュール１４−ｋに伝達すべき場合に
は、ＣＰＵ１２は、バス２４−ｍを、メモリモジュール
１４−ｉ、１４−ｊのために割り当て、かつ、バス２４
−ｎを、メモリモジュール１４−ｊ、１４−ｋのために
割り当てるように、各スイッチの状態を設定する。

【００３３】さらに、これらパイプライン処理は、単一
のメモリモジュール間の接続により実現される場合だけ
でなく、複数の一連のメモリモジュール（メモリモジュ
ール群）の間の接続により実現することも可能である。
達成しようとする処理に応じて、各メモリモジュール間
をつなぎ替え、各接続経路毎に、定められた種類のデー
タを定められた順序にて一方向に連続転送することで、
バスの能力を１００％近く使用できるように、通信をス
ケジュール化することができる。これにより、分散メモ
リ型の並列処理システムの最大の問題であった、プロセ
ッサ間通信のパフォーマンスの低さを、解消することが
できる。このように構成されたコンピュータシステム１
０において、多空間メモリの具体的構成および多空間メ
モリにおけるシステムの作動につき説明を加える。

【００３４】［多空間メモリ］図８は、多空間メモリの
下での、メモリモジュール１４の構造を説明するための
図である。図８（ａ）に示すように、メモリモジュール
１４中のＲＡＭコア３４には、空間ＩＤ管理テーブルが
設けられる。これにより、メモリモジュール１４のＭＰ
Ｕ３６は、自己が保持するデータの空間ＩＤ等必要な情
報を把握することが可能となる。図８（ｂ）に示すよう
に、空間ＩＤ管理テーブルには、自己が保持するデータ
群ごとの、空間ＩＤ、ＣＰＵの管理の下での、データ群
の論理開始アドレス、データ群が割り付けられた領域の
サイズ、ＲＡＭコア３４中の物理開始アドレス、当該空
間ＩＤを有する一連のデータの全サイズ、および、アク
セス制限を示すアクセス制限フラグが格納されている。
アクセス制限フラグは、この実施の形態においては、読
み出しのみ可能（Ｒ）、書き込みのみ可能（Ｒ）、読み
書き可能（ＲＷ）の３つの状態を示すことができるよう
になっている。

【００３５】メモリモジュール１４のＭＰＵ３６は、あ
る空間ＩＤを有するデータ群が与えられた際に、ＲＡＭ
コア３４中に当該データ群を収容すべき、１以上の領域
を見出して、当該領域にデータ群をそのまま、或いは、
２以上に分割して収容する。この際に、与えられた空間
ＩＤ、論理開始アドレス、全サイズ、アクセス制限フラ
グとともに、実際にデータを収容したＲＡＭコア中の論
理開始アドレスや、割り付け領域サイズも、空間ＩＤ管
理テーブルに記憶される。図８（ｃ）は、図８（ｂ）に
よる空間ＩＤ管理テーブルにしたがったＲＡＭコア３６
中のデータを示す図である。

【００３６】［メモリアクセスの概略説明］このように
構成されたメモリモジュール１４へのアクセスにつき以
下に説明を加える。図９に示すように、まず、ＣＰＵ１
２が、空間ＩＤおよび論理アドレス、並びに、必要なイ
ンストラクション（たとえば、データの書き込みや読み
出し）を、制御信号ライン２５を介して、全てのメモリ
モジュール１４に伝達する。各メモリモジュール１４に
おいては、これに応答して、ＭＰＵ３６に設けられた空
間コンパレータ５２が、空間ＩＤと、自己の空間ＩＤ管
理テーブル上に保持されている空間ＩＤとを比較して、
同一のものを、自己が保持しているかを判断し、ま
た、、アドレスコンパレータ５４が、論理アドレスにつ
いて、同様の判断を行う。次いで、メモリモジュール１
４のＭＰＵ３６が、自己のＲＡＭコア３４に、インスト
ラクションによる処理対象となるデータが保持されてい
ると判断した場合には、アドレスカリキュレータ５６
が、空間ＩＤ管理テーブルを参照して、ＲＡＭコア３４
中の物理アドレスを算出し、処理対象となるデータを特
定する。このようにして、データが特定された後に、Ｍ
ＰＵ３６は、ＣＰＵ１２から与えられたインストラクシ
ョンに応じた処理（たとえば、データの書き込みや読み
出し）を実行し、必要な場合には、データをＣＰＵ１２
に伝達する（図９（ｃ）参照）。

【００３７】［多空間メモリのより具体的な動作：配列
中の要素の削除等］たとえば、ある空間ＩＤをもつ一連
のデータ（以下、これを場合によって「配列」と称す
る。）が、１以上のメモリモジュール１４に収容された
状態から、特定の要素が削除された状態までの一連の動
作につき以下に説明する。あるメモリモジュール１４−
ｉにおいて、空間ＩＤ「０１０」に属するデータ群が、
図１０（ａ）に示すように格納され、多のメモリモジュ
ール１４−ｊにおいて、空間ＩＤ「０１０」に属するデ
ータ群が、図１０（ｂ）に示すように格納されている場
合を考える。たとえば、メモリモジュール１４−ｉにお
いては、論理アドレス「０」から「５９」までのデータ
が、そのＲＡＭコアの物理アドレス「１００」から記憶
されていることがわかる。この場合に、みかけの配列
は、図１０（ｃ）に示すようなものとなる。

【００３８】このように複数のメモリモジュールに、あ
る配列が格納されている場合に、特定の要素を削除する
際の処理につき以下に述べる。ＣＰＵ１２から、各メモ
リモジュール１４−１、１４−２、…に、制御信号ライ
ン２５を介して、空間ＩＤ「０１０」の要素「５０〜５
９」を削除するというインストラクションが発せられた
場合を考える。図１１および図１３は、ある空間ＩＤ中
の所定の範囲の要素を削除するというインストラクショ
ンを受理した各メモリモジュールにて実行される処理を
示すフローチャートである。

【００３９】各メモリモジュールのＭＰＵ３６は、制御
信号ライン２５を介して与えられたインストラクション
を受理して、その内容を解釈し（ステップ１１０１）、
インストラクション中の「空間ＩＤ」を調べ（ステップ
１１０２）、自己のＲＡＭコア３４が保持するデータの
空間ＩＤに関連しているか否かを判断する（ステップ１
１０３）。ステップ１１０３にてノー（No）と判断され
た場合には、処理を終了し、その一方、イエス（Yes）
と判断された場合には、ＭＰＵ３６は、空間ＩＤ管理テ
ーブルを参照して、当該空間ＩＤに関するデータ群が書
き込み可能な状態になっているか、或いは、削除要求の
あった範囲のサイズが、全サイズよりも小さいか否かな
どを判断する（ステップ１１０４）。チェックによって
異常があると判断された場合（ステップ１１０５でイエ
ス(Yes)）には、ＭＰＵ３６は、制御信号ライン２５を
介してエラーが生じたことを通知する。その一方、異常
がない場合には、ＭＰＵ３６は、インストラクションに
より削除を要求された範囲と、自己のＲＡＭコア３４に
て保持する要素の範囲とを比較し（ステップ１１０
７）、その比較結果によって（ステップ１１０８）、種
々の処理を実行する。

【００４０】まず、削除要求のあった範囲が、自己の保
持する要素の範囲よりも後ろである場合（図１１の
「Ａ」および図１２（ａ）参照）には、ＭＰＵ３６は何
ら処理を実行しない（ステップ１１０９参照）。削除要
求のあった範囲が、自己の保持する要素の後方に重なっ
て位置している場合（図１１の「Ｂ」および図１２
（ｂ）参照）には、ＭＰＵ３６は、割り付け領域サイズ
を更新する（ステップ１１１０）。すなわち、削除要求
範囲の先頭（矢印１２０１参照）から、自己のＲＡＭコ
ア３４にて保持する要素の範囲の末尾（矢印１２０２参
照）までがガーベージとなるように、割り付け領域サイ
ズが変更される。

【００４１】その一方、削除要求のあった範囲が、自己
の保持する要素の範囲よりも前方である場合（図１１の
「Ｃ」および図１２（ｃ）参照）には、ＭＰＵ３６は、
論理開始アドレスを、削除要求のあったサイズ分だけ減
じるように、論理開始アドレスを更新する（ステップ１
１１１）。さらに、削除要求のあった範囲が、自己の保
持する要素の範囲よりも前方で、かつ、一部だけ重なる
場合（図１１の「Ｄ」および図１２（ｄ）参照）には、
ＭＰＵ３６は、論理開始アドレスを、削除要求のあった
範囲の先頭の値に変更するとともに、物理開始アドレス
を、削除要求のあった範囲の末尾の値「＋１」に対応す
る物理アドレスに変更する（ステップ１１１２）。次い
で、ＭＰＵ３６は、割り付け領域サイズを更新する（ス
テップ１１１３）。

【００４２】また、削除要求のあった範囲が、自己の保
持する要素の範囲を包含する場合（図１１の「Ｅ」およ
び図１２（ｅ）参照）には、ＭＰＵ３６は、当該空間Ｉ
Ｄに関する種々のデータを、空間ＩＤ管理テーブルから
削除する（図１３のステップ１１１４）。最後に、削除
要求のあった範囲が、自己の保持する要素の範囲に包含
される場合（図１１の「Ｆ」および図１２（ｆ）参照）
には、空間ＩＤ管理テーブルを二つに分割して、削除範
囲より前方に関する種々のデータと、削除範囲より後方
に関する種々のデータに関するものを生成する（ステッ
プ１１１５）。或いは、ＭＰＵ３６は、自己のＲＡＭ３
４に関して、ガベージコレクションを時刻しても良い。

【００４３】このようにして、ＣＰＵ１２からの単一命
令（ある空間ＩＤの削除命令）に応答して、各メモリモ
ジュール１４が動作して、所定のメモリモジュールにて
必要な処理が並列的に実行される。次に、ある空間ＩＤ
を有する配列の末尾に、ある要素を追加する場合につき
簡単に説明する。図１４は、ある空間ＩＤの配列の末尾
に要素を追加するというインストラクションを受理した
各メモリモジュールにて実行される処理を示すフローチ
ャートである。図１４のステップ１４０１〜ステップ１
４０６は、図１１のステップ１１０１〜ステップ１１０
６に対応する。次いで、各メモリモジュール１４のＭＰ
Ｕ３６は、追加すべき要素を、自己のＲＡＭコア３４に
記憶すべきか否かを判断する（ステップ１４０７）。こ
れは、ＭＰＵ３６が、自己の空間ＩＤ管理テーブルを参
照することにより実現できる。ステップ１４０７にてイ
エス(Yes)と判断された場合には、空間ＩＤ管理テーブ
ル中の必要な値を更新し（たとえば、割り付け領域サイ
ズを、追加する要素数に応じて変更する）、次いで、Ｒ
ＡＭセル中の所定の領域に、追加すべき要素を書き込む
（ステップ１４０９）。或いは、空間ＩＤ管理テーブル
の種々の値を生成して、対応するＲＡＭセル中の領域
に、追加すべき要素が書き込まれても良い。

【００４４】次いで、ＭＰＵ３６は、空間ＩＤ管理テー
ブル中の当該空間ＩＤに関連する「全サイズ」の値を更
新する（ステップ１４１０）。ステップ１４０７におい
てノー(No)と判断された場合にも、空間ＩＤ管理テーブ
ル中の関連する「全サイズ」の値が更新される。配列中
の任意の位置に要素を追加する場合にも、削除要求と略
同等の処理が、各メモリモジュール１４にて実行され
る。

【００４５】［多空間メモリのより具体的な動作：配列
の結合および分割］次に、図１５（ａ）に示すように、
複数の配列を結合したり、或いは、図１５（ｂ）に示す
ように、単一の配列を複数の配列に分割する場合につき
説明を加える。本実施の形態にかかるコンピュータシス
テム１０においては、ある空間ＩＤ（図１５（ａ）にお
いては空間ＩＤ「１００」）を有する配列、および／ま
たは、他の空間ＩＤ（図１５（ｂ）においては空間ＩＤ
「１００」）を有する配列が、単一のメモリモジュール
のＲＡＭコアに収容されていても良いし、或いは、複数
のメモリモジュールのＲＡＭコアに収容されていても良
い。図１６は、空間ＩＤ「１０」を有する配列および空
間ＩＤ「１１」を有する配列、並びに、これらがメモリ
モジュール中に収容された状態を示す図である。図１６
（ａ）においては、その空間ＩＤが「１０」であり、か
つ、各要素のサイズが１０ワードである配列１５０１が
示されている。この配列１５０１中の要素は、メモリモ
ジュール１４−１ないし１４−ｘに収容されている。ま
た、図１６（ｂ）においては、その空間ＩＤが「１１」
であり、かつ、各要素のサイズが１０ワードである配列
１５１０が示されている。この配列１５１０の要素も、
メモリモジュール１４−１ないし１４−ｘに収容されて
いる。

【００４６】ＣＰＵ１２が、制御信号ライン２５を介し
て、「空間ＩＤ「１０」の配列と空間ＩＤ「１１」の配
列とを結合する」旨のインストラクションを発すると、
各メモリモジュール１４は、これを受理して、自己の保
持しているデータの空間ＩＤに関するインストラクショ
ンであるか否かを判断する。これらの処理は、図１１の
ステップ１１０１ないしステップ１１０６と略同様であ
る。次いで、自己の保持しているデータの空間ＩＤが、
インストラクションに関連している場合には、メモリモ
ジュールのＭＰＵは、以下の手順にしたがって、配列の
結合を実現する。上記図１６に示す場合に、関連する各
メモリモジュール１４は、空間ＩＤ「１０」および空間
ＩＤ「１１」の双方の要素を保持している場合に、空間
ＩＤ「１１」に関する空間ＩＤ管理テーブルの値を更新
する。より具体的には、空間ＩＤ「１０」に関する「全
サイズ」の値を参照して、その論理開始アドレスを再度
算出する（たとえば、図１７の符号１７０１、１７０２
参照）。また、関連する各メモリモジュールは、空間Ｉ
Ｄ管理テーブル中の「全サイズ」の値を、二つの配列を
くみ合わせたサイズに対応するものに更新する（たとえ
ば、図１７の符号１７０３参照）。図１７は、このよう
にして得られた配列１７１０、および、各メモリモジュ
ール１４−１〜１４−ｘにおける空間ＩＤ管理テーブル
（たとえば、符号１７１１、１７１２参照）を示す図で
ある。

【００４７】図１８は、空間ＩＤ「１０」を有する配列
を、空間ＩＤ「１０」を有する配列と、空間ＩＤ「１
１」を有する配列に分割する一例を示す図である。図１
８（ａ）に示す、空間ＩＤ「１０」を有する配列の分解
点を定め、分解点より前方に位置する要素を空間ＩＤ
「１０」の配列とするとともに、分解点より後方に位置
する要素を空間ＩＤ「１１」の配列とする。

【００４８】この場合にも、ＣＰＵ１２が、制御信号ラ
イン２５を介して、「空間ＩＤ「１０」の配列を、分解
点を境にして、空間ＩＤ「１０」の配列と空間ＩＤ「１
１」の配列とに分解する」旨のインストラクションを発
すると、各メモリモジュール１４は、図１１のステップ
１１０１ないしステップ１１０６に略対応する処理を実
行し、メモリモジュールのうち、インストラクションに
関連するもの（図１８の例では、メモリモジュール１４
−１〜１４−ｘ）が、所定の処理を実行する。たとえ
ば、ＭＰＵ３６は、分解点より後方に位置する要素を収
容している場合に、空間ＩＤ「０１１」に関する空間Ｉ
Ｄ管理テーブル中の種々の値を作成するとともに、空間
ＩＤ「０１０」に関する空間管理ＩＤテーブルのうち、
全サイズに関する値を更新する。また、分解点より前方
に位置する要素のみを収容している場合にも、メモリモ
ジュールのＭＰＵ３６は、空間ＩＤ「０１０」に関する
空間管理ＩＤテーブルのうち、全サイズに関する値を更
新する。図１９は、このようにして得られた配列１９０
１、１９０２、および、各メモリモジュール１４−１〜
１４−ｘにおける空間ＩＤ管理テーブル（たとえば、符
号１９１１、１９１２および１９１３参照）を示す図で
ある。

【００４９】［多空間メモリのより具体的な動作：パラ
レルコピー］次に、多空間メモリの下で、場合によって
は組み替え可能バスを利用したパラレルコピーにつき、
簡単に説明を加える。たとえば、ＣＰＵ１２からの単一
のインストラクションにしたがって、図２０に示すよう
に、一方のメモリモジュール群１４０から、他のメモリ
モジュール群１４１へのデータのパラレルコピーを実現
することができる。パラレルコピーには以下の態様が考
えられる。

【００５０】（１）一方のメモリモジュール群１４０に
は単一のメモリモジュールが含まれ、他方のメモリモジ
ュール群には、複数のメモリモジュールが含まれる場
合。 （２）一方のメモリモジュール群１４０に、複数のメモ
リモジュールが含まれ、他方のメモリモジュール群に
も、複数のメモリモジュールが含まれる場合。

【００５１】前者においては、コピー元の要素を収容し
ているメモリモジュール１４のＭＰＵ３６は、ＣＰＵ１
２から制御信号ライン２５を介して与えられたインスト
ラクション（たとえば、ある空間ＩＤを有する配列中の
所定の要素を、空間ＩＤ８、９、１０の配列としてコピ
ーせよという指令）を受理して、ＲＡＭコア３４から指
定された要素を所定のバス上に出力する。その一方、コ
ピー先となるＭＰＵ３６も、同一のインストラクション
の受理に応答して、バスから出力された要素を受理し
て、これをＲＡＭコア３４の所定の領域に記憶するとと
もに、自己の空間ＩＤ管理テーブルを更新する。

【００５２】後者においては、複数のバスを利用して、
一方のメモリモジュール群１４０中のメモリモジュール
からのデータを、それぞれ、他方のメモリモジュール群
１４１の対応するメモリモジュールに与えることが可能
である。この場合には、ＣＰＵ１２は、スイッチ２８お
よびスイッチ３０を、所定のメモリモジュール間のデー
タの授受が可能なように制御すれば良い。

【００５３】［多空間メモリのより具体的な動作：隠れ
更新など］本実施の形態にかかる多空間メモリを用い
て、添字変換により、入力された添え字を変換して、変
換済みの添え字によって、配列を指定し、さらに、配列
の要素に値を修飾することができる。ある処理が終了し
て、コミットすることにより、添字変換や値修飾が不要
となったときに、各メモリモジュールのＭＰＵは、当該
配列に関する空間ＩＤ管理テーブルを書きかえてリマッ
ピングを実行することにより、瞬時に添字変換を解消す
ることができる。その一方、値修飾自体は、実際のＲＡ
Ｍコアに記憶された要素を更新する必要があるため、時
間を要する。したがって、各メモリモジュールにおい
て、変換済フラグを設け、値修飾が反映された要素が、
実際にＲＡＭコアに記憶した後に、当該要素に対応する
フラグを「１」にセットされる。このようにすれば、あ
るプロセスにおいて、変換フラグを参照して、これが
「１」である場合には、値修飾を経る必要がなく、その
一方、変換フラグが「０」であるバイには、値修飾を経
る必要があることを容易に知ることができる。したがっ
て、実質的にコミットを瞬時に実現することができる。
さらに、本実施の形態にかかる多空間メモリを用いれ
ば、図２１に示すように、ネスト構造の値修飾について
も、変換済フラグを設け、この変換済フラグを参照する
ことにより、値修飾を経る必要の有無を知ることが可能
となる。

【００５４】［多空間メモリおよび組み替え可能バスの
利用：ソート（その１）］本実施の形態においては、多
空間メモリおよび組み替え可能バスを利用することによ
り、ＣＰＵ１２からの単一のインストラクションに基づ
き、並列的にソート処理を実行することが可能となる。
以下、本実施の形態における並列的なソート処理につき
説明を加える。図２３および図２４は、本実施の形態に
かかるソート処理の流れを説明するための図である。こ
のソート処理では、大きく分けて、図２３に示す処理
（存在数の確定および累計の算出）と、図２４に示す処
理（レコード番号の転送）とに分けて考えることができ
る。

【００５５】この実施の形態にかかるソート処理を実現
するために、本実施の形態においては、レコード番号を
格納したレコード番号配列、ある項目に関する実際の項
目値を格納した値リスト、および、レコード番号配列か
らの値（レコード番号）を入力として、対応する値リス
トの格納位置を示すポインタ値を出力するように構成さ
れた値リストへのポインタとを利用している。すなわ
ち、レコード番号から、対応する位置の値リストへのポ
インタ値が参照され、そのポインタ値にしたがって、実
際の項目値が指定されるようになっている（図２５参
照）。まず、ＣＰＵ１２が、必要なインストラクション
を、制御信号ライン２５を介して、各メモリモジュール
１４に与えると、各メモリモジュールにて、図１１のス
テップ１１０１ないしステップ１１０６に略同等の処理
が実行される。また、関連するメモリモジュールのう
ち、レコード番号を格納したメモリモジュールからの通
知にしたがって、ＣＰＵ１２は、レコード番号を格納し
た一連のメモリモジュール（第１のメモリモジュール群
２３０１）の出力を、あるバス（「第１のバス」と称す
る）に接続するように、スイッチ２８、３０を制御す
る。

【００５６】次いで、値リストへのポインタ配列を格納
したメモリモジュールからの通知にしたがって、ＣＰＵ
１２は、上記値リストへのポインタ配列を格納した一連
のメモリモジュール（第２のメモリモジュール群２３０
２）の出力を、あるバス（「第２のバス」と称する）に
接続するように、スイッチ２８、３０を制御する。さら
に、他の一連のメモリモジュール（第３のメモリモジュ
ール群２３０３）においては、値リストへのポインタと
同一サイズ（同じ要素数）の「存在数配列」のための領
域が確保され、かつ、各要素が「０」に初期化される。
さらに、第３のメモリモジュール群の入力を、上記第２
のバスと接続する。

【００５７】次いで、レコード番号配列の先頭から順
に、レコード番号が第１のバスに送出される。これは、
第１のメモリモジュール群２３０１において、各メモリ
モジュールのＭＰＵ３６が、空間ＩＤ管理テーブルを参
照して、自己が第１のバスにデータを出力するタイミン
グを検出して、所定のレコード番号を送出することによ
り実現される。レコード番号は、第１のバスを介して、
第２のメモリモジュール群２３０２を構成するメモリモ
ジュールの各々に与えられる。各メモリモジュールのＭ
ＰＵ３６は、自己の空間ＩＤ管理テーブルを参照して、
自己が管理する値リストへのポインタ配列に関連するレ
コード番号が入力されたことを検出し、当該入力に対応
するポインタ値を第２のバスに出力する。

【００５８】ポインタ値は、第２のバスを介して、第３
のメモリーのジュール群を構成するメモリモジュールの
各々に与えられる。各メモリモジュールのＭＰＵ３６
は、自己の空間ＩＤ管理テーブルを参照して、自己が管
理する値リストのポインタ配列に関連するポインタ値が
与えられたことを検出し、存在数配列において、ポイン
タ値に対応する位置の要素をインクリメントする。この
動作を繰り返すことにより、項目値が何度レコード番号
により指されているか（ポイントされているか）を知る
ことができる。上記存在数配列のための一連の処理が終
了すると、ソートされたレコード番号を格納する配列を
作成するために、一連のメモリモジュールに、一定の領
域が確保される。この一連のメモリモジュールを、第４
のメモリモジュール群２３０４と称する。ＣＰＵ１２
は、先の処理に利用した第３のメモリモジュール群の出
力と、第４のメモリモジュール群の入力とを、バス
（「第３のバス」と称する）を介して接続するように、
スイッチ２８、３０を制御する。

【００５９】このような準備が終了した後に、ソート処
理が実行される。より具体的には、レコード番号配列の
先頭から、レコード番号が第１のバスを介して、第２の
メモリモジュール群を構成するメモリモジュールに与え
られる。第２のメモリモジュール群中の所定のメモリモ
ジュールにおいては、ＭＰＵ３６がレコード番号の受理
に応答して、ポインタ値を、第２のバスを介して、第３
のモジュール群に伝達する。次いで、第３のメモリモジ
ュール群のうち、所定のメモリモジュールにおいて、Ｍ
ＰＵ３６が、ポインタ値に基づき、関連する存在数配列
を参照して、レコード番号の格納位置を決定する。これ
により、レコード番号およびその格納位置が、が当該メ
モリモジュールから、第３のバスに送出される。したが
って、第４のメモリモジュール群の所定のメモリモジュ
ールにおいて、ＭＰＵ３６が、レコード番号を、所定の
格納位置に配置する。この処理を繰り返すことにより、
第４のメモリモジュール群に、ソートされたレコード番
号の配列（図２４の符号２４１０）を作成することがで
きる。

【００６０】たとえば、図２３に示す処理を、パイプラ
イン処理にすることができる。すなわち、第１のバスに
おいて、あるレコード番号「ｐ」が伝達されている際
に、第２のバスにおいては、レコード番号「ｐ−１」に
関するポインタ値「Ｐ（ｐ−１）」が伝達され得る。ま
た、同様に、図２４に示す処理も、パイプライン処理に
することが可能である。この場合にも、第１のバスにお
いて、あるレコード番号「ｐ」が伝達されている際に、
第２のバスにおいては、レコード番号「ｐ−１」に関す
るポインタ値「Ｐ（ｐ−１）」が伝達され得る。さら
に、同じタイミングで、第３のバスにおいては、レコー
ド番号「ｐ−１」に関する格納位置が伝達され得る。

【００６１】このようなパイプライン処理の処理時間に
つき、以下のような結果が得られた。まず、図２３の処
理に関して、第１のバスないし第４のバスが、それぞ
れ、１２８ビットであり、それぞれ、１２．８ＧＢ／秒
の転送能力があると考え、また、レコード番号やポイン
タ値が、それぞれ、３２ビット整数であると仮定した。
いま、レコード数が１０億個の場合に、上記処理では、
４０億バイトの転送が発生するが、パイプライン処理を
実行するため、４Ｇ／１２．８Ｇ＝０．３１２５秒にて
完了することが分かった。同様に、図２４の処理に関し
て、同様の転送能力およびデータサイズを仮定すると、
レコード数が１０億個の場合に、８０億バイトの転送が
発生するが、本実施の形態によれば、パイプライン処理
の実行により、８Ｇ／１２．８Ｇ＝０．６２５秒にて処
理を完了することができる。

【００６２】［多空間メモリおよび組み替え可能バスの
利用：ソート（その２）］次に、他の手法によるソート
処理につき簡単に説明を加える。このソート処理におい
ても、まず、レコード番号配列を格納したメモリモジュ
ールからなる第１のメモリモジュール群（図２６の符号
２６０１参照）の出力と、第１のバスとが接続され、か
つ、値リストへのポインタ配列を格納したメモリモジュ
ールからなる第２のメモリモジュール群２６０２の入力
が、第１のバスと接続される。これにより、第１のメモ
リモジュール群２６０１の出力が、第１のバスを介し
て、第２のメモリモジュール群２６０２に伝達可能とな
る。その一方、第２のメモリーモジュール群２６０２
と、同一の数の空間ＩＤを有する配列の領域が、第３の
メモリモジュール群２６０３に確保されるとともに、第
２のメモリモジュール群２６０２の出力と、第３のメモ
リモジュール群の入力とが、第２のバスを介して接続さ
れる。

【００６３】次いで、第１のメモリモジュール群２６０
１において、あるレコード番号を収容するメモリモジュ
ールのＭＰＵ３６が、当該レコード番号を、第１のバス
に送出すると、第２のメモリモジュー群２６０２の所定
のメモリモジュールにおいて、ＭＰＵ３６がこの受理に
応答して、対応するポインタ値から、空間ＩＤを算出
し、レコード番号および空間ＩＤを、第２のバスに送出
する。

【００６４】第３のメモリモジュール群において、当該
空間ＩＤおよびレコード番号に基づき、所定のメモリモ
ジュール３６が起動し、当該空間ＩＤを有する配列の末
尾に、与えられたレコード番号を配置する。このような
処理を全てのレコード番号について実行した後に、第３
のメモリモジュール群において、各メモリモジュールの
ＭＰＵ３６は、自己の有する配列を結合するための処理
を実行する。このような手法によっても、高速なソート
処理を実現することができる。

【００６５】［多空間メモリおよび組み替え可能バスの
利用：検索（その１）］また、本実施の形態において
は、多空間メモリおよび組み替え可能バスを利用するこ
とにより、ＣＰＵ１２からの単一のインストラクション
に基づき、並列的に検索処理を実行することができる。
図２７および図２８は、本実施の形態にかかる検索処理
の流れを説明するための図である。この検索処理のため
に、レコード番号配列、値リストへのポインタ配列、値
リストおよび後述する可否フラグ配列などが利用され
る。したがって、この例でも、図２５のように、レコー
ド番号、ポインタ値、項目値の順に、値が参照されるよ
うになっている。

【００６６】まず、ＣＰＵ１２が、必要なインストラク
ションを、制御信号ライン２５を介して、各メモリモジ
ュール１４に与えると、各メモリモジュールにて、図１
１のステップ１１０１ないしステップ１１０６に略同等
の処理が実行される。また、関連するメモリモジュール
のうち、値リストを格納したメモリモジュールからの通
知にしたがって、ＣＰＵ１２は、値リストを格納した一
連のメモリモジュール（第１のメモリモジュール群２７
０１）の出力を、あるバス（「第１のバス」と称する）
に接続するように、スイッチ２８、３０を制御する。さ
らに、そのよう素数が値リストのものと同じである可否
フラグ配列のための領域が、一連のメモリモジュール
（第２のメモリモジュール群２７０２）に確保され、当
該第２のメモリモジュール２７０２に属する各メモリモ
ジュールのＭＰＵ３６が、当該領域の要素を「０」に初
期化する。

【００６７】次いで、第２のメモリモジュール群２７０
２の入力が、第１のバスに接続される。次いで、ＣＰＵ
１２から与えられた検索条件にしたがって、第２のメモ
リモジュール群の各メモリモジュールにおいて、ＭＰＵ
３６が、値リスト中の検索条件に合致する項目値の位置
を参照して、可否フラグ配列の対応する値を「１」にセ
ットする。たとえば、検索条件が範囲であれば、二分割
法などを用いれば良い。また、その他の条件であれば、
要素ごとにその可否を判断すれば良い。このような処理
が終了した後に、検索が実行される。まず、レコード番
号配列を格納した一連のメモリモジュール（第３のメモ
リモジュール群２７０３）の出力を、第１のバスに接続
するとともに、値リストへのポインタ配列を格納した一
連のメモリモジュール（第４のメモリモジュール群２７
０４）の入力を、第１のバスに接続するよう、ＣＰＵ１
２は、スイッチ２８、３０を制御する。また、第４のメ
モリモジュール群２７０４の出力を、第２のメモリモジ
ュール群２７０２の入力とを、第２のバスと接続するよ
うに、ＣＰＵ１２は、スイッチ２８、３０を制御する。

【００６８】さらに、レコード番号の要素数と同じ要素
数を有する配列のための領域が、一連のメモリモジュー
ル（第５のメモリモジュール２７０５）に確保され、Ｃ
ＰＵ１２は、その入力と、第２のメモリモジュール群２
７０２の出力とが、第３のバスを介して接続されるよう
に、スイッチ２８、３０を制御する。このような処理の
後に、レコード番号配列の先頭から順に、レコード番号
が第１のバスに送出される。これは、第３のメモリモジ
ュール群２７０３において、各メモリモジュールのＭＰ
Ｕ３６が、空間ＩＤ管理テーブルを参照して、自己が第
１のバスにデータを出力するタイミングを検出して、所
定のレコード番号を送出することにより実現される。

【００６９】レコード番号は、第１のバスを介して、第
４のメモリモジュール群２７０４を構成するメモリモジ
ュールの各々に与えられる。各メモリモジュールのＭＰ
Ｕ３６は、自己の空間ＩＤ管理テーブルを参照して、自
己が管理する値リストへのポインタ配列に関連するレコ
ード番号が入力されたことを検出し、受理したレコード
番号および当該入力に対応するポインタ値を第２のバス
に出力する。ポインタ値は、レコード番号とともに、第
２のバスを介して、第３のメモリーのジュール群を構成
するメモリモジュールの各々に与えられる。各メモリモ
ジュールのＭＰＵ３６は、自己の空間ＩＤ管理テーブル
を参照して、自己が管理する可否フラグ配列の位置と同
じ位置を示すポインタ値が与えられたことを検出し、当
該ポインタ値が示す可否フラグが、「０」であるか
「１」であるかを判断する。次いで、可否フラグが
「１」の場合には、関連するレコード番号が、第３のバ
スを介して、第５のメモリモジュール群２７０５に与え
られる。

【００７０】第５のメモリモジュール群２７０５におい
ては、各メモリモジュールのＭＰＵ３６は、自己の空間
ＩＤ管理テーブルを参照して、自己が管理するヒット情
報格納用配列の位置と同じ位置を示すレコード番号が与
えられたことを検出し、その位置の要素を「１」にす
る。このような処理を所定のレコード番号に関して繰り
返し、ヒット情報格納用配列にて「１」である要素を取
り出すことにより、検索が完了する。

【００７１】ソート処理と同様に、上記検索処理でも、
図２７を参照して説明した処理、および、図２８を参照
して説明した処理を、それぞれ、パイプライン処理にて
実現することができる。検索処理におけるパイプライン
処理の処理時間につき、以下のような結果が得られた。
バスの転送能力、および、各要素のビット数は、ソート
処理と同様であると考えた。レコード数が１０億個の場
合に、上記検索処理では、８０億バイトの転送が発生す
るが、パイプライン処理を実行するため、８Ｇ／１２．
８Ｇ＝０．６２４秒にて完了することが分かった。

【００７２】さらに、本検索処理を用いれば、ＡＮＤ、
ＯＲ或いはＮＯＴなどを組み合わせた複数項目の検索を
実現することもできる。より具体的には、各項目につ
き、ヒット情報格納用配列を作成し、これら配列の要素
間での論理演算を行えば良い。たとえば、二つの項目の
ＡＮＤ或いはＯＲ検索では、ヒット情報格納用配列の要
素の転送（１０億バイト）が行われる。したがって、そ
の処理時間は、（１０Ｇ／８）／１２．８Ｇ＝０．０９
８秒だけ必要であることが理解できる。

【００７３】なお、さらに高速化を図るために、ＡＮＤ
検索の場合には、二つの検索処理を実行するメモリモジ
ュール群を縦列に接続すれば良い。また、第４のメモリ
モジュール群と第２のメモリモジュール群を、同一の複
数のメモリモジュールにて構成できるように、配列を配
置すれば、ボトルネックを解消することができ、これに
より、略２倍の処理速度を得ることが可能となる。

【００７４】本発明は、以上の実施の形態に限定される
ことなく、特許請求の範囲に記載された発明の範囲内
で、種々の変更が可能であり、それらも本発明の範囲内
に包含されるものであることは言うまでもない。たとえ
ば、前記実施の形態においては、本発明を、コンピュー
タシステムに適用しているがこれに限定されるものでは
なく、パーソナルコンピュータなどに接続可能なコンピ
ュータボードに適用することもできる。この場合には、
図１において、ＣＰＵ１２、メモリユニット１４、バス
２４等がボード上に搭載され、これが、本発明における
情報処理ユニットを構成する。

【００７５】また、ＣＰＵ１２とメモリモジュール１４
との間、および／または、メモリモジュール１４間を接
続するバスの組の数は、前記実施の形態に限定されるも
のではなく、コンピュータシステムを搭載する回路基板
の大きさ、各バスのビット数などを考慮して適宜決定す
ることができる。また、前記実施の形態においては、メ
モリモジュールの入出力とバスとの接続を規定するため
のスイッチ２８と、ＣＰＵとメモリモジュールとの間、
メモリモジュール間で、バスの切断することができるス
イッチ３０とを設けている。スイッチ３０を設けること
により、たとえば、あるバス（図１のバス２４−４参
照）を、ＣＰＵモジュール１２とメモリモジュール１４
−１とのデータ授受のために利用するとともに、同時
に、メモリモジュール１４−２とメモリモジュール１４
−３との間のデータ授受のために利用することができる
（この場合に、スイッチ３０−５をオフにすれば良
い）。したがって、より有効にバスを利用することが可
能となっている。しかしながら、バスの組を数を十分に
大きくできる場合、或いは、メモリモジュールの数が比
較的少ない場合には、スイッチ３０を必ずしも設けなく
て良い。

【００７６】また、本明細書において、制御信号ライン
２５を介して、ＣＰＵ１２からのインストラクションが
与えられることを記載したが、制御信号ライン２５を介
して、インストラクションのほか、クロックなど、各メ
モリモジュールが同期して作動するための種々の制御信
号が与えられ、かつ、各メモリモジュールからＣＰＵ１
２への所定の信号（たとえば、エラー信号や、データ受
理を示す信号）が与えられていることは言うまでもな
い。さらに、本明細書において、一つの手段の機能が、
二つ以上の物理的手段により実現されても、若しくは、
二つ以上の手段の機能が、一つの物理的手段により実現
されてもよい。

【００７７】

【発明の効果】本発明によれば、分散メモリー型におい
て、単一命令により種々のメモリーに記憶された配列中
の要素を入出力し、著しく高速な並列処理を実現可能な
コンピュータアーキテクチャを提供することが可能とな
る。

【図面の簡単な説明】

【図１】 図１は、本発明の実施の形態にかかるコンピ
ュータシステムの構成を示すブロックダイヤグラムであ
る。

【図２】 図２は、本実施の形態にかかるメモリモジュ
ールの概略を示すブロックダイヤグラムである。

【図３】 図３は、単一メモリ空間における一連のデー
タの配置を示す図である。

【図４】 図４は、本発明に係る多空間メモリにおける
一連のデータの配置を示す図である。

【図５】 図５は、本実施の形態におけるアドレスリマ
ッピングを説明するための図である。

【図６】 図６は、本実施の形態における値修飾を説明
するための図である。

【図７】 図７は、本実施の形態にかかるメモリモジュ
ール間のパイプライン処理の概略を示す図である。

【図８】 図８は、本実施の形態にかかる多空間メモリ
の下での、メモリモジュール１４の構造を説明するため
の図である。

【図９】 図９は、多空間メモリの下での、メモリモジ
ュール１４の構造を説明するための図である。

【図１０】 図１０は、多空間メモリの下での、メモリ
モジュール１４の構造を説明するための図である。

【図１１】 図１１は、ある空間ＩＤ中の所定の範囲の
要素を削除するというインストラクションを受理した各
メモリモジュールにて実行される処理を示すフローチャ
ートである。

【図１２】 図１２は、削除される要素と、メモリモジ
ュールにて保持している要素の配置との関係を示す図で
ある。

【図１３】 図１３は、ある空間ＩＤ中の所定の範囲の
要素を削除するというインストラクションを受理した各
メモリモジュールにて実行される処理を示すフローチャ
ートである。

【図１４】 図１４は、ある空間ＩＤの配列の末尾に要
素を追加するというインストラクションを受理した各メ
モリモジュールにて実行される処理を示すフローチャー
トである。

【図１５】 図１５は、本実施の形態にかかる配列の結
合および配列の分割を説明するための図である。

【図１６】 図１６は、本実施の形態において、空間Ｉ
Ｄ「１０」を有する配列および空間ＩＤ「１１」を有す
る配列、並びに、これらがメモリモジュール中に収容さ
れた状態を示す図である

【図１７】 図１７は、本実施の形態において、配列の
結合により得られた配列、および、各メモリモジュール
における空間ＩＤ管理テーブルを示す図である。

【図１８】 図１８は、本実施の形態において、空間Ｉ
Ｄ「１０」を有する配列を、空間ＩＤ「１０」を有する
配列と、空間ＩＤ「１１」を有する配列に分割する一例
を示す図である。

【図１９】 図１９は、本実施の形態において、配列の
分割により得られた配列、および、各メモリモジュール
における空間ＩＤ管理テーブルを示す図である。

【図２０】 図２０は、本実施の形態かかる、一方のメ
モリモジュール群から、他のメモリモジュール群へのデ
ータのパラレルコピーを示す図である。

【図２１】 図２１は、本実施の形態にかかる変換済み
フラグの利用を説明するための図である。

【図２２】 図２２は、本実施の形態にかかる変換済み
フラグの利用を説明するための図である。

【図２３】 図２３は、本実施の形態にかかるソート処
理の流れを説明するための図である。

【図２４】 図２４は、本実施の形態にかかるソート処
理の流れを説明するための図である。

【図２５】 図２５は、本実施の形態において、レコー
ド番号から項目値が特定されるまでのデータの参照手順
を示す図である。

【図２６】 図２６は、本実施の形態にかかる他のソー
ト処理の流れを説明するための図である。

【図２７】 図２７は、本実施の形態にかかる検索処理
の流れを説明するための図である。

【図２８】 図２８は、本実施の形態にかかる検索処理
の流れを説明するための図である。

【符号の説明】

１０ コンピュータシステム １２ ＣＰＵモジュール １４ メモリモジュール １６ 固定記憶装置 １８ 入力装置 ２０ 表示装置 ２２ レガシーメモリ ２４ バス ２５ 制御信号ライン ２６ バス ２８、３０ スイッチ ３２ クロックバッファ ３４ ＲＡＭコア ３６ ＭＰＵ ３８ Ｉ／Ｏ

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 13/16 ５１０ Ｇ０６Ｆ 13/16 ５１０Ｄ 15/16 ６１０ 15/16 ６１０Ａ

Claims (11)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵモジュールと、それぞれがＭＰＵ
   およびＲＡＭコアとを有する複数のメモリモジュール
   と、前記ＣＰＵとメモリモジュールとの接続、および／
   または、メモリモジュール間の接続をなす複数組のバス
   とを備え、ＣＰＵから各メモリモジュールのＭＰＵに与
   えられるインストラクションにより、各メモリモジュー
   ルのＭＰＵが作動するように構成された並列コンピュー
   タのアーキテクチャであって、 所定の関連を有する一連のデータに、空間ＩＤが付与さ
   れ、各メモリモジュールのＭＰＵが、少なくとも、当該
   空間ＩＤ、自己が管理する一連のデータの部分に関する
   論理アドレス、当該部分のサイズ、および、一連のデー
   タのサイズを含むテーブルを管理し、かつ、 各メモリモジュールのＭＰＵが、受理したインストラク
   ションに、自己が管理する一連のデータの部分が関与し
   ているか否かを判断して、ＲＡＭコアに記憶されたデー
   タを読み出してバスに送出し、バスを介して与えられた
   データをＲＡＭコアに書き込み、データに必要な処理を
   施し、および／または、前記テーブルを更新するように
   構成されたことを特徴とする並列コンピュータのアーキ
   テクチャ。
2. 【請求項２】 前記ＭＰＵが、ＣＰＵから与えられた空
   間ＩＤを、自己が管理する１以上の一連のデータの空間
   ＩＤと比較する空間コンパレータと、 ＣＰＵから与えられた論理アドレスと、自己が管理する
   データの部分の論理アドレスとを比較するアドレスコン
   パレータと、 当該論理アドレスに基づき、自己のＲＡＭセル上の物理
   アドレスを算出するアドレスカリキュレータとを有する
   ことを特徴とする請求項１に記載のコンピュータアーキ
   テクチャ。
3. 【請求項３】 前記メモリモジュールの各々が、ＣＰＵ
   モジュールおよび他のメモリモジュールとの同期をなす
   ための同期信号を受け入れ、かつ、 前記複数組のバスの何れかとの接続が可能な入力と、前
   記複数組のバスの他の何れかとの接続が可能な出力を備
   え、少なくとも、前記同期信号にしたがって、前記何れ
   かのバスと入力との接続により、データを入力しつつ、
   前記他の何れかのバスと出力との接続により、データを
   出力できるように構成されたことを特徴とする請求項１
   または２に記載のコンピュータアーキテクチャ。
4. 【請求項４】 前記複数組のバスの各々に、前記ＣＰＵ
   モジュールと何れかのメモリモジュールの入力または出
   力との間、および／または、他の何れかのメモリモジュ
   ールの入力または出力と、さらに他のメモリモジュール
   の出力または入力との間の接続を規定するためのスイッ
   チが設けられ、 前記スイッチの切換により、複数組のバスの各々におい
   て、並列的にデータの授受が実現されることを特徴とす
   る請求項３に記載のコンピュータアーキテクチャ。
5. 【請求項５】 前記複数組のバスのうちの何れかである
   第１のバスに、何れかのメモリモジュールの出力と、他
   の何れかのメモリモジュールの入力とが接続され、か
   つ、前記複数組のバスのうち、他の何れかである第２の
   バスに、当該他の何れかのメモリモジュールの出力と、
   さらに他の何れかのメモリモジュールの入力とが接続さ
   れ、第１のバスにおけるデータの授受と、第２のバスに
   おけるデータの授受が並列的に進行することを特徴とす
   る請求項４に記載のコンピュータアーキテクチャ。
6. 【請求項６】 前記バスとメモリモジュールとの間の接
   続を繰り返して、多段のメモリモジュール間の接続を形
   成することを特徴とする請求項５に記載のコンピュータ
   アーキテクチャ。
7. 【請求項７】 前記ＭＰＵが、一連のデータ中の特定の
   要素を削除し、前記一連のデータ中に特定の要素を挿入
   し、或いは、一連のデータの末尾に特定の要素を追加す
   ることを示すインストラクションを受理すると、テーブ
   ルを参照して、自己の管理するデータの領域と、削除、
   挿入或いは追加にかかる要素の位置とを比較して、当該
   比較結果に応じて、前記テーブルの内容を更新すること
   を特徴とする請求項１ないし６の何れか一項に記載のコ
   ンピュータアーキテクチャ。
8. 【請求項８】 前記ＭＰＵが、与えられたインストラク
   ションに応答して、一連のデータ中の要素を特定するた
   めの添え字を変換し、および／または、要素に特定の修
   飾を与える値変換を実行することを特徴とする請求項１
   ないし７の何れか一項に記載のコンピュータアーキテク
   チャ。
9. 【請求項９】 ＣＰＵモジュールと、それぞれがＭＰＵ
   およびＲＡＭコアとを有する複数のメモリモジュール
   と、前記ＣＰＵとメモリモジュールとの接続、および／
   または、メモリモジュール間の接続をなす複数組のバス
   とを備え、ＣＰＵから各メモリモジュールのＭＰＵに与
   えられるインストラクションにより、各メモリモジュー
   ルのＭＰＵが作動するように構成された情報処理ユニッ
   トであって、 所定の関連を有する一連のデータに、空間ＩＤが付与さ
   れ、各メモリモジュールのＭＰＵが、少なくとも、当該
   空間ＩＤ、自己が管理する一連のデータの部分に関する
   論理アドレス、当該部分のサイズ、および、一連のデー
   タのサイズを含むテーブルを管理し、かつ、 各メモリモジュールのＭＰＵが、受理したインストラク
   ションに、自己が管理する一連のデータの部分が関与し
   ているか否かを判断して、ＲＡＭコアに記憶されたデー
   タを読み出してバスに送出し、バスを介して与えられた
   データをＲＡＭコアに書き込み、データに必要な処理を
   施し、および／または、前記テーブルを更新するように
   構成されたことを特徴とする情報処理ユニット。
10. 【請求項１０】 前記ＣＰＵモジュールが、レガシーメ
    モリ、入力装置および表示装置を相互接続する他のバス
    と連結可能に構成されたことを特徴とする請求項９に記
    載の情報処理ユニット。
11. 【請求項１１】 請求項９に記載の情報処理ユニット
    と、ＣＰＵモジュールと他のバスを介して連結された１
    以上のレガシーメモリを含む記憶装置、入力装置および
    表示装置とを有することを特徴とするコンピュータシス
    テム。