JP2001068544A - Ｓｏｉウエハおよび該ｓｏｉウエハの製造プロセス - Google Patents
Ｓｏｉウエハおよび該ｓｏｉウエハの製造プロセスInfo
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Abstract
(57)【要約】 （修正有）
【課題】ＳＯＩウエハの埋込み酸化領域の形状を改善す
る。 【解決手段】単結晶ウエハ２００にトレンチを形成しこ
の内壁をウエットエッチングして空洞１２７を形成す
る。この内壁を結晶成長阻止膜で披覆し、結晶シリコン
層１２６を空洞１２７を残してウエハ２００の表面に成
長させた後、酸化層に重ねて窒化層１４１を堆積し、ハ
ードマスク１４２で空洞上部を画定して開口して熱酸化
することにより空洞内は酸化領域１２７と残部空間１２
８を形成し開口部も酸化領域１４５が形成される。これ
らの加工の後ウエハ２００全面にポリシリコンを堆積し
て表面を研磨することにより、連続した埋込み酸化領域
１２７によって結晶シリコン層９０及び１２６が完全に
不活性化したＳＯＩウエハを得る。
る。 【解決手段】単結晶ウエハ２００にトレンチを形成しこ
の内壁をウエットエッチングして空洞１２７を形成す
る。この内壁を結晶成長阻止膜で披覆し、結晶シリコン
層１２６を空洞１２７を残してウエハ２００の表面に成
長させた後、酸化層に重ねて窒化層１４１を堆積し、ハ
ードマスク１４２で空洞上部を画定して開口して熱酸化
することにより空洞内は酸化領域１２７と残部空間１２
８を形成し開口部も酸化領域１４５が形成される。これ
らの加工の後ウエハ２００全面にポリシリコンを堆積し
て表面を研磨することにより、連続した埋込み酸化領域
１２７によって結晶シリコン層９０及び１２６が完全に
不活性化したＳＯＩウエハを得る。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩウエハおよ
び該ＳＯＩウエハの製造プロセスに関し、特に、埋込み
チャネルの酸化によってＳＯＩウエハを製造するプロセ
スに係わる。
び該ＳＯＩウエハの製造プロセスに関し、特に、埋込み
チャネルの酸化によってＳＯＩウエハを製造するプロセ
スに係わる。
【０００２】
【従来の技術】周知のように、集積素子の基板は、現
在、マイクロエレクトロニクス産業で非常に普及してい
る解決手法によれば、単結晶シリコンウエハから得られ
る。最近の数年間では、このシリコンウエハの代替物と
して、一方のシリコン層が他方のシリコン層よりも薄
く、且つ、酸化シリコン層で互いに隔てられている２つ
のシリコン層を含む「ＳＯＩ」（Silicon-on-Insulato
r）ウエハと呼ばれる複合ウエハが提案されている。
在、マイクロエレクトロニクス産業で非常に普及してい
る解決手法によれば、単結晶シリコンウエハから得られ
る。最近の数年間では、このシリコンウエハの代替物と
して、一方のシリコン層が他方のシリコン層よりも薄
く、且つ、酸化シリコン層で互いに隔てられている２つ
のシリコン層を含む「ＳＯＩ」（Silicon-on-Insulato
r）ウエハと呼ばれる複合ウエハが提案されている。
【０００３】ＳＯＩウエハの製造プロセスは、本出願人
の名前で１９９８年１月１３日付けで出願された欧州特
許出願第９８８３０００７．５号の主題であり、この製
造プロセスが図１〜図８を参照して後述される。このプ
ロセスによれば、基板２の表面３の上に、例えば、２０
ｎｍから６０ｎｍの厚さを有する第１の酸化シリコン層
を最初に成長させる。その次に、９０ｎｍから１５０ｎ
ｍの厚さを有する第１の窒化シリコン層を堆積させる。
レジストマスクを使用して、第１の酸化層の非被覆部分
および第１の窒化層の非被覆部分の上にドライエッチン
グを施し、その後、レジストマスクを取り除いて、図１
の中間構造が得られる。この図では、こうして得られた
ウエハが全体として参照番号１で示されており、ドライ
エッチングの後に残った第１の酸化層の一部分と第１の
窒化層の一部分を参照番号４、５で示してあり、これら
の部分が、基板２の第１の部分８’を覆う個々の第１の
保護領域を画定する。
の名前で１９９８年１月１３日付けで出願された欧州特
許出願第９８８３０００７．５号の主題であり、この製
造プロセスが図１〜図８を参照して後述される。このプ
ロセスによれば、基板２の表面３の上に、例えば、２０
ｎｍから６０ｎｍの厚さを有する第１の酸化シリコン層
を最初に成長させる。その次に、９０ｎｍから１５０ｎ
ｍの厚さを有する第１の窒化シリコン層を堆積させる。
レジストマスクを使用して、第１の酸化層の非被覆部分
および第１の窒化層の非被覆部分の上にドライエッチン
グを施し、その後、レジストマスクを取り除いて、図１
の中間構造が得られる。この図では、こうして得られた
ウエハが全体として参照番号１で示されており、ドライ
エッチングの後に残った第１の酸化層の一部分と第１の
窒化層の一部分を参照番号４、５で示してあり、これら
の部分が、基板２の第１の部分８’を覆う個々の第１の
保護領域を画定する。
【０００４】第１の保護領域７は、全体として参照番号
９で示されるハードマスクを形成し、このハードマスク
は、マスク９によって覆われないまま残っている第２の
部分８”において基板２をエッチングして初期溝（init
ial trench）１０（図２参照）を形成するために使用さ
れる。次に、図３に示されるように、ウエハ１を酸化さ
せて、例えば、２０ｎｍから６０ｎｍの厚さを有し、且
つ、初期溝１０の壁と底を覆う第２の酸化層１１を形成
し、その後、９０ｎｍから１５０ｎｍの厚さになるよう
に第２の窒化シリコン層１２を堆積させる。
９で示されるハードマスクを形成し、このハードマスク
は、マスク９によって覆われないまま残っている第２の
部分８”において基板２をエッチングして初期溝（init
ial trench）１０（図２参照）を形成するために使用さ
れる。次に、図３に示されるように、ウエハ１を酸化さ
せて、例えば、２０ｎｍから６０ｎｍの厚さを有し、且
つ、初期溝１０の壁と底を覆う第２の酸化層１１を形成
し、その後、９０ｎｍから１５０ｎｍの厚さになるよう
に第２の窒化シリコン層１２を堆積させる。
【０００５】次に、層１１および層１２は、マスクを使
用せずに異方的にエッチングされる。エッチングの異方
性によって、初期溝１０の底部上の第２の窒化シリコン
層１２および第２の酸化シリコン層１１の水平部分と、
部分４および部分５の上方の第２の窒化シリコン層１２
の一部分とが取り除かれて、図４の中間構造が得られ
る。この中間構造では、領域８’の最上部はマスク９に
よって覆われたままであり、且つ、領域８’の側面（す
なわち、初期溝１０の垂直壁）は依然として酸化シリコ
ン部分１１’および窒化シリコン部分１２’によって覆
われたままである。その代わりに、初期溝１０の底部１
５上では、基板２が露出している。
用せずに異方的にエッチングされる。エッチングの異方
性によって、初期溝１０の底部上の第２の窒化シリコン
層１２および第２の酸化シリコン層１１の水平部分と、
部分４および部分５の上方の第２の窒化シリコン層１２
の一部分とが取り除かれて、図４の中間構造が得られ
る。この中間構造では、領域８’の最上部はマスク９に
よって覆われたままであり、且つ、領域８’の側面（す
なわち、初期溝１０の垂直壁）は依然として酸化シリコ
ン部分１１’および窒化シリコン部分１２’によって覆
われたままである。その代わりに、初期溝１０の底部１
５上では、基板２が露出している。
【０００６】次に、初期溝１０自体の深さを増して、所
望の深さを有する最終溝（final trench）１６を得るた
めに、初期溝１０の底部１５上の露出シリコンをエッチ
ングで除去する。特に、最終溝１６の深さが所望の埋込
み酸化層の寸法を決定し、従って、より明確に後述する
ようにＳＯＩウエハの電気的特性を決定するので、この
溝の深さは、最終ＳＯＩウエハに関して規定される仕様
に従って決定される。
望の深さを有する最終溝（final trench）１６を得るた
めに、初期溝１０の底部１５上の露出シリコンをエッチ
ングで除去する。特に、最終溝１６の深さが所望の埋込
み酸化層の寸法を決定し、従って、より明確に後述する
ようにＳＯＩウエハの電気的特性を決定するので、この
溝の深さは、最終ＳＯＩウエハに関して規定される仕様
に従って決定される。
【０００７】この時点で、基板２は、ベース部分２’、
および、ベース部分２’から垂直に延びる複数の「柱状
部」１８を備える。図５の中間構造はこのようにして得
られ、この中間構造では、窒化シリコン層部分５および
１２’は互いに区別がなく、共に参照番号１９によって
示されている。酸化シリコン部分４および１１’は互い
に区別がなく、共に参照番号２０で示され、部分１９と
共に第２の保護領域３０を形成する。
および、ベース部分２’から垂直に延びる複数の「柱状
部」１８を備える。図５の中間構造はこのようにして得
られ、この中間構造では、窒化シリコン層部分５および
１２’は互いに区別がなく、共に参照番号１９によって
示されている。酸化シリコン部分４および１１’は互い
に区別がなく、共に参照番号２０で示され、部分１９と
共に第２の保護領域３０を形成する。
【０００８】その後、熱酸化段階が行われ、柱状部（co
lumn）１８の露出シリコン領域を酸化シリコンに変化さ
せる。実際には、最終溝１６の側壁から開始して、柱状
部の内側に向かって、さらに、部分的にはベース部分
２’に向かって、および、ベース部分２’の内側に向か
って、シリコン領域を犠牲にして酸化領域を漸進的に成
長させる。酸化中に体積の増大があるので、形成される
酸化領域は、最終溝１６を完全に満たしてその酸化領域
が互いに一体化するまで、最終溝１６の空間を漸進的に
充填する。柱状部１８が（第２の保護領域３０によって
保護されている、参照番号２１で示されている頂部区域
または先端を除いて）完全に酸化し終わり、それによっ
て、図６に示されている連続した埋込み酸化領域２２を
形成し終わると、酸化段階が自動的に終了する。この図
６では、垂直の連続線が、互いに隣接する２つの最終溝
１６の壁から形成されている酸化領域の会合表面を示
し、酸化の膨張を強調して示している。
lumn）１８の露出シリコン領域を酸化シリコンに変化さ
せる。実際には、最終溝１６の側壁から開始して、柱状
部の内側に向かって、さらに、部分的にはベース部分
２’に向かって、および、ベース部分２’の内側に向か
って、シリコン領域を犠牲にして酸化領域を漸進的に成
長させる。酸化中に体積の増大があるので、形成される
酸化領域は、最終溝１６を完全に満たしてその酸化領域
が互いに一体化するまで、最終溝１６の空間を漸進的に
充填する。柱状部１８が（第２の保護領域３０によって
保護されている、参照番号２１で示されている頂部区域
または先端を除いて）完全に酸化し終わり、それによっ
て、図６に示されている連続した埋込み酸化領域２２を
形成し終わると、酸化段階が自動的に終了する。この図
６では、垂直の連続線が、互いに隣接する２つの最終溝
１６の壁から形成されている酸化領域の会合表面を示
し、酸化の膨張を強調して示している。
【０００９】その次に、第２の保護領域３０は、選択的
エッチングによって除去され、後続のエピタキシャル成
長のためのジャーム（胚種：germ）を形成する先端２１
を露出させる。この段階において、ウエハ１の３次元構
造を示す図７の構造が得られる。次に、エピタキシャル
成長が行われる。このエピタキシャル成長のパラメータ
は、埋込み酸化領域２２の上に重なる区域内のシリコン
の核形成を防止するように選択され、また、先端２１の
周囲のシリコンの水平方向の成長（従って、埋込み酸化
領域２２の頂部表面の被覆）を最初に得た後にエピタキ
シャル層２３の垂直方向の成長を得るように、横方向成
長の縦方向成長に対する高い比率が選択される。ウエハ
１の頂部表面を平面化するために、任意に化学的−機械
的研磨段階（Chemical-mechanical polishing)を行った
後、図８に示されるようなウエハ１の最終構造が得られ
る。
エッチングによって除去され、後続のエピタキシャル成
長のためのジャーム（胚種：germ）を形成する先端２１
を露出させる。この段階において、ウエハ１の３次元構
造を示す図７の構造が得られる。次に、エピタキシャル
成長が行われる。このエピタキシャル成長のパラメータ
は、埋込み酸化領域２２の上に重なる区域内のシリコン
の核形成を防止するように選択され、また、先端２１の
周囲のシリコンの水平方向の成長（従って、埋込み酸化
領域２２の頂部表面の被覆）を最初に得た後にエピタキ
シャル層２３の垂直方向の成長を得るように、横方向成
長の縦方向成長に対する高い比率が選択される。ウエハ
１の頂部表面を平面化するために、任意に化学的−機械
的研磨段階（Chemical-mechanical polishing)を行った
後、図８に示されるようなウエハ１の最終構造が得られ
る。
【００１０】このように、マイクロエレクトロニクスで
は一般的であるプロセス段階だけを使用するので、現在
ＳＯＩ基板を形成するために使用されるプロセスのコス
トよりも著しく低いコストでＳＯＩウエハを製造するこ
とが可能である。
は一般的であるプロセス段階だけを使用するので、現在
ＳＯＩ基板を形成するために使用されるプロセスのコス
トよりも著しく低いコストでＳＯＩウエハを製造するこ
とが可能である。
【００１１】
【発明が解決しようとする課題】しかしながら、上述の
製造プロセスは、埋込み酸化領域２２の形状が理想的で
はないという欠点を有する。実際に、図９の拡大詳細図
に強調されているように、熱酸化中に、柱状部１８の露
出シリコン領域が曲線に沿って酸化され、その結果とし
て、埋込み酸化領域２２は、その領域の下部で一連のア
ーチ３５によって画定された形状となり、且つ、その領
域の上部で最終溝１６の壁の各々において上方に延びる
一連の尖頭３７によって画定された形状になる。さら
に、成長したエピタキシャルシリコン層と埋込み酸化層
との間に、空隙区域（void area)４０が存在している。
埋込み酸化領域２２のこの形状は、ＳＯＩウエハを形成
するためのシリコンのエピタキシャル成長を不確実なも
のとし、さらに、空隙区域４０により最適の電気的特性
が得られないことになる。
製造プロセスは、埋込み酸化領域２２の形状が理想的で
はないという欠点を有する。実際に、図９の拡大詳細図
に強調されているように、熱酸化中に、柱状部１８の露
出シリコン領域が曲線に沿って酸化され、その結果とし
て、埋込み酸化領域２２は、その領域の下部で一連のア
ーチ３５によって画定された形状となり、且つ、その領
域の上部で最終溝１６の壁の各々において上方に延びる
一連の尖頭３７によって画定された形状になる。さら
に、成長したエピタキシャルシリコン層と埋込み酸化層
との間に、空隙区域（void area)４０が存在している。
埋込み酸化領域２２のこの形状は、ＳＯＩウエハを形成
するためのシリコンのエピタキシャル成長を不確実なも
のとし、さらに、空隙区域４０により最適の電気的特性
が得られないことになる。
【００１２】従って、本発明の目的は、上述した製造プ
ロセスの欠点を克服することにある。
ロセスの欠点を克服することにある。
【００１３】
【課題を解決するための手段】本発明によれば、請求の
範囲の請求項１に記載されているように、すなわち、Ｓ
ＯＩウエハを製造するプロセスであって、半導体材料の
基板に空洞を形成する段階と、前記基板および前記空洞
の上に単結晶タイプのエピタキシャル層を成長させ、単
結晶材料で完全に囲まれている前記空洞が中に埋め込ま
れている単結晶半導体材料のウエハを得る段階と、前記
空洞を酸化させて、少なくとも１つの連続した埋込み酸
化領域を形成する段階と、を備えることを特徴とする製
造プロセスが提供される。
範囲の請求項１に記載されているように、すなわち、Ｓ
ＯＩウエハを製造するプロセスであって、半導体材料の
基板に空洞を形成する段階と、前記基板および前記空洞
の上に単結晶タイプのエピタキシャル層を成長させ、単
結晶材料で完全に囲まれている前記空洞が中に埋め込ま
れている単結晶半導体材料のウエハを得る段階と、前記
空洞を酸化させて、少なくとも１つの連続した埋込み酸
化領域を形成する段階と、を備えることを特徴とする製
造プロセスが提供される。
【００１４】さらに、本発明によれば、請求の範囲の請
求項１４に記載されているように、すなわち、単結晶半
導体材料の基板と、単結晶構造を有する少なくとも１つ
の半導体材料領域と、前記少なくとも１つの半導体材料
領域および前記基板の間に配置された絶縁材料層と、を
備える半導体材料のＳＯＩウエハにおいて、誘電材料層
で覆われた壁を有し、且つ、半導体材料の充填領域を収
容し、該少なくとも１つの半導体材料領域を側部におい
て画定する溝と、前記充填領域の上に重なるフィールド
酸化領域と、を備えることをさらに特徴とするＳＯＩウ
エハが提供される。
求項１４に記載されているように、すなわち、単結晶半
導体材料の基板と、単結晶構造を有する少なくとも１つ
の半導体材料領域と、前記少なくとも１つの半導体材料
領域および前記基板の間に配置された絶縁材料層と、を
備える半導体材料のＳＯＩウエハにおいて、誘電材料層
で覆われた壁を有し、且つ、半導体材料の充填領域を収
容し、該少なくとも１つの半導体材料領域を側部におい
て画定する溝と、前記充填領域の上に重なるフィールド
酸化領域と、を備えることをさらに特徴とするＳＯＩウ
エハが提供される。
【００１５】
【発明の実施の形態】本発明についての十分な理解を促
すために、添付図面を参照しつつ好ましい実施態様を純
粋に非制限的実施例として説明する。以下、本発明が図
１０〜図２３を参照して説明される。図１０に示される
ように、単結晶基板９０を含む半導体材料のウエハ２０
０の表面２１１に、例えば、２０ｎｍから６０ｎｍの厚
さを有する第１の酸化層を成長させる。次に、９０ｎｍ
から１５０ｎｍの厚さを有する第１の窒化層を堆積させ
る。レジストマスクを使用して、第１の窒化層の非被覆
部分と第１の酸化層の非被覆部分との上にドライエッチ
ングを施し、さらに、レジストマスクを取り除く。この
ようにして、ドライエッチング後に残留している第１の
酸化層の一部分と第１の窒化層の一部分（図１０では、
酸化部分１１２と窒化部分１１３）が、全体として参照
番号１１４で示すハードマスクを形成する。
すために、添付図面を参照しつつ好ましい実施態様を純
粋に非制限的実施例として説明する。以下、本発明が図
１０〜図２３を参照して説明される。図１０に示される
ように、単結晶基板９０を含む半導体材料のウエハ２０
０の表面２１１に、例えば、２０ｎｍから６０ｎｍの厚
さを有する第１の酸化層を成長させる。次に、９０ｎｍ
から１５０ｎｍの厚さを有する第１の窒化層を堆積させ
る。レジストマスクを使用して、第１の窒化層の非被覆
部分と第１の酸化層の非被覆部分との上にドライエッチ
ングを施し、さらに、レジストマスクを取り除く。この
ようにして、ドライエッチング後に残留している第１の
酸化層の一部分と第１の窒化層の一部分（図１０では、
酸化部分１１２と窒化部分１１３）が、全体として参照
番号１１４で示すハードマスクを形成する。
【００１６】引き続き、ハードマスク１１４を使用して
ウエハ２００に異方的にエッチング（第１の溝のエッチ
ング）を行い、例えば、１μｍから３μｍ（好ましく
は、２μｍ）の幅と、形成すべき構造に応じた深さ（例
えば、１０μｍ〜３０μｍ）とを有する、第１の溝１１
５（図１１を参照）を形成する。次に（図１２を参
照）、第１の溝１１５の周囲のシリコンをＴＭＡＨ（te
tramethyl ammonium hydroxide：水酸化テトラメチルア
ンモニウム）中で時限エッチング（timed etching)を行
う。このエッチングは基本的に等方性タイプなので、例
えば、１０μｍ〜２００μｍ（最も幅広の箇所）の幅
で、且つ、どんな場合にも第１の溝１１５よりも著しく
大きい幅ｄを有する空洞１２１を形成するのを可能とす
る。典型的に、第１の溝１１５は、図の平面に対して垂
直方向の細長い形状（引き延ばされた形状）を有し、空
洞１２１は、細長いチャネルを形成する。
ウエハ２００に異方的にエッチング（第１の溝のエッチ
ング）を行い、例えば、１μｍから３μｍ（好ましく
は、２μｍ）の幅と、形成すべき構造に応じた深さ（例
えば、１０μｍ〜３０μｍ）とを有する、第１の溝１１
５（図１１を参照）を形成する。次に（図１２を参
照）、第１の溝１１５の周囲のシリコンをＴＭＡＨ（te
tramethyl ammonium hydroxide：水酸化テトラメチルア
ンモニウム）中で時限エッチング（timed etching)を行
う。このエッチングは基本的に等方性タイプなので、例
えば、１０μｍ〜２００μｍ（最も幅広の箇所）の幅
で、且つ、どんな場合にも第１の溝１１５よりも著しく
大きい幅ｄを有する空洞１２１を形成するのを可能とす
る。典型的に、第１の溝１１５は、図の平面に対して垂
直方向の細長い形状（引き延ばされた形状）を有し、空
洞１２１は、細長いチャネルを形成する。
【００１７】ＴＭＡＨエッチングの方向および持続時間
に従って、公知の方法により様々な寸法の空洞１２１を
得ることが可能である。特に、ウエハの平坦面に対して
９０°の角度（すなわち、図の紙面に対して垂直方向）
で長さ方向に延びる細長い空洞１２１の場合には、空洞
１２１は図１２に示す形状を有する。ウエハの平坦面に
対して４５°の角度で長さ方向に延びる細長い空洞１２
１の場合には、空洞１２１は、ハードマスク１１４の下
方から延びる概ね垂直な壁を有する桶（tub)形状を有す
る。
に従って、公知の方法により様々な寸法の空洞１２１を
得ることが可能である。特に、ウエハの平坦面に対して
９０°の角度（すなわち、図の紙面に対して垂直方向）
で長さ方向に延びる細長い空洞１２１の場合には、空洞
１２１は図１２に示す形状を有する。ウエハの平坦面に
対して４５°の角度で長さ方向に延びる細長い空洞１２
１の場合には、空洞１２１は、ハードマスク１１４の下
方から延びる概ね垂直な壁を有する桶（tub)形状を有す
る。
【００１８】次に（図１３を参照）、エピタキシャル成
長を阻止する阻止層１２２で空洞１２１の壁を被覆す
る。この目的のために、例えば、（後述するように、ウ
エハ２００の表面２１１および第１の溝１１５の壁を覆
う酸化部分１１２と窒化部分１１３よりも大きい厚さ、
例えば、６０ｎｍ〜２００ｎｍの厚さを有する）酸化層
を成長させるように、高速酸化段階（fast oxidation s
tep)を行ってもよく、または、その代わりに、堆積した
酸化、窒化、および、オルト珪酸テトラエチル（ＴＥＯ
Ｓ：tetraethyl orthosilicate）の中から選択される材
料の均一な層を堆積させてもよい。
長を阻止する阻止層１２２で空洞１２１の壁を被覆す
る。この目的のために、例えば、（後述するように、ウ
エハ２００の表面２１１および第１の溝１１５の壁を覆
う酸化部分１１２と窒化部分１１３よりも大きい厚さ、
例えば、６０ｎｍ〜２００ｎｍの厚さを有する）酸化層
を成長させるように、高速酸化段階（fast oxidation s
tep)を行ってもよく、または、その代わりに、堆積した
酸化、窒化、および、オルト珪酸テトラエチル（ＴＥＯ
Ｓ：tetraethyl orthosilicate）の中から選択される材
料の均一な層を堆積させてもよい。
【００１９】次に（図１４を参照）、ハードマスク１１
４をウエハ２００の表面２１１から取り除く。酸化部分
１１２と窒化部分１１３とを取り除く際に、阻止層１２
２の一部分も取り除く。しかし、阻止層の方が厚いの
で、阻止層は完全には取り除かれず、阻止層は、空洞１
２１の壁を確実に覆うのに十分なだけ残留する。次に
（図１５を参照）、基板９０の単結晶シリコンをジャー
ム（germ）として使用してエピタキシャル成長を生じさ
せる。従って、単結晶シリコンが表面２１１から開始し
て垂直方向および水平方向の両方に成長し、空洞１２１
を閉じる。一方、阻止層１２２が存在するので、このシ
リコンは空洞１２１の内側では成長しない。このように
して、単結晶シリコンのモノリシックウエハ２００（図
１５に示される）が得られ、このモノリシックウエハ２
００は、基板９０およびエピタキシャル層１２６を備
え、且つ、阻止層１２２が内側の大部分を画定している
完全に密閉された空洞１２１を備える。
４をウエハ２００の表面２１１から取り除く。酸化部分
１１２と窒化部分１１３とを取り除く際に、阻止層１２
２の一部分も取り除く。しかし、阻止層の方が厚いの
で、阻止層は完全には取り除かれず、阻止層は、空洞１
２１の壁を確実に覆うのに十分なだけ残留する。次に
（図１５を参照）、基板９０の単結晶シリコンをジャー
ム（germ）として使用してエピタキシャル成長を生じさ
せる。従って、単結晶シリコンが表面２１１から開始し
て垂直方向および水平方向の両方に成長し、空洞１２１
を閉じる。一方、阻止層１２２が存在するので、このシ
リコンは空洞１２１の内側では成長しない。このように
して、単結晶シリコンのモノリシックウエハ２００（図
１５に示される）が得られ、このモノリシックウエハ２
００は、基板９０およびエピタキシャル層１２６を備
え、且つ、阻止層１２２が内側の大部分を画定している
完全に密閉された空洞１２１を備える。
【００２０】次に、図１６および図１７に示されるよう
に、空洞１２１の上に重なっているシリコンの溝のエッ
チング（第２の溝のエッチング）を行って、第２の連結
溝を形成する。この第２の連結溝は、例えば、空洞１２
１を収容する基板９０の領域の外周に概ね沿って延びる
クローズドパスライン（closed-path line）の形状を有
する。このために、それ自体としては公知の手法で、第
３の酸化層１４０を最初に堆積または成長させ、その次
に、第３の窒化層１４１（図１６を参照）を堆積させ
る。第３の酸化層１４０および第３の窒化層１４１は、
第２のハードマスク１４２を形成するために、写真製版
的（photolithographically)に画定する。このハードマ
スク１４２は、エッチングしなければならないエピタキ
シャル層１２６の一部分を除いて、ウエハ２００を完全
に覆っている。次に、被覆されていないシリコンをエッ
チングして、空洞１２１まで延びる第２の溝１４４を形
成する。
に、空洞１２１の上に重なっているシリコンの溝のエッ
チング（第２の溝のエッチング）を行って、第２の連結
溝を形成する。この第２の連結溝は、例えば、空洞１２
１を収容する基板９０の領域の外周に概ね沿って延びる
クローズドパスライン（closed-path line）の形状を有
する。このために、それ自体としては公知の手法で、第
３の酸化層１４０を最初に堆積または成長させ、その次
に、第３の窒化層１４１（図１６を参照）を堆積させ
る。第３の酸化層１４０および第３の窒化層１４１は、
第２のハードマスク１４２を形成するために、写真製版
的（photolithographically)に画定する。このハードマ
スク１４２は、エッチングしなければならないエピタキ
シャル層１２６の一部分を除いて、ウエハ２００を完全
に覆っている。次に、被覆されていないシリコンをエッ
チングして、空洞１２１まで延びる第２の溝１４４を形
成する。
【００２１】引き続き、熱酸化が行われ、空洞１２１の
内側および第２の溝１４４の壁上の露出シリコン領域が
酸化シリコンに変化する。実際には、空洞１２１の側壁
および溝１４４の側壁から開始して空洞および溝自体の
内側に向けて、さらには、部分的には外方に、シリコン
領域を犠牲にして酸化シリコン領域を漸進的に成長させ
る。酸化中に体積の増大が生じるので、形成される酸化
領域は、この酸化領域が概ね完全に空洞を満たして互い
に一体化するまで、空洞１２１の空間を漸進的に満たし
ていく。（おそらくは、参照番号１２８で示す穴が残っ
ている内側区域は別として）空洞が酸化され、それによ
って連続した埋込み酸化領域１２７を形成し（互いに垂
直な２つの平面に沿った断面図である図１８および図１
９に示される）、一方、酸化シリコン領域１４５を溝１
４４の側壁上に形成し終わると、酸化段階は完了する。
内側および第２の溝１４４の壁上の露出シリコン領域が
酸化シリコンに変化する。実際には、空洞１２１の側壁
および溝１４４の側壁から開始して空洞および溝自体の
内側に向けて、さらには、部分的には外方に、シリコン
領域を犠牲にして酸化シリコン領域を漸進的に成長させ
る。酸化中に体積の増大が生じるので、形成される酸化
領域は、この酸化領域が概ね完全に空洞を満たして互い
に一体化するまで、空洞１２１の空間を漸進的に満たし
ていく。（おそらくは、参照番号１２８で示す穴が残っ
ている内側区域は別として）空洞が酸化され、それによ
って連続した埋込み酸化領域１２７を形成し（互いに垂
直な２つの平面に沿った断面図である図１８および図１
９に示される）、一方、酸化シリコン領域１４５を溝１
４４の側壁上に形成し終わると、酸化段階は完了する。
【００２２】次に、ポリシリコン層１４８をウエハ２０
０の表面に堆積させ、このポリシリコン層１４８は、図
２０に示されるように、溝１４４を満たす。引き続き、
エッチングまたは機械的プロセスによって、ポリシリコ
ン層１４８がウエハ２００の表面から取り除かれ、この
ポリシリコン層１４８は溝１４４の内側だけに残り、図
２１に示されるように、そこで充填領域１４８’を形成
する。
０の表面に堆積させ、このポリシリコン層１４８は、図
２０に示されるように、溝１４４を満たす。引き続き、
エッチングまたは機械的プロセスによって、ポリシリコ
ン層１４８がウエハ２００の表面から取り除かれ、この
ポリシリコン層１４８は溝１４４の内側だけに残り、図
２１に示されるように、そこで充填領域１４８’を形成
する。
【００２３】最後に、充填領域１４８’の上部部分を熱
酸化してフィールド酸化領域１５０を形成し、このフィ
ールド酸化領域１５０は、図２２に示されるように、充
填領域１４８’の頂部を完全に閉じて、酸化領域１４５
および充填領域１４８’自体と共に絶縁領域１５１を形
成する。上述のプロセスの利点は次の通りである。本発
明のプロセスによって、酸化シリコンとエピタキシャル
単結晶シリコン（図９に参照番号４０で示す）との間に
空隙区域が存在せず、それによってこの区域内で電荷担
体（charge carrier）の間の再結合が生じる可能性が低
減するので、連続した埋込み酸化領域１２７によってエ
ピタキシャル単結晶シリコン層が完全に不活性化（pass
ivate)されたＳＯＩウエハを得ることが可能である。第
２の溝１４４の形成に必要とされる第２のハードマスク
１４２は、公知のプロセスで既に想定されている溝マス
クを単純に部分変更することによって得られるので、上
述のプロセスは、溝の絶縁を含むプロセスに比較して追
加のマスクを必要としない。
酸化してフィールド酸化領域１５０を形成し、このフィ
ールド酸化領域１５０は、図２２に示されるように、充
填領域１４８’の頂部を完全に閉じて、酸化領域１４５
および充填領域１４８’自体と共に絶縁領域１５１を形
成する。上述のプロセスの利点は次の通りである。本発
明のプロセスによって、酸化シリコンとエピタキシャル
単結晶シリコン（図９に参照番号４０で示す）との間に
空隙区域が存在せず、それによってこの区域内で電荷担
体（charge carrier）の間の再結合が生じる可能性が低
減するので、連続した埋込み酸化領域１２７によってエ
ピタキシャル単結晶シリコン層が完全に不活性化（pass
ivate)されたＳＯＩウエハを得ることが可能である。第
２の溝１４４の形成に必要とされる第２のハードマスク
１４２は、公知のプロセスで既に想定されている溝マス
クを単純に部分変更することによって得られるので、上
述のプロセスは、溝の絶縁を含むプロセスに比較して追
加のマスクを必要としない。
【００２４】さらに、空洞１２１はウエハ区域全体に渡
って延びてもよく、この場合には、さらに、連続した埋
込み酸化領域１２７もウエハ全体に沿って延びる。或い
は、空洞１２１は、ウエハ内に信号区域を得る形でウエ
ハ区域の一部分だけを占め、この信号区域内では、完全
に絶縁されたエピタキシャルシリコン領域が、信号処理
電子素子と、エピタキシャル層が基板９０に直接的に電
気的に接続されている電力素子を収容するように設計さ
れた酸化無しの電力区域（高い熱伝導率を有する）とを
含むするように設計される。例えば、図２３に示すウエ
ハのようなものを製造することが可能であり、この図に
は、連続した酸化領域１２７および絶縁領域１５１で絶
縁された信号区域１６０と、電力区域１６１とが示され
ている。図２３は、さらに、空洞１２１を形成する前に
開始基板９０内にアンチモンインプラント（antimony i
mplant）を埋め込むことによって得られるＮ＋タイプの
埋込み層１５５も示している。さらに、エピタキシャル
層１２６の成長の後に、エピタキシャル層１２６内にド
ーピング物質を拡散させる。
って延びてもよく、この場合には、さらに、連続した埋
込み酸化領域１２７もウエハ全体に沿って延びる。或い
は、空洞１２１は、ウエハ内に信号区域を得る形でウエ
ハ区域の一部分だけを占め、この信号区域内では、完全
に絶縁されたエピタキシャルシリコン領域が、信号処理
電子素子と、エピタキシャル層が基板９０に直接的に電
気的に接続されている電力素子を収容するように設計さ
れた酸化無しの電力区域（高い熱伝導率を有する）とを
含むするように設計される。例えば、図２３に示すウエ
ハのようなものを製造することが可能であり、この図に
は、連続した酸化領域１２７および絶縁領域１５１で絶
縁された信号区域１６０と、電力区域１６１とが示され
ている。図２３は、さらに、空洞１２１を形成する前に
開始基板９０内にアンチモンインプラント（antimony i
mplant）を埋め込むことによって得られるＮ＋タイプの
埋込み層１５５も示している。さらに、エピタキシャル
層１２６の成長の後に、エピタキシャル層１２６内にド
ーピング物質を拡散させる。
【００２５】最後に、特許請求の範囲の各請求項で規定
されるように、本明細書で記述および記載したプロセス
および装置に対する様々な改変および変形が行われ得る
ものであり、それらが本発明の概念に含まれることは明
らかである。
されるように、本明細書で記述および記載したプロセス
および装置に対する様々な改変および変形が行われ得る
ものであり、それらが本発明の概念に含まれることは明
らかである。
【図１】従来のプロセスによる連続的な製造段階におけ
るＳＯＩウエハの断面を示す図である。
るＳＯＩウエハの断面を示す図である。
【図２】従来のプロセスによる連続的な製造段階におけ
るＳＯＩウエハの断面を示す図である。
るＳＯＩウエハの断面を示す図である。
【図３】従来のプロセスによる連続的な製造段階におけ
るＳＯＩウエハの断面を示す図である。
るＳＯＩウエハの断面を示す図である。
【図４】従来のプロセスによる連続的な製造段階におけ
るＳＯＩウエハの断面を示す図である。
るＳＯＩウエハの断面を示す図である。
【図５】従来のプロセスによる連続的な製造段階におけ
るＳＯＩウエハの断面を示す図である。
るＳＯＩウエハの断面を示す図である。
【図６】従来のプロセスによる連続的な製造段階におけ
るＳＯＩウエハの断面を示す図である。
るＳＯＩウエハの断面を示す図である。
【図７】従来の製造プロセスの後続の２つの段階におけ
る斜視断面を示す図である。
る斜視断面を示す図である。
【図８】従来の製造プロセスの後続の２つの段階におけ
る斜視断面を示す図である。
る斜視断面を示す図である。
【図９】図６の詳細を拡大して示す図である。
【図１０】本発明に係る製造プロセスに対応するＳＯＩ
ウエハの断面を示す図である。
ウエハの断面を示す図である。
【図１１】本発明に係る製造プロセスに対応するＳＯＩ
ウエハの断面を示す図である。
ウエハの断面を示す図である。
【図１２】本発明に係る製造プロセスに対応するＳＯＩ
ウエハの断面を示す図である。
ウエハの断面を示す図である。
【図１３】本発明に係る製造プロセスに対応するＳＯＩ
ウエハの断面を示す図である。
ウエハの断面を示す図である。
【図１４】本発明に係る製造プロセスに対応するＳＯＩ
ウエハの断面を示す図である。
ウエハの断面を示す図である。
【図１５】本発明に係る製造プロセスに対応するＳＯＩ
ウエハの断面を示す図である。
ウエハの断面を示す図である。
【図１６】本発明に係る後続段階における斜視断面を示
す図である。
す図である。
【図１７】本発明に係る製造プロセスの後続段階におけ
る図１６の平面ＸＶＩＩ−ＸＶＩＩに沿ったウエハの断
面を示す図である。
る図１６の平面ＸＶＩＩ−ＸＶＩＩに沿ったウエハの断
面を示す図である。
【図１８】本発明に係る製造プロセスの後続段階におけ
る図１６の平面ＸＶＩＩ−ＸＶＩＩに沿ったウエハの断
面を示す図である。
る図１６の平面ＸＶＩＩ−ＸＶＩＩに沿ったウエハの断
面を示す図である。
【図１９】本発明に係る製造プロセスの後続段階におけ
る図１６の平面ＸＸ−ＸＸに沿ったウエハの断面を示す
図である。
る図１６の平面ＸＸ−ＸＸに沿ったウエハの断面を示す
図である。
【図２０】本発明に係る製造プロセスの後続段階におけ
る図１６の平面ＸＸ−ＸＸに沿ったウエハの断面を示す
図である。
る図１６の平面ＸＸ−ＸＸに沿ったウエハの断面を示す
図である。
【図２１】本発明に係る製造プロセスの後続段階におけ
る図１６の平面ＸＸ−ＸＸに沿ったウエハの断面を示す
図である。
る図１６の平面ＸＸ−ＸＸに沿ったウエハの断面を示す
図である。
【図２２】本発明に係る製造プロセスの後続段階におけ
る図１６の平面ＸＸ−ＸＸに沿ったウエハの断面を示す
図である。
る図１６の平面ＸＸ−ＸＸに沿ったウエハの断面を示す
図である。
【図２３】図２２の断面と同じ断面を縮小して示す図で
ある。
ある。
９０…基板 １１５…第１の溝 １２１…空洞 １２２…阻止層 １２６…エピタキシャル層（半導体材料領域） １２６’…半導体材料領域 １２６”…エピタキシャル領域 １２７…埋込み酸化領域（絶縁材料層、絶縁材料領域） １４１，１４２…第２のハードマスク １４４…第２の溝 １４５…誘電材料層 １４８…半導体材料層 １４８’…充填領域 １５０…充填領域の上部部分（フィールド酸化領域） １５５…半導体材料の導電性領域 ２００…ウエハ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/76 Ｅ
Claims (16)
- 【請求項１】 ＳＯＩウエハ（２００）を製造するプロ
セスであって、 半導体材料の基板（９０）に空洞（１２１）を形成する
段階と、 前記基板（９０）および前記空洞（１２１）の上に単結
晶タイプのエピタキシャル層（１２６）を成長させ、単
結晶材料で完全に囲まれている前記空洞（１２１）が中
に埋め込まれている単結晶半導体材料のウエハ（２０
０）を得る段階と、 前記空洞を酸化させて、少なくとも１つの連続した埋込
み酸化領域（１２７）を形成する段階と、を備えること
を特徴とする製造プロセス。 - 【請求項２】 請求項１に記載の製造プロセスにおい
て、前記空洞（１２１）を形成する段階は、 前記ウエハの部分の間を延びる第１の溝（１１５）を前
記基板（９０）内に形成する段階と、 前記第１の溝（１１５）の周囲の半導体材料を取り除く
ために前記基板（９０）をエッチングする段階と、を備
えることを特徴とする製造プロセス。 - 【請求項３】 請求項２に記載の製造プロセスにおい
て、前記エッチング段階をＴＭＡＨ中で行うことを特徴
とする製造プロセス。 - 【請求項４】 請求項３に記載の製造プロセスにおい
て、前記エッチング段階を時間管理することを特徴とす
る製造プロセス。 - 【請求項５】 請求項２〜４のいずれか１項に記載の製
造プロセスにおいて、前記第１の溝（１１５）を形成す
る段階は、 絶縁材料の第１のハードマスク（１１４）を形成する段
階と、 前記第１のハードマスクを使用して前記基板（９０）を
異方性エッチングする段階と、を備えることを特徴とす
る製造プロセス。 - 【請求項６】 請求項１〜５のいずれか１項に記載の製
造プロセスにおいて、前記空洞（１２１）を形成する段
階の後に、エピタキシャル成長を阻止する層（１２２）
で前記空洞の壁を被覆する段階を行うことを特徴とする
製造プロセス。 - 【請求項７】 請求項１〜６のいずれか１項に記載の製
造プロセスにおいて、前記酸化の段階の前に、前記エピ
タキシャル層（１２６）内を前記空洞（１２１）まで延
びる第２の溝（１４４）を形成する段階を行うことを特
徴とする製造プロセス。 - 【請求項８】 請求項７に記載の製造プロセスにおい
て、前記第２の溝（１４４）を形成する段階は、第２の
ハードマスク（１４１，１４２）を形成する段階と、前
記エピタキシャル層（１２６）をエッチングする段階
と、を備えることを特徴とする製造プロセス。 - 【請求項９】 請求項７または８に記載の製造プロセス
において、さらに、 半導体材料の充填領域（１４８’）で前記第２の溝（１
４４）を埋める段階と、 前記充填領域の上部部分（１５０）を酸化して、側部お
よび底部において絶縁されている単結晶エピタキシャル
シリコン領域（１２６）を形成する段階と、を備えるこ
とを特徴とする製造プロセス。 - 【請求項１０】 請求項９に記載の製造プロセスにおい
て、前記第２の溝（１４４）を埋める段階は、 前記ウエハの表面全体にわたって半導体材料層（１４
８）を堆積させる段階と、 前記ウエハの前記表面の上の前記半導体材料層（１４
８）を取り除く段階と、を備えることを特徴とする製造
プロセス。 - 【請求項１１】 請求項１〜１０のいずれか１項に記載
の製造プロセスにおいて、前記空洞（１２１）は前記ウ
エハ（２００）の領域全体に沿って延びていることを特
徴とする製造プロセス。 - 【請求項１２】 請求項１〜１０のいずれか１項に記載
の製造プロセスにおいて、前記空洞（１２１）は前記ウ
エハ（２００）の領域の一部分だけに延びていることを
特徴とする製造プロセス。 - 【請求項１３】 請求項１〜１２のいずれか１項に記載
の製造プロセスにおいて、前記第１の溝を形成する第１
の段階の前に、半導体材料の前記基板（９０）をドーピ
ングする段階を行うことを特徴とする製造プロセス。 - 【請求項１４】 単結晶半導体材料の基板（９０）と、
単結晶構造を有する少なくとも１つの半導体材料領域
（１２６）と、前記少なくとも１つの半導体材料領域お
よび前記基板の間に配置された絶縁材料層（１２７）
と、を備える半導体材料のＳＯＩウエハにおいて、 誘電材料層（１４５）で覆われた壁を有し、且つ、半導
体材料の充填領域（１４８’）を収容し、該少なくとも
１つの半導体材料領域を側部において画定する溝（１４
４）と、 前記充填領域（１４８’）の上に重なるフィールド酸化
領域（１５０）と、を備えることをさらに特徴とするＳ
ＯＩウエハ。 - 【請求項１５】 請求項１４に記載のＳＯＩウエハにお
いて、前記半導体材料領域（１２６）は第１のドーピン
グレベルを有し、且つ、前記ウエハは、該半導体材料領
域（１２６）および前記絶縁材料領域（１２７）の間に
配置されると共に、前記第１のドーピングレベルよりも
高い第２のドーピングレベルを有する半導体材料の導電
性領域（１５５）を備えることを特徴とするＳＯＩウエ
ハ。 - 【請求項１６】 請求項１４または１５に記載のＳＯＩ
ウエハにおいて、エピタキシャル領域（１２６”）が、
前記基板（９０）の上に直接重なっており、且つ、少な
くとも１つの側部において前記半導体材料領域（１２
６’）および前記絶縁材料領域（１２７）の一部分を囲
んでいることを特徴とするＳＯＩウエハ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP99830477A EP1073112A1 (en) | 1999-07-26 | 1999-07-26 | Process for the manufacturing of a SOI wafer by oxidation of buried cavities |
| EP99830477:8 | 1999-07-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001068544A true JP2001068544A (ja) | 2001-03-16 |
| JP3561214B2 JP3561214B2 (ja) | 2004-09-02 |
Family
ID=8243519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000225227A Expired - Fee Related JP3561214B2 (ja) | 1999-07-26 | 2000-07-26 | Ｓｏｉウエハおよび該ｓｏｉウエハの製造プロセス |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6518147B1 (ja) |
| EP (1) | EP1073112A1 (ja) |
| JP (1) | JP3561214B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012023337A (ja) * | 2010-05-04 | 2012-02-02 | Imec | ナノチャネルデバイスおよびその製造方法 |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1073112A1 (en) * | 1999-07-26 | 2001-01-31 | STMicroelectronics S.r.l. | Process for the manufacturing of a SOI wafer by oxidation of buried cavities |
| US7294536B2 (en) | 2000-07-25 | 2007-11-13 | Stmicroelectronics S.R.L. | Process for manufacturing an SOI wafer by annealing and oxidation of buried channels |
| EP1324382B1 (en) * | 2001-12-28 | 2007-03-07 | STMicroelectronics S.r.l. | Process for manufacturing an SOI wafer by annealing and oxidation of buried channels |
| KR100382612B1 (ko) * | 2000-12-29 | 2003-05-09 | 주식회사 하이닉스반도체 | 보이드 웨이퍼 제작 방법 |
| EP1326272A1 (en) | 2001-12-28 | 2003-07-09 | STMicroelectronics S.r.l. | Process for manufacturing SOI structures |
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