JP2001060880A - ディジタル信号の誤り訂正回路 - Google Patents

Abstract

(57)【要約】 【課題】 入力ディジタル信号のダイナミックなノイズ
特性の変化に対応し得るエラー訂正を行う。 【解決手段】 積分等化回路１１は、入力信号を積分等
化方式で等化すると共に、入力信号からクロック信号を
抽出する。エラー訂正回路１２は、上記積分等化回路で
等化された信号を、エラー訂正コードを使用してエラー
訂正する。ビタビ最尤復号回路付きのＰＲ（１，１）等
化回路１３は、入力信号からクロック信号を抽出する手
段を備えて、入力信号をＰＲ（１，１）等化方式で等化
する。エラー訂正回路１４は、上記ＰＲ（１，１）等化
回路で等化された信号を、エラー訂正コードを使用して
エラー訂正する。信号選択回路１５は、エラー訂正回路
１２，１４それぞれ出力されたエラーフラグ付きエラー
訂正済データのうち、エラー訂正に最も成功しているも
のを選択出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル信号の
誤り訂正回路に関し、特に、複数の等化装置を備えて、
正しくエラー訂正できた結果を出力として採用すること
で、記録媒体からの再生信号や、通信装置の受信経路に
おいて顕著なダイナミックなノイズ特性変化に対応する
ことを可能にするディジタル信号の誤り訂正回路に関す
る。

【０００２】

【従来の技術】従来、再生信号に対する等化方式は、与
えられた記録メディアの平均的な特性に対して最大効率
を得られるような変調方式や、等化方式が採用されてい
た。

【０００３】一般に、変調方式に関しては、互換上の観
点、すなわち通信においては、例えば、放送設備等にも
見られるように、システム全体について、何か一つの変
調方式に統一する必要がある。

【０００４】また、等化復号方式に関しては、例えば、
再生系において独自方式を採用できるはずであるが、実
際には、記録媒体から出力される再生信号を取り扱う場
合等には、主として、最も代表的な特性要因である周波
数振幅や、周波数ノイズに関する平均的特性のみを考慮
して、有効と思われる一つの等化復号方式だけが採用さ
れている。

【０００５】

【発明が解決しようとする課題】しかし、上記の従来の
技術では、例えば、使用する記録媒体からの再生信号出
力が、何か平均的でない状況となった時には、上述した
ような最も代表的な特性要因である周波数振幅や、周波
数ノイズに関する平均的特性のみを考慮した等化復号方
式では対応できなくなるために、結果として、信号の信
頼性が大きく失われる（エラーが大きくなる）という事
態を招いていた。

【０００６】本発明は、以上のような従来のディジタル
信号の誤り訂正回路における問題点に鑑みてなされたも
のであり、ディジタル記録、デジタル通信における記録
媒体からの再生信号や、通信装置の通信路におけるダイ
ナミックなノイズ特性の変化に対応し得るディジタル信
号の誤り訂正回路を提供することを目的とする。

【０００７】

【課題を解決するための手段】上記の課題を解決するた
めの本発明は、エラー訂正コード付きのディジタル信
号、若しくは、積符号によって構成されたディジタル信
号を入力して、該ディジタル信号のエラーを訂正し、前
記エラー訂正されたディジタル信号を出力するディジタ
ル信号の誤り訂正回路において、前記入力されたディジ
タル信号をそれぞれ異なる等化特性で等化する該等化特
性に対応した複数の等化回路と、前記複数の等化回路の
各々の後段に配置され、前記複数の等化回路の各々の出
力信号に含まれる所定の処理単位のデータ毎に、前記エ
ラー訂正コードまたは前記積符号を使用したエラー訂正
を実施した後、前記前記エラー訂正が不成功であったデ
ータに対してはエラーフラグを立てて出力するエラー訂
正回路と、前記複数のエラー訂正回路が出力する所定の
処理単位のエラーフラグ付きエラー訂正済データのう
ち、前記エラーフラグが立てられていない前記エラー訂
正済データが１または２以上存在する場合は、そのうち
のいずれか一つ、さもなければ、前記エラーフラグが立
てられているデータの数が最も少ないエラー訂正済デー
タを選択して出力する信号選択回路とを有することを特
徴とするディジタル信号の誤り訂正回路が提供される。

【０００８】すなわち、本発明においては、効果の異な
る複数の等化方式を再生等化回路として備え、該複数の
再生等化回路の各々の出力に対して、入力信号（記録媒
体や、通信路からの再生信号、或いは受信信号）に付加
されているエラー訂正コードまたは積符号（エラー訂正
方法まで規定した特定の構成を持つエラー訂正コード付
きデータ）を使用してエラー訂正を行い、その結果とし
て、エラー訂正に成功した再生等化回路を持つ経路で等
価した信号を次段に送ることで、入力信号のダイナミッ
クな特性変化に適応したエラー訂正を可能にしている。

【０００９】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は、本発明に係るディジタル
信号の誤り訂正回路の原理を説明するための基本的な構
成を示すブロック図である。

【００１０】エラー訂正コード付きのディジタル信号、
若しくは、積符号によって構成された入力ディジタル信
号（記録媒体や、通信路からの再生信号、或いは受信信
号）は、プリアンプ付きの共通再生等化回路１０を経
て、第１方式等化回路１から後段のエラー訂正回路２、
…、第Ｎ方式等化回路３から、さらに後段のエラー訂正
回路４にそれぞれ分配され、それら等化回路の出力信号
のうち、エラー訂正がより完全にできた信号経路の出力
信号のみが信号選択回路５により選択され、該選択され
た出力信号が、上記信号選択回路の出力信号として、次
段信号処理回路に供給される。

【００１１】これにより、再生信号、或いは受信信号
を、少しずつ内容の異なる複数の等化装置（ＰＬＬの様
なクロック抽出装置を含む）を通し、それぞれの等化結
果に対して、それぞれエラー訂正を行い、正しくエラー
訂正できた出力信号を結果の出力信号として採用するこ
とにより、時々刻々変化するエラー要因に柔軟に対応す
ることを可能にしている。

【００１２】（第１の実施の形態）図２は、本発明の第
１の実施の形態に係るディジタル信号の誤り訂正回路の
構成を示すブロック図である。

【００１３】本実施の形態に係るディジタル信号の誤り
訂正回路は、ディジタル入力信号を積分等化方式で等化
する積分等化回路１１と、積分等化回路１１からの出力
をエラー訂正するエラー訂正回路１２と、同じく上記入
力信号をＰＲ（１，１）等化方式で等化するビタビ最尤
復号回路付きのＰＲ（１，１）等化回路１３と、ＰＲ
（１，１）等化回路１３からの出力をエラー訂正するエ
ラー訂正回路１４と、エラー訂正回路１２とエラー訂正
回路１４からのエラー訂正済データを選択出力する信号
選択回路１５を含む。

【００１４】以下、本実施の形態に係るディジタル信号
の誤り訂正回路の動作を説明する。積分等化回路１１と
ビタビ最尤復号回路付きのＰＲ（１，１）等化回路１３
とは、共に、ディジタル記録媒体の再生信号や、ディジ
タルの受信信号等を入力信号とする。

【００１５】積分等化回路１１は、上記入力信号に対し
て積分等化方式で等化処理する。すなわち、上記のディ
ジタルの入力信号から２値（１，０）を検出し、その
後、ＰＬＬ回路を用いてクロック信号を抽出し、次段の
エラー訂正回路１２に出力する。

【００１６】エラー訂正回路１２は、積分等化回路１１
からの出力信号を受けて、該出力信号に対し、上記のデ
ィジタル記録媒体の再生信号や、ディジタルの受信信号
等の入力信号に付加されているエラー訂正コードを使用
して、ブロック等の処理単位毎にエラー訂正を行う。こ
の時、上記のエラー訂正ができなかったブロックについ
ては、エラー訂正済データと共に出力するエラーフラグ
に上記エラー訂正ができなかった旨を表示する。該ブロ
ックは、上記エラーフラグの表示により、シンク(Sink)
ブロックであることが示される。

【００１７】ビタビ最尤復号回路付きのＰＲ（１，１）
等化回路１３は、上記入力信号に対してパーシャルレス
ポンス等化方式で等化処理する。すなわち、上記のディ
ジタルの入力信号から２値（１，０）を検出し、その
後、ＰＬＬ回路を用いてクロック信号を抽出する。次
に、該クロック信号を用いて上記等化処理された出力を
サンプリングし、該サンプリングされた結果のサンプリ
ング値に対してビタビ復号を行い、次段のエラー訂正回
路１４に出力する。

【００１８】エラー訂正回路１４の動作は、上記エラー
訂正回路１２の動作と同じである。次に、信号選択回路
１５の信号選択論理を説明する。信号選択回路１５は、
上記エラー訂正回路１２からの出力（訂正済データ及び
エラーフラグ）と上記エラー訂正回路１４からの出力
（訂正済データ及びエラーフラグ）のいずれか一つの出
力を選択出力するが、その際の選択論理は、上記のエラ
ーフラグを論理変数として下記のとおり構成される。

【００１９】エラー訂正回路１２とエラー訂正回路１４
のどちらのエラーフラグにも、エラー訂正が可能であっ
たことが示されている場合には、エラー訂正回路１２と
エラー訂正回路１４のいずれかのエラー訂正済データを
選択出力する。どちらのエラー訂正済データの方を選択
するかを使用者に予め指定させておく手段を設置するこ
とが可能である。

【００２０】さらに、使用者による該指定が省略された
場合の選択動作、すなわちデフォルト時の選択動作とし
て、例えば、ビタビ最尤復号回路付きのＰＲ（１，１）
等化回路１３とエラー訂正回路１４の経路から得られた
エラー訂正済データの方を選択させるように設定してお
くこともできる。

【００２１】エラー訂正回路１２とエラー訂正回路１４
のエラーフラグにより、エラー訂正回路１２とエラー訂
正回路１４のいずれか一方からのエラー訂正済データだ
けがエラー訂正可能であって、他方のエラー訂正済デー
タはエラー訂正不可能であったことが判明した場合は、
エラー訂正可能であった方のエラー訂正済データを選択
出力する。

【００２２】エラー訂正回路１２とエラー訂正回路１４
のいずれのエラーフラグにも、エラー訂正が不可能であ
ったことが示されている場合には、自己の出力のエラー
フラグに、エラー訂正が不可能であったことを示して出
力すると共に、エラー訂正ができなかったことを示すシ
ンクブロックの個数が少ない方のエラー訂正済データを
選択出力する。

【００２３】なお、本実施の形態では、図１（原理図）
に示す第Ｎ方式等化回路を持つ構成において、Ｎ＝２の
場合を示したが、一般には、この限りではなく、並列に
配置して使用する等化回路の方式の種類数は任意であ
る。

【００２４】図３は、等化方式の種類毎の、等化後検出
点で要求される信号の周波数成分を示すグラフである。
図３（ａ）は、積分等化方式における、等化後成分を検
出点で要求される信号の周波数を示すグラフであり、図
３（ｂ）は、ＰＲ（１，１）等化方式における、等化後
成分を検出点で要求される信号の周波数を示すグラフで
あり、図３（ｃ）は、ＰＲ（１，０，−１）等化方式に
おける、等化後成分を検出点で要求される信号の周波数
を示すグラフである。

【００２５】図３（ａ），（ｂ）に示すグラフからも理
解されるように、上記の積分等化方式とＰＲ（１，１）
等化方式とでは、等化特性に大きな違いが存在してい
る。より具体的に言えば、クロック信号の周波数の半分
の周波数（最高繰り返し周波数）付近に対応する（要求
される）信号振幅を比較すると、ＰＲ（１，１）等化方
式の信号振幅は、積分等化方式の信号振幅よりもはるか
に小さくなっている。

【００２６】上記の事実は、上記最高繰り返し周波数近
辺のノイズが大きい場合にも、上記のＰＲ（１，１）等
化方式は、積分等化方式に比べて、該ノイズによる影響
が少なくなることを意味する。換言すると、最高繰り返
し周波数近辺のＳ／Ｎ比が悪い入力信号では、そのこと
だけを取り上げれば、上記の積分等化方式よりも、ＰＲ
（１，１）等化方式の方が等化特性が良いということを
意味する。

【００２７】しかし、上記の積分等化方式が２値検出な
のに対し、ＰＲ（１，１）等化方式は３値検出であるた
め、再生信号の振幅変動により検出誤りを起こし易いと
いう難点がある。すなわち、２値であれば、上記の振幅
変動に対してはコンパレートすることで上記の振幅変動
にはそれほど影響されずに（０，１）を検出できるのに
対し、３値検出の場合には、検出すべき（０，１，２）
の３値に対応して、実際に検出すべきしきい値が、例え
ば、（０．５，１，１．５）で示す実数値を取るため、
上記の振幅変動があった場合、該振幅変動に上記のしき
い値を連動させるか、或いは、処理すべき上記の入力信
号にＡＧＣ(Auto Gain Control)を掛けるかの手段がと
られなければ、正確な３値検出はできないことになる。

【００２８】上記の比較検討からは、振幅変動がない状
態ではＰＲ（１，１）等化方式の方が良質の等化ができ
る可能性があるが、一度でも振幅変動が含まれた場合に
は、積分等化方式の方が良質の等化結果をもたらす可能
性が高いと結論される。

【００２９】本実施の形態では、上記の結論を踏まえ
て、様々な特性を持つ入力信号に対して、異なる等化方
式を介して結果的に良い方の出力のみを次段に伝えるこ
とが可能となる。

【００３０】なお、図３（ｃ）に示すグラフについては
後述する。 （第２の実施の形態）図４は、本発明の第２の実施の形
態に係るディジタル信号の誤り訂正回路の構成を示すブ
ロック図である。

【００３１】本実施の形態に係るディジタル信号の誤り
訂正回路は、ディジタル入力信号を積分等化方式で等化
する積分等化回路２１と、積分等化回路２１からの出力
をエラー訂正するエラー訂正回路２２と、同じく積分等
化回路２１からの出力をＰＲ（１，０，−１）等化方式
で等化するビタビ最尤復号回路付きのＰＲ（１，０，−
１）等化回路２３と、ＰＲ（１，０，−１）等化回路２
３からの出力をエラー訂正するエラー訂正回路２４と、
エラー訂正回路２２とエラー訂正回路２４からのエラー
訂正済データを選択出力する信号選択回路２５を含む。

【００３２】以下、本実施の形態に係るディジタル信号
の誤り訂正回路の動作を説明する。積分等化回路２１
は、ディジタル記録媒体の再生信号や、ディジタルの受
信信号等を入力信号として、これを積分等化方式で等化
処理する。

【００３３】すなわち、積分等化回路２１は、上記の入
力信号から２値（１，０）を検出し、その後、ＰＬＬ回
路を用いてクロック信号を抽出し、次段のエラー訂正回
路２２に出力する。また、該クロック信号を用いて上記
等化処理された出力をサンプリングし、該サンプリング
された結果と、該クロック信号とをビタビ最尤復号回路
付きのＰＲ（１，０，−１）等化回路２３に出力する。

【００３４】エラー訂正回路２２は、積分等化回路２１
からの出力信号を受けて、該出力信号に対し、上記の入
力信号に付加されているエラー訂正コードを使用して、
ブロック等の処理単位毎にエラー訂正を行う。この時、
上記のエラー訂正ができなかったブロックについては、
エラー訂正済データと共に出力するエラーフラグに上記
エラー訂正ができなかった旨を表示する。該ブロック
は、上記エラーフラグの表示により、シンク(Sink)ブロ
ックであることが示される。

【００３５】ビタビ最尤復号回路付きのＰＲ（１，０，
−１）等化回路２３は、積分等化回路２１からの上記出
力信号を受けて、これをＰＲ（１，０，−１）等化方式
で等化処理するための演算（１−Ｄ＾２）を行い、上記
の入力信号から３値（１，０，−１）を検出し、次に、
上記入力されたクロック信号を用いて上記等化処理され
た出力をサンプリングし、該サンプリングされた結果の
サンプリング値に対してビタビ復号を行い、次段のエラ
ー訂正回路２４に出力する。

【００３６】エラー訂正回路２４の動作は、上記エラー
訂正回路２２の動作と同じである。また、信号選択回路
２５の機能及び信号選択論理については、第１の実施の
形態に示す信号選択回路１５（図２）の機能及び信号選
択論理と同じである。

【００３７】本実施の形態は、第１の実施の形態と同様
に、図１に示す第Ｎ方式等化回路において、Ｎ＝２の場
合となっている（一般には、Ｎの値は任意である）が、
二つの等化処理の一方は、積分等化回路２１によりアナ
ログ的になされ、他方は、積分等化回路２１とビタビ最
尤復号回路付きのＰＲ（１，０，−１）等化回路２３と
による、アナログ的等化処理とデジタル演算処理とでな
される。この構成によれば、上記二つの等化処理におけ
るアナログ等化処理は、積分等化回路２１で共通処理さ
れることになる。

【００３８】なお、本実施の形態では、図１（原理図）
に示す第Ｎ方式等化回路を持つ構成において、Ｎ＝２の
場合を示したが、一般には、この限りではなく、並列に
配置して使用する等化回路の方式の種類数は任意であ
る。

【００３９】また、図３（ｃ）のグラフに示すように、
積分等化方式に比ベＰＲ（１，０，−１）等化方式は、
図３（ｂ）のグラフに示す特性と同様に、最高繰り返し
周波数近辺と低周波数近辺（ＤＣ近辺）のＳ／Ｎ比が悪
くても等化処理に影響が生じないため、この領域でも通
常はエラーレートは良いことが予想されるが、第１の実
施の形態で説明したＰＲ（１，１）等化方式と同様に、
ＰＲ（１，０，−１）等化方式もまた、３値検出である
ため、振幅変動に弱いという欠点がある。

【００４０】すなわち、本実施の形態における積分方式
とＰＲ（１，０，−１）方式は、第１の実施の形態にお
ける積分方式とＰＲ（１，１）方式と同様に、お互いに
エラーを発生させる条件が異なるため、どちらか一方が
エラー訂正が不可能であっても、他方は、エラー訂正が
可能であるという状態が十分に期待される。

【００４１】（第３の実施の形態）図５は、本発明の第
２の実施の形態に係るディジタル信号の誤り訂正回路の
構成を示すブロック図である。

【００４２】本実施の形態に係るディジタル信号の誤り
訂正回路は、ディジタル入力信号を積分等化方式で等化
する積分等化回路３１と、積分等化回路３１からの出力
を後述するインナーエラー訂正コードによりエラー訂正
するインナーエラー訂正回路３２と、同じく積分等化回
路３１からの出力をＰＲ（１，０，−１）等化方式で等
化するビタビ最尤復号回路付きのＰＲ（１，０，−１）
等化回路３３と、ＰＲ（１，０，−１）等化回路３３か
らの出力を後述するインナーエラー訂正コードによりエ
ラー訂正するインナーエラー訂正回路３４と、インナー
エラー訂正回路３２とインナーエラー訂正回路３４から
のインナーエラー訂正済データを選択出力する信号選択
回路３５と、信号選択回路３５からの出力に対するアウ
ターエラー訂正を実施するアウターエラー訂正回路３６
を含む。

【００４３】以下、本実施の形態に係るディジタル信号
の誤り訂正回路の動作を説明する。積分等化回路３１
は、ディジタル記録媒体の再生信号や、ディジタルの受
信信号等を入力信号として、これを積分等化方式で等化
処理する。（但し、上記の入力信号は、後述する積符号
を持っているものとする。）すなわち、積分等化回路３
１は、上記の入力信号から２値（１，０）を検出し、そ
の後、ＰＬＬ回路を用いてクロック信号を抽出し、次段
のインナーエラー訂正回路３２に出力する。また、該ク
ロック信号を用いて上記等化処理された出力をサンプリ
ングし、該サンプリングされた結果と、該クロック信号
とをビタビ最尤復号回路付きのＰＲ（１，０，−１）等
化回路３３に出力する。

【００４４】インナーエラー訂正回路３２は、積分等化
回路３１からの出力信号を受けて、該出力信号に対し、
上記の入力信号に付加されているインナーエラー訂正コ
ードを使用して、ブロック等の処理単位毎に後述するイ
ンナーエラー訂正を行う。

【００４５】この時、上記のインナーエラー訂正ができ
なかったブロックについては、インナーエラー訂正済デ
ータと共に出力するエラーフラグに上記インナーエラー
訂正ができなかった旨を表示する。該ブロックは、上記
エラーフラグの表示により、シンク(Sink)ブロックであ
ることが示される。

【００４６】ビタビ最尤復号回路付きのＰＲ（１，０，
−１）等化回路３３は、積分等化回路３１からの上記出
力信号を受けて、これをＰＲ（１，０，−１）等化方式
で等化処理するための演算（１−Ｄ＾２）を行い、上記
の入力信号から３値（１，０，−１）を検出し、次に、
上記入力されたクロック信号を用いて上記等化処理され
た出力をサンプリングし、該サンプリングされた結果の
サンプリング値に対してビタビ復号を行い、次段のエラ
ー訂正回路３４に出力する。

【００４７】インナーエラー訂正回路３４の動作は、上
記インナーエラー訂正回路３２の動作と同じである。本
実施の形態でも、第１の実施の形態と同様に、図１（原
理図）に示す第Ｎ方式等化回路において、Ｎ＝２の場合
となっている（一般には、Ｎの値は任意である）が、二
つの等化処理の一方は、積分等化回路３１によりアナロ
グ的になされ、他方は、積分等化回路３１とビタビ最尤
復号回路付きのＰＲ（１，０，−１）等化回路３３とに
よる、アナログ的等化処理とデジタル演算処理とでなさ
れる。この構成によれば、上記二つの等化処理における
アナログ等化処理は、積分等化回路３１で共通処理され
ることになる。

【００４８】信号選択回路３５は、上記のインナーエラ
ー訂正回路３２からの出力（インナーエラー訂正済デー
タ及びエラーフラグ）とインナーエラー訂正回路３４の
出力（インナーエラー訂正済データ及びそのエラーフラ
グ）とのいずれか一つの出力を選択出力するが、その選
択論理については後述する。

【００４９】アウターエラー訂正回路は、上記選択され
たインナーエラー訂正済データに対して、そのエラーフ
ラグを使用して後述するアウターエラー訂正を実施す
る。以下に、上記のインナーエラー訂正とアウターエラ
ー訂正について説明する。

【００５０】本実施の形態においては、入力信号のデー
タはエラー訂正の方法を規定した積符号を持っているも
のとしている。通常、上記の積符号に基づくエラー訂正
においては、インナーエラー訂正コードによるインナー
エラー訂正を実施した後、該実施後の結果に対してアウ
ターエラー訂正コードによるアウターエラー訂正を実施
する。ここで、上記のアウターエラー訂正とは、上記の
インナーエラー訂正においてイレージャー訂正を実施す
べきことが検出されたデータブロック（すなわちインナ
ーエラー訂正に成功しなかったデータブロック）に対し
てのアウターエラー訂正（イレージャー訂正）を実施す
ることである。

【００５１】以下に、上記のインナーエラー訂正及びア
ウターエラー訂正の具体例を説明する。図６は、積符号
を持つ入力データの構成と、該積符号によるエラー訂正
方法を説明するための説明図である。

【００５２】図６（ａ）は、積符号を持つ入力データの
構成を示している。ちなみに、このような入力データを
構成するための手順は下記のとおりである。 （１） ユーザーデータの列に対し、アウターエラー訂
正コード（図ではアウターコードと記す）を付加する。

【００５３】（２） ユーザーデータ、及び、上記のア
ウターエラー訂正コードの行に対し、インナーエラー訂
正コード（図では、アウターコードと記す）を付加す
る。次に、上記積符号を持つデータのエラー訂正方法を
説明する。

【００５４】インナーエラー訂正回路３１，３４では、
入力信号のシンク（Sink) を検出し、図６（ｂ）に示す
ように、データを並べ、行毎にエラー訂正を行う。エラ
ー訂正できれば、何もしないが、エラー訂正ができなか
った場合には、その行にエラーポインターを立てる。

【００５５】アウターエラー訂正回路では、図６（ｂ）
に示すユーザーデータ、及び、アウターエラー訂正コー
ド（図ではアウターコードと記す）の列毎に、（１）で
立てられたエラーポインターを基にしてアウターエラー
訂正（イレージャー訂正）を行う。

【００５６】以下、本実施の形態に係るディジタル信号
の誤り訂正回路の信号選択回路３５の信号選択論理につ
いて説明する。今、図６（ａ）に示すデータブロック構
造におけるデータ並びをproduct codearrayと呼ぶこと
にする。

【００５７】インナーエラー訂正回路３２，３４の両者
の出力データ共、エラーポインターが立っていない限
り、上記Product code arrayの行は、インナーエラー訂
正回路３２と３４とで同じものであるので、どちらかを
区別せずに並べていく。すなわち、インナーエラー訂正
回路３２，３４からの、どちらかの出力を行毎に選択し
て、上記Product code arrayを再構成する。

【００５８】この時、もしも、インナーエラー訂正回路
３２，３４のどちらか一方からのエラーポインターが立
っているのであれば、エラーポインターのない側の出力
値をデータとして選択してデータを並べていく。もし、
両者ともエラーポインターが立っているのであれば、ど
ちらのデータを採用しても構わない。

【００５９】上記操作により、インナーエラー訂正回路
３２またはインナーエラー訂正回路３４のいずれか一つ
しか存在しない構成の場合の出力データよりも、エラー
ポインターが立っている行の数を同等以下に少なくでき
ることが期待される。

【００６０】すなわち、インナーエラー訂正回路を、イ
ンナーエラー訂正回路３２またはインナーエラー訂正回
路３４のいずれか単独とする構成では、アウターエラー
訂正回路３６におけるアウターエラー訂正（イレージャ
ー訂正）ができなかったデータでも、上記操作により、
アウターエラー訂正が可能となる場合があるので、上記
の構成は有効な構成と言える。

【００６１】（第４の実施の形態）図７は、本発明の第
４の実施の形態に係るディジタル信号の誤り訂正回路の
構成を示すブロック図である。

【００６２】本実施の形態に係るディジタル信号の誤り
訂正回路は、ディジタル入力信号を積分等化方式で等化
する積分等化回路４１と、積分等化回路４１からの出力
を第３の実施の形態で述べたインナーエラー訂正コード
によりエラー訂正するインナーエラー訂正回路４２と、
同じく上記入力信号をＰＲ（１，１）等化方式で等化す
るビタビ最尤復号回路付きのＰＲ（１，１）等化回路４
３と、ＰＲ（１，１）等化回路４３からの出力を上記イ
ンナーエラー訂正コードによりエラー訂正するインナー
エラー訂正回路４４と、インナーエラー訂正回路４２と
インナーエラー訂正回路４４からのインナーエラー訂正
済データを選択出力する信号選択回路４５と、信号選択
回路４５からの出力に対してアウターエラー訂正を実施
するアウターエラー訂正回路４６を含む。

【００６３】以下、本実施の形態に係るディジタル信号
の誤り訂正回路の動作を説明する。積分等化回路４１
は、ディジタル記録媒体の再生信号や、ディジタルの受
信信号等を入力信号として、これを積分等化方式で等化
処理する。すなわち、上記の入力信号から２値（１，
０）を検出し、その後、ＰＬＬ回路を用いてクロック信
号を抽出し、次段のエラー訂正回路４２に出力する（但
し、上記の入力信号は、第３の実施の形態で述べたのと
同じ積符号を持っているものとする。）。

【００６４】インナーエラー訂正回路４２は、積分等化
回路４１からの出力信号を受けて、該出力信号に対し、
上記の入力信号に付加されているインナーエラー訂正コ
ードを使用して、ブロック等の処理単位毎に後述するイ
ンナーエラー訂正を行う。

【００６５】この時、上記のインナーエラー訂正ができ
なかったブロックについては、インナーエラー訂正済デ
ータと共に出力するエラーフラグに上記インナーエラー
訂正ができなかった旨を表示する。該ブロックは、上記
エラーフラグの表示により、シンク(Sink)ブロックであ
ることが示される。

【００６６】ビタビ最尤復号回路付きのＰＲ（１，１）
等化回路４３は、上記入力信号に対してパーシャルレス
ポンス等化方式で等化処理する。すなわち、上記のディ
ジタルの入力信号から２値（１，０）を検出し、その
後、ＰＬＬ回路を用いてクロック信号を抽出する。次
に、該クロック信号を用いて上記等化処理された出力を
サンプリングし、該サンプリングされた結果のサンプリ
ング値に対してビタビ復号を行い、次段のインナーエラ
ー訂正回路４４に出力する。

【００６７】インナーエラー訂正回路４４の動作は、上
記インナーエラー訂正回路４２の動作と同じである。な
お、本実施の形態においても、第１の実施の形態と同様
に、図１（原理図）に示す第Ｎ方式等化回路を持つ構成
において、Ｎ＝２の場合を示していることになるが、一
般には、この限りではなく、並列に配置して使用する等
化回路の方式の種類数は任意である。

【００６８】信号選択回路４５は、上記のインナーエラ
ー訂正回路４２からの出力（インナーエラー訂正済デー
タ及びエラーフラグ）とインナーエラー訂正回路４４の
出力（インナーエラー訂正済データ及びエラーフラグ）
とのいずれか一つの出力を選択出力するが、その選択論
理については第３の実施の形態と同様である。

【００６９】（第５の実施の形態）図８は、本発明の第
５の実施の形態に係るディジタル信号の誤り訂正回路の
構成を示すブロック図である。

【００７０】本実施の形態に係るディジタル信号の誤り
訂正回路は、ディジタル入力信号を積分等化方式で等化
する積分等化回路５１と、積分等化回路５１からの出力
をエラー訂正するエラー訂正回路５２と、同じく積分等
化回路５１からの出力をＰＲ（１，０，−１）等化方式
で等化するビタビ最尤復号回路付きのＰＲ（１，０，−
１）等化回路５３と、ＰＲ（１，０，−１）等化回路５
３からの出力をエラー訂正するエラー訂正回路５４と、
エラー訂正回路５２とエラー訂正回路５４からのエラー
訂正済データを選択出力する信号選択回路５５と、信号
選択回路５５から出力されるエラー訂正済データに対し
てインナーエラー訂正符号によって改めてエラー訂正と
イレージャー訂正とを実施するエラー訂正回路５６を含
む。

【００７１】以下、本実施の形態に係るディジタル信号
の誤り訂正回路の動作を説明する。積分等化回路５１
は、ディジタル記録媒体の再生信号や、ディジタルの受
信信号等を入力信号として、これを積分等化方式で等化
処理する（但し、上記の入力信号は、積符号を持ってい
るものとする。）。

【００７２】すなわち、積分等化回路５１は、上記の入
力信号から２値（１，０）を検出し、その後、ＰＬＬ回
路を用いてクロック信号を抽出し、次段のエラー訂正回
路５２に出力する。また、該クロック信号を用いて上記
等化処理された出力をサンプリングし、該サンプリング
された結果と、該クロック信号とをビタビ最尤復号回路
付きのＰＲ（１，０，−１）等化回路５３に出力する。

【００７３】エラー訂正回路５２は、積分等化回路５１
からの出力信号を受けて、該出力信号に対し、上記の入
力信号に付加されている積符号を使用して、ブロック等
の処理単位毎にエラー訂正を行う。上記の積符号を使用
したエラー訂正の方法については後述する。

【００７４】ビタビ最尤復号回路付きのＰＲ（１，０，
−１）等化回路５３は、積分等化回路５１からの上記出
力信号を受けて、これをＰＲ（１，０，−１）等化方式
で等化処理するための演算（１−Ｄ＾２）を行い、上記
の入力信号から３値（１，０，−１）を検出し、次に、
上記入力されたクロック信号を用いて上記等化処理され
た出力をサンプリングし、該サンプリングされた結果の
サンプリング値に対してビタビ復号を行い、次段のエラ
ー訂正回路５４に出力する。

【００７５】エラー訂正回路５４の動作は、上記エラー
訂正回路５２の動作と同じである。信号選択回路５５の
機能及び信号選択論理については後述する。本実施の形
態は、第１の実施の形態と同様に、図１に示す第Ｎ方式
等化回路において、Ｎ＝２の場合となっている（一般に
は、Ｎの値は任意である）が、二つの等化処理の一方
は、積分等化回路５１によりアナログ的になされ、他方
は、積分等化回路５１とビタビ最尤復号回路付きのＰＲ
（１，０，−１）等化回路５３とによる、アナログ的等
化処理とデジタル演算処理とでなされる。この構成によ
れば、上記二つの等化処理におけるアナログ等化処理
は、積分等化回路５１で共通処理されることになる。

【００７６】なお、本実施の形態では、図１（原理図）
に示す第Ｎ方式等化回路を持つ構成において、Ｎ＝２の
場合を示したが、一般には、この限りではなく、並列に
配置して使用する等化回路の方式の種類数は任意であ
る。

【００７７】図９は、積符号による他のエラー訂正方式
を説明するための説明図である。以下、エラー訂正回路
５２，エラー訂正回路５４における積符号を使用した他
のエラー訂正方法について説明する。

【００７８】但し、本実施の形態でも、エラー訂正され
るべき任意の入力データブロックの構造及びそのデータ
並び（Product code array）は、図６（ａ）に示すよう
な構成になっているものとする。

【００７９】まず、上記のデータ並びに対して、インナ
ーエラー訂正コードを使用した行方向のエラー訂正を行
う。その結果、エラー訂正できなかった行には、エラー
フラグを立てる。

【００８０】次に、上記のデータ並びに対して、アウタ
ーエラー訂正コードを使用した列方向のエラー訂正を行
う。その結果、エラー訂正ができなかった列には、エラ
ーフラグを立てる。

【００８１】但し、上記の行から列へのエラー訂正の順
序は逆であってもよい。また、インナーコードにはアウ
ターコードが付加されていないので、上記のエラー訂正
によっても、インナーコード部分には列方向のエラーフ
ラグが立てられない。

【００８２】図９（ａ）は、行方向と列方向とに、共に
エラーフラグが立っている状態を示している。図９
（ａ）に示すデータ構成では、エラーを含む可能性があ
る行、及び列を太線で示している。上記の太線で示す
行、及び列の中でもエラーしていないデータもある。そ
れは、列方向にエラーフラグが立って、行方向にはエラ
ーフラグが立っていないデータと、行方向にエラーフラ
グが立って、列方向にエラーフラグが立っていない（イ
ンナーコードを除く）データである。何故ならば、これ
らのデータは、上記の列方向、或いは行方向でのエラー
訂正によって、それぞれ正しいことが検証されたデータ
であるからである。インナーコード領域のデータは、上
記のとおり、アウターコードが付加されていないため、
列方向のエラー訂正ができず、正しいデータであること
は保証できない。

【００８３】図９（ｂ）は、上記のエラー訂正の結果を
示している。図９（ｂ）に示す太線または黒四角部分
は、正しいか否かが判定できないデータであることを示
す。

【００８４】以下、信号選択回路５５の選択論理を説明
する。図８に戻って、エラー訂正回路５２，５４では、
結果として、図９（ｂ）に示す形式でエラー箇所が認識
できることになる。また、信号選択回路５５では、この
太線、黒四角部分の個数を最小とするデータを選択す
る。

【００８５】例えば、データが正しいことが分かってい
る限りにおいては、エラー訂正回路５２からの出力デー
タを選択するが、エラーフラグによりデータにエラーが
存在する可能性のあるデータについては、エラー訂正回
路５４からの出力データに差し換える。

【００８６】エラー訂正回路５６は、信号選択回路５５
からの選択出力に対して、改めてインナーコードによる
エラー訂正、及び、アウターエラーコードによるイレー
ジャー訂正（アウターエラー訂正）を行う。エラー訂正
回路５６では、上記エラーフラグは、もはや使用しない
ので、信号選択回路５５からエラー訂正回路５６へは、
上記エラーフラグを送る必要はない。

【００８７】信号選択回路５５からエラー訂正回路５６
へ送出されるデータは、エラー訂正回路５２からの出
力、或いは、エラー訂正回路５４からの出力、のいずれ
と比較しても、正しいと判定されるデータ数は多いか、
或いは等しいはずであり、エラー訂正回路５６でのエラ
ー訂正の成功の可能性は、エラー訂正回路５２，５４で
の成功の可能性よりも落ちることはない。

【００８８】（第６の実施の形態）図１０は、本発明の
第６の実施の形態に係るディジタル信号の誤り訂正回路
の構成を示すブロック図である。

【００８９】本実施の形態に係るディジタル信号の誤り
訂正回路は、ディジタル入力信号を積分等化方式で等化
する積分等化回路６１と、積分等化回路６１からの出力
をエラー訂正するエラー訂正回路６２と、同じく上記入
力信号をＰＲ（１，１）等化方式で等化するビタビ最尤
復号回路付きのＰＲ（１，１）等化回路６３と、ＰＲ
（１，１）等化回路６３からの出力をエラー訂正するエ
ラー訂正回路６４と、エラー訂正回路６２とエラー訂正
回路６４からのエラー訂正済データを選択出力する信号
選択回路６５と、信号選択回路６５から出力されるエラ
ー訂正済データに対してインナーエラー訂正符号によっ
て改めてエラー訂正とイレージャー訂正とを実施するエ
ラー訂正回路６６を含む。

【００９０】以下、本実施の形態に係るディジタル信号
の誤り訂正回路の動作を説明する。積分等化回路６１と
ビタビ最尤復号回路付きのＰＲ（１，１）等化回路６３
とは、共に、ディジタル記録媒体の再生信号や、ディジ
タルの受信信号等を入力信号とする。

【００９１】積分等化回路６１は、上記入力信号に対し
て積分等化方式で等化処理する。すなわち、上記のディ
ジタルの入力信号から２値（１，０）を検出し、その
後、ＰＬＬ回路を用いてクロック信号を抽出し、次段の
エラー訂正回路６２に出力する。

【００９２】エラー訂正回路６２は、積分等化回路６１
からの出力信号を受けて、該出力信号に対し、上記のデ
ィジタル記録媒体の再生信号や、ディジタルの受信信号
等の入力信号に付加されている第５の実施の形態と同様
の積符号を使用して、第５の実施の形態と同様にブロッ
ク等の処理単位毎にエラー訂正を行う。

【００９３】ビタビ最尤復号回路付きのＰＲ（１，１）
等化回路６３は、上記入力信号に対してパーシャルレス
ポンス等化方式で等化処理する。すなわち、上記の入力
信号から２値（１，０）を検出し、その後、ＰＬＬ回路
を用いてクロック信号を抽出する。次に、該クロック信
号を用いて上記等化処理された出力をサンプリングし、
該サンプリングされた結果のサンプリング値に対してビ
タビ復号を行い、次段のエラー訂正回路６４に出力す
る。

【００９４】エラー訂正回路６４の動作は、上記エラー
訂正回路６２の動作と同じである。また、信号選択回路
６５の信号選択論理は第５の実施の形態で説明した信号
選択回路５５（図８）の信号選択論理と同じである。

【００９５】さらに、エラー訂正回路６６の動作は、第
５の実施の形態で説明したエラー訂正回路５６（図８）
の動作と同じである。

【００９６】

【発明の効果】以上に説明したとおり、本発明では、入
力ディジタル信号を、異なる等化特性を持つ複数の等化
回路に通して、その等化処理結果をそれぞれエラー訂正
した後、該エラー訂正後のデータからエラーの少ないデ
ータを選択して最終的な出力とすることにより、時々刻
々変化するエラー要因に柔軟に対応することができるの
で、その結果として、常に、信頼性の高い、良好な出力
を得ることができる。

【図面の簡単な説明】

【図１】本発明に係るディジタル信号の誤り訂正回路の
原理を説明するための基本的な構成を示すブロック図で
ある。

【図２】本発明の第１の実施の形態に係るディジタル信
号の誤り訂正回路の構成を示すブロック図である。

【図３】等化方式の種類毎の、等化後検出点で要求され
る信号の周波数成分を示すグラフである。

【図４】本発明の第２の実施の形態に係るディジタル信
号の誤り訂正回路の構成を示すブロック図である。

【図５】本発明の第２の実施の形態に係るディジタル信
号の誤り訂正回路の構成を示すブロック図である。

【図６】積符号を持つ入力データの構成と、該積符号に
よるエラー訂正方法を説明するための説明図である。

【図７】本発明の第４の実施の形態に係るディジタル信
号の誤り訂正回路の構成を示すブロック図である。

【図８】本発明の第５の実施の形態に係るディジタル信
号の誤り訂正回路の構成を示すブロック図である。

【図９】積符号による他のエラー訂正方式を説明するた
めの説明図である。

【図１０】本発明の第６の実施の形態に係るディジタル
信号の誤り訂正回路の構成を示すブロック図である。

【符号の説明】

１１，２１，３１，４１，５１，６１……積分等化回
路、１２，１４，２２，２４，５２，５４，５６，６
２，６４，６６……エラー訂正回路、１３，４３，６３
……ビタビ最尤復号回路付きのＰＲ（１，１）等化回
路、１５，２５，３５，４５，５５，６５……信号選択
回路、２３，３３，５３……ビタビ最尤復号回路付きの
ＰＲ（１，０，−１）等化回路、３２，３４，４２，４
４……インナーエラー訂正回路、３６，４６……アウタ
ーエラー訂正回路

Claims (7)

【特許請求の範囲】
1. 【請求項１】 エラー訂正コード付きのディジタル信
   号、若しくは、積符号によって構成されたディジタル信
   号を入力して、該ディジタル信号のエラーを訂正し、前
   記エラー訂正されたディジタル信号を出力するディジタ
   ル信号の誤り訂正回路において、 前記入力されたディジタル信号をそれぞれ異なる等化特
   性で等化する該等化特性に対応した複数の等化回路と、 前記複数の等化回路の各々の後段に配置され、前記複数
   の等化回路の各々の出力信号に含まれる所定の処理単位
   のデータ毎に、前記エラー訂正コードまたは前記積符号
   を使用したエラー訂正を実施した後、前記エラー訂正が
   不成功であったデータに対してはエラーフラグを立てて
   出力するエラー訂正回路と、 前記複数のエラー訂正回路が出力する所定の処理単位の
   エラーフラグ付きエラー訂正済データのうち、前記エラ
   ーフラグが立てられていない前記エラー訂正済データが
   １または２以上存在する場合は、そのうちのいずれか一
   つ、さもなければ、前記エラーフラグが立てられている
   データの数が最も少ないエラー訂正済データを選択して
   出力する信号選択回路と、 を有することを特徴とするディジタル信号の誤り訂正回
   路。
2. 【請求項２】 前記入力信号を積分等化方式で等化する
   と共に、前記入力信号からクロック信号を抽出する積分
   等化回路と、 前記積分等化回路で等化された信号に含まれるデータブ
   ロック毎に、前記エラー訂正コードを使用したエラー訂
   正を実施した後、前記エラー訂正が不成功であったデー
   タブロックに対してはエラーフラグを立てる第１のエラ
   ー訂正回路と、 前記入力信号からクロック信号を抽出する手段を備え
   て、前記入力信号をＰＲ（１，１）等化方式で等化する
   ビタビ最尤復号回路付きのＰＲ（１，１）等化回路と、 前記ＰＲ（１，１）等化回路で等化された信号に含まれ
   るデータブロック毎に、前記エラー訂正コードを使用し
   たエラー訂正を実施した後、前記エラー訂正が不成功で
   あったデータブロックに対してはエラーフラグを立てる
   第２のエラー訂正回路と、 前記第１と第２のエラー訂正回路が出力するデータブロ
   ック単位のエラーフラグ付きエラー訂正済データのう
   ち、前記エラーフラグが立てられていない前記エラー訂
   正済データが１または２存在する場合は、そのうちのい
   ずれか一つ、さもなければ、前記エラーフラグが立てら
   れているデータの数が最も少ないエラー訂正済データを
   選択して出力する信号選択回路と、を有することを特徴
   とする請求項１記載のディジタル信号の誤り訂正回路。
3. 【請求項３】 前記入力信号を積分等化方式で等化する
   と共に、前記入力信号からクロック信号を抽出する積分
   等化回路と、 前記積分等化回路で等化された信号に含まれるデータブ
   ロック毎に、前記エラー訂正コードを使用したエラー訂
   正を実施した後、前記エラー訂正が不成功であったデー
   タブロックに対してはエラーフラグを立てる第１のエラ
   ー訂正回路と、 前記積分等化回路で等化された信号を、前記抽出された
   クロック信号を使用してＰＲ（１，０，−１）等化方式
   で等化するビタビ最尤復号回路付きのＰＲ（１，０，−
   １）等化回路と、 前記ＰＲ（１，０，−１）等化回路で等化された信号に
   含まれるデータブロック毎に、前記エラー訂正コードを
   使用してエラー訂正した後、前記エラー訂正が不成功で
   あったデータブロックに対してはエラーフラグを立てる
   第３のエラー訂正回路と、 前記第１と第３のエラー訂正回路が出力するデータブロ
   ック単位のエラーフラグ付きエラー訂正済データのう
   ち、前記エラーフラグが立てられていない前記エラー訂
   正済データが１または２存在する場合は、そのうちのい
   ずれか一つ、さもなければ、前記エラーフラグが立てら
   れているデータの数が最も少ないエラー訂正済データを
   選択して出力する信号選択回路と、を有することを特徴
   とする請求項１記載のディジタル信号の誤り訂正回路。
4. 【請求項４】 前記入力信号を積分等化方式で等化する
   と共に、前記入力信号からクロック信号を抽出する積分
   等化回路と、 前記積分等化回路で等化された信号の積符号構成に含ま
   れるデータブロック毎に、インナーエラー訂正コードを
   使用したインナーエラー訂正を実施する第１のインナー
   エラー訂正回路と、 前記積分等化回路で等化された信号を、前記抽出された
   クロック信号を使用したＰＲ（１，０，−１）等化方式
   で等化するビタビ最尤復号回路付きのＰＲ（１，０，−
   １）等化回路と、 前記ＰＲ（１，０，−１）等化回路で等化された信号に
   含まれる積符号構成のデータブロック毎に、前記インナ
   ーエラー訂正コードを使用したインナーエラー訂正を実
   施する第２のインナーエラー訂正回路と、 前記第１と第２のインナーエラー訂正回路が出力するデ
   ータブロック単位のインナーエラー訂正済データにおい
   て、エラーポインターが存在しないインナーエラー訂正
   済データが只一つ存在する場合は、当該インナーエラー
   訂正済データ、さもなければ、前記インナーエラー訂正
   済データのいずれか一つを選択して出力する信号選択回
   路と、 前記信号選択回路の出力のうち、エラーポインターが存
   在するインナーエラー訂正済データに対してアウターエ
   ラー訂正コードを使用したアウターエラー訂正を実施す
   るアウターエラー訂正回路と、を備えたことを特徴とす
   る請求項１記載のディジタル信号の誤り訂正回路。
5. 【請求項５】 前記入力信号を積分等化方式で等化する
   と共に、前記入力信号からクロック信号を抽出する積分
   等化回路と、 前記積分等化回路で等化された信号に含まれる積符号構
   成のデータブロック毎に、インナーエラー訂正コードを
   使用したインナーエラー訂正を実施する第１のインナー
   エラー訂正回路と、 前記入力信号からクロック信号を抽出する手段を備え
   て、前記入力信号をＰＲ（１，１）等化方式で等化する
   ビタビ最尤復号回路付きのＰＲ（１，１）等化回路と、 前記ＰＲ（１，１）等化回路で等化された信号に含まれ
   る積符号構成のデータブロック毎に、前記インナーエラ
   ー訂正コードを使用したインナーエラー訂正を実施する
   第３のインナーエラー訂正回路と、 前記第１と第３のインナーエラー訂正回路が出力するデ
   ータブロック単位のインナーエラー訂正済データにおい
   て、エラーポインターが存在しないインナーエラー訂正
   済データが只一つ存在する場合は、当該インナーエラー
   訂正済データ、さもなければ、前記インナーエラー訂正
   済データのいずれか一つを選択して出力する信号選択回
   路と、 前記信号選択回路の出力のうち、エラーポインターが存
   在するインナーエラー訂正済データに対してアウターエ
   ラー訂正コードを使用したアウターエラー訂正を実施す
   るアウターエラー訂正回路と、を備えたことを特徴とす
   る請求項１記載のディジタル信号の誤り訂正回路。
6. 【請求項６】 前記入力信号を積分等化方式で等化する
   と共に、前記入力信号からクロック信号を抽出する積分
   等化回路と、 前記積分等化回路で等化された信号に含まれる積符号構
   成のデータブロック毎に、インナーエラー訂正コードを
   使用したインナーエラー訂正とアウターエラー訂正コー
   ドを使用したアウターエラー訂正とを実施する第４のエ
   ラー訂正回路と、 前記積分等化回路で等化された信号を、前記抽出された
   クロック信号を使用したＰＲ（１，０，−１）等化方式
   で等化するビタビ最尤復号回路付きのＰＲ（１，０，−
   １）等化回路と、 前記ＰＲ（１，０，−１）等化回路で等化された信号に
   含まれる積符号構成のデータブロック毎に、インナーエ
   ラー訂正コードを使用したインナーエラー訂正とアウタ
   ーエラー訂正コードを使用したアウターエラー訂正とを
   実施する第５のエラー訂正回路と、 前記第４と第５のエラー訂正回路が出力するデータブロ
   ック単位のエラーフラグ付き積符号構成エラー訂正済デ
   ータのうち、前記エラーフラグが立てられていない前記
   エラー訂正済データが１または２存在する場合は、その
   うちのいずれか一つ、さもなければ、前記エラーフラグ
   が立てられているデータの数が最も少ないエラー訂正済
   データを選択して出力する信号選択回路と、 前記信号選択回路から出力された積符号構成のエラー訂
   正済データに対して、インナーエラー訂正コードを使用
   したインナーエラー訂正とアウターエラー訂正コードを
   使用したアウターエラー訂正とを実施する第６のエラー
   訂正回路と、を備えたことを特徴とする請求項１記載の
   ディジタル信号の誤り訂正回路。
7. 【請求項７】 前記入力信号を積分等化方式で等化する
   と共に、前記入力信号からクロック信号を抽出する積分
   等化回路と、 前記積分等化回路で等化された信号に含まれる積符号構
   成のデータブロック毎に、インナーエラー訂正コードを
   使用したインナーエラー訂正とアウターエラー訂正コー
   ドを使用したアウターエラー訂正とを実施する第４のエ
   ラー訂正回路と、 前記入力信号からクロック信号を抽出する手段を備え
   て、前記入力信号をＰＲ（１，１）等化方式で等化する
   ビタビ最尤復号回路付きのＰＲ（１，１）等化回路と、 前記ＰＲ（１，１）等化回路で等化された信号に含まれ
   る積符号構成のデータブロック毎に、インナーエラー訂
   正コードを使用したインナーエラー訂正とアウターエラ
   ー訂正コードを使用したアウターエラー訂正とを実施す
   る第６のエラー訂正回路と、 前記第４と第６のエラー訂正回路が出力するデータブロ
   ック単位のエラーフラグ付き積符号構成エラー訂正済デ
   ータのうち、前記エラーフラグが立てられていない前記
   エラー訂正済データが１または２存在する場合は、その
   うちのいずれか一つ、さもなければ、前記エラーフラグ
   が立てられているデータの数が最も少ないエラー訂正済
   データを選択して出力する信号選択回路と、 前記信号選択回路から出力された積符号構成のエラー訂
   正済データに対して、インナーエラー訂正コードを使用
   したインナーエラー訂正とアウターエラー訂正コードを
   使用したアウターエラー訂正とを実施する第６のエラー
   訂正回路と、を備えたことを特徴とする請求項１記載の
   ディジタル信号の誤り訂正回路。