KR102636839B1 - 수신 장치 및 그의 디코딩 방법 - Google Patents

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Abstract

수신 장치가 개시된다. 본 수신 장치는 패리티 검사 행렬을 이용하여 LDM 신호로부터 제1 레이어를 통해 전송된 신호에 대응되는 LDPC 정보어 비트들 및 패리티 비트들을 디코딩하는 제1 디코더, 패리티 검사 행렬을 이용하여 LDPC 정보어 비트들을 인코딩하여 패리티 검사 행렬에서 기설정된 컬럼에 대응되는 패리티 비트들만을 생성하는 인코더 및 LDM 신호에서 LDPC 정보어 비트들, 패리티 비트들 중에서 생성된 패리티 비트들을 제외한 나머지 패리티 비트들 및 생성된 패리티 비트들에 대응되는 신호가 제거된 신호로부터 제2 레이어를 통해 전송된 비트들을 디코딩하는 제2 디코더를 포함한다.

Description

수신 장치 및 그의 디코딩 방법 { RECEIVING APPARATUS AND SECODING METHOD THEREOF }
본 발명은 수신 장치 및 그의 디코딩 방법에 관한 것으로, 더욱 상세하게는 LDM(Layered Division Multiplexing) 신호를 수신하여 처리하는 수신 장치 및 그의 디코딩 방법에 관한 것이다.
21세기 정보화 사회에서 방송 통신 서비스는 본격적인 디지털화, 다채널화, 광대역화, 고품질화의 시대를 맞이하고 있다. 특히 최근에 고화질 디지털 TV 및 PMP, 휴대방송 기기 보급이 확대됨에 따라 디지털 방송 서비스도 다양한 수신방식 지원에 대한 요구가 증대되고 있다.
특히, 수신기가 LDM 방식에 따라 생성된 신호를 처리하는 경우, 먼저, 코어 레이어(core layer)(또는, 상부 레이어(upper layer)) 신호를 디코딩한 후 역으로 코어 레이어 신호를 복원하고, LDM 신호에서 코어 레이어 신호를 제거하여 인핸스드 레이어(enhanced layer)(또는, 하부 레이어(lower layer))를 복원할 수 있다.
한편, 레이턴시가 중요한 경우 또는 성능이 중요한 경우 등 시스템에서 요구되는 환경이 다양하다는 점에서, 다양한 환경에서 LDM 신호를 처리하기 위한 방안의 모색이 요청된다.
본 발명은 상술한 필요성에 따른 것으로, 본 발명의 목적은 LDM 신호를 효율적으로 처리할 수 있는 수신 장치 및 그의 디코딩 방법을 제공함에 있다.
이상과 같은 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 LDM 신호를 수신하여 처리하는 수신 장치는 패리티 검사 행렬을 이용하여 상기 LDM 신호로부터 제1 레이어를 통해 전송된 신호에 대응되는 LDPC 정보어 비트들 및 패리티 비트들을 디코딩하는 제1 디코더 상기 패리티 검사 행렬을 이용하여 상기 LDPC 정보어 비트들을 인코딩하여 상기 패리티 검사 행렬에서 기설정된 컬럼에 대응되는 패리티 비트들만을 생성하는 인코더 및 상기 LDM 신호에서 상기 LDPC 정보어 비트들, 상기 패리티 비트들 중에서 상기 생성된 패리티 비트들을 제외한 나머지 패리티 비트들 및 상기 생성된 패리티 비트들에 대응되는 신호가 제거된 신호로부터 제2 레이어를 통해 전송된 비트들을 디코딩하는 제2 디코더를 포함한다.
여기에서, 상기 기설정된 컬럼은 상기 패리티 검사 행렬에서 디그리가 1인 컬럼일 수 있다.
또한, 상기 패리티 검사 행렬은 제1 정보어 부분 행렬과 이중 대각 행렬인 제1 패리티 부분 행렬을 포함하는 제1 패리티 검사 행렬 및, 제2 정보어 부분 행렬과 단위 행렬인 제2 패리티 부분 행렬을 포함하는 제2 패리티 검사 행렬로 구성되며, 상기 인코더는 상기 패리티 검사 행렬에서 디그리가 1인 컬럼에 대응되는 패리티 비트들을 생성할 수 있다.
한편, 상기 제1 디코더는 제1 LDPC 디코더를 이용하여 상기 LDM 신호로부터 제1 레이어를 통해 전송된 신호에 대응되는 LDPC 정보어 비트들 및 패리티 비트들을 디코딩하고, 제1 BCH 디코더를 이용하여 LDPC 정보어 비트들을 디코딩하여 제1 레이어를 통해 전송된 정보어 비트들을 복원할 수 있다.
여기에서, 상기 인코더는 LDPC 인코더를 이용하여 상기 LDPC 정보어 비트들을 인코딩하여 상기 패리티 검사 행렬에서 기설정된 컬럼에 대응되는 패리티 비트들을 생성할 수 있다.
또한, 상기 인코더는 BCH 인코더를 이용하여 상기 정보어 비트들을 인코딩하여 패리티 비트들을 생성하고, 상기 LDPC 인코더는 상기 BCH 인코딩된 비트들을 인코딩하여 상기 패리티 검사 행렬에서 기설정된 컬럼에 대응되는 패리티 비트들을 생성할 수 있다.
한편, 상기 제2 디코더는 상기 제1 LDPC 디코더를 이용하여 상기 제거된 신호로부터 상기 제2 레이어를 통해 전송된 신호에 대응되는 LDPC 정보어 비트들 및 패리티 비트들을 디코딩하고, 상기 제1 BCH 디코더를 이용하여 상기 LDPC 정보어 비트들을 디코딩하여 정보어 비트들을 복원할 수 있다.
그리고, 상기 제2 디코더는 제2 LDPC 디코더를 이용하여 상기 제거된 신호로부터 상기 제2 레이어를 통해 전송된 신호에 대응되는 LDPC 정보어 비트들 및 패리티 비트들을 디코딩하고, 상기 제2 BCH 디코더를 이용하여 상기 LDPC 정보어 비트들을 디코딩하여 정보어 비트들을 복원할 수 있다.
한편, 본 발명의 일 실시 예에 따른 LDM 신호를 수신하여 처리하는 수신 장치의 디코딩 방법은 패리티 검사 행렬을 이용하여 상기 LDM 신호로부터 제1 레이어를 통해 전송된 신호에 대응되는 LDPC 정보어 비트들 및 패리티 비트들을 디코딩하는 단계, 상기 패리티 검사 행렬을 이용하여 상기 LDPC 정보어 비트들을 인코딩하여 상기 패리티 검사 행렬에서 기설정된 컬럼에 대응되는 패리티 비트들만을 생성하는 단계 및 상기 LDM 신호에서 상기 LDPC 정보어 비트들, 상기 패리티 비트들 중에서 상기 생성된 패리티 비트들을 제외한 나머지 패리티 비트들 및 상기 생성된 패리티 비트들에 대응되는 신호가 제거된 신호로부터 제2 레이어를 통해 전송된 비트들을 디코딩하는 단계를 포함한다.
여기에서, 상기 기설정된 컬럼은 상기 패리티 검사 행렬에서 디그리가 1인 컬럼일 수 있다.
또한, 상기 패리티 검사 행렬은 제1 정보어 부분 행렬과 이중 대각 행렬인 제1 패리티 부분 행렬을 포함하는 제1 패리티 검사 행렬 및, 제2 정보어 부분 행렬과 단위 행렬인 제2 패리티 부분 행렬을 포함하는 제2 패리티 검사 행렬로 구성되며, 상기 생성하는 단계는 상기 패리티 검사 행렬에서 디그리가 1인 컬럼에 대응되는 패리티 비트들을 생성할 수 있다.
한편, 상기 LDPC 정보어 비트들 및 패리티 비트들을 디코딩하는 단계는 제1 LDPC 디코더를 이용하여 상기 LDM 신호로부터 제1 레이어를 통해 전송된 신호에 대응되는 LDPC 정보어 비트들 및 패리티 비트들을 디코딩하고, 제1 BCH 디코더를 이용하여 LDPC 정보어 비트들을 디코딩하여 제1 레이어를 통해 전송된 정보어 비트들을 복원할 수 있다.
여기에서, 상기 생성하는 단계는 LDPC 인코더를 이용하여 상기 LDPC 정보어 비트들을 인코딩하여 상기 패리티 검사 행렬에서 기설정된 컬럼에 대응되는 패리티 비트들을 생성할 수 있다.
또한, 상기 생성하는 단계는 BCH 인코더를 이용하여 상기 정보어 비트들을 인코딩하여 패리티 비트들을 생성하고, 상기 LDPC 인코더는 상기 BCH 인코딩된 비트들을 인코딩하여 상기 패리티 검사 행렬에서 기설정된 컬럼에 대응되는 패리티 비트들을 생성할 수 있다.
한편, 상기 제2 레이어를 통해 전송된 비트들을 디코딩하는 단계는 상기 제1 LDPC 디코더를 이용하여 상기 제거된 신호로부터 상기 제2 레이어를 통해 전송된 신호에 대응되는 LDPC 정보어 비트들 및 패리티 비트들을 디코딩하고, 상기 제1 BCH 디코더를 이용하여 상기 LDPC 정보어 비트들을 디코딩하여 정보어 비트들을 복원할 수 있다.
그리고, 상기 제2 레이어를 통해 전송된 비트들을 디코딩하는 단계는 제2 LDPC 디코더를 이용하여 상기 제거된 신호로부터 상기 제2 레이어를 통해 전송된 신호에 대응되는 LDPC 정보어 비트들 및 패리티 비트들을 디코딩하고, 상기 제2 BCH 디코더를 이용하여 상기 LDPC 정보어 비트들을 디코딩하여 정보어 비트들을 복원할 수 있다.
이러한 본 발명의 다양한 실시 예에 따르면, LDM 신호를 효율적으로 처리할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 송신 장치의 구성을 나타내는 블록도,
도 2는 본 발명의 일 실시 예에 따른 LDPC 코드워드를 나타내는 도면,
도 3은 LDM 신호에 대한 성상도를 나타내는 도면,
도 4는 본 발명의 일 실시 예에 따른 송신 장치의 구성을 나타내는 블록도,
도 5는 본 발명의 일 실시 예에 따른 패리티 검사 행렬의 구조를 설명하기 위한 도면,
도 6은 본 발명의 일 실시 예에 따른 수신 장치의 구성을 설명하기 위한 블록도,
도 7 및 도 8은 LDPC 디코딩을 설명하기 위한 도면들,
도 9 내지 도 22는 본 발명의 다양한 실시 예에 따른 수신 장치의 세부 구성을 설명하기 위한 블록도, 그리고
도 23은 본 발명의 일 실시 예에 따른 수신 장치의 디코딩 방법을 설명하기 위한 흐름도이다.
이하에서는 첨부된 도면을 참조하여 본 발명을 더욱 상세하게 설명한다.
본 발명의 일 실시 예에 따른 수신 장치는 LDM(Layered Division Multiplexing)에 따른 SCM(Superposition coded modulation)에 의해 생성된 신호(이하, LDM 신호)를 수신하여 처리하여, 각 레이어를 통해 전송된 비트들을 복원할 수 있다.
여기에서, SCM은 서로 동일하거나 다른 데이터로 구성된 신호 각각을 서로 다른 파워를 갖도록 중첩(superimpose 또는 overlap)하는 코딩 방식을 의미한다. 이 경우, LDM 신호에서 상대적으로 큰 파워를 갖는 신호는 상부 레이어(upper layer, UL)(또는, 코어 레이어(core layer))를 구성하고, 상대적으로 작은 파워를 갖는 신호는 하부 레이어(lower layer, LL)((또는, 인핸스드 레이어(enhanced layer))를 구성하게 된다.
한편, LDM 신호를 생성하여 전송하는 송신 장치는 도 1과 같은 구성요소를 포함할 수 있다. 다만, 도 1에 도시된 송신 장치(100)는 일 예일 뿐이며, 도 1에 도시된 구성요소의 일부가 생략되거나 다른 처리를 위한 구성요소가 추가로 포함될 수 있음을 물론이다.
도 1을 참조하면, 송신 장치(100)는 제1 BICM(Bit Interleaved Coded Modulation) 인코더(110), 제2 BICM 인코더(120), 제1 게인 컨트롤러(130), 제2 게인 컨트롤러(140), 타임 인터리버(150) 및 OFDM 송신부(160)를 포함할 수 있다.
제1 BICM 인코더(110)는 제1 인코더(111), 제1 비트 인터리버(112) 및 제1 성상도 맵퍼(113)를 포함하여, 상부 레이어를 통해 전송되는 정보어 비트들(여기에서, 정보어 비트들은 데이터로, 도 1의 UL signal에 해당한다)을 인코딩 및 인터리빙하고, 이를 변조하여 성상점들에 맵핑할 수 있다.
그리고, 제2 BCIM 인코더(120)는 제2 인코더(121), 제2 비트 인터리버(122) 및 제2 성상도 맵퍼(123)를 포함하여, 하부 레이어를 통해 전송되는 정보어 비트들(여기에서, 정보어 비트들은 데이터로, 도 1의 LL signal에 해당한다)을 인코딩 및 인터리빙하고, 이를 변조하여 성상점들에 맵핑할 수 있다.
이 경우, 제1 및 제2 인코더(111, 121)는 아우터 인코더(미도시) 및 이너 인코더(미도시)를 포함하여, 연접 코드(concatenated code)를 이용하여 정보어 비트들을 인코딩할 수도 있다.
여기에서, 연접 코드에서 이너 코드 이전에 수행되는 아우터 코드(outer code)는 BCH(Bose, Chaudhuri, Hocquenghem) 코드가 이용될 수 있고, 이너 코드(inner code)는 LDPC(Low density parity check) 코드가 이용될 수 있다.
이를 위해, 제1 및 제2 인코더(111, 121)는 BCH 인코더(미도시) 및 LDPC 인코더(미도시)를 포함할 수 있다.
이 경우, BCH 인코더(미도시)는 정보어 비트들을 BCH 인코딩하여 BCH 패리티 비트들을 생성하고, LDPC 인코더(미도시)는 정보어 비트들 및 BCH 패리티 비트들로 구성된 BCH 코드워드 즉, LDPC 정보어 비트들을 LDPC 인코딩하여 LDPC 패리티 비트들을 생성할 수 있다.
이와 같은 인코딩에 의해 생성된 LDPC 코드워드는 도 2와 같이 나타낼 수 있다. 도 2와 같이, LDPC 코드워드는 정보어 비트들에 BCH 패리티 비트들 및 LDPC 패리티 비트들이 순차적으로 부가된 형태가 될 수 있다.
한편, LDPC 인코더(미도시)는 다양한 코드 레이트에 따라 LDPC 정보어 비트들을 인코딩하여, 다양한 길이의 LDPC 코드워드를 생성할 수 있다.
예를 들어, LDPC 인코더(미도시)는 3/15, 4/15, 5/15, 6/15, 7/15, 8/15, 9/15, 10/15, 11/15, 12/15, 13/15의 코드 레이트로 LDPC 정보어 비트들을 인코딩하여, 16200 또는 64800의 길이를 갖는 LDPC 코드워드를 생성할 수 있다.
한편, 상술한 예에서는 BCH 코드가 아우터 코드로 이용되는 것으로 하였으나 이는 일 예에 불과하며, BCH 코드 대신 CRC(cyclic redundancy check) 코드가 이용될 수도 있다.
이 경우, 제1 및 제2 인코더(111, 121)는 CRC 인코더(미도시) 및 LDPC 인코더(미도시)를 포함할 수 있다.
구체적으로, CRC 인코더(미도시)는 정보어 비트들을 CRC 인코딩하여 CRC 패리티 비트들을 생성하고, LDPC 인코더(미도시)는 정보어 비트들 및 CRC 패리티 비트들로 구성된 CRC 코드워드 즉, LDPC 정보어 비트들을 LDPC 인코딩하여 LDPC 패리티 비트들을 생성할 수 있다. 이와 같은 인코딩에 의해 생성된 LDPC 코드워드는 정보어 비트들에 CRC 패리티 비트들 및 LDPC 패리티 비트들이 순차적으로 부가된 형태가 될 수 있다.
한편, 제1 게인 컨트롤러(130)는 제1 BICM 인코더(110)에서 출력되는 신호에 게인 값
Figure 112016100496797-pat00001
를 곱해 제1 BICM 인코더(110)에서 출력되는 신호의 파워를 조절하고, 제2 게인 컨트롤러(140)는 제2 BICM 인코더(120)에서 출력되는 신호에 게인 값
Figure 112016100496797-pat00002
를 곱해 제2 BICM 인코더(120)에서 출력되는 신호의 파워를 조절할 수 있다. 이 경우,
Figure 112016100496797-pat00003
이다.
그리고, 제1 및 제2 게인 컨트롤러(130, 140)에 의해 파워가 조절된 신호들은 가산기(150)에 의해 중첩되고, 타임 인터리버(160)는 가산기(150)에서 출력되는 신호가 맵핑된 성상점들 즉, 셀들을 인터리빙하고, OFDM 송신부(170)는 인터리빙된 셀들을 OFDM(orthogonal frequency division multiplexing) 프레임에 맵핑하여 수신 장치(1000)로 전송할 수 있다.
이 경우, LDM 신호에 대한 성상도의 일 예는 도 3과 같이 나타낼 수 있다.
도 3에서는, 상부 레이어 신호가 QPSK(Quadrature Phase Shift Keying)로 변조되고 하부 레이어 신호는 64-QAM(Quadrature Amplitude Modulation)으로 변조된 경우를 일 예로 나타내었다. 이와 같이, LDM 신호에서는 상대적으로 큰 파워를 갖는 상부 레이어 신호에 대한 성상점들을 기준으로 상대적으로 작은 파워를 갖는 하부 레이터 신호에 대한 성상점들이 중첩되게 된다.
다만, 도 3에서는 상부 레이어 신호가 QPSK로 변조되고 하부 레이어 신호가 64-QAM으로 변조되는 것으로 설명하였으나, 이는 일 예에 불과하다. 즉, 상부 레이어 신호는 QPSK로 변조되고, 하부 레이어 신호는 256-QAM으로 변조될 수도 있다.
한편, 도 1에서는 제1 BICM 인코더(110)에서 출력되는 신호 및 제2 BICM 인코더(120)에서 출력되는 신호 각각에 대한 파워가 조절된 후 파워가 조절된 신호들이 중첩되는 것으로 설명하였다.
다만, 도 4와 같이, 제2 BICM 인코더(120)에서 출력되는 신호에 대한 파워를 먼저 조절하고, 가산기(150)를 통해 파워가 조절된 신호와 제1 BICM 인코더(110)에서 출력되는 신호를 중첩한 후, 중첩된 신호에 대해 파워를 조절할 수도 있다. 이 경우, 제1 게인 컨트롤러(130)의 게인 값은
Figure 112016100496797-pat00004
이고, 제2 게인 컨트롤러(140)의 게인 값은
Figure 112016100496797-pat00005
이 될 수 있다.
한편, LDPC 인코딩 과정은 LDPC 정보어 비트들에 대해 HㆍCT=0을 만족하는 LDPC 코드워드를 생성하는 과정이다. 여기에서, H는 패리티 검사 행렬(parity check matrix), C는 LDPC 코드워드를 나타낸다. 즉, LDPC 인코딩 과정은 패리티 검사 행렬의 각 컬럼(column)과 LDPC 코드워드 비트들 각각을 곱한 값들의 합이 '0' 벡터가 되는 패리티 비트들을 생성하는 과정이다.
이에 따라, 송신 장치(100)는 메모리(미도시)를 이용하여 패리티 검사 행렬을 기저장하고 있을 수 있으며, 제1 및 제2 인코더(111, 121)의 LDPC 인코더(미도시)는 패리티 검사 행렬을 이용하여 LDPC 정보어 비트들을 인코딩할 수 있다.
한편, 본 발명의 일 실시 예에 따른 패리티 검사 행렬은 도 5와 같은 구조를 가질 수 있다.
도 5에 도시된 패리티 검사 행렬(10)은 ATSC(Advanced Television System Committee) 3.0 표준에서 정의된 패리티 검사 행렬과 동일한 구조를 갖는다. 이하에서는 패리티 검사 행렬(10)에 대해 개략적으로 설명하도록 한다.
패리티 검사 행렬(10)은 0 및 1을 원소(entry)로 갖는 행렬로, 제1 패리티 검사 행렬(20) 및 제2 패리티 검사 행렬(30)을 포함한다.
여기에서, 제1 패리티 검사 행렬(20)은 제1 정보어 부분 행렬(즉, 행렬 A)(21) 및 제1 패리티 부분 행렬(즉, 행렬 B)(22)을 포함하고, 제2 패리티 검사 행렬(30)은 제2 정보어 부분 행렬(즉, 행렬 C)(31) 및 제2 패리티 부분 행렬(즉, 행렬 D)(32)을 포함한다.
구체적으로, 행렬 A 및 C는 LDPC 정보어 비트들에 대응되는 행렬로, 행렬 A는 K 개의 컬럼과 g 개의 로우(row)로 구성되며, 행렬 C는 K+g 개의 컬럼과 N-k-g 개의 로우로 구성될 수 있다.
여기에서, K는 LDPC 정보어 비트들의 수, N은 LDPC 코드워드 비트들의 수와 같다. 그리고, g는 제1 LDPC 패리티 비트들 즉, 제1 패리티 부분 행렬(22)에 대응되는 LDPC 패리티 비트들의 수와 같고, N-k-g는 제2 LDPC 패리티 비트들 즉, 제2 패리티 부분 행렬(32)에 대응되는 LDPC 패리티 비트들의 수와 같다.
한편, 행렬 A 및 C에서는 1이 존재하는 컬럼 및 로우의 위치는 코드 레이트 및 LDPC 코드워드 비트들의 수에 따라 결정될 수 있다.
행렬 B 및 D는 각각 제1 LDPC 패리티 비트들 및 제2 LDPC 패리티 비트들에 대응되는 행렬이다. 즉, 제1 LDPC 패리티 비트들은 행렬 B에 기초하여 생성되고, 제2 LDPC 패리티 비트들은 행렬 D에 기초하여 생성될 수 있다.
구체적으로, 행렬 B는 g 개의 컬럼과 g 개의 로우로 구성된 이중 대각(dual diagonal) 행렬이다. 이에 따라, 행렬 B의 마지막 컬럼에는 1 개의 1이 존재하고, 마지막 컬럼을 제외한 나머지 컬럼들에는 2 개의 1이 존재하므로, 행렬 B에서 마지막 컬럼을 제외한 나머지 컬럼들의 디그리(degree)는 2이고, 마지막 컬럼의 디그리는 1이다.
행렬 D는 N-k-g 개의 컬럼과 N-k-g 개의 로우로 구성된 단위 행렬(즉, 항등 행렬)(identity matrix)이다. 이에 따라, 행렬 D의 모든 컬럼에는 1 개의 1이 존재하므로, 행렬 D에서 모든 컬럼의 디그리는 1이다.
행렬 Z는 N-K-g 개의 컬럼과 g 개의 로우로 구성된 영(zero) 행렬이다. 이에 따라, 행렬 Z의 모든 원소는 0이다.
결국, 상술한 바와 같은 형태를 갖는 행렬 A, B, C, D, Z에 의해 패리티 검사 행렬(10)이 정의될 수 있으며, 제1 및 제2 인코더(111, 121)의 LDPC 인코더(미도시)는 도 5와 같은 구조를 갖는 패리티 검사 행렬을 이용하여 LDPC 정보어 비트들을 인코딩할 수 있다.
한편, 본 발명의 일 실시 예에 따른 수신 장치(1000)는 송신 장치(100)에서 전송한 LDM 신호를 수신하여 각 레이어를 통해 전송된 정보어 비트들을 복원할 수 있다.
이 경우, 수신 장치(1000)는 다양한 방식을 이용하여 각 레이어를 통해 전송된 정보어 비트들을 복원할 수 있으며, 이하에서 보다 구체적으로 설명하도록 한다. 이하에서 제1 레어어는 상부 레이어를 의미하고, 제2 레이어는 하부 레이어를 의미한다.
도 6은 본 발명의 일 실시 예에 따른 수신 장치의 구성을 설명하기 위한 블록도이다.
도 6을 참조하면, 수신 장치(1000)는 제1 디코더(200), 인코더(300) 및 제2 디코더(400)를 포함할 수 있다.
제1 디코더(200)는 LDM 신호로부터 제1 레이어를 통해 전송된 정보어 비트들을 복원한다.
즉, 제1 디코더(200)는 패리티 검사 행렬을 이용하여 LDM 신호로부터 제1 레이어를 통해 전송된 신호에 대응되는 LDPC 정보어 비트들 및 LDPC 패리티 비트들을 디코딩하고, LDPC 정보어 비트들을 BCH 디코딩하여 제1 레이어를 통해 전송된 정보어 비트들을 복원할 수 있다.
구체적으로, 제1 디코더(200)는 제1 LDPC 디코더(미도시)를 이용하여 LDM 신호로부터 제1 레이어를 통해 전송된 신호에 대응되는 LDPC 정보어 비트들 및 LDPC 패리티 비트들을 디코딩하고, 제1 BCH 디코더(미도시)를 이용하여 LDPC 정보어 비트들을 디코딩하여 제1 레이어를 통해 전송된 정보어 비트들을 복원할 수 있다.
한편, 제1 디코더(200)는 패리티 검사 행렬을 이용하여 LDPC 디코딩을 수행할 수 있다.
여기에서, 패리티 검사 행렬은 송신 장치(100)가 제1 레이어 신호를 생성하기 위해 LDPC 정보어 비트들을 LDPC 인코딩할 때 이용했던 패리티 검사 행렬과 동일한 패리티 검사 행렬일 수 있다. 즉, 제1 디코더(200)가 LDPC 디코딩 시 이용하는 패리티 검사 행렬은 송신 장치(100)의 제1 인코더(111)의 LDPC 인코더가 LDPC 인코딩 시 패리티 검사 행렬과 동일한 형태를 가질 수 있다.
인코더(300)는 패리티 검사 행렬을 이용하여, LDPC 정보어 비트들을 인코딩하여 LDPC 패리티 비트들을 생성할 수 있다.
여기에서, 패리티 검사 행렬은 송신 장치(100)가 제1 레이어 신호를 생성하기 위해 LDPC 정보어 비트들을 LDPC 인코딩할 때 이용했던 패리티 검사 행렬과 동일한 패리티 검사 행렬일 수 있다. 즉, 인코더(300)가 LDPC 인코딩 시 이용하는 패리티 검사 행렬은 송신 장치(100)의 제1 인코더(111)의 LDPC 인코더가 LDPC 인코딩 시 패리티 검사 행렬과 동일한 형태일 수 있다.
이 경우, 인코더(300)는 패리티 검사 행렬을 이용하여 LDPC 정보어 비트들을 인코딩하여 모든 LDPC 패리티 비트들을 생성할 수 있다.
즉, 인코더(300)는 LDPC 인코더(미도시)를 이용하여, 제1 디코더(200)에 의해 디코딩된 LDPC 정보어 비트들을 인코딩하여, 패리티 검사 행렬의 제1 패리티 부분 행렬에 대응되는 제1 패리티 비트들 및 제2 패리티 부분 행렬에 대응되는 제2 패리티 비트들을 생성할 수 있다. 또는, 인코더(300)는 BCH 인코더(미도시)를 이용하여 제1 디코더(200)에 의해 복원된 정보어 비트들을 BCH 인코딩하여 BCH 패리티 비트들을 생성하고, LDPC 인코더(미도시)를 이용하여 정보어 비트들 및 BCH 패리티 비트들을 포함하는 LDPC 정보어 비트들을 LDPC 인코딩하여, 패리티 검사 행렬의 제1 패리티 부분 행렬에 대응되는 제1 패리티 비트들 및 제2 패리티 부분 행렬에 대응되는 제2 패리티 비트들을 생성할 수 있다.
한편, 인코더(300)는 패리티 검사 행렬을 이용하여 LDPC 정보어 비트들을 인코딩하여 일부의 LDPC 패리티 비트들을 생성할 수도 있다.
구체적으로, 인코더(300)는 패리티 검사 행렬을 이용하여 LDPC 정보어 비트들을 인코딩하여 패리티 검사 행렬에서 기설정된 컬럼에 대응되는 패리티 비트들만을 생성할 수도 있다.
즉, 인코더(300)는 LDPC 인코더(미도시)를 이용하여 제1 디코더(200)에 의해 디코딩된 LDPC 정보어 비트들을 인코딩하여, 패리티 검사 행렬에서 기설정된 컬럼에 대응되는 패리티 비트들을 생성할 수 있다. 또는, 인코더(300)는 BCH 인코더(미도시)를 이용하여 제1 디코더(200)에 의해 복원된 정보어 비트들을 BCH 인코딩하여 BCH 패리티 비트들을 생성하고, LDPC 인코더(미도시)를 이용하여 정보어 비트들 및 BCH 패리티 비트들을 포함하는 LDPC 정보어 비트들을 LDPC 인코딩하여, 패리티 검사 행렬에서 기설정된 컬럼에 대응되는 패리티 비트들을 생성할 수 있다.
한편, 기설정된 컬럼은 패리티 검사 행렬에서 디그리가 1인 컬럼일 수 있다.
이에 따라, 인코더(300)는 패리티 검사 행렬에서 디그리가 1인 컬럼에 대응되는 패리티 비트들을 생성할 수 있다.
구체적으로, 도 5를 참조하면, 패리티 검사 행렬의 0 번째 컬럼부터 N-1 번째 컬럼 중에서 디그리가 1인 컬럼은 행렬 Z와 제2 패리티 부분 행렬로 구성된 K+g 번째 컬럼부터 N-1 번째 컬럼이므로, 인코더(300)는 디그리가 1인 컬럼에 대응되는 제2 패리티 비트들만을 생성할 수 있다.
이와 같이, 인코딩을 통해 LDPC 패리티 비트들을 생성하는 것은 제1 레이어 신호를 다시 복원하기 위함이다.
즉, LDM 방식에서 제2 레이어를 통해 전송된 비트들을 복원하기 위해서는 SIC(successive interference cancelation)을 통해 LDM 신호에서 제1 레이어 신호를 제거하고, LDM 신호에서 제1 레이어 신호가 제거된 신호 즉, 제2 레이어 신호에 대해 디코딩을 수행하여야 한다.
이에 따라, 수신 장치(1000)는 제2 레이어를 통해 전송된 비트들을 복원하기 위해, LDPC 정보어 비트들을 인코딩하여 LDPC 패리티 비트들을 생성하고 LDPC 정보어 비트들 및 LDPC 패리티 비트들을 이용하여 제1 레이어에 대응되는 신호를 복원된다.
제2 디코더(400)는 LDM 신호에서 제1 레이어에 대응되는 신호가 제거된 신호로부터 제2 레이어를 통해 전송된 정보어 비트들을 복원할 수 있다.
여기에서, 제1 레이어에 대응되는 신호는 LDPC 정보어 비트들 및 LDPC 패리티 비트들에 기초하여 생성된 신호일 수 있다.
즉, 인코더(300)가 LDPC 정보어 비트들을 인코딩하여 모든 LDPC 패리티 비트들을 생성하는 경우, 제1 레이어에 대응되는 신호는 LDPC 정보어 비트들 및 인코딩에 의해 생성된 LDPC 패리티 비트들에 기초하여 생성될 수 있다.
다만, 인코더(300)가 LDPC 정보어 비트들을 인코딩하여 일부의 LDPC 패리티 비트들만을 생성하는 경우, 제1 레이어에 대응되는 신호는 LDPC 정보어 비트들, 제1 디코더(200)에 의해 디코딩된 LDPC 패리티 비트들 중에서 인코더(300)에 의해 생성된 LDPC 패리티 비트들을 제외한 나머지 LDPC 패리티 비트들 및 인코더(300)에 의해 생성된 LDPC 패리티 비트들에 기초하여 생성될 수 있다.
즉, 인코더(300)가 일부의 LDPC 패리티 비트들만을 생성하는 경우, 수신 장치(1000)는 제1 디코더(200)에 의해 디코딩된 LDPC 패리티 비트들 중에서 일부와 인코더(300)에 의해 생성된 LDPC 패리티 비트들을 이용하여 제1 레이어에 대응되는 신호를 생성할 수 있다.
한편, 제2 디코더(400)는 제1 디코더(200)와 동일한 디코더를 이용하거나, 별개의 디코더를 이용하여 디코딩을 수행할 수 있다.
구체적으로, 제2 디코더(400)는 제1 LDPC 디코더(미도시)를 이용하여 LDM 신호에서 제1 레이어에 대응되는 신호가 제거된 신호로부터 제2 레이어를 통해 전송된 신호에 대응되는 LDPC 정보어 비트들 및 LDPC 패리티 비트들을 디코딩하고, 제1 BCH 디코더(미도시)를 이용하여 LDPC 정보어 비트들을 디코딩하여 제2 레이어를 통해 전송된 정보어 비트들을 복원할 수 있다
여기에서, 제1 LDPC 디코더(미도시) 및 제1 BCH 디코더(미도시)는 제1 디코더(200)가 디코딩 시 이용하는 디코더일 수 있다.
한편, 제2 디코더(400)는 제2 LDPC 디코더(미도시)를 이용하여 LDM 신호에서 제1 레이어에 대응되는 신호가 제거된 신호로부터 제2 레이어를 통해 전송된 신호에 대응되는 LDPC 정보어 비트들 및 LDPC 패리티 비트들을 디코딩하고, 제2 BCH 디코더(미도시)를 이용하여 LDPC 정보어 비트들을 디코딩하여 제2 레이어를 통해 전송된 정보어 비트들을 복원할 수 있다
여기에서, 제2 LDPC 디코더(미도시) 및 제2 BCH 디코더(미도시)는 제1 디코더(200)가 이용하는 제1 LDPC 디코더(미도시) 및 제1 BCH 디코더(미도시)와는 다른 별개의 구성요소일 수 있다.
한편, 제2 디코더(400)는 패리티 검사 행렬을 이용하여 LDPC 디코딩을 수행할 수 있다.
여기에서, 패리티 검사 행렬은 송신 장치(100)가 제2 레이어 신호를 생성하기 위해 LDPC 정보어 비트들을 LDPC 인코딩할 때 이용했던 패리티 검사 행렬과 동일한 패리티 검사 행렬일 수 있다. 즉, 제2 디코더(400)가 LDPC 디코딩 시 이용하는 패리티 검사 행렬은 송신 장치(100)의 제2 인코더(121)의 LDPC 인코더가 LDPC 인코딩 시 패리티 검사 행렬과 동일한 형태를 가질 수 있다.
한편, 제1 및 제2 LDPC 디코더(미도시)는 합곱 알고리즘(sum-product algorithm)에 기반한 반복 복호(iterative decoding) 알고리즘을 통해 비트들을 디코딩할 수 있다.
구체적으로, 합곱 알고리즘은 메시지 패싱 알고리즘(message passing algorithm)의 일종이며, 메시지 패싱 알고리즘은 bipartite 그래프 상에서 에지를 통해 메시지들(가령, LLR(Log Likelihood Ratio) 값)을 교환하고, 변수 노드(variable node) 혹은 검사 노드(check node)로 입력되는 메시지들로부터 출력 메시지를 계산하여 업데이트(update)하는 알고리즘을 나타낸다.
이하에서는 메시지 패싱 동작을 통한 디코딩 방법에 대해 설명하도록 한다. 다만, 이는 이미 알려진바 있다는 점에서, 간략히 설명하도록 한다.
먼저, 도 7은 LDPC 코드의 그래프 표현 방법을 설명하기 위한 도면이다.
도 7은 4 개의 로우와 8 개의 컬럼으로 이루어진 LDPC 코드의 패리티 검사 행렬 H1의 일 예와 이를 터너 그래프(tanner graph)로 도시한 도면이다. 도 7을 참조하면, 패리티 검사 행렬 H1은 컬럼이 8개 있기 때문에 길이가 8인 코드워드를 생성하며, H1을 통해 생성된 코드는 LDPC 코드를 의미하며, 각 컬럼은 인코딩된 8 비트에 대응된다.
도 7을 참조하면, 패리티 검사 행렬 H1을 기반으로 인코딩 및 디코딩하는 LDPC 코드의 터너 그래프는 8 개의 변수 노드들 즉, x1(702), x2(704), x3(706), x4(708), x5(710), x6(712), x7(714), x8(716)와 4 개의 검사 노드들(718, 720, 722, 724)로 구성되어 있다. 여기서, LDPC 코드의 패리티 검사 행렬 H1의 i 번째 컬럼과 j 번째 로우는 각각 변수 노드 xi와 j 번째 검사 노드에 대응된다. 또한, LDPC 코드의 패리티 검사 행렬 H1의 j 번째 컬럼과 j 번째 로우가 교차하는 지점의 1의 값, 즉 0이 아닌 값의 의미는, 도 7과 같이 터너 그래프 상에서 변수 노드 xi와 j 번째 검사 노드를 연결하는 선분(edge)이 존재함을 의미한다.
LDPC 코드의 터너 그래프에서 변수 노드와 검사 노드의 차수는 각 노드들에 연결되어 있는 선분의 개수를 의미하며, 이는 LDPC 코드의 패리티 검사 행렬에서 해당 노드에 대응되는 컬럼 또는 로우에서 0이 아닌 원소들의 개수와 동일하다. 예를 들어, 도 7에서 변수 노드들 x1(702), x2(704), x3(706), x4(708), x5(710), x6(712), x7(714), x8(716)의 디그리는 각각 순서대로 4, 3, 3, 3, 2, 2, 2, 2가 되며, 검사 노드들(718, 720, 722, 724)의 디그리는 각각 순서대로 6, 5, 5, 5가 된다. 또한, 도 7의 변수 노드에 대응되는 도 7의 패리티 검사 행렬 H1의 각각의 컬럼에서 0이 아닌 원소들의 개수는 상술한 디그리들 4, 3, 3, 3, 2, 2, 2, 2와 순서대로 일치하며, 도 7의 검사 노드들에 대응되는 도 7의 패리티 검사 행렬 H1의 각각의 로우에서 0이 아닌 원소들의 개수는 상술한 디그리들 6, 5, 5, 5와 순서대로 일치한다.
이와 같은 경우, i 번째 변수 노드의 메시지를 기반으로 i 번째 비트의 값을 결정할 수 있다. i 번째 비트의 값은 경판정과 연판정 모두 가능하다. 그러므로, LDPC 코드워드의 i 번째 비트인 ci의 성능은 터너 그래프의 i 번째 변수 노드의 성능에 대응되며, 이는 패리티 검사 행렬의 i 번째 컬럼의 1의 위치 및 개수에 따라 결정될 수 있다. 즉, LDPC 코드워드를 구성하는 비트들의 성능은 패리티 검사 행렬의 1의 위치 및 개수에 의해 성능이 좌우된다.
한편, 도 8은 LDPC 디코딩 시 일반적으로 사용되는 메시지 패싱 동작 즉, 임의의 검사 노드와 변수 노드에서 메시지 패싱 동작을 나타낸다.
도 8의 (1)에는 검사 노드 m(800)과 검사 노드 m(800)에 연결되는 다수의 변수 노드들(810, 820, 830, 840)이 도시되어 있다. 또한, 도시되어 있는 Tn ',m은 변수 노드 n'(810)에서 검사 노드 m(800)으로 패싱되는 메시지를 나타내며, En,m은 검사 노드 m(800)에서 변수 노드 n(830)으로 패싱되는 메시지를 나타낸다. 여기서, 검사 노드 m(800)에 연결되어 있는 모든 변수 노드들의 집합을 N(m)이라고 정의하고, N(m)에서 변수 노드 n(830)을 제외한 집합을 N(m)＼n이라고 정의하기로 한다.
이 경우, 합곱 알고리즘에 기반한 메시지 업데이트 규칙은 하기의 수학식 1과 같이 나타낼 수 있다.
여기에서, Sign(En,m)은 메시지 En,m의 부호(sign)를 나타내고, 은 메시지 En,m의 크기(magnitude)를 나타낸다. 한편, 함수 는 하기의 수학식 2와 같이 나타낼 수 있다.
한편, 도 8의 (2)에는 변수 노드 x(850)과 변수 노드 x(850)에 연결되는 다수의 검사 노드들(860, 870, 880, 890)이 도시되어 있다. 또한, 도시되어 있는 Ey ',x은 검사 노드 y'(860)에서 변수 노드 x(850)로 패싱되는 메시지를 나타내며, Ty,x은 변수 노드 x(850)에서 변수 노드 y(880)로 패싱되는 메시지를 나타낸다. 여기서, 변수 노드 x(850)에 연결되어 있는 모든 변수 노드들의 집합을 M(x)이라고 정의하고, M(x)에서 검사 노드 y(880)을 제외한 집합을 M(x)＼y라고 정의하기로 한다.
이 경우, 합곱 알고리즘에 기반한 메시지 업데이트 규칙은 하기 수학식 3과 같이 나타낼 수 있다.
여기에서, Ex는 변수 노드 x의 초기 메시지 값을 의미한다.
또한, 노드 x의 비트 값을 판정할 경우에는 하기의 수학식 4와 같이 나타낼 수도 있다.
Figure 112016100496797-pat00011
이 경우, Px 값에 따라 노드 x에 대응하는 부호화 비트를 판정할 수 있다.
이와 같이, 제1 및 제2 LDPC 디코더(미도시)는 패리티 검사 행렬에 기초하여 생성되는 변수 노드들 및 검사 노드들 간의 메시지 패싱을 통해 제1 및 제2 레이어를 통해 전송된 비트들을 복원할 수 있다. 여기에서, 변수 노드들 및 검사 노드들 간에 메시지가 패싱되는 횟수 즉, 이터레이션(iteration) 횟수는 시스템 내에 기설정되어 있을 수 있다.
한편, 수신 장치(1000)는 송신 장치(100)에서 전송한 LDM 신호를 채널을 통해 수신하기 위한 튜너(미도시), 수신된 LDM 신호의 동기화를 위한 동기화부(미도시), 수신된 LDM 신호에 대한 등화를 수행하는 등화부(미도시) 및 OFDM 프레임으로부터 셀들을 디맵핑하기 위한 셀 디맵퍼(미도시)를 더 포함할 수 있다.
또한, OFDM 프레임의 심볼의 k 번째 서브 캐리어를 통해 전송된 신호 yk는
Figure 112016100496797-pat00012
와 같이 나타낼 수 있다. 여기에서, hk는 k 번째 서브 캐리어에 대한 채널, nk는 k 번째 서브 캐리어에 대한 노이즈, xkUL은 k 번째 서브 캐리어에 맵핑된 제1 레이어 신호, xkLL은 k 번째 서브 캐리어에 맵핑된 제2 레이어 신호를 나타낸다.
이하에서는 첨부된 LDM 신호를 처리하여 각 레이어를 통해 전송된 정보어 비트들을 복원하는 다양한 방법에 대해 도면을 참조하여 보다 구체적으로 설명하도록 한다.
도 9는 본 발명의 일 실시 예에 따른 수신 장치의 세부 구성을 설명하기 위한 블록도이다.
도 9를 참조하면, 수신 장치(1000)는 타임 디인터리버(911), 제1 게인 컨트롤러(912), 제1 성상도 디맵퍼(913), 비트 디인터리버(914), 제1 디코더(915), 인코더(916), 비트 인터리버(917), 성상도 맵퍼(918), 제2 게인 컨트롤러(919), 지연부(920), 가산기(921), 제3 게인 컨트롤러(922), 제2 성상도 디맵퍼(923), 제2 비트 디인터리버(924) 및 제2 디코더(925)를 포함할 수 있다.
타임 디인터리버(911)는 OFDM 프레임의 심볼로부터 디맵핑된 셀들을 디인터리빙한다. 구체적으로, 타임 디인터리버(911)는 송신 장치(100)의 타임 인터리버(160)에 대응되는 구성으로, 타임 인터리버(160)에서 수행된 동작을 역으로 수행할 수 있다. 즉, 타임 디인터리버(911)는 심볼의 서브 캐리어로부터 디매핑된 셀들을 디인터리빙하고, 디인터리빙된 셀들을 지연부(920) 및 제1 게인 컨트롤러(912)로 출력할 수 있다.
제1 게인 컨트롤러(912)는 타임 디인터리버(911)에서 출력되는 신호에 대한 파워를 조절한다.
구체적으로, 제1 게인 컨트롤러(912)는 송신 장치(100)의 제1 게인 컨트롤러(130)에 대응되는 구성으로, 타임 디인터리버(911)에서 출력되는 신호에 게인 값
Figure 112016100496797-pat00013
을 곱해 타임 디인터리버(911)에서 출력되는 신호에 대한 파워를 조절하고, 파워가 조절된 신호를 제1 성상도 디맵퍼(913)로 출력할 수 있다.
제1 성상도 디맵퍼(913)는 제1 게인 컨트롤러(912)에서 출력되는 신호를 복조하여, 제1 레이어를 통해 전송된 비트들에 대응되는 값들을 생성할 수 있다.
구체적으로, 제1 성상도 디맵퍼(913)는 송신 장치(100)의 제1 성상도 맵퍼(113)에서 수행된 변조 방식에 기초하여 제1 게인 컨트롤러(912)에서 출력되는 신호를 복조하여 제1 레이어를 통해 전송된 비트들에 대응되는 값들을 생성하고, 이를 제1 비트 디인터리버(914)로 출력할 수 있다.
예를 들어, 송신 장치(100)의 제1 성상도 맵퍼(113)가 QPSK 방식으로 변조를 수행한 경우, 제1 성상도 디맵퍼(913)는 QPSK 방식을 이용하여 제1 게인 컨트롤러(912)에서 출력되는 신호를 복조하여 성상점들에 맵핑된 비트들에 대응되는 값들을 생성할 수 있다.
한편, 송신 장치(100)에서 전송한 비트들에 대응되는 값은 통상적으로 수신된 비트가 0일 확률과 1일 확률에 기초하여 계산되는 값으로서 각각의 확률 자체를 각 비트에 대응되는 값으로 사용할 수도 있으며, 다른 일 예로서 LR, LLR 값일 수도 있다.
구체적으로, LR 값은 송신 장치(100)에서 전송한 비트가 0일 확률과 1일 확률의 비율을 의미하며, LLR 값은 송신 장치(100)에서 전송한 비트가 0일 확률과 1일 확률의 비율에 Log를 취한 값으로 나타낼 수 있다.
한편, 상술한 예에서는 LR 값 또는 LLR 값을 이용하는 것으로 설명하였으나, 이는 일 예이고, 수신된 신호 자체를 이용할 수도 있다.
제1 비트 디인터리버(914)는 제1 성상도 디맵퍼(913)에서 출력되는 신호를 디인터리빙할 수 있다.
구체적으로, 제1 비트 디인터리버(914)는 송신 장치(100)의 제1 비트 인터리버(112)에서 수행된 동작을 역으로 수행하여, 비트들에 대응되는 값들을 디인터리빙하고 이를 제1 디코더(915)로 출력할 수 있다.
제1 디코더(915)는 제1 비트 디인터리버(914)에서 출력되는 값들을 이용하여 제1 레이어를 통해 전송된 정보어 비트들을 복원할 수 있다.
이를 위해, 제1 디코더(915)는 제1 LDPC 디코더(미도시) 및 제2 BCH 디코더(미도시)를 포함할 수 있다.
구체적으로, 제1 LDPC 디코더(미도시)는 송신 장치(100)의 제1 인코더(111)의 LDPC 인코더(미도시)에서 수행된 LDPC 인코딩에 대응되는 방식으로 제1 비트 디인터리버(914)에서 출력되는 값들을 이용하여 LDPC 디코딩을 수행할 수 있다. 즉, 제1 LDPC 디코더(미도시)는 제1 인코더(111)의 LDPC 인코더(미도시)가 LDPC 인코딩 시 이용했던 패리티 검사 행렬에 기초하여 제1 비트 디인터리버(914)에서 출력되는 값들을 이용하여 LDPC 디코딩을 수행하여, 제1 레이어 신호로부터 LDPC 정보어 비트들 및 LDPC 패리티 비트들을 디코딩할 수 있다.
그리고, 제1 BCH 디코더(미도시)는 송신 장치(100)의 제1 인코더(111)의 BCH 인코더(미도시)에서 수행된 BCH 인코딩에 대응되는 방식으로 제1 LDPC 디코더(미도시)에서 디코딩된 LDPC 정보어 비트들을 BCH 디코딩하여, 제1 레이어를 통해 전송된 정보어 비트들을 복원할 수 있다.
이와 같은 과정을 통해, 수신 장치(1000)는 제1 레이어 신호를 통해 전송된 정보어 비트들을 수신받을 수 있게 된다.
한편, 인코더(916)는 제1 디코더(915)에 의해 복원된 정보어 비트들을 인코딩하여 패리티 비트들을 생성할 수 있다.
이를 위해, 인코더(916)는 LDPC 인코더(미도시) 및 BCH 인코더(미도시)를 포함할 수 있다.
구체적으로, BCH 인코더(미도시)는 송신 장치(100)의 제1 인코더(111)의 BCH 인코더(미도시)에서 수행된 BCH 인코딩 방식으로 정보어 비트들을 BCH 인코딩하여 BCH 패리티 비트들을 생성한다.
그리고, LDPC 인코더(미도시)는 송신 장치(100)의 제1 인코더(111)의 LDPC 인코더(미도시)에서 수행된 LDPC 인코딩 방식으로 정보어 비트들 및 BCH 패리티 비트들을 LDPC 정보어 비트들로 하여, LDPC 정보어 비트들을 LDPC 인코딩하여 LDPC 패리티 비트들을 생성하고, LDPC 정보어 비트들 및 LDPC 패리티 비트들을 포함하는 LDPC 코드워드를 비트 인터리버(917)로 출력할 수 있다.
이 경우, LDPC 인코더(미도시)는 제1 인코더(111)의 LDPC 인코더(미도시)가 LDPC 인코딩 시 이용했던 패리티 검사 행렬에 기초하여 인코딩을 LDPC 정보어 비트들을 인코딩하여 LDPC 패리티 비트들을 생성할 수 있다.
비트 인터리버(917)는 인코더(916)에서 출력되는 비트들을 인터리빙할 수 있다.
구체적으로, 비트 인터리버(917)는 송신 장치(100)의 제1 비트 인터리버(112)에 대응되는 구성으로, 제1 비트 인터리버(112)에서 수행된 방식과 동일한 방식으로 인코더(916)에서 출력되는 LDPC 코드워드 비트들을 인터리빙하고, 인터리빙된 LDPC 코드워드 비트들을 성상도 맵퍼(918)로 출력할 수 있다.
성상도 맵퍼(918)는 비트 인터리버(917)에서 출력되는 비트들을 변조하여 성상점들에 맵핑할 수 있다.
구체적으로, 성상도 맵퍼(918)는 송신 장치(100)의 제1 성상도 맵퍼(113)에 대응되는 구성으로, 제1 성상도 맵퍼(113)에서 수행된 방식과 동일한 방식으로 비트 인터리버(917)에서 출력되는 비트들을 변조하여 성상점들에 맵핑하고, 성상점들에 대한 신호를 제2 게인 컨트롤러(919)로 출력할 수 있다.
예를 들어, 제1 성상도 맵퍼(113)에서 QPSK 방식으로 변조를 수행한 경우, 성상도 맵퍼(918)는 비트 인터리버(917)에서 출력되는 비트들을 QPSK 방식으로 변조할 수 있다.
제2 게인 컨트롤러(919)는 성상도 맵퍼(918)에서 출력되는 신호에 대한 파워를 조절할 수 있다.
구체적으로, 제2 게인 컨트롤러(919)는 송신 장치(100)의 제1 게인 컨트롤러(130)에 대응되는 구성으로, 성상도 맵퍼(918)에서 출력되는 신호에 게인 값
Figure 112016100496797-pat00014
을 곱해 성상도 맵퍼(918)에서 출력되는 신호에 파워를 조절하고, 파워가 조절된 신호를 가산기(923)로 출력할 수 있다.
지연부(920)는 타임 디인터리버(911)에서 출력되는 신호를 딜레이시켜 출력할 수 있다.
구체적으로, 지연부(922)는 제1 성상도 디맵퍼(913), 제1 비트 디인터리버(914), 제1 디코더(915), 인코더(916), 비트 인터리버(917) 및 성상도 맵퍼(918)에서 신호 처리를 위해 소요되는 시간을 모두 합산한 시간(Delay T)만큼 타임 디인터리버(911)에서 출력되는 신호를 딜레이시켜 가산기(921)로 출력할 수 있다.
가산기(921)는 지연부(921)에서 출력되는 신호 및 제2 게인 컨트롤러(919)에서 출력되는 신호를 합하고, 이를 제3 게인 컨트롤러(922)로 출력할 수 있다. 이에 따라, 가산기(921)에서 출력되는 신호는 LDM 신호에서 제1 레이어 신호가 제거된 신호 즉, 제2 레이어 신호가 될 수 있다.
제3 게인 컨트롤러(922)는 가산기(921)에서 출력되는 신호에 대한 파워를 조절할 수 있다.
구체적으로, 제3 게인 컨트롤러(922)는 송신 장치(100)의 제2 게인 컨트롤러(140)에 대응되는 구성으로, 가산기(921)에서 출력되는 신호에 게인 값
Figure 112016100496797-pat00015
을 곱해 가산기(921)에서 출력되는 신호에 대한 파워를 조절하고, 파워가 조절된 신호를 제2 성상도 디맵퍼(923)로 출력할 수 있다.
제2 성상도 디맵퍼(923)는 제3 게인 컨트롤러(922)에서 출력되는 신호를 복조하여, 제2 레이어를 통해 전송된 비트들에 대응되는 값들을 생성할 수 있다.
구체적으로, 제2 성상도 디맵퍼(923)는 송신 장치(100)의 제2 성상도 맵퍼(123)에서 수행된 변조 방식에 기초하여 제3 게인 컨트롤러(922)에서 출력되는 신호를 복조하여 제2 레이어를 통해 전송된 비트들에 대응되는 값들을 생성하고, 이를 제2 비트 디인터리버(924)로 출력할 수 있다.
예를 들어, 송신 장치(100)의 제2 성상도 맵퍼(123)가 64-QAM 방식으로 변조를 수행한 경우, 제2 성상도 디맵퍼(923)는 64-QAM 방식을 이용하여 제3 게인 컨트롤러(922)에서 출력되는 신호를 복조하여 성상점들에 맵핑된 비트들에 대응되는 값들을 생성할 수 있다. 다른 예로, 송신 장치(100)의 제2 성상도 맵퍼(123)가 256-QAM 방식으로 변조를 수행한 경우, 제2 성상도 디맵퍼(923)는 256-QAM 방식을 이용하여 제3 게인 컨트롤러(922)에서 출력되는 신호를 복조하여 성상점들에 맵핑된 비트들에 대응되는 값들을 생성할 수 있다.
제2 비트 디인터리버(924)는 제2 성상도 디맵퍼(923)에서 출력되는 신호를 디인터리빙할 수 있다.
구체적으로, 제2 비트 디인터리버(924)는 송신 장치(100)의 비트 인터리버(122)에서 수행된 동작을 역으로 수행하여, 비트들에 대응되는 값들을 디인터리빙하고 이를 제2 디코더(925)로 출력할 수 있다.
제2 디코더(925)는 제2 비트 디인터리버(924)에서 출력되는 값들을 이용하여 제2 레이어를 통해 전송된 정보어 비트들을 복원할 수 있다.
이를 위해, 제2 디코더(925)는 제2 LDPC 디코더(미도시) 및 제2 BCH 디코더(미도시)를 포함할 수 있다.
구체적으로, 제2 LDPC 디코더(미도시)는 송신 장치(100)의 제2 인코더(121)의 LDPC 인코더(미도시)에서 수행된 LDPC 인코딩에 대응되는 방식으로 제2 비트 디인터리버(924)에서 출력되는 값들을 이용하여 LDPC 디코딩을 수행할 수 있다. 즉, 제2 LDPC 디코더(미도시)는 제2 인코더(121)의 LDPC 인코더(미도시)에서 LDPC 인코딩 시 이용했던 패리티 검사 행렬에 기초하여 제2 비트 디인터리버(924)에서 출력되는 값들을 이용하여 LDPC 디코딩을 수행하여, 제2 레이어 신호로부터 LDPC 정보어 비트들 및 LDPC 패리티 비트들을 디코딩할 수 있다.
그리고, 제2 BCH 디코더(미도시)는 송신 장치(100)의 제2 인코더(121)의 BCH 인코더(미도시)에서 수행된 BCH 인코딩에 대응되는 방식으로 LDPC 디코더(미도시)에서 디코딩된 LDPC 정보어 비트들을 BCH 디코딩하여, 제2 레이어를 통해 전송된 정보어 비트들을 복원할 수 있다.
이와 같은 과정을 통해, 수신 장치(1000)는 제2 레이어 신호를 통해 전송된 정보어 비트들을 수신받을 수 있게 된다.
한편, 상술한 예에서는 2 개의 FEC(forward error correction) 블록을 이용하여 제1 및 제2 레이어 신호 각각을 처리하는 것으로 설명하였으나, 본 발명의 일 실시 예에 따르면 하나의 FEC 블록을 통해 제1 및 제2 레이어 신호를 처리할 수도 있다. 즉, 수신 장치(1000)는 제1 레이어 신호 및 제2 레이어 신호 각각을 처리하기 위한 LDPC 디코더 및 BCH 디코더를 별도로 구비하는 것이 아니라, 하나의 LDPC 디코더 및 BCH 디코더를 이용하여 제1 레이어 신호 및 제2 레이어 신호를 시분할로 처리하여 제1 레이어 신호 및 제2 레이어 신호로부터 정보어 비트들을 디코딩할 수도 있다.
이하에서는 첨부된 도 10을 참조하여 하나의 FEC 블록을 통해 제1 및 제2 레이어 신호를 처리하는 방법을 보다 구체적으로 설명하도록 한다.
도 10은 본 발명의 일 실시 예에 따른 수신 장치의 세부 구성을 설명하기 위한 블록도이다.
도 10을 참조하면, 수신 장치(1000)는 버퍼(1011), 타임 디인터리버(1012), 제1 게인 컨트롤러(1013), 데이터 선택부(1014), 성상도 디맵퍼(1015), 비트 디인터리버(1016), 디코더(1017), 인코더(1018), 비트 인터리버(1019), 성상도 맵퍼(1020), 제2 게인 컨트롤러(1021), 지연부(1022), 가산기(1023) 및 제3 게인 컨트롤러(1024)를 포함할 수 있다.
버퍼(1011)는 제1 레이어 신호 및 제2 레이어 신호를 포함하는 LDM 신호를 저장하고, 이를 순차적으로 출력할 수 있다.
구체적으로, 버퍼(1011)는 OFDM 프레임의 심볼의 k 번째 서브 캐리어에 맵핑된 제1 레이어 신호 및 제2 레이어 신호를 타임 디인터리버(1012)로 출력하고, 제1 레이어 신호 및 제2 레이어 신호 각각으로부터 정보어 비트들이 디코딩되는 시간을 고려하여 k 번째 서브 캐리어에 맵핑된 제1 레이어 신호 및 제2 레이어 신호 각각으로부터 정보어 비트들이 디코딩되면 k+1 번째 서브 캐리어에 맵핑된 제1 레이어 신호 및 제2 레이어 신호를 타임 디인터리버(1012)로 출력할 수 있다.
타임 디인터리버(1012)는 버퍼(1011)에서 출력되는 신호를 디인터빙한다. 구체적으로, 타임 디인터리버(1012)는 송신 장치(100)의 타임 인터리버(160)에 대응되는 구성으로, 타임 인터리버(160)에서 수행된 동작을 역으로 수행할 수 있다. 즉, 타임 디인터리버(1012)는 심볼의 서브 캐리어로부터 디매핑된 셀들을 디인터리빙하고, 디인터리빙된 셀들을 제1 게인 컨트롤러(1013) 및 지연부(1022)로 출력할 수 있다.
제1 게인 컨트롤러(1013)는 타임 디인터리버(1012)에서 출력되는 신호에 대한 파워를 조절한다.
구체적으로, 제1 게인 컨트롤러(1013)는 송신 장치(100)의 제1 게인 컨트롤러(130)에 대응되는 구성으로, 타임 디인터리버(1012)에서 출력되는 신호에 게인 값
Figure 112016100496797-pat00016
을 곱해 타임 디인터리버(1012)에서 출력되는 신호에 대한 파워를 조절하고, 파워가 조절된 신호를 데이터 선택부(1014)로 출력할 수 있다.
데이터 선택부(1014)는 제1 게인 컨트롤러(1013) 및 제3 게인 컨트롤러(1024)에서 출력되는 신호를 입력받고, 이들 신호 중 하나를 선택하여 출력할 수 있다.
구체적으로, 제1 레이어 신호를 디코딩하는 경우, 데이터 선택부(1014)는 제1 게인 컨트롤러(1013)로부터 입력받은 신호를 성상도 디맵퍼(1015)로 출력할 수 있다.
성상도 디맵퍼(1015)는 데이터 선택부(1014)에서 출력되는 신호를 복조하여, 제1 레이어 및 제2 레이어 각각을 통해 전송된 비트들에 대응되는 값들을 생성할 수 있다.
구체적으로, 제1 레이어 신호를 디코딩하는 경우, 성상도 디맵퍼(1015)는 송신 장치(100)의 제1 성상도 맵퍼(113)에서 수행된 변조 방식에 기초하여 데이터 선택부(1014)에서 출력되는 신호를 복조하여 제1 레이어를 통해 전송된 비트들에 대응되는 값들을 생성하고, 이를 비트 디인터리버(1016)으로 출력할 수 있다.
예를 들어, 송신 장치(100)의 제1 성상도 맵퍼(113)가 QPSK 방식으로 변조를 수행한 경우, 성상도 디맵퍼(1015)는 QPSK 방식을 이용하여 데이터 선택부(1014)에서 출력되는 신호를 복조하여 성상점들에 맵핑된 비트들에 대응되는 값들을 생성할 수 있다.
한편, 송신 장치(100)에서 전송한 비트들에 대응되는 값은 통상적으로 수신된 비트가 0일 확률과 1일 확률에 기초하여 계산되는 값으로서 각각의 확률 자체를 각 비트에 대응되는 값으로 사용할 수도 있으며, 다른 일 예로서 LR, LLR 값일 수도 있다.
구체적으로, LR 값은 송신 장치(100)에서 전송한 비트가 0일 확률과 1일 확률의 비율을 의미하며, LLR 값은 송신 장치(100)에서 전송한 비트가 0일 확률과 1일 확률의 비율에 Log를 취한 값으로 나타낼 수 있다.
한편, 상술한 예에서는 LR 값 또는 LLR 값을 이용하는 것으로 설명하였으나, 이는 일 예이고, 수신된 신호 자체를 이용할 수도 있다.
비트 디인터리버(1016)는 성상도 디맵퍼(1015)에서 출력되는 신호를 디인터리빙할 수 있다.
구체적으로, 제1 레이어 신호를 디코딩하는 경우, 비트 디인터리버(1016)는 송신 장치(100)의 제1 비트 인터리버(112)에서 수행된 동작을 역으로 수행하여, 비트들에 대응되는 값들을 디인터리빙하고 이를 디코더(1017)로 출력할 수 있다.
디코더(1017)는 비트 디인터리버(1016)에서 출력되는 값들을 이용하여 제1 레이어를 통해 전송된 정보어 비트들을 복원할 수 있다.
이를 위해, 디코더(1017)는 LDPC 디코더(미도시) 및 BCH 디코더(미도시)를 포함할 수 있다.
구체적으로, LDPC 디코더(미도시)는 송신 장치(100)의 제1 인코더(111)의 LDPC 인코더(미도시)에서 수행된 LDPC 인코딩에 대응되는 방식으로 비트 디인터리버(1016)에서 출력되는 값들을 이용하여 LDPC 디코딩을 수행할 수 있다. 즉, LDPC 디코더(미도시)는 제1 인코더(111)의 LDPC 인코더(미도시)가 LDPC 인코딩 시 이용했던 패리티 검사 행렬에 기초하여 비트 디인터리버(1016)에서 출력되는 값들을 이용하여 LDPC 디코딩을 수행하여, 제1 레이어 신호로부터 LDPC 정보어 비트들 및 LDPC 패리티 비트들을 디코딩할 수 있다.
그리고, BCH 디코더(미도시)는 송신 장치(100)의 제1 인코더(111)의 BCH 인코더(미도시)에서 수행된 BCH 인코딩에 대응되는 방식으로 LDPC 디코더(미도시)에서 디코딩된 LDPC 정보어 비트들을 BCH 디코딩하여, 제1 레이어를 통해 전송된 정보어 비트들을 복원할 수 있다.
이와 같은 과정을 통해, 수신 장치(1000)는 제1 레이어 신호를 통해 전송된 정보어 비트들을 수신받을 수 있게 된다.
한편, 인코더(1018)는 디코더(1017)에 의해 복원된 정보어 비트들을 인코딩하여 패리티 비트들을 생성할 수 있다.
이를 위해, 인코더(918)는 LDPC 인코더(미도시) 및 BCH 인코더(미도시)를 포함할 수 있다.
구체적으로, BCH 인코더(미도시)는 송신 장치(100)의 제1 인코더(111)의 BCH 인코더(미도시)에서 수행된 BCH 인코딩 방식으로 정보어 비트들을 BCH 인코딩하여 BCH 패리티 비트들을 생성한다.
그리고, LDPC 인코더(미도시)는 송신 장치(100)의 제1 인코더(111)의 LDPC 인코더(미도시)에서 수행된 LDPC 인코딩 방식으로 정보어 비트들 및 BCH 패리티 비트들을 LDPC 정보어 비트들로 하여, LDPC 정보어 비트들을 LDPC 인코딩하여 LDPC 패리티 비트들을 생성하고, LDPC 정보어 비트들 및 LDPC 정보어 비트들을 포함하는 LDPC 코드워드를 비트 인터리버(1019)로 출력할 수 있다.
이 경우, LDPC 인코더(미도시)는 제1 인코더(111)의 LDPC 인코더(미도시)가 LDPC 인코딩 시 이용했던 패리티 검사 행렬에 기초하여 인코딩을 LDPC 정보어 비트들을 인코딩하여 LDPC 패리티 비트들을 생성할 수 있다.
비트 인터리버(1019)는 인코더(1018)에서 출력되는 비트들을 인터리빙할 수 있다.
구체적으로, 비트 인터리버(1019)는 송신 장치(100)의 제1 비트 인터리버(112)에 대응되는 구성으로, 제1 비트 인터리버(112)에서 수행된 방식과 동일한 방식으로 인코더(1018)에서 출력되는 LDPC 코드워드 비트들을 인터리빙하고, 인터리빙된 LDPC 코드워드 비트들을 성상도 맵퍼(1020)로 출력할 수 있다.
성상도 맵퍼(1020)는 비트 인터리버(1019)에서 출력되는 비트들을 변조하여 성상점들에 맵핑할 수 있다.
구체적으로, 성상도 맵퍼(1020)는 송신 장치(100)의 제1 성상도 맵퍼(113)에 대응되는 구성으로, 제1 성상도 맵퍼(113)에서 수행된 방식과 동일한 방식으로 비트 인터리버(1019)에서 출력되는 비트들을 변조하여 성상점들에 맵핑하고, 성상점들에 대한 신호를 제2 게인 컨트롤러(1021)로 출력할 수 있다.
예를 들어, 제1 성상도 맵퍼(113)에서 QPSK 방식으로 변조를 수행한 경우, 성상도 맵퍼(1020)는 비트 인터리버(1019)에서 출력되는 비트들을 QPSK 방식으로 변조할 수 있다.
제2 게인 컨트롤러(1021)는 성상도 맵퍼(1020)에서 출력되는 신호에 대한 파워를 조절할 수 있다.
구체적으로, 제2 게인 컨트롤러(1021)는 송신 장치(100)의 제1 게인 컨트롤러(130)에 대응되는 구성으로, 성상도 맵퍼(1020)에서 출력되는 신호에 게인 값
Figure 112016100496797-pat00017
을 곱해 성상도 맵퍼(1020)에서 출력되는 신호에 파워를 조절하고, 파워가 조절된 신호를 가산기(1023)로 출력할 수 있다.
지연부(1022)는 타임 디인터리버(1012)에서 출력되는 신호를 딜레이시켜 출력할 수 있다.
구체적으로, 지연부(1022)는 성상도 디맵퍼(1015), 비트 디인터리버(1016), 디코더(1017), 인코더(1018), 비트 인터리버(1019) 및 성상도 맵퍼(1020)에서 신호 처리를 위해 소요되는 시간을 모두 합산한 시간(Delay T)만큼 타임 디인터리버(1012)에서 출력되는 신호를 딜레이시켜 가산기(1023)로 출력할 수 있다.
가산기(1023)는 지연부(1022)에서 출력되는 신호 및 제2 게인 컨트롤러(1021)에서 출력되는 신호를 합하고, 이를 제3 게인 컨트롤러(1024)로 출력할 수 있다. 이에 따라, 가산기(1023)에서 출력되는 신호는 LDM 신호에서 제1 레이어 신호가 제거된 신호 즉, 제2 레이어 신호가 될 수 있다.
제3 게인 컨트롤러(1024)는 가산기(1023)에서 출력되는 신호에 대한 파워를 조절할 수 있다.
구체적으로, 제3 게인 컨트롤러(1024)는 송신 장치(100)의 제2 게인 컨트롤러(140)에 대응되는 구성으로, 가산기(1023)에서 출력되는 신호에 게인 값
Figure 112016100496797-pat00018
을 곱해 가산기(1023)에서 출력되는 신호에 대한 파워를 조절하고, 파워가 조절된 신호를 데이터 선택부(1014)로 출력할 수 있다.
데이터 선택부(1014)는 제1 게인 컨트롤러(1013) 및 제3 게인 컨트롤러(1024)에서 출력되는 신호를 입력받고, 이들 신호 중 하나를 선택하여 출력할 수 있다.
구체적으로, 제2 레이어 신호를 디코딩하는 경우, 데이터 선택부(1014)는 제3 게인 컨트롤러(1024)로부터 입력받은 신호를 성상도 디맵퍼(1015)로 출력할 수 있다.
성상도 디맵퍼(1015)는 데이터 선택부(1014)에서 출력되는 신호를 복조하여, 각 레이어를 통해 전송된 비트들에 대응되는 값들을 생성할 수 있다.
구체적으로, 제2 레이어 신호를 디코딩하는 경우, 성상도 디맵퍼(1015)는 송신 장치(100)의 제2 성상도 맵퍼(123)에서 수행된 변조 방식에 기초하여 데이터 선택부(1014)에서 출력되는 신호를 복조하여 제2 레이어를 통해 전송된 비트들에 대응되는 값들을 생성하고, 이를 비트 디인터리버(1016)으로 출력할 수 있다.
예를 들어, 송신 장치(100)의 제2 성상도 맵퍼(123)가 64-QAM 방식으로 변조를 수행한 경우, 성상도 디맵퍼(1015)는 64-QAM 방식을 이용하여 데이터 선택부(1014)에서 출력되는 신호를 복조하여 성상점들에 맵핑된 비트들에 대응되는 값들을 생성할 수 있다. 다른 예로, 송신 장치(100)의 제2 성상도 맵퍼(123)가 256-QAM 방식으로 변조를 수행한 경우, 성상도 디맵퍼(1015)는 256-QAM 방식을 이용하여 데이터 선택부(1014)에서 출력되는 신호를 복조하여 성상점들에 맵핑된 비트들에 대응되는 값들을 생성할 수 있다.
비트 디인터리버(1016)는 성상도 디맵퍼(1015)에서 출력되는 신호를 디인터리빙할 수 있다.
구체적으로, 제2 레이어 신호를 디코딩하는 경우, 비트 디인터리버(1016)는 송신 장치(100)의 비트 인터리버(122)에서 수행된 동작을 역으로 수행하여, 비트들에 대응되는 값들을 디인터리빙하고 이를 디코더(1017)로 출력할 수 있다.
디코더(1017)는 비트 디인터리버(1016)에서 출력되는 값들을 이용하여 제2 레이어를 통해 전송된 정보어 비트들을 복원할 수 있다.
이 경우, 디코더(1017)는 LDPC 디코더(미도시) 및 BCH 디코더(미도시)를 이용하여 디코딩을 수행할 수 있다.
구체적으로, LDPC 디코더(미도시)는 송신 장치(100)의 제2 인코더(121)의 LDPC 인코더(미도시)에서 수행된 LDPC 인코딩에 대응되는 방식으로 비트 디인터리버(1016)에서 출력되는 값들을 이용하여 LDPC 디코딩을 수행할 수 있다. 즉, LDPC 디코더(미도시)는 제2 인코더(121)의 LDPC 인코더(미도시)에서 LDPC 인코딩 시 이용했던 패리티 검사 행렬에 기초하여 비트 디인터리버(1016)에서 출력되는 값들을 이용하여 LDPC 디코딩을 수행하여, 제2 레이어 신호로부터 LDPC 정보어 비트들 및 LDPC 패리티 비트들을 디코딩할 수 있다.
그리고, BCH 디코더(미도시)는 송신 장치(100)의 제2 인코더(121)의 BCH 인코더(미도시)에서 수행된 BCH 인코딩에 대응되는 방식으로 LDPC 디코더(미도시)에서 디코딩된 LDPC 정보어 비트들을 BCH 디코딩하여, 제2 레이어를 통해 전송된 정보어 비트들을 복원할 수 있다.
이와 같은 과정을 통해, 수신 장치(1000)는 제2 레이어 신호를 통해 전송된 정보어 비트들을 수신받을 수 있게 된다.
상술한 바와 같이 본 발명의 일 실시 예에 따르면, 각 레이어 신호를 처리하기 위한 별도의 FEC 블록을 이용하는 것이 아니라, 하나의 FEC 블록을 통해 각 레이어 신호를 처리한다는 점에서, 하드웨어 측면에서 복잡도가 감소될 수 있다.
한편, 도 9 및 도 10에서는 제1 레이어 신호를 복원하기 위해, 수신된 제1 레이어 신호로부터 복원된 정보어 비트들을 BCH 인코딩하여 BCH 패리티 비트들을 생성하고, 정보어 비트들 및 BCH 패리티 비트들을 포함하는 LDPC 정보어 비트들을 LDPC 인코딩하여 LDPC 패리티 비트들을 생성하고, LDPC 정보어 비트들 및 LDPC 패리티 비트들을 이용하여 제1 레이어에 대응되는 신호를 복원하는 것으로 설명하였으나, 이는 일 예에 불과하다.
즉, 수신 장치(1000)는 LDPC 인코딩만을 수행하여 제1 레이어에 대응되는 신호를 복원할 수도 있다.
구체적으로, 수신 장치(1000)는 별도의 BCH 인코딩을 수행하지 않고, 제1 레이어 신호로부터 디코딩된 LDPC 정보어 비트들을 LDPC 인코딩하여 LDPC 패리티 비트들을 생성하고, LDPC 정보어 비트들 및 LDPC 패리티 비트들을 이용하여 제1 레이어에 대응되는 신호를 복원할 수 있다.
이하에서는 첨부된 도 11 및 도 12를 참조하여 보다 구체적으로 설명하도록 한다.
도 11은 본 발명의 일 실시 예에 따른 수신 장치의 세부 구성을 설명하기 위한 블록도이다.
도 11을 참조하면, 수신 장치(1000)는 타임 디인터리버(1111), 제1 게인 컨트롤러(1112), 제1 성상도 디맵퍼(1113), 비트 디인터리버(1114), 제1 LDPC 디코더(1115-1), 제1 BCH 디코더(1115-2), LDPC 인코더(1116), 비트 인터리버(1117), 성상도 맵퍼(1118), 제2 게인 컨트롤러(1119), 지연부(1120), 가산기(1121), 제3 게인 컨트롤러(1122), 제2 성상도 디맵퍼(1123), 제2 비트 디인터리버(1124) 및 제2 디코더(1125)를 포함할 수 있다.
한편, 도 11에 도시된 타임 디인터리버(1111), 제1 게인 컨트롤러(1112), 제1 성상도 디맵퍼(1113), 비트 디인터리버(1114), 비트 인터리버(1117), 성상도 맵퍼(1118), 제2 게인 컨트롤러(1119), 지연부(1120), 가산기(1121), 제3 게인 컨트롤러(1122), 제2 성상도 디맵퍼(1123), 제2 비트 디인터리버(1124) 및 제2 디코더(1125)는 도 9에서 설명한 타임 디인터리버(911), 제1 게인 컨트롤러(912), 제1 성상도 디맵퍼(913), 비트 디인터리버(914), 비트 인터리버(917), 성상도 맵퍼(918), 제2 게인 컨트롤러(919), 지연부(920), 가산기(921), 제3 게인 컨트롤러(922), 제2 성상도 디맵퍼(923), 제2 비트 디인터리버(924) 및 제2 디코더(925)와 동일한 동작을 수행한다는 점에서 구체적인 설명은 생략하도록 한다.
다만, 도 11에서는 LDPC 인코딩만을 수행하여 제1 레이어에 대응되는 신호를 복원한다는 점에서, 지연부(1120)는 제1 성상도 디맵퍼(1113), 제1 비트 디인터리버(1114), 제1 LDPC 디코더(1115), LDPC 인코더(1116), 비트 인터리버(1117) 및 성상도 맵퍼(1118)에서 신호 처리를 위해 소요되는 시간을 모두 합산한 시간(Delay T)만큼 타임 디인터리버(1111)에서 출력되는 신호를 딜레이시키게 된다.
한편, 제1 LDPC 디코더(1115-1)는 송신 장치(100)의 제1 인코더(111)의 LDPC 인코더(미도시)에서 수행된 LDPC 인코딩에 대응되는 방식으로 제1 비트 디인터리버(1114)에서 출력되는 값들을 이용하여 LDPC 디코딩을 수행할 수 있다. 즉, 제1 LDPC 디코더(1115-1)는 제1 인코더(111)의 LDPC 인코더(미도시)가 LDPC 인코딩 시 이용했던 패리티 검사 행렬에 기초하여 제1 비트 디인터리버(1111)에서 출력되는 값들을 이용하여 LDPC 디코딩을 수행하여, 제1 레이어 신호로부터 LDPC 정보어 비트들 및 LDPC 패리티 비트들을 디코딩할 수 있다.
그리고, 제1 BCH 디코더(1115-2)는 송신 장치(100)의 제1 인코더(111)의 BCH 인코더(미도시)에서 수행된 BCH 인코딩에 대응되는 방식으로 제1 LDPC 디코더(1115-1)에서 디코딩된 LDPC 정보어 비트들을 BCH 디코딩하여, 제1 레이어를 통해 전송된 정보어 비트들을 복원할 수 있다.
한편, LDPC 인코더(1116)는 제1 LDPC 디코더(1115-1)에 의해 디코딩된 LDPC 정보어 비트들을 인코딩하여 LDPC 패리티 비트들을 생성할 수 있다.
구체적으로, LDPC 인코더(1116)는 송신 장치(100)의 제1 인코더(111)의 LDPC 인코더(미도시)에서 수행된 LDPC 인코딩 방식으로 LDPC 정보어 비트들을 LDPC 인코딩하여 LDPC 패리티 비트들을 생성하고, LDPC 정보어 비트들 및 LDPC 패리티 비트들을 포함하는 LDPC 코드워드를 비트 인터리버(1117)로 출력할 수 있다.
이 경우, LDPC 인코더(116)는 제1 인코더(111)의 LDPC 인코더(미도시)가 LDPC 인코딩 시 이용했던 패리티 검사 행렬에 기초하여 인코딩을 LDPC 정보어 비트들을 인코딩하여 LDPC 패리티 비트들을 생성할 수 있다.
도 12는 본 발명의 일 실시 예에 따른 수신 장치의 세부 구성을 설명하기 위한 블록도이다.
도 12를 참조하면, 수신 장치(1000)는 버퍼(1211), 타임 디인터리버(1212), 제1 게인 컨트롤러(1213), 데이터 선택부(1214), 성상도 디맵퍼(1215), 비트 디인터리버(1216), LDPC 디코더(1217-1), BCH 디코더(1217-1), LDPC 인코더(1218), 비트 인터리버(1219), 성상도 맵퍼(1220), 제2 게인 컨트롤러(1221), 지연부(1222), 가산기(1223) 및 제3 게인 컨트롤러(1224)를 포함할 수 있다.
한편, 도 12에 도시된 버퍼(1211), 타임 디인터리버(1212), 제1 게인 컨트롤러(1213), 데이터 선택부(1214), 성상도 디맵퍼(1215), 비트 디인터리버(1216), 비트 인터리버(1219), 성상도 맵퍼(1220), 제2 게인 컨트롤러(1221), 지연부(1222), 가산기(1223) 및 제3 게인 컨트롤러(1224)는 도 10에서 설명한 버퍼(1011), 타임 디인터리버(1012), 제1 게인 컨트롤러(1013), 데이터 선택부(1014), 성상도 디맵퍼(1015), 비트 디인터리버(1016), 비트 인터리버(1019), 성상도 맵퍼(1020), 제2 게인 컨트롤러(1021), 지연부(1022), 가산기(1023) 및 제3 게인 컨트롤러(1024)와 동일한 동작을 수행한다는 점에서 구체적인 설명은 생략하도록 한다.
다만, 도 12에서는 LDPC 인코딩만을 수행하여 제1 레이어에 대응되는 신호를 복원한다는 점에서, 지연부(1222)는 성상도 디맵퍼(1215), 비트 디인터리버(1216), LDPC 디코더(1217-1), LDPC 인코더(1218), 비트 인터리버(1219) 및 성상도 맵퍼(1220)에서 신호 처리를 위해 소요되는 시간을 모두 합산한 시간(Delay T)만큼 타임 디인터리버(1212)에서 출력되는 신호를 딜레이시키게 된다.
한편, 제1 레이어 신호를 디코딩하는 경우, LDPC 디코더(1217-1) 및 BCH 디코더(1217-2)는 제1 레이어를 통해 전송된 정보어 비트들을 복원할 수 있다.
구체적으로, LDPC 디코더(1217-1)는 송신 장치(100)의 제1 인코더(111)의 LDPC 인코더(미도시)에서 수행된 LDPC 인코딩에 대응되는 방식으로 비트 디인터리버(1216)에서 출력되는 값들을 이용하여 LDPC 디코딩을 수행할 수 있다. 즉, LDPC 디코더(1217-1)는 제1 인코더(111)의 LDPC 인코더(미도시)가 LDPC 인코딩 시 이용했던 패리티 검사 행렬에 기초하여 비트 디인터리버(1216)에서 출력되는 값들을 이용하여 LDPC 디코딩을 수행하여, 제1 레이어 신호로부터 LDPC 정보어 비트들 및 LDPC 패리티 비트들을 디코딩할 수 있다.
그리고, BCH 디코더(1217-2)는 송신 장치(100)의 제1 인코더(111)의 BCH 인코더(미도시)에서 수행된 BCH 인코딩에 대응되는 방식으로 LDPC 디코더(1217-1)에서 디코딩된 LDPC 정보어 비트들을 BCH 디코딩하여, 제1 레이어를 통해 전송된 정보어 비트들을 복원할 수 있다.
한편, 제2 레이어 신호를 디코딩하는 경우, LDPC 디코더(1217-1) 및 BCH 디코더(1217-2)는 제2 레이어를 통해 전송된 정보어 비트들을 복원할 수 있다.
구체적으로, LDPC 디코더(1217-1)는 송신 장치(100)의 제2 인코더(121)의 LDPC 인코더(미도시)에서 수행된 LDPC 인코딩에 대응되는 방식으로 비트 디인터리버(1216)에서 출력되는 값들을 이용하여 LDPC 디코딩을 수행할 수 있다. 즉, LDPC 디코더(1217-1)는 제2 인코더(121)의 LDPC 인코더(미도시)가 LDPC 인코딩 시 이용했던 패리티 검사 행렬에 기초하여 비트 디인터리버(1216)에서 출력되는 값들을 이용하여 LDPC 디코딩을 수행하여, 제2 레이어 신호로부터 LDPC 정보어 비트들 및 LDPC 패리티 비트들을 디코딩할 수 있다.
그리고, BCH 디코더(1217-2)는 송신 장치(100)의 제2 인코더(121)의 BCH 인코더(미도시)에서 수행된 BCH 인코딩에 대응되는 방식으로 LDPC 디코더(1217-1)에서 디코딩된 LDPC 정보어 비트들을 BCH 디코딩하여, 제2 레이어를 통해 전송된 정보어 비트들을 복원할 수 있다.
한편, LDPC 인코더(1218)는 LDPC 디코더(1217-1)에 의해 디코딩된 LDPC 정보어 비트들을 인코딩하여 LDPC 패리티 비트들을 생성할 수 있다.
구체적으로, LDPC 인코더(1218)는 송신 장치(100)의 제1 인코더(111)의 LDPC 인코더(미도시)에서 수행된 LDPC 인코딩 방식으로 LDPC 정보어 비트들을 LDPC 인코딩하여 LDPC 패리티 비트들을 생성하고, LDPC 정보어 비트들 및 LDPC 패리티 비트들을 포함하는 LDPC 코드워드를 비트 인터리버(1219)로 출력할 수 있다.
이 경우, LDPC 인코더(1218)는 제1 인코더(111)의 LDPC 인코더(미도시)가 LDPC 인코딩 시 이용했던 패리티 검사 행렬에 기초하여 인코딩을 LDPC 정보어 비트들을 인코딩하여 LDPC 패리티 비트들을 생성할 수 있다.
이상과 같이, 도 11 및 도 12에서 설명한 방식에 따르면, 별도의 BCH 인코딩을 수행하지 않고, 제1 레이어 신호로부터 디코딩된 LDPC 정보어 비트들을 LDPC 인코딩하여 제1 레이어에 대응되는 신호를 복원한다는 점에서, 제2 레이어 신호 복원에 소요되는 시간을 단축할 수 있다.
한편, 도 9 내지 도 12에서 LDPC 인코더는 LDPC 인코딩을 통해 모든 LDPC 패리티 비트들을 생성하게 된다.
다만, 도 9 내지 도 12에서 LDPC 인코더는 패리티 검사 행렬에서 디그리가 1인 컬럼에 대응되는 LDPC 패리티 비트들만을 생성할 수 있고, 비트 인터리버는 LDPC 정보어 비트들, LDPC 인코더에 의해 생성된 LDPC 패리티 비트들 및 LDPC 디코더에 의해 디코딩된 LDPC 패리티 비트들 중에서 디그리가 1인 컬럼을 제외한 나머지 컬럼에 대응되는 LDPC 패리티 비트들로 구성된 LDPC 코드워드 비트들을 인터리빙할 수도 있다.
예를 들어, 송신 장치(100)에서 LDPC 인코딩 시 이용한 패리티 검사 행렬의 구조는 도 5와 같다는 점에서, LDPC 인코더는 패리티 검사 행렬에서 디그리가 1인 컬럼 즉, 제2 패리티 부분 행렬에 대응되는 제2 LDPC 패리티 비트들 (p0',p1',...,pN-K-g-1')을 생성하게 된다.
여기에서, LDPC 정보어 비트들이 (i0,i1,...,iK -1)이고, LDPC 패리티 비트들 중 제2 LDPC 패리티 비트들을 제외한 나머지 LDPC 패리티 비트들 즉, 제1 LDPC 패리티 비트들이 (p0,p1,...,pg -1)인 경우를 가정한다.
이 경우, 비트 인터리버는 LDPC 정보어 비트들 (i0,i1,...,iK -1), LDPC 디코더에 의해 디코딩된 LDPC 패리티 비트들 중에서 제1 LDPC 패리티 비트들 (p0,p1,...,pg-1) 및 LDPC 인코딩에 의해 생성된 제2 LDPC 패리티 비트들 (p0',p1',...,pN-K-g-1')을 포함하는 LDPC 코드워드 비트들 (i0,i1,...,iK -1,p0,p1,...,pg-1,p0',p1',...,pN-K-g-1')을 인터리빙하고, 성상도 맵퍼는 인터리빙된 LDPC 코드워드 비트들을 변조하여 성상점들에 맵핑하여, 제1 레이어에 대응되는 신호를 생성할 수 있다.
한편, 상술한 예에서는 제1 레이어에 대응되는 신호를 복원하기 위해, LDPC 인코딩을 통해 LDPC 패리티 비트들을 생성하는 것으로 설명하였으나, 이는 일 예에 불과하다. 즉, 도 13 내지 도 16과 같이, 별도의 LDPC 인코딩 없이, 제1 레이어에 대응되는 신호를 복원할 수도 있다.
일 예로, 도 13 및 도 14와 같이, 별도의 LDPC 인코딩 없이 제1 LDPC 디코더에 의해 디코딩된 LDPC 패리티 비트들을 이용하여 제1 레이어에 대응되는 신호를 복원할 수 있다.
도 13은 본 발명의 일 실시 예에 따른 송신 장치의 세부 구성을 설명하기 위한 블록도이다.
도 13을 참조하면, 수신 장치(1000)는 타임 디인터리버(1311), 제1 게인 컨트롤러(1312), 제1 성상도 디맵퍼(1313), 비트 디인터리버(1314), 제1 LDPC 디코더(1315-1), 제1 BCH 디코더(1315-2), 비트 인터리버(1317), 성상도 맵퍼(1318), 제2 게인 컨트롤러(1319), 지연부(1320), 가산기(1321), 제3 게인 컨트롤러(1322), 제2 성상도 디맵퍼(1323), 제2 비트 디인터리버(1324) 및 제2 디코더(1325)를 포함할 수 있다.
한편, 도 13에 도시된 타임 디인터리버(1311), 제1 게인 컨트롤러(1312), 제1 성상도 디맵퍼(1313), 비트 디인터리버(1314), 제1 LDPC 디코더(1315-1), 제1 BCH 디코더(1315-2), 성상도 맵퍼(1318), 제2 게인 컨트롤러(1319), 지연부(1320), 가산기(1321), 제3 게인 컨트롤러(1322), 제2 성상도 디맵퍼(1323), 제2 비트 디인터리버(1324) 및 제2 디코더(1325)는 도 11에서 설명한 타임 디인터리버(1111), 제1 게인 컨트롤러(1112), 제1 성상도 디맵퍼(1113), 비트 디인터리버(1114), 제1 LDPC 디코더(1115-1), 제1 BCH 디코더(1115-2), 성상도 맵퍼(1118), 제2 게인 컨트롤러(1119), 지연부(1120), 가산기(1121), 제3 게인 컨트롤러(1122), 제2 성상도 디맵퍼(1123), 제2 비트 디인터리버(1124) 및 제2 디코더(1125)와 동일한 동작을 수행한다는 점에서 구체적인 설명은 생략하도록 한다.
다만, 도 13에서는 별도의 LDPC 인코딩 없이 제1 레이어에 대응되는 신호를 복원한다는 점에서, 지연부(1320)는 제1 성상도 디맵퍼(1313), 제1 비트 디인터리버(1314), 제1 LDPC 디코더(1315), 비트 인터리버(1317) 및 성상도 맵퍼(1318)에서 신호 처리를 위해 소요되는 시간을 모두 합산한 시간(Delay T)만큼 타임 디인터리버(1311)에서 출력되는 신호를 딜레이시키게 된다.
비트 인터리버(1317)는 제1 LDPC 디코더(1315-1)에서 출력되는 비트들을 인터리빙할 수 있다.
구체적으로, 비트 인터리버(1317)는 송신 장치(100)의 제1 비트 인터리버(112)에서 수행된 방식과 동일한 방식으로 제1 LDPC 디코더(1315-1)에 의해 디코딩된 LDPC 정보어 비트들 및 LDPC 패리리 비트들을 포함하는 LDPC 코드워드 비트들을 인터리빙하고, 인터리빙된 LDPC 코드워드 비트들을 성상도 맵퍼(1318)로 출력할 수 있다.
도 14는 본 발명의 일 실시 예에 따른 수신 장치의 세부 구성을 설명하기 위한 블록도이다.
도 14를 참조하면, 수신 장치(1000)는 버퍼(1411), 타임 디인터리버(1412), 제1 게인 컨트롤러(1413), 데이터 선택부(1414), 성상도 디맵퍼(1415), 비트 디인터리버(1416), LDPC 디코더(1417-1), BCH 디코더(1417-1), LDPC 인코더(1418), 비트 인터리버(1419), 성상도 맵퍼(1420), 제2 게인 컨트롤러(1421), 지연부(1422), 가산기(1423) 및 제3 게인 컨트롤러(1424)를 포함할 수 있다.
한편, 도 14에 도시된 버퍼(1411), 타임 디인터리버(1412), 제1 게인 컨트롤러(1413), 데이터 선택부(1414), 성상도 디맵퍼(1415), 비트 디인터리버(1416), LDPC 디코더(1417-1), BCH 디코더(1417-1), 성상도 맵퍼(1420), 제2 게인 컨트롤러(1421), 지연부(1422), 가산기(1423) 및 제3 게인 컨트롤러(1424)는 도 12에서 설명한 버퍼(1211), 타임 디인터리버(1212), 제1 게인 컨트롤러(1213), 데이터 선택부(1214), 성상도 디맵퍼(1215), 비트 디인터리버(1216), LDPC 디코더(1217-1), BCH 디코더(1217-1), 성상도 맵퍼(1220), 제2 게인 컨트롤러(1221), 지연부(1222), 가산기(1223) 및 제3 게인 컨트롤러(1224)와 동일한 동작을 수행한다는 점에서 구체적인 설명은 생략하도록 한다.
다만, 도 14에서는 별도의 LDPC 인코딩 없이 디코딩된 비트들을 이용하여 제1 레이어에 대응되는 신호를 복원한다는 점에서, 지연부(1422)는 성상도 디맵퍼(1415), 비트 디인터리버(1416), LDPC 디코더(1417-1), 비트 인터리버(1419), 성상도 맵퍼(1420)에서 신호 처리를 위해 소요되는 시간을 모두 합산한 시간(Delay T)만큼 타임 디인터리버(1412)에서 출력되는 신호를 딜레이시키게 된다.
비트 인터리버(1419)는 제1 LDPC 디코더(1315-1)에서 출력되는 비트들을 인터리빙할 수 있다.
구체적으로, 비트 인터리버(1419)는 송신 장치(100)의 제1 비트 인터리버(112)에서 수행된 방식과 동일한 방식으로 제1 LDPC 디코더(1417-1)에 의해 디코딩된 LDPC 정보어 비트들 및 LDPC 패리리 비트들을 포함하는 LDPC 코드워드 비트들을 인터리빙하고, 인터리빙된 LDPC 코드워드 비트들을 성상도 맵퍼(1420)로 출력할 수 있다.
이상과 같이, 도 13 및 도 14에서 설명한 방식에 따르면, 별도의 LDPC 인코딩을 수행하지 않고, 제1 레이어 신호로부터 디코딩된 LDPC 정보어 비트들 및 LDPC 패리티 비트들을 이용하여 제1 레이어에 대응되는 신호를 복원한다는 점에서, 제2 레이어 신호 복원에 소요되는 시간을 단축할 수 있다.
다른 예로, 도 15 및 도 16과 같이, 별도의 LDPC 인코딩 없이 성상도 디맵퍼에 의해 디맵핑된 값들을 이용하여 제1 레이어에 대응되는 신호를 복원할 수 있다.
도 15는 본 발명의 일 실시 예에 따른 송신 장치의 세부 구성을 설명하기 위한 블록도이다.
도 15를 참조하면, 수신 장치(1000)는 타임 디인터리버(1511), 제1 게인 컨트롤러(1512), 제1 성상도 디맵퍼(1513), 비트 디인터리버(1514), 제1 디코더(1515), 성상도 맵퍼(1518), 제2 게인 컨트롤러(1519), 지연부(1520), 가산기(1521), 제3 게인 컨트롤러(1522), 제2 성상도 디맵퍼(1523), 제2 비트 디인터리버(1524) 및 제2 디코더(1525)를 포함할 수 있다.
한편, 도 15에 도시된 타임 디인터리버(1511), 제1 게인 컨트롤러(1512), 제1 성상도 디맵퍼(1513), 비트 디인터리버(1514), 제1 디코더(1515), 제2 게인 컨트롤러(1519), 지연부(1520), 가산기(1521), 제3 게인 컨트롤러(1522), 제2 성상도 디맵퍼(1523), 제2 비트 디인터리버(1524) 및 제2 디코더(1525)는 도 9에서 설명한 타임 디인터리버(911), 제1 게인 컨트롤러(912), 제1 성상도 디맵퍼(913), 비트 디인터리버(914), 제1 디코더(915), 제2 게인 컨트롤러(919), 지연부(920), 가산기(921), 제3 게인 컨트롤러(922), 제2 성상도 디맵퍼(923), 제2 비트 디인터리버(924) 및 제2 디코더(925)와 동일한 동작을 수행한다는 점에서 구체적인 설명은 생략하도록 한다.
다만, 도 11에서는 별도의 LDPC 인코딩 없이 디맵핑된 값들을 이용하여 제1 레이어에 대응되는 신호를 복원한다는 점에서, 지연부(1520)는 제1 성상도 디맵퍼(1513) 및 성상도 맵퍼(1518)에서 신호 처리를 위해 소요되는 시간을 모두 합산한 시간(Delay T)만큼 타임 디인터리버(1511)에서 출력되는 신호를 딜레이시키게 된다.
성상도 맵퍼(1518)는 제1 성상도 디맵퍼(1513)에서 출력되는 값들을 변조하여 성상점들에 맵핑할 수 있다.
구체적으로, 성상도 맵퍼(1518)는 송신 장치(100)의 제1 성상도 맵퍼(113)에서 수행한 방식과 동일한 방식으로 제1 성상도 디맵퍼(1513)에서 출력되는 값들을 변조하여 성상점들에 맵핑하고, 성상점들에 대한 신호를 제2 게인 컨트롤러(1519)로 출력할 수 있다.
도 16은 본 발명의 일 실시 예에 따른 송신 장치의 세부 구성을 설명하기 위한 블록도이다.
도 16을 참조하면, 수신 장치(1000)는 버퍼(1611), 타임 디인터리버(1612), 제1 게인 컨트롤러(1613), 데이터 선택부(1614), 성상도 디맵퍼(1615), 비트 디인터리버(1616), 디코더(1617), 성상도 맵퍼(1620), 제2 게인 컨트롤러(1621), 지연부(1622), 가산기(1623) 및 제3 게인 컨트롤러(1624)를 포함할 수 있다.
한편, 도 16에 도시된 버퍼(1611), 타임 디인터리버(1612), 제1 게인 컨트롤러(1613), 데이터 선택부(1614), 성상도 디맵퍼(1615), 비트 디인터리버(1616), 디코더(1617), 제2 게인 컨트롤러(1621), 지연부(1622), 가산기(1623) 및 제3 게인 컨트롤러(1624)는 도 10에서 설명한 버퍼(1011), 타임 디인터리버(1012), 제1 게인 컨트롤러(1013), 데이터 선택부(1014), 성상도 디맵퍼(1015), 비트 디인터리버(1016), 디코더(1017), 인코더(1018), 비트 인터리버(1019), 제2 게인 컨트롤러(1021), 지연부(1022), 가산기(1023) 및 제3 게인 컨트롤러(1024)와 동일한 동작을 수행한다는 점에서 구체적인 설명은 생략하도록 한다.
다만, 도 16에서는 별도의 LDPC 인코딩 없이 디맵핑된 값들을 이용하여 제1 레이어에 대응되는 신호를 복원한다는 점에서, 지연부(1622)는 제1 성상도 디맵퍼(1615) 및 성상도 맵퍼(1620)에서 신호 처리를 위해 소요되는 시간을 모두 합산한 시간(Delay T)만큼 타임 디인터리버(1612)에서 출력되는 신호를 딜레이시키게 된다.
성상도 맵퍼(1620)는 제1 성상도 디맵퍼(1615)에서 출력되는 값들을 변조하여 성상점들에 맵핑할 수 있다.
구체적으로, 성상도 맵퍼(1620)는 송신 장치(100)의 제1 성상도 맵퍼(113)에서 수행한 방식과 동일한 방식으로 제1 성상도 디맵퍼(1615)에서 출력되는 값들을 변조하여 성상점들에 맵핑하고, 성상점들에 대한 신호를 제2 게인 컨트롤러(1621)로 출력할 수 있다.
이상과 같이, 도 15 및 도 16에서 설명한 방식에 따르면, 별도의 LDPC 인코딩을 수행하지 않고, 제1 레이어 신호로부터 복조된 값들을 이용하여 제1 레이어에 대응되는 신호를 복원한다는 점에서, 제2 레이어 신호 복원에 소요되는 시간을 단축할 수 있다.
한편, 도 9 내지 도 16에 기재된 No,UL은 LDM 신호에서 제1 레이어 신호를 통해 전송된 비트들을 복원할 때, LDM 신호에 포함된 잡음의 분산을 나타내고, No, LL은 제2 레이어 신호를 통해 전송된 비트들을 복원할 때, LDM 신호에서 제1 레이어 신호가 제거된 신호에 포함된 잡음의 분산을 나타낸다. 한편, Es는 PUL, PLL로 스케일링되기 전의 성상도 맵퍼의 출력 신호의 파워이고, NO는 현재 신호를 성상도 디맵퍼에서 검출할 때 필요한 유효 잡음 분산(Effective Noise Variance)를 나타낸다.
이에 따라, 성상도 디맵퍼는 신호 및 채널 성분을 제외한 값을 잡음 분산으로 하여, 신호에서 잡음을 제거하고, 각 레이어를 통해 전송된 비트들에 대응되는 값들을 생성할 수 있다.
한편, 상술한 예들에서는 LDM 신호에서 제1 레이어 신호를 써치하여 복조하고, LDM 신호에서 제1 레이어에 대응되는 신호가 제거된 신호 즉, 제2 레이어 신호를 복조하게 된다.
하지만, 본 발명의 일 실시 예에 따르면, LDM 신호로부터 제1 레이어 신호 및 제2 레이어 신호 모두를 써치하여, LDM 신호로부터 제1 레이어 신호 및 제2 레이어 신호를 한 번에 복조할 수도 있으며, 이와 같은 풀 써치를 통해 제1 레이어 신호 및 제2 레이어 신호를 한 번에 복조한 경우, 각 레이어를 통해 전송된 정보어 비트들을 복원하는 방법에 대해 보다 구체적으로 설명하도록 한다.
도 17은 본 발명의 일 실시 예에 따른 수신 장치의 세부 구성을 설명하기 위한 블록도이다.
도 17을 참조하면, 수신 장치(1000)는 타임 디인터리버(1711), 조인트 성상도 디맵퍼(1712), 데이터 선택부(1713), 비트 디인터리버(1714), 디코더(1715) 및 버퍼(1716)를 포함한다.
타임 디인터리버(1711)는 OFDM 프레임의 심볼로부터 디맵핑된 셀들을 디인터리빙한다.
구체적으로, 타임 디인터리버(1711)는 송신 장치(100)의 타임 인터리버(160)에 대응되는 구성으로, 타임 인터리버(160)에서 수행된 동작을 역으로 수행할 수 있다. 즉, 타임 디인터리버(1711)는 심볼의 서브 캐리어로부터 디매핑된 셀들을 디인터리빙하고, 디인터리빙된 셀들을 조인트 성상도 디맵퍼(1712) 및 버퍼(1713)로 출력할 수 있다.
조인트 성상도 디맵퍼(1712)는 타임 디인터리버(1711)에서 출력되는 신호를 복조하여, 제1 및 제2 레이어를 통해 전송된 비트들에 대응되는 값들을 생성할 수 있다.
구체적으로, 조인트 성상도 디맵퍼(1712)는 송신 장치(100)의 제1 성상도 맵퍼(113) 및 제2 성상도 맵퍼(123)에서 수행된 변조 방식에 기초하여 타임 디인터리버(1711)에서 출력되는 신호에 대한 풀 써치를 수행하여 제1 레이어 신호 및 제2 레이어 신호에 대응되는 성상점들을 써치하고, 이들을 복조하여 제1 및 제2 레이어를 통해 전송된 비트들에 대응되는 값들을 생성할 수 있다.
여기에서, 송신 장치(100)에서 전송한 비트들에 대응되는 값은 통상적으로 수신된 비트가 0일 확률과 1일 확률에 기초하여 계산되는 값으로서 각각의 확률 자체를 각 비트에 대응되는 값으로 사용할 수도 있으며, 다른 일 예로서 LR, LLR 값일 수도 있다.
구체적으로, LR 값은 송신 장치(100)에서 전송한 비트가 0일 확률과 1일 확률의 비율을 의미하며, LLR 값은 송신 장치(100)에서 전송한 비트가 0일 확률과 1일 확률의 비율에 Log를 취한 값으로 나타낼 수 있다.
한편, 상술한 예에서는 LR 값 또는 LLR 값을 이용하는 것으로 설명하였으나, 이는 일 예이고, 수신된 신호 자체를 이용할 수도 있다.
그리고, 조인트 성상도 디맵퍼(1712)는 제1 레이어를 통해 전송된 비트들에 대응되는 값들을 데이터 선택부(1713)로 출력하고, 제2 레이어를 통해 전송된 비트들에 대응되는 값들을 버퍼(1716)로 출력할 수 있다.
데이터 선택부(1713)는 조인트 성상도 디맵퍼(1712) 및 버퍼(1716)에서 출력되는 신호를 입력받고, 이들 신호 중 하나를 선택하여 출력할 수 있다.
구체적으로, 제1 레이어 신호를 디코딩하는 경우, 데이터 선택부(1713)는 조인트 성상도 디맵퍼(1712)로부터 입력받은 신호를 비트 디인터리버(1714)로 출력할 수 있다.
비트 디인터리버(1714)는 데이터 선택부(1713)에서 출력되는 신호를 디인터리빙할 수 있다.
구체적으로, 제1 레이어 신호를 디코딩하는 경우, 비트 디인터리버(1714)는 송신 장치(100)의 제1 비트 인터리버(112)에서 수행된 동작을 역으로 수행하여, 비트들에 대응되는 값들을 디인터리빙하고 이를 디코더(1715)로 출력할 수 있다.
디코더(1715)는 비트 디인터리버(1714)에서 출력되는 값들을 이용하여 제1 레이어를 통해 전송된 정보어 비트들을 복원할 수 있다.
이를 위해, 디코더(1715)는 LDPC 디코더(미도시) 및 BCH 디코더(미도시)를 포함할 수 있다.
구체적으로, LDPC 디코더(미도시)는 송신 장치(100)의 제1 인코더(111)의 LDPC 인코더(미도시)에서 수행된 LDPC 인코딩에 대응되는 방식으로 비트 디인터리버(1714)에서 출력되는 값들을 이용하여 LDPC 디코딩을 수행할 수 있다. 즉, LDPC 디코더(미도시)는 제1 인코더(111)의 LDPC 인코더(미도시)가 LDPC 인코딩 시 이용했던 패리티 검사 행렬에 기초하여 비트 디인터리버(1714)에서 출력되는 값들을 이용하여 LDPC 디코딩을 수행하여, 제1 레이어 신호로부터 LDPC 정보어 비트들 및 LDPC 패리티 비트들을 디코딩할 수 있다.
그리고, BCH 디코더(미도시)는 송신 장치(100)의 제1 인코더(111)의 BCH 인코더(미도시)에서 수행된 BCH 인코딩에 대응되는 방식으로 LDPC 디코더(미도시)에서 디코딩된 LDPC 정보어 비트들을 BCH 디코딩하여, 제1 레이어를 통해 전송된 정보어 비트들을 복원할 수 있다.
이와 같은 과정을 통해, 수신 장치(1000)는 제1 레이어 신호를 통해 전송된 정보어 비트들을 수신받을 수 있게 된다.
버퍼(1716)는 조인트 성상도 디맵퍼(1712)에서 출력되는 신호를 저장하고, 제1 레이어 신호에 대한 디코딩이 완료되면 저장된 신호를 데이터 선택부(1713)로 출력할 수 있다.
구체적으로, 버퍼(1716)는 OFDM 프레임의 심볼의 k 번째 서브 캐리어로부터 디맵핑된 셀들에 기초하여 생성된 제2 레이어 신호에 대응되는 값들을 조인트 성상도 디맵퍼(1712)로부터 입력받아 저장하고, k 번째 서브 캐리어를 통해 전송된 제1 레이어 신호에 대한 디코딩이 완료되어 제1 레이어를 통해 전송된 정보어 비트들에 대한 복원이 완료되면, k 번째 서브 캐리어로부터 디맵핑된 셀들에 기초하여 생성된 제2 레이어 신호에 대응되는 값들을 데이터 선택부(1713)로 출력할 수 있다.
데이터 선택부(1713)는 조인트 성상도 디맵퍼(1712) 및 버퍼(1716)에서 출력되는 신호를 입력받고, 이들 신호 중 하나를 선택하여 출력할 수 있다.
구체적으로, 제2 레이어 신호를 디코딩하는 경우, 데이터 선택부(1713)는 조인트 버퍼(1716)로부터 입력받은 신호를 비트 디인터리버(1714)로 출력할 수 있다.
비트 디인터리버(1714)는 데이터 선택부(1713)에서 출력되는 신호를 디인터리빙할 수 있다.
구체적으로, 제2 레이어 신호를 디코딩하는 경우, 비트 디인터리버(1714)는 송신 장치(100)의 제2 비트 인터리버(122)에서 수행된 동작을 역으로 수행하여, 비트들에 대응되는 값들을 디인터리빙하고 이를 디코더(1715)로 출력할 수 있다.
디코더(1715)는 비트 디인터리버(1714)에서 출력되는 값들을 이용하여 제2 레이어를 통해 전송된 정보어 비트들을 복원할 수 있다.
이를 위해, 디코더(1715)는 LDPC 디코더(미도시) 및 BCH 디코더(미도시)를 포함할 수 있다.
구체적으로, LDPC 디코더(미도시)는 송신 장치(100)의 제2 인코더(121)의 LDPC 인코더(미도시)에서 수행된 LDPC 인코딩에 대응되는 방식으로 비트 디인터리버(1714)에서 출력되는 값들을 이용하여 LDPC 디코딩을 수행할 수 있다. 즉, LDPC 디코더(미도시)는 제2 인코더(121)의 LDPC 인코더(미도시)가 LDPC 인코딩 시 이용했던 패리티 검사 행렬에 기초하여 비트 디인터리버(1714)에서 출력되는 값들을 이용하여 LDPC 디코딩을 수행하여, 제2 레이어 신호로부터 LDPC 정보어 비트들 및 LDPC 패리티 비트들을 디코딩할 수 있다.
그리고, BCH 디코더(미도시)는 송신 장치(100)의 제2 인코더(121)의 BCH 인코더(미도시)에서 수행된 BCH 인코딩에 대응되는 방식으로 LDPC 디코더(미도시)에서 디코딩된 LDPC 정보어 비트들을 BCH 디코딩하여, 제2 레이어를 통해 전송된 정보어 비트들을 복원할 수 있다.
이와 같은 과정을 통해, 수신 장치(1000)는 제2 레이어 신호를 통해 전송된 정보어 비트들을 수신받을 수 있게 된다.
도 18은 본 발명의 일 실시 예에 따른 수신 장치의 세부 구성을 설명하기 위한 블록도이다.
도 18을 참조하면, 수신 장치(1000)는 타임 디인터리버(1811), 조인트 성상도 디맵퍼(1812), 제1 비트 디인터리버(1813), 제1 디코더(1814), 제2 비트 디인터리버(1814) 및 제2 디코더(1815)를 포함할 수 있다.
타임 디인터리버(1811)는 OFDM 프레임의 심볼로부터 디맵핑된 셀들을 디인터리빙한다.
구체적으로, 타임 디인터리버(1811)는 송신 장치(100)의 타임 인터리버(160)에 대응되는 구성으로, 타임 인터리버(160)에서 수행된 동작을 역으로 수행할 수 있다. 즉, 타임 디인터리버(1811)는 심볼의 서브 캐리어로부터 디매핑된 셀들을 디인터리빙하고, 디인터리빙된 셀들을 조인트 성상도 디맵퍼(1812)로 출력할 수 있다.
조인트 성상도 디맵퍼(1812)는 타임 디인터리버(1811)에서 출력되는 신호를 복조하여, 제1 및 제2 레이어를 통해 전송된 비트들에 대응되는 값들을 생성할 수 있다.
구체적으로, 조인트 성상도 디맵퍼(1812)는 송신 장치(100)의 제1 성상도 맵퍼(113) 및 제2 성상도 맵퍼(123)에서 수행된 변조 방식에 기초하여 타임 디인터리버(1811)에서 출력되는 신호에 대한 풀 써치를 수행하여 제1 레이어 신호 및 제2 레이어 신호에 대응되는 성상점들을 써치하고, 이들을 복조하여 제1 및 제2 레이어를 통해 전송된 비트들에 대응되는 값들을 생성할 수 있다.
그리고, 조인트 성상도 디맵퍼(1812)는 제1 레이어를 통해 전송된 비트들에 대응되는 값들을 제1 비트 디인터리버(1813)로 출력하고, 제2 레이어를 통해 전송된 비트들에 대응되는 값들을 제2 비트 디인터리버(1815)로 출력할 수 있다.
제1 비트 디인터리버(1813)는 조인트 성상도 디맵퍼(1812)에서 출력되는 신호를 디인터리빙할 수 있다.
구체적으로, 제1 비트 디인터리버(1813)는 송신 장치(100)의 제1 비트 인터리버(112)에서 수행된 동작을 역으로 수행하여, 비트들에 대응되는 값들을 디인터리빙하고 이를 제1 디코더(1814)로 출력할 수 있다.
제1 디코더(1814)는 제1 비트 디인터리버(1813)에서 출력되는 값들을 이용하여 제1 레이어를 통해 전송된 정보어 비트들을 복원할 수 있다.
이를 위해, 제1 디코더(1814)는 제1 LDPC 디코더(미도시) 및 제1 BCH 디코더(미도시)를 포함할 수 있다.
구체적으로, 제1 LDPC 디코더(미도시)는 송신 장치(100)의 제1 인코더(111)의 LDPC 인코더(미도시)에서 수행된 LDPC 인코딩에 대응되는 방식으로 제1 비트 디인터리버(1813)에서 출력되는 값들을 이용하여 LDPC 디코딩을 수행할 수 있다. 즉, 제1 LDPC 디코더(미도시)는 제1 인코더(111)의 LDPC 인코더(미도시)가 LDPC 인코딩 시 이용했던 패리티 검사 행렬에 기초하여 제1 비트 디인터리버(1813)에서 출력되는 값들을 이용하여 LDPC 디코딩을 수행하여, 제1 레이어 신호로부터 LDPC 정보어 비트들 및 LDPC 패리티 비트들을 디코딩할 수 있다.
그리고, 제1 BCH 디코더(미도시)는 송신 장치(100)의 제1 인코더(111)의 BCH 인코더(미도시)에서 수행된 BCH 인코딩에 대응되는 방식으로 제1 LDPC 디코더(미도시)에서 디코딩된 LDPC 정보어 비트들을 BCH 디코딩하여, 제1 레이어를 통해 전송된 정보어 비트들을 복원할 수 있다.
이와 같은 과정을 통해, 수신 장치(1000)는 제1 레이어 신호를 통해 전송된 정보어 비트들을 수신받을 수 있게 된다.
제2 비트 디인터리버(1815)는 조인트 성상도 디맵퍼(1812)에서 출력되는 신호를 디인터리빙할 수 있다.
구체적으로, 제2 비트 디인터리버(1815)는 송신 장치(100)의 제2 비트 인터리버(122)에서 수행된 동작을 역으로 수행하여, 비트들에 대응되는 값들을 디인터리빙하고 이를 제2 디코더(1816)로 출력할 수 있다.
제2 디코더(1816)는 제2 비트 디인터리버(1815)에서 출력되는 값들을 이용하여 제2 레이어를 통해 전송된 정보어 비트들을 복원할 수 있다.
이를 위해, 제2 디코더(1816)는 제2 LDPC 디코더(미도시) 및 제2 BCH 디코더(미도시)를 포함할 수 있다.
구체적으로, 제2 LDPC 디코더(미도시)는 송신 장치(100)의 제2 인코더(121)의 LDPC 인코더(미도시)에서 수행된 LDPC 인코딩에 대응되는 방식으로 제2 비트 디인터리버(1815)에서 출력되는 값들을 이용하여 LDPC 디코딩을 수행할 수 있다. 즉, LDPC 디코더(미도시)는 제2 인코더(121)의 LDPC 인코더(미도시)가 LDPC 인코딩 시 이용했던 패리티 검사 행렬에 기초하여 제2 비트 디인터리버(1815)에서 출력되는 값들을 이용하여 LDPC 디코딩을 수행하여, 제2 레이어 신호로부터 LDPC 정보어 비트들 및 LDPC 패리티 비트들을 디코딩할 수 있다.
그리고, 제2 BCH 디코더(미도시)는 송신 장치(100)의 제2 인코더(121)의 BCH 인코더(미도시)에서 수행된 BCH 인코딩에 대응되는 방식으로 제2 LDPC 디코더(미도시)에서 디코딩된 LDPC 정보어 비트들을 BCH 디코딩하여, 제2 레이어를 통해 전송된 정보어 비트들을 복원할 수 있다.
이와 같은 과정을 통해, 수신 장치(1000)는 제2 레이어 신호를 통해 전송된 정보어 비트들을 수신받을 수 있게 된다.
도 19는 본 발명의 일 실시 예에 따른 수신 장치의 세부 구성을 설명하기 위한 블록도이다.
도 19를 참조하면, 수신 장치(1000)는 타임 디인터리버(1911), 성상도 디맵퍼(1912), 데이터 선택부(1913), 비트 디인터리버(1914), 디코더(1915), 버퍼(1916) 및 조인트 성상도 디맵퍼(1917)를 포함할 수 있다.
타임 디인터리버(1911)는 OFDM 프레임의 심볼로부터 디맵핑된 셀들을 디인터리빙한다.
구체적으로, 타임 디인터리버(1911)는 송신 장치(100)의 타임 인터리버(160)에 대응되는 구성으로, 타임 인터리버(160)에서 수행된 동작을 역으로 수행할 수 있다. 즉, 타임 디인터리버(1911)는 심볼의 서브 캐리어로부터 디매핑된 셀들을 디인터리빙하고, 디인터리빙된 셀들을 성상도 디맵퍼(1912) 및 버퍼(1913)로 출력할 수 있다.
성상도 디맵퍼(1912)는 타임 디인터리버(1911)에서 출력되는 신호를 복조하여, 제1 레이어를 통해 전송된 비트들에 대응되는 값들을 생성할 수 있다.
구체적으로, 성상도 디맵퍼(1912)는 송신 장치(100)의 제1 성상도 맵퍼(113)에서 수행된 변조 방식에 기초하여 타임 디인터리버(1911)에서 출력되는 신호를 복조하여 제1 레이어를 통해 전송된 비트들에 대응되는 값들을 생성하고, 이를 데이터 선택부(1913)로 출력할 수 있다.
데이터 선택부(1913)는 성상도 디맵퍼(1912) 및 조인트 성상도 디맵퍼(1917)에서 출력되는 신호를 입력받고, 이들 신호 중 하나를 선택하여 출력할 수 있다.
구체적으로, 제1 레이어 신호를 디코딩하는 경우, 데이터 선택부(1913)는 성상도 디맵퍼(1912)로부터 입력받은 신호를 비트 디인터리버(1914)로 출력할 수 있다.
비트 디인터리버(1914)는 데이터 선택부(1913)에서 출력되는 신호를 디인터리빙할 수 있다.
구체적으로, 제1 레이어 신호를 디코딩하는 경우, 비트 디인터리버(1914)는 송신 장치(100)의 제1 비트 인터리버(112)에서 수행된 동작을 역으로 수행하여, 비트들에 대응되는 값들을 디인터리빙하고 이를 디코더(1915)로 출력할 수 있다.
디코더(1915)는 비트 디인터리버(1914)에서 출력되는 값들을 이용하여 제1 레이어를 통해 전송된 정보어 비트들을 복원할 수 있다.
이를 위해, 디코더(1915)는 LDPC 디코더(미도시) 및 BCH 디코더(미도시)를 포함할 수 있다.
구체적으로, LDPC 디코더(미도시)는 송신 장치(100)의 제1 인코더(111)의 LDPC 인코더(미도시)에서 수행된 LDPC 인코딩에 대응되는 방식으로 비트 디인터리버(1914)에서 출력되는 값들을 이용하여 LDPC 디코딩을 수행할 수 있다. 즉, LDPC 디코더(미도시)는 제1 인코더(111)의 LDPC 인코더(미도시)가 LDPC 인코딩 시 이용했던 패리티 검사 행렬에 기초하여 비트 디인터리버(1914)에서 출력되는 값들을 이용하여 LDPC 디코딩을 수행하여, 제1 레이어 신호로부터 LDPC 정보어 비트들 및 LDPC 패리티 비트들을 디코딩할 수 있다.
그리고, BCH 디코더(미도시)는 송신 장치(100)의 제1 인코더(111)의 BCH 인코더(미도시)에서 수행된 BCH 인코딩에 대응되는 방식으로 LDPC 디코더(미도시)에서 디코딩된 LDPC 정보어 비트들을 BCH 디코딩하여, 제1 레이어를 통해 전송된 정보어 비트들을 복원할 수 있다.
이와 같은 과정을 통해, 수신 장치(1000)는 제1 레이어 신호를 통해 전송된 정보어 비트들을 수신받을 수 있게 된다.
버퍼(1916)는 타임 디인터리버(1911)에서 출력되는 신호를 저장하고, 제1 레이어 신호에 대한 디코딩이 완료되면 저장된 신호를 조인트 성상도 디맵퍼(1917)로 출력할 수 있다.
구체적으로, 버퍼(1916)는 OFDM 프레임의 심볼의 k 번째 서브 캐리어로부터 디맵핑된 셀들을 타임 디인터리버(1911)로부터 입력받아 저장하고, k 번째 서브 캐리어를 통해 전송된 제1 레이어 신호에 대한 디코딩이 완료되어 제1 레이어를 통해 전송된 정보어 비트들에 대한 복원이 완료되면, k 번째 서브 캐리어로부터 디맵핑된 셀들을 데이터 선택부(1713)로 출력할 수 있다.
조인트 성상도 디맵퍼(1917)는 버퍼(1916)에서 출력되는 신호를 복조하여, 제2 레이어를 통해 전송된 비트들에 대응되는 값들을 생성할 수 있다.
구체적으로, 조인트 성상도 디맵퍼(1917)는 송신 장치(100)의 제1 성상도 맵퍼(113) 및 제2 성상도 맵퍼(123)에서 수행된 변조 방식에 기초하여 버퍼(1916)에서 출력되는 신호에 대한 풀 써치를 수행하여 제1 레이어 신호 및 제2 레이어 신호에 대응되는 성상점들을 써치하고, 제2 레이어 신호에 대응되는 성상점들을 복조하여 제2 레이어를 통해 전송된 비트들에 대응되는 값들을 생성할 수 있다.
그리고, 조인트 성상도 디맵퍼(1917)는 제2 레이어를 통해 전송된 비트들에 대응되는 값들을 데이터 선택부(1913)로 출력할 수 있다.
데이터 선택부(1913)는 조인트 성상도 디맵퍼(1912) 및 버퍼(1917)에서 출력되는 신호를 입력받고, 이들 신호 중 하나를 선택하여 출력할 수 있다.
구체적으로, 제2 레이어 신호를 디코딩하는 경우, 데이터 선택부(1913)는 조인트 성상도 디맵퍼(1917)로부터 입력받은 신호를 비트 디인터리버(1914)로 출력할 수 있다.
비트 디인터리버(1914)는 데이터 선택부(1913)에서 출력되는 신호를 디인터리빙할 수 있다.
구체적으로, 제2 레이어 신호를 디코딩하는 경우, 비트 디인터리버(1914)는 송신 장치(100)의 제2 비트 인터리버(122)에서 수행된 동작을 역으로 수행하여, 비트들에 대응되는 값들을 디인터리빙하고 이를 디코더(1915)로 출력할 수 있다.
디코더(1915)는 비트 디인터리버(1914)에서 출력되는 값들을 이용하여 제2 레이어를 통해 전송된 정보어 비트들을 복원할 수 있다.
이를 위해, 디코더(1915)는 LDPC 디코더(미도시) 및 BCH 디코더(미도시)를 포함할 수 있다.
구체적으로, LDPC 디코더(미도시)는 송신 장치(100)의 제2 인코더(121)의 LDPC 인코더(미도시)에서 수행된 LDPC 인코딩에 대응되는 방식으로 비트 디인터리버(1914)에서 출력되는 값들을 이용하여 LDPC 디코딩을 수행할 수 있다. 즉, LDPC 디코더(미도시)는 제2 인코더(121)의 LDPC 인코더(미도시)가 LDPC 인코딩 시 이용했던 패리티 검사 행렬에 기초하여 비트 디인터리버(1914)에서 출력되는 값들을 이용하여 LDPC 디코딩을 수행하여, 제2 레이어 신호로부터 LDPC 정보어 비트들 및 LDPC 패리티 비트들을 디코딩할 수 있다.
그리고, BCH 디코더(미도시)는 송신 장치(100)의 제2 인코더(121)의 BCH 인코더(미도시)에서 수행된 BCH 인코딩에 대응되는 방식으로 LDPC 디코더(미도시)에서 디코딩된 LDPC 정보어 비트들을 BCH 디코딩하여, 제2 레이어를 통해 전송된 정보어 비트들을 복원할 수 있다.
이와 같은 과정을 통해, 수신 장치(1000)는 제2 레이어 신호를 통해 전송된 정보어 비트들을 수신받을 수 있게 된다.
도 20은 본 발명의 일 실시 예에 따른 수신 장치의 세부 구성을 설명하기 위한 블록도이다.
도 20을 참조하면, 수신 장치(1000)는 타임 디인터리버(2011), 성상도 디맵퍼(2012), 제1 비트 디인터리버(2013), 제1 디코더(2014), 조인트 성상도 디맵퍼(2015), 제2 비트 디인터리버(2016) 및 제2 디코더(2017)를 포함할 수 있다.
타임 디인터리버(2011)는 OFDM 프레임의 심볼로부터 디맵핑된 셀들을 디인터리빙한다.
구체적으로, 타임 디인터리버(2011)는 송신 장치(100)의 타임 인터리버(160)에 대응되는 구성으로, 타임 인터리버(160)에서 수행된 동작을 역으로 수행할 수 있다. 즉, 타임 디인터리버(2011)는 심볼의 서브 캐리어로부터 디매핑된 셀들을 디인터리빙하고, 디인터리빙된 셀들을 성상도 디맵퍼(2012) 및 조인트 성상도 디맵퍼(2015)로 출력할 수 있다.
성상도 디맵퍼(2012)는 타임 디인터리버(2011)에서 출력되는 신호를 복조하여, 제1 레이어를 통해 전송된 비트들에 대응되는 값들을 생성할 수 있다.
구체적으로, 성상도 디맵퍼(2012)는 송신 장치(100)의 제1 성상도 맵퍼(113)에서 수행된 변조 방식에 기초하여 타임 디인터리버(2011)에서 출력되는 신호를 복조하여 제1 레이어를 통해 전송된 비트들에 대응되는 값들을 생성하고, 이를 제1 비트 디인터리버(2013)로 출력할 수 있다.
제1 비트 디인터리버(2013)는 성상도 디맵퍼(2012)에서 출력되는 신호를 디인터리빙할 수 있다.
구체적으로, 제1 비트 디인터리버(2013)는 송신 장치(100)의 제1 비트 인터리버(112)에서 수행된 동작을 역으로 수행하여, 비트들에 대응되는 값들을 디인터리빙하고 이를 제1 디코더(2014)로 출력할 수 있다.
제1 디코더(2014)는 제1 비트 디인터리버(2013)에서 출력되는 값들을 이용하여 제1 레이어를 통해 전송된 정보어 비트들을 복원할 수 있다.
이를 위해, 제1 디코더(2014)는 제1 LDPC 디코더(미도시) 및 제1 BCH 디코더(미도시)를 포함할 수 있다.
구체적으로, 제1 LDPC 디코더(미도시)는 송신 장치(100)의 제1 인코더(111)의 LDPC 인코더(미도시)에서 수행된 LDPC 인코딩에 대응되는 방식으로 제1 비트 디인터리버(2013)에서 출력되는 값들을 이용하여 LDPC 디코딩을 수행할 수 있다. 즉, 제1 LDPC 디코더(미도시)는 제1 인코더(111)의 LDPC 인코더(미도시)가 LDPC 인코딩 시 이용했던 패리티 검사 행렬에 기초하여 제1 비트 디인터리버(2013)에서 출력되는 값들을 이용하여 LDPC 디코딩을 수행하여, 제1 레이어 신호로부터 LDPC 정보어 비트들 및 LDPC 패리티 비트들을 디코딩할 수 있다.
그리고, 제1 BCH 디코더(미도시)는 송신 장치(100)의 제1 인코더(111)의 BCH 인코더(미도시)에서 수행된 BCH 인코딩에 대응되는 방식으로 제1 LDPC 디코더(미도시)에서 디코딩된 LDPC 정보어 비트들을 BCH 디코딩하여, 제1 레이어를 통해 전송된 정보어 비트들을 복원할 수 있다.
이와 같은 과정을 통해, 수신 장치(1000)는 제1 레이어 신호를 통해 전송된 정보어 비트들을 수신받을 수 있게 된다.
조인트 성상도 디맵퍼(2015)는 타임 디인터리버(2011)에서 출력되는 신호를 복조하여, 제2 레이어를 통해 전송된 비트들에 대응되는 값들을 생성할 수 있다.
구체적으로, 조인트 성상도 디맵퍼(2015)는 송신 장치(100)의 제1 성상도 맵퍼(113) 및 제2 성상도 맵퍼(123)에서 수행된 변조 방식에 기초하여 타임 디인터리버(2011)에서 출력되는 신호에 대한 풀 써치를 수행하여 제1 레이어 신호 및 제2 레이어 신호에 대응되는 성상점들을 써치하고, 제2 레이어 신호에 대응되는 성상점들을 복조하여 제2 레이어를 통해 전송된 비트들에 대응되는 값들을 생성할 수 있다.
그리고, 조인트 성상도 디맵퍼(2015)는 레이어를 통해 전송된 비트들에 대응되는 값들을 제2 비트 디인터리버(2016)로 출력할 수 있다.
제2 비트 디인터리버(2016)는 조인트 성상도 디맵퍼(2015)에서 출력되는 신호를 디인터리빙할 수 있다.
구체적으로, 제2 비트 디인터리버(2016)는 송신 장치(100)의 제2 비트 인터리버(122)에서 수행된 동작을 역으로 수행하여, 비트들에 대응되는 값들을 디인터리빙하고 이를 제2 디코더(2017)로 출력할 수 있다.
제2 디코더(2017)는 제2 비트 디인터리버(2016)에서 출력되는 값들을 이용하여 제2 레이어를 통해 전송된 정보어 비트들을 복원할 수 있다.
이를 위해, 제2 디코더(2017)는 제2 LDPC 디코더(미도시) 및 제2 BCH 디코더(미도시)를 포함할 수 있다.
구체적으로, 제2 LDPC 디코더(미도시)는 송신 장치(100)의 제2 인코더(121)의 LDPC 인코더(미도시)에서 수행된 LDPC 인코딩에 대응되는 방식으로 제2 비트 디인터리버(2016)에서 출력되는 값들을 이용하여 LDPC 디코딩을 수행할 수 있다. 즉, 제2 LDPC 디코더(미도시)는 제2 인코더(121)의 LDPC 인코더(미도시)가 LDPC 인코딩 시 이용했던 패리티 검사 행렬에 기초하여 제2 비트 디인터리버(2016)에서 출력되는 값들을 이용하여 LDPC 디코딩을 수행하여, 제2 레이어 신호로부터 LDPC 정보어 비트들 및 LDPC 패리티 비트들을 디코딩할 수 있다.
그리고, 제2 BCH 디코더(미도시)는 송신 장치(100)의 제2 인코더(121)의 BCH 인코더(미도시)에서 수행된 BCH 인코딩에 대응되는 방식으로 제2 LDPC 디코더(미도시)에서 디코딩된 LDPC 정보어 비트들을 BCH 디코딩하여, 제2 레이어를 통해 전송된 정보어 비트들을 복원할 수 있다.
이와 같은 과정을 통해, 수신 장치(1000)는 제2 레이어 신호를 통해 전송된 정보어 비트들을 수신받을 수 있게 된다.
도 21은 본 발명의 일 실시 예에 따른 수신 장치의 세부 구성을 설명하기 위한 블록도이다.
도 21을 참조하면, 수신 장치(1000)는 타임 디인터리버(2111), 성상도 디맵퍼(2112), 데이터 선택부(2113), 비트 디인터리버(2114), LDPC 디코더(2115), BCH 디코더(2116), LLR 결합부(2117), 비트 인터리버(2118), 지연부(2119) 및 조인트 성상도 디맵퍼(2120)를 포함할 수 있다.
타임 디인터리버(2111)는 OFDM 프레임의 심볼로부터 디맵핑된 셀들을 디인터리빙한다.
구체적으로, 타임 디인터리버(2111)는 송신 장치(100)의 타임 인터리버(160)에 대응되는 구성으로, 타임 인터리버(160)에서 수행된 동작을 역으로 수행할 수 있다. 즉, 타임 디인터리버(2111)는 심볼의 서브 캐리어로부터 디매핑된 셀들을 디인터리빙하고, 디인터리빙된 셀들을 성상도 디맵퍼(2112) 및 지연부(2119)로 출력할 수 있다.
성상도 디맵퍼(2112)는 타임 디인터리버(2111)에서 출력되는 신호를 복조하여, 제1 레이어를 통해 전송된 비트들에 대응되는 값들을 생성할 수 있다.
구체적으로, 성상도 디맵퍼(2112)는 송신 장치(100)의 제1 성상도 맵퍼(113)에서 수행된 변조 방식에 기초하여 타임 디인터리버(2111)에서 출력되는 신호를 복조하여 제1 레이어를 통해 전송된 비트들에 대응되는 값들을 생성하고, 이를 데이터 선택부(2113)로 출력할 수 있다.
데이터 선택부(2113)는 성상도 디맵퍼(2112) 및 조인트 성상도 디맵퍼(2120)에서 출력되는 신호를 입력받고, 이들 신호 중 하나를 선택하여 출력할 수 있다.
구체적으로, 제1 레이어 신호를 디코딩하는 경우, 데이터 선택부(2113)는 성상도 디맵퍼(2112)로부터 입력받은 신호를 비트 디인터리버(2114)로 출력할 수 있다.
비트 디인터리버(2114)는 데이터 선택부(2113)에서 출력되는 신호를 디인터리빙할 수 있다.
구체적으로, 제1 레이어 신호를 디코딩하는 경우, 비트 디인터리버(2114)는 송신 장치(100)의 제1 비트 인터리버(112)에서 수행된 동작을 역으로 수행하여, 비트들에 대응되는 값들을 디인터리빙하고 이를 LDPC 디코더(2115)로 출력할 수 있다.
LDPC 디코더(2115)는 비트 디인터리버(2114)에서 출력되는 값들을 이용하여 제1 레이어를 통해 전송된 정보어 비트들을 복원할 수 있다.
구체적으로, 제1 레이어 신호를 디코딩하는 경우, LDPC 디코더(2115)는 송신 장치(100)의 제1 인코더(111)의 LDPC 인코더(미도시)에서 수행된 LDPC 인코딩에 대응되는 방식으로 비트 디인터리버(2114)에서 출력되는 값들을 이용하여 LDPC 디코딩을 수행할 수 있다. 즉, LDPC 디코더(2115)는 제1 인코더(111)의 LDPC 인코더(미도시)가 LDPC 인코딩 시 이용했던 패리티 검사 행렬에 기초하여 비트 디인터리버(2114)에서 출력되는 값들을 이용하여 LDPC 디코딩을 수행하여, 제1 레이어 신호로부터 LDPC 정보어 비트들 및 LDPC 패리티 비트들을 디코딩할 수 있다.
그리고, 제1 레이어 신호를 디코딩하는 경우, BCH 디코더(2116)는 송신 장치(100)의 제1 인코더(111)의 BCH 인코더(미도시)에서 수행된 BCH 인코딩에 대응되는 방식으로 LDPC 디코더(2115)에서 디코딩된 LDPC 정보어 비트들을 BCH 디코딩하여, 제1 레이어를 통해 전송된 정보어 비트들을 복원할 수 있다.
이와 같은 과정을 통해, 수신 장치(1000)는 제1 레이어 신호를 통해 전송된 정보어 비트들을 수신받을 수 있게 된다.
LLR 결합부(2117)는 LLR 값들을 합산하고, 합삽된 LLR 값들을 비트 인터리버(2118)로 출력할 수 있다.
구체적으로, 비트 디인터리버(2114)는 제1 레이어를 통해 전송된 비트들에 대응되는 값들 즉, LLR 값들을 디인터리빙하여 LLR 결합부(2117)로 출력할 수 있다. 그리고, LDPC 디코더(2115)는 비트 디인터리버(2114)로부터 입력받은 LLR 값들을 메시지 패싱 동작을 통해 업데이트하고, 업데이트된 LLR 값들에 기초하여 비트 값을 0 또는 1로 비트들을 판정하여 제1 레이어 신호로부터 LDPC 정보어 비트들 및 LDPC 패리티 비트들을 디코딩하는데, 이때, 업데이트된 LLR 값들을 LLR 결합부(2117)로 출력할 수 있다.
이에 따라, LLR 결합부(2117)는 비트 디인터리버(2114)로부터 입력받은 LLR 값들 및 LDPC 디코더(2115)로부터 입력받은 LLR 값들을 결합하고, 결합된 LLR 값들을 비트 인터리버(2118)로 출력할 수 있다.
구체적으로, LLR 결합부(2117)는 LDPC 디코더(2115)로부터 입력받은 LLR 값에서 비트 디인터리버(2114)로부터 입력받은 LLR 값들을 뺀 후, 그 값(즉, extrinsic LLR= LLR of LDPC decoder output - LLR of LDPC decoder input)을 비트 인터리버(2118)로 출력할 수 있다.
비트 인터리버(2118)는 LLR 결합부(2117)에서 출력되는 값들을 인터리빙할 수 있다.
구체적으로, 비트 인터리버(2118)는 송신 장치(100)의 제1 비트 인터리버(112)에서 수행된 방식과 동일한 방식으로 LLR 결합부(2117)에서 출력되는 값들을 인터리빙하고, 인터리빙된 값들을 조인트 성상도 맵퍼(2120)로 출력할 수 있다.
지연부(2119)는 타임 디인터리버(2111)에서 출력되는 신호를 딜레이시켜 출력할 수 있다.
구체적으로, 지연부(2119)는 성상도 디맵퍼(2112), 데이터 선택부(2113), 비트 디인터리버(2114), LDPC 디코더(2115), LLR 결합부(2117) 및 비트 인터리버(2118)에서 신호 처리를 위해 소요되는 시간을 모두 합산한 시간(Delay T)만큼 타임 디인터리버(2111)에서 출력되는 신호를 딜레이시켜 조인트 성상도 디맵퍼(2120)로 출력할 수 있다.
조인트 성상도 디맵퍼(2120)는 지연부(2119)에서 출력되는 신호를 복조하여, 제2 레이어를 통해 전송된 비트들에 대응되는 값들을 생성할 수 있다.
구체적으로, 조인트 성상도 디맵퍼(2120)는 송신 장치(100)의 제1 성상도 맵퍼(113) 및 제2 성상도 맵퍼(123)에서 수행된 변조 방식에 기초하여 지연부(2119)에서 출력되는 신호에 대한 풀 써치를 수행하여 제1 레이어 신호 및 제2 레이어 신호에 대응되는 성상점들을 써치하고, 제2 레이어 신호에 대응되는 성상점들을 복조하여 제2 레이어를 통해 전송된 비트들에 대응되는 값들을 생성할 수 있다.
이 경우, 조인트 성상도 디맵퍼(2120)는 풀 써치 시, LLR 결합부(2117)에서 출력되는 제1 레이어 신호에 대한 LLR 값들을 a priori LLR 값으로 활용하여 제1 레이어 신호 및 제2 레이어 신호에 대응되는 성상점들을 써치할 수 있다. 이와 같이, 조인트 성상도 디맵퍼(2120)는 풀 써치를 통해 제1 레이어 신호 및 제2 레이어 신호에 대응되는 성상점들을 써치하여 그에 대응되는 LLR 값을 산출하는 조이트 디텍션(joint detection) 과정에서, 제1 레이어 신호에 대한 LLR 값들을 선행 확률 값으로 활용할 수 있다.
그리고, 조인트 성상도 디맵퍼(2120)는 제2 레이어를 통해 전송된 비트들에 대응되는 값들을 데이터 선택부(2113)로 출력할 수 있다.
데이터 선택부(2113)는 성상도 디맵퍼(2112) 및 조인트 성상도 디맵퍼(2120)에서 출력되는 신호를 입력받고, 이들 신호 중 하나를 선택하여 출력할 수 있다.
구체적으로, 제2 레이어 신호를 디코딩하는 경우, 데이터 선택부(2113)는 조인트 성상도 디맵퍼(2120)로부터 입력받은 신호를 비트 디인터리버(2114)로 출력할 수 있다.
비트 디인터리버(2114)는 데이터 선택부(2113)에서 출력되는 신호를 디인터리빙할 수 있다.
구체적으로, 제2 레이어 신호를 디코딩하는 경우, 비트 디인터리버(2114)는 송신 장치(100)의 제2 비트 인터리버(122)에서 수행된 동작을 역으로 수행하여, 비트들에 대응되는 값들을 디인터리빙하고 이를 LDPC 디코더(2115)로 출력할 수 있다.
LDPC 디코더(2115)는 비트 디인터리버(2114)에서 출력되는 값들을 이용하여 제2 레이어를 통해 전송된 정보어 비트들을 복원할 수 있다.
구체적으로, 제2 레이어 신호를 디코딩하는 경우, LDPC 디코더(2115)는 송신 장치(100)의 제2 인코더(121)의 LDPC 인코더(미도시)에서 수행된 LDPC 인코딩에 대응되는 방식으로 비트 디인터리버(2114)에서 출력되는 값들을 이용하여 LDPC 디코딩을 수행할 수 있다. 즉, LDPC 디코더(2115)는 제2 인코더(121)의 LDPC 인코더(미도시)가 LDPC 인코딩 시 이용했던 패리티 검사 행렬에 기초하여 비트 디인터리버(2114)에서 출력되는 값들을 이용하여 LDPC 디코딩을 수행하여, 제2 레이어 신호로부터 LDPC 정보어 비트들 및 LDPC 패리티 비트들을 디코딩할 수 있다.
그리고, 제2 레이어 신호를 디코딩하는 경우, BCH 디코더(2116)는 송신 장치(100)의 제2 인코더(121)의 BCH 인코더(미도시)에서 수행된 BCH 인코딩에 대응되는 방식으로 LDPC 디코더(2115)에서 디코딩된 LDPC 정보어 비트들을 BCH 디코딩하여, 제2 레이어를 통해 전송된 정보어 비트들을 복원할 수 있다.
이와 같은 과정을 통해, 수신 장치(1000)는 제2 레이어 신호를 통해 전송된 정보어 비트들을 수신받을 수 있게 된다.
도 22는 본 발명의 일 실시 예에 따른 수신 장치의 세부 구성을 설명하기 위한 블록도이다.
도 22를 참조하면, 수신 장치(1000)는 타임 디인터리버(2211), 성상도 디맵퍼(2212), 제1 비트 디인터리버(2213), 제1 LDPC 디코더(2214), 제1 BCH 디코더(2215), LLR 결합부(2216), 비트 인터리버(2217), 지연부(2218), 조인트 성상도 디맵퍼(2219), 제2 비트 디인터리버(2220), 제2 LDPC 디코더(2221) 및 제2 BCH 디코더(2222)를 포함할 수 있다.
타임 디인터리버(2211)는 OFDM 프레임의 심볼로부터 디맵핑된 셀들을 디인터리빙한다.
구체적으로, 타임 디인터리버(2211)는 송신 장치(100)의 타임 인터리버(160)에 대응되는 구성으로, 타임 인터리버(160)에서 수행된 동작을 역으로 수행할 수 있다. 즉, 타임 디인터리버(2211)는 심볼의 서브 캐리어로부터 디매핑된 셀들을 디인터리빙하고, 디인터리빙된 셀들을 성상도 디맵퍼(2212) 및 지연부(2218)로 출력할 수 있다.
성상도 디맵퍼(2212)는 타임 디인터리버(2211)에서 출력되는 신호를 복조하여, 제1 레이어를 통해 전송된 비트들에 대응되는 값들을 생성할 수 있다.
구체적으로, 성상도 디맵퍼(2212)는 송신 장치(100)의 제1 성상도 맵퍼(113)에서 수행된 변조 방식에 기초하여 타임 디인터리버(2111)에서 출력되는 신호를 복조하여 제1 레이어를 통해 전송된 비트들에 대응되는 값들을 생성하고, 이를 제1 비트 디인터리버(2213)로 출력할 수 있다.
제1 비트 디인터리버(2213)는 성상도 디맵퍼(2212)에서 출력되는 신호를 디인터리빙할 수 있다.
구체적으로, 제1 비트 디인터리버(2213)는 송신 장치(100)의 제1 비트 인터리버(112)에서 수행된 동작을 역으로 수행하여, 비트들에 대응되는 값들을 디인터리빙하고 이를 제1 LDPC 디코더(2214)로 출력할 수 있다.
제1 LDPC 디코더(2214)는 제1 비트 디인터리버(2213)에서 출력되는 값들을 이용하여 제1 레이어를 통해 전송된 정보어 비트들을 복원할 수 있다.
구체적으로, 제1 LDPC 디코더(2214)는 송신 장치(100)의 제1 인코더(111)의 LDPC 인코더(미도시)에서 수행된 LDPC 인코딩에 대응되는 방식으로 제1 비트 디인터리버(2213)에서 출력되는 값들을 이용하여 LDPC 디코딩을 수행할 수 있다. 즉, 제1 LDPC 디코더(2214)는 제1 인코더(111)의 LDPC 인코더(미도시)가 LDPC 인코딩 시 이용했던 패리티 검사 행렬에 기초하여 제1 비트 디인터리버(2213)에서 출력되는 값들을 이용하여 LDPC 디코딩을 수행하여, 제1 레이어 신호로부터 LDPC 정보어 비트들 및 LDPC 패리티 비트들을 디코딩할 수 있다.
그리고, 제1 BCH 디코더(2215)는 송신 장치(100)의 제1 인코더(111)의 BCH 인코더(미도시)에서 수행된 BCH 인코딩에 대응되는 방식으로 제1 LDPC 디코더(2214)에서 디코딩된 LDPC 정보어 비트들을 BCH 디코딩하여, 제1 레이어를 통해 전송된 정보어 비트들을 복원할 수 있다.
이와 같은 과정을 통해, 수신 장치(1000)는 제1 레이어 신호를 통해 전송된 정보어 비트들을 수신받을 수 있게 된다.
LLR 결합부(2216)는 LLR 값들을 합산하고, 합삽된 LLR 값들을 비트 인터리버(2217)로 출력할 수 있다.
구체적으로, 제1 비트 디인터리버(2213)는 제1 레이어를 통해 전송된 비트들에 대응되는 값들 즉, LLR 값들을 디인터리빙하여 LLR 결합부(2216)로 출력할 수 있다. 그리고, 제1 LDPC 디코더(2214)는 제1 비트 디인터리버(2213)로부터 입력받은 LLR 값들을 메시지 패싱 동작을 통해 업데이트하고, 업데이트된 LLR 값들에 기초하여 비트 값을 0 또는 1로 비트들을 판정하여 제1 레이어 신호로부터 LDPC 정보어 비트들 및 LDPC 패리티 비트들을 디코딩하는데, 이때, 업데이트된 LLR 값들을 LLR 결합부(2216)로 출력할 수 있다.
이에 따라, LLR 결합부(2216)는 제1 비트 디인터리버(2213)로부터 입력받은 LLR 값들 및 제1 LDPC 디코더(2214)로부터 입력받은 LLR 값들을 결합하고, 결합된 LLR 값들을 비트 인터리버(2217)로 출력할 수 있다.
구체적으로, LLR 결합부(2216)는 LDPC 디코더(2214)로부터 입력받은 LLR 값에서 제1 비트 디인터리버(2213)로부터 입력받은 LLR 값들을 뺀 후, 그 값(즉, extrinsic LLR= LLR of LDPC decoder output - LLR of LDPC decoder input)을 비트 인터리버(2217)로 출력할 수 있다.
비트 인터리버(2217)는 LLR 결합부(2216)에서 출력되는 값들을 인터리빙할 수 있다.
구체적으로, 비트 인터리버(2217)는 송신 장치(100)의 제1 비트 인터리버(112)에서 수행된 방식과 동일한 방식으로 LLR 결합부(2216)에서 출력되는 값들을 인터리빙하고, 인터리빙된 값들을 조인트 성상도 맵퍼(2219)로 출력할 수 있다.
지연부(2218)는 타임 디인터리버(2211)에서 출력되는 신호를 딜레이시켜 출력할 수 있다.
구체적으로, 지연부(2218)는 성상도 디맵퍼(2212), 제1 비트 디인터리버(2213), 제1 LDPC 디코더(2214), LLR 결합부(2216) 및 비트 인터리버(2217)에서 신호 처리를 위해 소요되는 시간을 모두 합산한 시간(Delay T)만큼 타임 디인터리버(2211)에서 출력되는 신호를 딜레이시켜 조인트 성상도 디맵퍼(2219)로 출력할 수 있다.
조인트 성상도 디맵퍼(2219)는 지연부(2218)에서 출력되는 신호를 복조하여, 제2 레이어를 통해 전송된 비트들에 대응되는 값들을 생성할 수 있다.
구체적으로, 조인트 성상도 디맵퍼(2219)는 송신 장치(100)의 제1 성상도 맵퍼(113) 및 제2 성상도 맵퍼(123)에서 수행된 변조 방식에 기초하여 지연부(2218)에서 출력되는 신호에 대한 풀 써치를 수행하여 제1 레이어 신호 및 제2 레이어 신호에 대응되는 성상점들을 써치하고, 제2 레이어 신호에 대응되는 성상점들을 복조하여 제2 레이어를 통해 전송된 비트들에 대응되는 값들을 생성할 수 있다.
이 경우, 조인트 성상도 디맵퍼(2219)는 풀 써치 시, LLR 결합부(2216)에서 출력되는 제1 레이어 신호에 대한 LLR 값들을 a priori LLR 값으로 활용하여 제1 레이어 신호 및 제2 레이어 신호에 대응되는 성상점들을 써치할 수 있다. 이와 같이, 조인트 성상도 디맵퍼(2219)는 풀 써치를 통해 제1 레이어 신호 및 제2 레이어 신호에 대응되는 성상점들을 써치하여 그에 대응되는 LLR 값을 산출하는 조이트 디텍션(joint detection) 과정에서, 제1 레이어 신호에 대한 LLR 값들을 선행 확률 값으로 활용할 수 있다.
그리고, 조인트 성상도 디맵퍼(2219)는 제2 레이어를 통해 전송된 비트들에 대응되는 값들을 제2 비트 디인터리버(2220)로 출력할 수 있다.
제2 비트 디인터리버(2220)는 조인트 성상도 디맵퍼(2219)에서 출력되는 신호를 디인터리빙할 수 있다.
구체적으로, 제2 비트 디인터리버(2220)는 송신 장치(100)의 제2 비트 인터리버(122)에서 수행된 동작을 역으로 수행하여, 비트들에 대응되는 값들을 디인터리빙하고 이를 제2 LDPC 디코더(2221)로 출력할 수 있다.
제2 LDPC 디코더(2221)는 제2 비트 디인터리버(2220)에서 출력되는 값들을 이용하여 제2 레이어를 통해 전송된 정보어 비트들을 복원할 수 있다.
구체적으로, 제2 LDPC 디코더(2221)는 송신 장치(100)의 제2 인코더(121)의 LDPC 인코더(미도시)에서 수행된 LDPC 인코딩에 대응되는 방식으로 제2 비트 디인터리버(2220)에서 출력되는 값들을 이용하여 LDPC 디코딩을 수행할 수 있다. 즉, 제2 LDPC 디코더(2221)는 제2 인코더(121)의 LDPC 인코더(미도시)가 LDPC 인코딩 시 이용했던 패리티 검사 행렬에 기초하여 제2 비트 디인터리버(2220)에서 출력되는 값들을 이용하여 LDPC 디코딩을 수행하여, 제2 레이어 신호로부터 LDPC 정보어 비트들 및 LDPC 패리티 비트들을 디코딩할 수 있다.
그리고, 제2 BCH 디코더(2222)는 송신 장치(100)의 제2 인코더(121)의 BCH 인코더(미도시)에서 수행된 BCH 인코딩에 대응되는 방식으로 제2 LDPC 디코더(2221)에서 디코딩된 LDPC 정보어 비트들을 BCH 디코딩하여, 제2 레이어를 통해 전송된 정보어 비트들을 복원할 수 있다.
이와 같은 과정을 통해, 수신 장치(1000)는 제2 레이어 신호를 통해 전송된 정보어 비트들을 수신받을 수 있게 된다.
한편, 상술한 실시 예들에서는 BCH 디코딩을 수행하는 것으로 설명하였으나, 이는 송신 장치(100)에서 아우터 코드로 BCH 코드를 사용한 경우를 가정한 것이다. 따라서, 송신 장치(100)에서 아우터 코드로 CRC 코드를 사용한 경우, 수신 장치(1000)는 BCH 디코더 대신 CRC 디코더를 이용하여 정보어 비트들을 복원할 수도 있다.
한편, 하나의 FEC 블록으로 각 레이어 신호를 처리하는 경우, 두 개의 FEC 블록으로 각 레이어 신호를 병렬적으로 처리할 때보다 제2 레이어 신호 복원에 소요되는 시간이 증가될 수 있다는 점에서, 이를 고려하여 하나의 FEC 블록으로 각 레이어 신호를 처리하는 경우에는 LDPC 디코딩 시 이터레이션 횟수를 조절할 수 있다.
구체적으로, 각 레이어를 통해 전송된 신호를 디코딩할 때 시스템에서 요구되는 성능을 만족하기 위해 요구되는 이터레이션 횟수가 N 번이라고 가정한다. 하나의 FEC 블록에서 각 레이어 신호를 디코딩할 때마다 N 번 이터레이션을 수행하는 경우, 처리 시간이 지연되는 문제가 발생될 수 있다. 이에 따라, 본 발명에서는 제1 레이어 신호를 디코딩할 때는 N1 번 이터레이션을 수행하고, 제2 레이어 신호를 디코딩할 때는 N2 번 이터레이션을 수행할 수 있다(여기에서, N1+N2=N, N1＜N2 ).
이와 같이 이터레이션 횟수를 조절하는 것은, LDM 신호에서 제2 레이어 신호는 일반적으로 제1 레이어 신호에 비해 충분히 높은 SNR(signal to noise ratio)에서 동작하고, 제1 레이어에 적용된 LDPC 코드는 낮은 SNR에서도 동작할 수 있기 때문에, 제1 레이어 신호를 디코딩할 때 상대적으로 작은 횟수로 이터레이션을 수행하더라도 낮은 에러 발생 확률로 제1 레이어 신호를 통해 전송된 비트들을 복원할 수 있기 때문이다.
도 23은 본 발명의 일 실시 예에 따른 수신 장치의 디코딩 방법을 설명하기 위한 흐름도이다.
먼저, 패리티 검사 행렬을 이용하여 상기 LDM 신호로부터 제1 레이어를 통해 전송된 신호에 대응되는 LDPC 정보어 비트들 및 패리티 비트들을 디코딩한다(S2310).
이후, 패리티 검사 행렬을 이용하여 상기 LDPC 정보어 비트들을 인코딩하여 패리티 검사 행렬에서 기설정된 컬럼에 대응되는 패리티 비트들만을 생성한다(S2320).
여기에서, 기설정된 컬럼은 패리티 검사 행렬에서 디그리가 1인 컬럼일 수 있다.
구체적으로, 패리티 검사 행렬은 제1 정보어 부분 행렬과 이중 대각 행렬인 제1 패리티 부분 행렬을 포함하는 제1 패리티 검사 행렬 및, 제2 정보어 부분 행렬과 단위 행렬인 제2 패리티 부분 행렬을 포함하는 제2 패리티 검사 행렬로 구성되며, S2320 단계는 패리티 검사 행렬에서 디그리가 1인 컬럼에 대응되는 패리티 비트들을 생성할 수 있다.
한편, LDM 신호에서 상기 LDPC 정보어 비트들, 패리티 비트들 중에서 상기 생성된 패리티 비트들을 제외한 나머지 패리티 비트들 및 생성된 패리티 비트들에 대응되는 신호가 제거된 신호로부터 제2 레이어를 통해 전송된 비트들을 디코딩한다(S2330).
한편, S2310 단계는 제1 LDPC 디코더를 이용하여 LDM 신호로부터 제1 레이어를 통해 전송된 신호에 대응되는 LDPC 정보어 비트들 및 패리티 비트들을 디코딩하고, 제1 BCH 디코더를 이용하여 LDPC 정보어 비트들을 디코딩하여 제1 레이어를 통해 전송된 정보어 비트들을 복원할 수 있다.
이 경우, S2320 단계는 LDPC 인코더를 이용하여 LDPC 정보어 비트들을 인코딩하여 패리티 검사 행렬에서 기설정된 컬럼에 대응되는 패리티 비트들을 생성할 수 있다.
이 경우, S2320 단계는 BCH 인코더를 이용하여 상기 정보어 비트들을 인코딩하여 패리티 비트들을 생성하고, LDPC 인코더는 BCH 인코딩된 비트들을 인코딩하여 패리티 검사 행렬에서 기설정된 컬럼에 대응되는 패리티 비트들을 생성할 수 있다.
한편, S2330 단계는 제1 LDPC 디코더를 이용하여 제거된 신호로부터 제2 레이어를 통해 전송된 신호에 대응되는 LDPC 정보어 비트들 및 패리티 비트들을 디코딩하고, 제1 BCH 디코더를 이용하여 LDPC 정보어 비트들을 디코딩하여 정보어 비트들을 복원할 수 있다.
그리고, S2330 단계는 제2 LDPC 디코더를 이용하여 제거된 신호로부터 제2 레이어를 통해 전송된 신호에 대응되는 LDPC 정보어 비트들 및 패리티 비트들을 디코딩하고, 제2 BCH 디코더를 이용하여 LDPC 정보어 비트들을 디코딩하여 정보어 비트들을 복원할 수 있다.
한편, 본 발명에 따른 디코딩 방법을 순차적으로 수행하는 프로그램이 저장된 비일시적 판독 가능 매체(non-transitory computer readable medium)가 제공될 수 있다.
비일시적 판독 가능 매체란 레지스터, 캐쉬, 메모리 등과 같이 짧은 순간 동안 데이터를 저장하는 매체가 아니라 반영구적으로 데이터를 저장하며, 기기에 의해 판독(reading)이 가능한 매체를 의미한다. 구체적으로는, 상술한 다양한 어플리케이션 또는 프로그램들은 CD, DVD, 하드 디스크, 블루레이 디스크, USB, 메모리카드, ROM 등과 같은 비일시적 판독 가능 매체에 저장되어 제공될 수 있다.
또한, 송신 장치 및 수신 장치에 대해 도시한 상술한 블록도에서는 버스(bus)를 미도시하였으나, 송신 장치 및 수신 장치에서 각 구성요소 간의 통신은 버스를 통해 이루어질 수도 있다. 또한, 각 장치에는 상술한 다양한 동작을 수행하는 CPU, 마이크로 프로세서 등과 같은 프로세서가 더 포함될 수도 있으며, 각 장치에는 상술한 다양한 동작을 수행하기 위한 메모리가 더 포함될 수도 있다.
또한, 본 발명의 실시 예에서 "모듈", "유닛", "부(part)" 등과 같은 용어는 적어도 하나의 기능이나 동작을 수행하는 구성요소를 지칭하기 위한 용어이며, 이러한 구성요소는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다. 또한, 복수의 "모듈", "유닛", "부(part)" 등은 각각이 개별적인 특정한 하드웨어로 구현될 필요가 있는 경우를 제외하고는, 적어도 하나의 모듈이나 칩으로 일체화되어 적어도 하나의 프로세서(미도시)로 구현될 수 있다.
또한, 이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
1000 : 수신 장치 200 : 제1 디코더
300 : 인코더 400 : 제2 디코더

Claims (16)

  1. LDM(Layered Division Multiplexing) 신호를 수신하여 처리하는 수신 장치에 있어서,
    제1 정보어 부분 행렬과 이중 대각 행렬인 제1 패리티 부분 행렬을 포함하는 제1 패리티 검사 행렬 및, 제2 정보어 부분 행렬과 단위 행렬인 제2 패리티 부분 행렬을 포함하는 제2 패리티 검사 행렬로 구성된 패리티 검사 행렬을 이용하여 상기 LDM 신호로부터 제1 레이어를 통해 전송된 신호에 대응되는 비트들을 디코딩하는 제1 디코더;
    상기 패리티 검사 행렬을 이용하여 LDPC 정보어 비트들을 인코딩하여 상기 패리티 검사 행렬에서 기설정된 컬럼에 대응되는 패리티 비트들만을 생성하는 인코더; 및
    상기 LDM 신호에서 제1 신호가 제거된 제2 신호로부터 제2 레이어를 통해 전송된 비트들을 디코딩하는 제2 디코더;를 포함하며,
    상기 제1 레이어를 통해 전송된 신호에 대응되는 비트들은, 상기 LDPC 정보어 비트들, 상기 제1 패리티 부분 행렬에 대응되는 제1 패리티 비트들 및 상기 제2 패리티 부분 행렬에 대응되는 제2 패리티 비트들을 포함하고,
    상기 기설정된 컬럼은, 상기 제2 패리티 부분 행렬을 구성하는 디그리가 1인 컬럼이고,
    상기 제1 신호는, 상기 제1 디코더에 의해 디코딩된 LDPC 정보어 비트들 및 상기 제1 패리티 비트들과 상기 인코딩에 의해 생성된 패리티 비트들에 기초하여 생성되며, 상기 제1 레이어를 통해 전송된 신호에 대응되는 신호인, 수신 장치.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 디코더는,
    제1 LDPC 디코더를 이용하여 상기 LDM 신호로부터 제1 레이어를 통해 전송된 신호에 대응되는 LDPC 정보어 비트들 및 패리티 비트들을 디코딩하고, 제1 BCH 디코더를 이용하여 LDPC 정보어 비트들을 디코딩하여 제1 레이어를 통해 전송된 정보어 비트들을 복원하는 것을 특징으로 하는 수신 장치.
  5. 제4항에 있어서,
    상기 인코더는,
    LDPC 인코더를 이용하여 상기 LDPC 정보어 비트들을 인코딩하여 상기 패리티 검사 행렬에서 기설정된 컬럼에 대응되는 패리티 비트들을 생성하는 것을 특징으로 하는 수신 장치.
  6. 제5항에 있어서,
    상기 인코더는,
    BCH 인코더를 이용하여 상기 정보어 비트들을 인코딩하여 패리티 비트들을 생성하고,
    상기 LDPC 인코더는,
    상기 BCH 인코딩된 비트들을 인코딩하여 상기 패리티 검사 행렬에서 기설정된 컬럼에 대응되는 패리티 비트들을 생성하는 것을 특징으로 하는 수신 장치.
  7. 제4항에 있어서,
    상기 제2 디코더는,
    상기 제1 LDPC 디코더를 이용하여 상기 제거된 신호로부터 상기 제2 레이어를 통해 전송된 신호에 대응되는 LDPC 정보어 비트들 및 패리티 비트들을 디코딩하고, 상기 제1 BCH 디코더를 이용하여 상기 LDPC 정보어 비트들을 디코딩하여 정보어 비트들을 복원하는 것을 특징으로 하는 수신 장치.
  8. 제4항에 있어서,
    상기 제2 디코더는,
    제2 LDPC 디코더를 이용하여 상기 제거된 신호로부터 상기 제2 레이어를 통해 전송된 신호에 대응되는 LDPC 정보어 비트들 및 패리티 비트들을 디코딩하고, 제2 BCH 디코더를 이용하여 상기 LDPC 정보어 비트들을 디코딩하여 정보어 비트들을 복원하는 것을 특징으로 하는 수신 장치.
  9. LDM(Layered Division Multiplexing) 신호를 수신하여 처리하는 수신 장치의 디코딩 방법에 있어서,
    제1 정보어 부분 행렬과 이중 대각 행렬인 제1 패리티 부분 행렬을 포함하는 제1 패리티 검사 행렬 및, 제2 정보어 부분 행렬과 단위 행렬인 제2 패리티 부분 행렬을 포함하는 제2 패리티 검사 행렬로 구성된 패리티 검사 행렬을 이용하여 상기 LDM 신호로부터 제1 레이어를 통해 전송된 신호에 대응되는 비트들을 디코딩하는 단계;
    상기 패리티 검사 행렬을 이용하여 LDPC 정보어 비트들을 인코딩하여 상기 패리티 검사 행렬에서 기설정된 컬럼에 대응되는 패리티 비트들만을 생성하는 단계; 및
    상기 LDM 신호에서 제1 신호가 제거된 제2 신호로부터 제2 레이어를 통해 전송된 비트들을 디코딩하는 단계;를 포함하며,
    상기 제1 레이어를 통해 전송된 신호에 대응되는 비트들은, 상기 LDPC 정보어 비트들, 상기 제1 패리티 부분 행렬에 대응되는 제1 패리티 비트들 및 상기 제2 패리티 부분 행렬에 대응되는 제2 패리티 비트들을 포함하고,
    상기 기설정된 컬럼은, 상기 제2 패리티 부분 행렬을 구성하는 디그리가 1인 컬럼이고,
    상기 제1 신호는, 상기 제1 레이어를 통해 전송된 신호에 대응되는 비트들을 디코딩하여 획득된 상기 LDPC 정보어 비트들 및 상기 제1 패리티 비트들과 상기 인코딩에 의해 생성된 패리티 비트들에 기초하여 생성되며, 상기 제1 레이어를 통해 전송된 신호에 대응되는 신호인, 디코딩 방법.
  10. 삭제
  11. 삭제
  12. 제9항에 있어서,
    상기 LDPC 정보어 비트들 및 패리티 비트들을 디코딩하는 단계는,
    제1 LDPC 디코더를 이용하여 상기 LDM 신호로부터 제1 레이어를 통해 전송된 신호에 대응되는 LDPC 정보어 비트들 및 패리티 비트들을 디코딩하고, 제1 BCH 디코더를 이용하여 LDPC 정보어 비트들을 디코딩하여 제1 레이어를 통해 전송된 정보어 비트들을 복원하는 것을 특징으로 하는 디코딩 방법.
  13. 제12항에 있어서,
    상기 생성하는 단계는,
    LDPC 인코더를 이용하여 상기 LDPC 정보어 비트들을 인코딩하여 상기 패리티 검사 행렬에서 기설정된 컬럼에 대응되는 패리티 비트들을 생성하는 것을 특징으로 하는 디코딩 방법.
  14. 제13항에 있어서,
    상기 생성하는 단계는,
    BCH 인코더를 이용하여 상기 정보어 비트들을 인코딩하여 패리티 비트들을 생성하고,
    상기 LDPC 인코더는,
    상기 BCH 인코딩된 비트들을 인코딩하여 상기 패리티 검사 행렬에서 기설정된 컬럼에 대응되는 패리티 비트들을 생성하는 것을 특징으로 하는 디코딩 방법.
  15. 제12항에 있어서,
    상기 제2 레이어를 통해 전송된 비트들을 디코딩하는 단계는,
    상기 제1 LDPC 디코더를 이용하여 상기 제거된 신호로부터 상기 제2 레이어를 통해 전송된 신호에 대응되는 LDPC 정보어 비트들 및 패리티 비트들을 디코딩하고, 상기 제1 BCH 디코더를 이용하여 상기 LDPC 정보어 비트들을 디코딩하여 정보어 비트들을 복원하는 것을 특징으로 하는 디코딩 방법.
  16. 제12항에 있어서,
    상기 제2 레이어를 통해 전송된 비트들을 디코딩하는 단계는,
    제2 LDPC 디코더를 이용하여 상기 제거된 신호로부터 상기 제2 레이어를 통해 전송된 신호에 대응되는 LDPC 정보어 비트들 및 패리티 비트들을 디코딩하고, 제2 BCH 디코더를 이용하여 상기 LDPC 정보어 비트들을 디코딩하여 정보어 비트들을 복원하는 것을 특징으로 하는 디코딩 방법.
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