JP2001060851A5 - - Google Patents

Description

【特許請求の範囲】
【請求項１】
クロックをカウントし、第１初期化信号の活性化により該カウントが初期化されるカウンタと、
該カウンタに結合され、キャプチャ信号の活性化に応答して該カウンタのカウントを保持する参照レジスタと、
該カウントと該参照レジスタの出力値とが等しくなった時に、一致信号を活性化する比較回路と、
第２初期化信号が活性であるとき、又は、イネーブル信号及び該一致信号が共に活性であるときに、該第１初期化信号を活性化し、該第２初期化信号の活性化から所定時間経過した後に、該キャプチャ信号を活性化する制御回路と、
を有することを特徴とする周期補正分周回路。
【請求項２】
上記制御回路は、
上記第２初期化信号を出力するビットと、上記イネーブル信号を出力するビットと、上記キャプチャ信号を出力するビットとを含む制御レジスタと、
上記第２初期化信号が活性であるとき、又は、上記イネーブル信号及び上記一致信号が共に活性であるときに、上記第１初期化信号を活性化する論理回路と、
を有することを特徴とする請求項１記載の周期補正分周回路。
【請求項３】
上記一致信号を受け取って、上記一致信号を参照クロックとして該参照クロック周波数の整数倍の周波数のクロックを生成するＰＬＬ回路をさらに有することを特徴とする請求項２記載の周期補正分周回路。
【請求項４】
クロックを生成する発振回路と、
該クロックをカウントし、第１初期化信号の活性化により該カウントが初期化されるカウンタと、
該カウンタに結合され、キャプチャ信号の活性化に応答して該カウンタのカウントを保持する参照レジスタと、
該カウントと該参照レジスタの出力値とが等しくなった時に、一致信号を活性化する比較回路と、
第２初期化信号が活性であるとき、又は、イネーブル信号及び該一致信号が共に活性であるときに、該第１初期化信号を活性化し、該第２初期化信号の活性化から所定時間経過した後に、該キャプチャ信号を活性化する制御回路と、
を有することを特徴とする周期補正型発振回路。
【請求項５】
上記制御回路は、
上記第２初期化信号を出力するビットと、上記イネーブル信号を出力するビットと、上記キャプチャ信号を出力するビットとを含む制御レジスタと、
上記第２初期化信号が活性であるとき、又は、上記イネーブル信号及び上記一致信号が共に活性であるときに、上記第１初期化信号を活性化する論理回路と、
を有することを特徴とする請求項４記載の周期補正型発振回路。
【請求項６】
上記一致信号を受け取って、上記一致信号を参照クロックとして該参照クロック周波数の整数倍の周波数のクロックを生成するＰＬＬ回路をさらに有することを特徴とする請求項５記載の周期補正型発振回路。

【００１５】
【課題を解決するための手段及びその作用効果】
本発明の第１実施態様の周期補正分周回路では、
クロックをカウントし、第１初期化信号の活性化により該カウントが初期化されるカウンタと、
該カウンタに結合され、キャプチャ信号の活性化に応答して該カウンタのカウントを保持する参照レジスタと、
該カウントと該参照レジスタの出力値とが等しくなった時に、一致信号を活性化する比較回路と、
第２初期化信号が活性であるとき、又は、イネーブル信号及び該一致信号が共に活性であるときに、該第１初期化信号を活性化し、該第２初期化信号の活性化から所定時間経過した後に、該キャプチャ信号を活性化する制御回路と、
を有する。

本発明の第２実施態様の周期補正分周回路では、第１実施態様において、
上記制御回路は、
上記第２初期化信号を出力するビットと、上記イネーブル信号を出力するビットと、上記キャプチャ信号を出力するビットとを含む制御レジスタと、
上記第２初期化信号が活性であるとき、又は、上記イネーブル信号及び上記一致信号が共に活性であるときに、上記第１初期化信号を活性化する論理回路と、
を有する。

本発明の第３実施態様の周期補正分周回路では、第２実施態様において、
上記一致信号を受け取って、上記一致信号を参照クロックとして該参照クロック周波数の整数倍の周波数のクロックを生成するＰＬＬ回路をさらに有する。

本発明の第４実施態様の周期補正型発振回路では、
クロックを生成する発振回路と、
該クロックをカウントし、第１初期化信号の活性化により該カウントが初期化されるカウンタと、
該カウンタに結合され、キャプチャ信号の活性化に応答して該カウンタのカウントを保持する参照レジスタと、
該カウントと該参照レジスタの出力値とが等しくなった時に、一致信号を活性化する比較回路と、
第２初期化信号が活性であるとき、又は、イネーブル信号及び該一致信号が共に活性であるときに、該第１初期化信号を活性化し、該第２初期化信号の活性化から所定時間経過した後に、該キャプチャ信号を活性化する制御回路と、
を有する。

本発明の第５実施態様の周期補正型発振回路では、第４実施態様において、
上記制御回路は、
上記第２初期化信号を出力するビットと、上記イネーブル信号を出力するビットと、上記キャプチャ信号を出力するビットとを含む制御レジスタと、
上記第２初期化信号が活性であるとき、又は、上記イネーブル信号及び上記一致信号が共に活性であるときに、上記第１初期化信号を活性化する論理回路と、
を有する。
本発明の第６実施態様の周期補正型発振回路では、第５実施態様において、
上記一致信号を受け取って、上記一致信号を参照クロックとして該参照クロック周波数の整数倍の周波数のクロックを生成するＰＬＬ回路をさらに有する。