JP2001056358A

JP2001056358A - 半導体集積回路装置及び電子機器

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Publication number: JP2001056358A
Application number: JP11232433A
Authority: JP
Inventors: Takashi Kimura; 隆木村
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1999-08-19
Filing date: 1999-08-19
Publication date: 2001-02-27
Anticipated expiration: 2019-08-19
Also published as: US6469534B1; JP3606124B2

Abstract

(57)【要約】【課題】複数の単独チップを１チップ化する際のテス
ト回路の簡略化をはかり、テストベクトルの作成やテス
ト時間等のテスト負荷を軽減できる半導体集積回路装
置、電子機器及び半導体集積回路装置のテスト方法を提
供すること。【解決手段】第一の半導体集積回路と、第二の半導体
集積回路と、外部端子に接続されたＩ／Ｏ回路とを含む
半導体集積回路装置である。前記Ｉ／Ｏ回路は、第一の
半導体集積回路から第二の半導体集積回路への内部信号
を受けて、外部端子を介して外部に出力するとともに、
第二の半導体集積回路の入力として出力する。前記Ｉ／
Ｏ回路は、内部信号の出力を制御する第一のバッファを
含む。第一の半導体集積回路の出力を試験する際には、
前記第一のバッファを導通状態に制御し、第二の半導体
集積回路の入力を試験する際には第一のバッファを非導
通状態に制御する。また前記Ｉ／Ｏ回路として電流特性
測定機能を有するＩ／Ｏ回路を用いてもよい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置、半導体集積回路装置を含む電子機器、及び半導体集
積回路装置のテスト方法に関する。

【０００２】

【背景技術及び発明が解決しようとする課題】携帯情報
機器やマルチメディア端末等の電子機器の組み込み用シ
ステムには、ＣＰＵやＬＣＤコントローラやコンパニオ
ン機能としてＰＣＭＣＩＡ、コンパクトフラッシュ、キ
ーボード／マウス、ＩＳＡバスサブセット等の各種イン
ターフェース機能を搭載することが必要となる。

【０００３】このような組み込み用システムにおいてコ
ストパフォーマンスを向上させるために、前記ＣＰＵや
ＬＣＤコントローラやコンパニオン機能等の必要な機能
を有する各チップを１チップに集積化したＳＯＣ（シス
テムオンチップ）にすることがある。

【０００４】図１はＳＯＣ（システムオンチップ）にお
いて、Ａ、Ｂ２つのチップ間でインターフェースをとる
手法について説明するための図である。

【０００５】同図に示すように、Ａ、Ｂ各チップ１０、
２０間のインターフェースはセレクタ３０などを用いた
端子マルチプレクサで接続されており、Ａチップ１０か
ら出力された内部信号はセレクタ３０を介してＢチップ
２０に入力される（図１の６０参照）。

【０００６】このようにセレクタ３０を用いて複数のチ
ップを１チップに集積化すると、Ａ，Ｂ各チップの単体
テストに加えて、それぞれのチップ間の接続テストが必
要となる。

【０００７】即ち図１においてＡ，Ｂ各チップの単体テ
ストとして、ライン４０及びライン５０のテストが必要
な他、それぞれのチップ間の接続テストとして、ライン
６０をテストすることが必要になる。このように接続テ
ストが余分に必要となりテスト時間の増加を招くという
問題点があった。

【０００８】また各チップの内部構造を十分に把握して
いないと接続テストを行う際のテストベクトルの作成及
びその検証が困難であるという問題点もある。

【０００９】特に、近年では異なるメーカー等で開発さ
れた複数のチップを１チップに集積化してＳＯＣ（シス
テムオンチップ）を形成する要請が大きい。このような
場合には、他のメーカーで開発されたチップの中身まで
も考慮したテストベクトルの作成は困難である。従って
各チップ単体レベルのテストのみでＳＯＣ（システムオ
ンチップ）の動作が保証できる構成の半導体集積回路装
置が望まれていた。

【００１０】本発明は、以上のような技術的課題に鑑み
てなされたものであり、その目的とするところは、複数
の単独チップを１チップ化する際のテスト回路の簡略化
をはかり、テストベクトルの作成やテスト時間等のテス
ト負荷を軽減できる半導体集積回路装置、電子機器及び
半導体集積回路装置のテスト方法を提供することにあ
る。

【００１１】

【課題を解決するための手段】本発明は、第一の半導体
集積回路と、第二の半導体集積回路と、外部端子に接続
されたＩ／Ｏ回路とを含む半導体集積回路装置であっ
て、前記Ｉ／Ｏ回路は、第一の半導体集積回路から第二
の半導体集積回路への内部信号を受けて、該内部信号を
外部端子を介して外部に出力するとともに、第二の半導
体集積回路の入力として出力することを特徴とする。

【００１２】例えば前記Ｉ／Ｏ回路の内部入力端子は第
一の半導体集積回路の出力に接続され、前記Ｉ／Ｏ回路
の内部出力端子は第二の半導体集積回路の入力に接続さ
れ、前記Ｉ／Ｏ回路は前記内部入力端子を介して前記第
一の半導体集積回路の出力を受けて、外部端子を介して
外部に出力するとともに、前記内部出力端子を介して第
二の半導体集積回路の入力として出力するように構成し
てもよい。

【００１３】本発明によれば複数の半導体集積回路を１
チップに集積化する場合に各チップ間の接続がＩ／Ｏ回
路とアルミ配線だけですむ。このためセレクタ等で接続
する場合に必要なチップ間の接続テストが不要となり、
テスト時間やテストベクトルの作成等のテスト負荷を大
幅に軽減することができる。

【００１４】また近年では異なるメーカー等で開発され
た複数のチップを１チップに集積化してＳＯＣ（システ
ムオンチップ）を形成する要請が大きい。このような場
合には、他のメーカーで開発されたチップの中身までも
考慮したテストベクトルの作成は困難である。しかし本
発明によれば、各半導体集積回路単体レベルのテストの
みで動作が保証できるため、別個に開発された半導体集
積回路を１チップする際に特に効果的である。

【００１５】また本発明の前記Ｉ／Ｏ回路は、前記内部
信号が入力される第一のバッファと、前記第一のバッフ
ァの出力と外部端子を結ぶ信号線に接続された第二のバ
ッファを含み、前記第一のバッファはイネーブル端子を
有し、該イネーブル端子が受けたイネーブル信号に基づ
き前記第一のバッファの導通、非導通状態を制御し、前
記第二のバッファは前記内部信号又は外部端子からの入
力信号を受け第二の半導体集積回路の入力として出力す
ることを特徴とする。

【００１６】前記イネーブル信号がアクティブの場合に
は前記第一のバッファを導通状態にし、前記イネーブル
信号が非アクティブの場合には前記第一のバッファを非
導通状態にすることができる。

【００１７】前記第一バッファ導通時には、前記第一の
バッファから出力された前記内部信号を外部端子を介し
て外部に出力するとともに、第二の半導体集積回路の入
力として出力することが好ましい。また第一バッファ非
導通時には、前記外部端子から入力された外部信号を第
二の半導体集積回路の入力として出力することが好まし
い。

【００１８】本発明によれば、第一のバッファの導通、
非導通を制御するという簡単な構成で、第二の半導体集
積回路の入力を内部信号と外部信号に切り替えることが
できる。従ってテスト用の入力回路等を特に設ける必要
なく、通常動作時には内部信号を入力し、第二の半導体
集積回路テスト時には、外部からテスト用信号を入力す
ることができる、このため、テスト用入力回路の検証も
不要となり、テストベクトルも第二の半導体集積装置の
単体レベルのテストベクトルがそのまま使用できるため
テスト負荷を大幅に軽減することができる。

【００１９】また本発明は、第一の半導体集積回路の出
力を試験する際には前記第一のバッファを導通状態に
し、第二の半導体集積回路の入力を試験する際には第一
のバッファを非導通状態にするイネーブル信号を生成
し、前記第一のバッファのイネーブル端子の入力として
出力するイネーブル信号生成回路を含むことを特徴とす
る。

【００２０】本発明によれば、イネーブル信号生成回路
が生成するイネーブル信号により、第一のバッファの導
通、非導通を容易に制御することができる。

【００２１】また本発明は、前記Ｉ／Ｏ回路は、前記第
一のバッファの電流特性をテストする電流特性テスト回
路を含み、前記電流特性テスト回路は、電流特性テスト
モード設定端子ＴＳ、電流特性テストモード用入力端子
ＴＡ、電流特性テストモード用イネーブル端子ＴＥ、通
常モード用入力端子Ａ、通常モード用イネーブル端子Ｅ
と、端子ＴＳの入力に基づき端子ＴＡからの入力と端子
Ａからの入力を選択する入力信号選択回路と、端子ＴＳ
の入力に基づき端子ＴＥからの入力と端子Ｅからの入力
を選択するイネーブル信号選択回路とを含み、前記端子
Ａに第一の半導体集積回路から出力される内部信号の信
号線を接続し、前記入力信号選択回路の出力を前記第一
のバッファの入力に接続し、前記イネーブル信号選択回
路の出力を前記第一のバッファのイネーブル端子に接続
することにより、前記内部信号を外部端子を介して外部
に出力するとともに、第二の半導体集積回路の入力とし
て出力することを特徴とする。

【００２２】本発明のＩ／Ｏ回路は、電流特性テストモ
ード時には端子ＴＡからの信号が第一のバッファに入力
され、端子ＴＥからのイネーブル信号に基づき第一のバ
ッファの出力が制御される。従って、電流特性テストモ
ード時に端子ＴＥから入力されるテスト用イネーブル信
号をアクティブにし、端子ＴＡからのテスト入力信号を
Ｈレベルにすることにより前記第一のバッファのＨレベ
ルの出力電流特性を調べることができ、端子ＴＡからの
テスト入力信号をＬレベルにすることにより前記第一の
バッファのＬレベルの出力電流特性を測定することがで
きる。

【００２３】また電流特性テストモード時に、端子ＴＥ
からのテスト用イネーブル信号を非アクティブにする事
により前記第一のバッファをハイインピーダンス状態に
してリーク電流を測定することができる。

【００２４】このように本発明のＩ／Ｏ回路は電流特性
テスト回路を含んでいるため、簡単に電流特性テストを
行うことができる。

【００２５】また端子Ａに、第一の半導体集積回路から
の出力された内部信号の信号線を接続し、第一のバッフ
ァの出力を第二のバッファを介して第二の半導体集積回
路に入力する事により、複数の半導体集積回路を１チッ
プに集積化する場合に各チップ間の接続が本発明のＩ／
Ｏ回路とアルミ配線だけですむ。このためセレクタ等で
接続する場合に必要なチップ間の接続テストが不要とな
り、テスト時間やテストベクトルの作成等のテスト負荷
を大幅に軽減することができる。

【００２６】また近年では異なるメーカー等で開発され
た複数のチップを１チップに集積化してＳＯＣ（システ
ムオンチップ）を形成する要請が大きい。このような場
合には、他のメーカーで開発されたチップの中身までも
考慮したテストベクトルの作成は困難である。しかし本
発明によれば、各半導体集積回路単体レベルのテストの
みで動作が保証できるため、別個に開発された半導体集
積回路を１チップする際に特に効果的である。

【００２７】なお、本発明のような電流特性テスト回路
を含むＩ／Ｏ回路を汎用製品化しておくことが好まし
い。汎用化された電流特性テスト回路を含むＩ／Ｏ回路
の各入力端子に所定の信号線を配線するだけで、電流特
性テスト及び半導体集積回路装置のテストのテスト時間
及びテスト負荷を大幅に削減することができるからであ
る。

【００２８】また本発明は、第一の半導体集積回路と、
第二の半導体集積回路と、外部端子に接続されたＩ／Ｏ
回路とを含む半導体集積回路装置であって、前記Ｉ／Ｏ
回路は、第一の半導体集積回路から第二の半導体集積回
路へ第一の内部信号が出力された場合には外部端子を介
して前記第一の内部信号を外部に出力するとともに、第
二の半導体集積回路の入力として出力し、第二の半導体
集積回路から第一の半導体集積回路へ第二の内部信号が
出力された場合には外部端子を介して前記第二の内部信
号を外部に出力するとともに、第一の半導体集積回路の
入力として出力することを特徴とする。

【００２９】本発明によれば、例えばデータバスのよう
に複数の半導体集積回路間で双方向信号線を用いて内部
信号がやりとりされる場合でも、半導体集積回路を１チ
ップに集積化する場合に各チップ間の接続がＩ／Ｏ回路
とアルミ配線だけですむ。このためセレクタ等で接続す
る場合に必要なチップ間の接続テストが不要となり、テ
スト時間やテストベクトルの作成等のテスト負荷を大幅
に軽減することができる。

【００３０】また近年では異なるメーカー等で開発され
た複数のチップを１チップに集積化してＳＯＣ（システ
ムオンチップ）を形成する要請が大きい。このような場
合には、他のメーカーで開発されたチップの中身までも
考慮したテストベクトルの作成は困難である。しかし本
発明によれば複数の半導体集積回路間で双方向信号線を
用いて内部信号がやりとりされる場合でも、各半導体集
積回路単体レベルのテストのみで動作が保証できるた
め、別個に開発された半導体集積回路を１チップする際
に特に効果的である。

【００３１】また本発明の前記Ｉ／Ｏ回路は、イネーブ
ル端子を有する第一のバッファを含み、前記第一の内部
信号の出力を制御するための第一のイネーブル信号と前
記第二の内部信号の出力を制御するための第二のイネー
ブル信号の論理和を前記第一のバッファの前記イネーブ
ル端子の入力として出力する論理和回路と、前記第一の
イネーブル信号及び前記第二のイネーブル信号に基づき
前記第一の内部信号と前記第二の内部信号のいずれかの
内部信号を選択し、前記第一のバッファの入力として出
力する内部信号選択回路を含み、前記第一のバッファ
は、前記論理和回路の出力に基づいて、前記第一の内部
信号又は前記第二の内部信号を外部端子を介して外部に
出力するとともに、第一の半導体集積回路又は第二の半
導体集積回路の入力として出力することを特徴とする。

【００３２】また本発明の電子機器は、前記いずれかの
半導体集積回路装置と、前記半導体集積回路装置の処理
対象となるデータの入力手段と、前記半導体集積回路装
置により処理されたデータを出力するための出力手段と
を含むことを特徴とする。

【００３３】このようにすれば、例えば入力手段からの
入力に対応して出力手段から所与のデータを出力する電
子機器の開発におけるテスト負荷の軽減を図ることがで
きるため、コストパフォーマンスのよい電子機器を提供
することができる。

【００３４】また近年では異なるメーカー等で開発され
たＣＰＵやＬＣＤやその他の周辺機器を組み合わせて電
子機器を構成する場合も多い。このような場合、ＣＰＵ
チップとＬＣＤコントローラのチップ等の異なるメーカ
ーで開発された複数のチップを１チップに集積化してＳ
ＯＣ（システムオンチップ）を形成する要請が大きい。
本発明によればこのような場合にも各半導体集積回路
単体レベルのテストのみで動作が保証できるため、異な
るメーカー等で開発されたＣＰＵやＬＣＤやその他の周
辺機器を組み合わせて電子機器を構成する際のテスト負
荷の軽減に特に効果的である。

【００３５】また本発明は第一の半導体集積回路からの
内部信号が外部端子に接続されたＩ／Ｏ回路の第一のバ
ッファを介して第二の半導体集積回路へ入力される半導
体集積回路装置のテスト方法であって、第一の半導体集
積回路の出力を試験する際には前記第一のバッファを導
通状態に制御し、第二の半導体集積回路の入力を試験す
る際には前記第一のバッファを非導通状態に制御するこ
とを特徴とする。

【００３６】

【発明の実施の形態】以下、本発明の好適な実施形態に
ついて図面を用いて詳細に説明する。

【００３７】１．第一実施例図２は本実施の形態の第一実施例について説明するため
の回路図である。

【００３８】第一実施例の特徴は、半導体集積回路Ａ
（２１０）から半導体集積回路Ｂ（２２０）への内部信
号をＩ／Ｏ回路２６２を介して半導体集積回路Ｂ（２２
０）へ入力する点にある。

【００３９】２１０、２２０は１チップの半導体集積回
路装置２００に集積される半導体集積回路Ａ，Ｂであ
る。２６０は前記半導体集積回路装置２００の外部端子
（ＰＡＤ）であり、Ｉ／Ｏ回路２６２が接続されてい
る。Ｉ／Ｏ回路２６２は第一のバッファ２４０と第二の
バッファ２５０を含む。

【００４０】第一のバッファ２４０は、半導体集積回路
Ａの出力に接続されており、イネーブル信号生成回路２
３０の生成するイネーブル信号により導通、非導通が制
御される。また第二のバッファ２５０の出力は半導体集
積回路Ｂ（２２０）に接続されている。従って第一のバ
ッファ導通時には、半導体集積回路Ａ（２１０）の出力
である内部信号は、外部端子２６０を介して外部に出力
されるとともに（２７０参照）、第二のバッファ２５０
を介して半導体集積回路装置Ｂ（２２０）に入力される
（２９０参照）。

【００４１】また第一のバッファ非導通時には、外部端
子２６０を介して外部入力を第二の半導体集積回路装置
２２０に入力することができる（２８０参照）。

【００４２】従って通常動作時及び半導体集積回路Ａ
（２１０）の出力テスト時には、イネーブル信号生成回
路２３０によりＨレベルのイネーブル信号を出力する
と、第一のバッファ２４０が導通状態になるため、半導
体集積回路Ａ（２１０）の出力である内部信号は、外部
端子２６０を介して外部に出力されるとともに（２７０
参照）、第二のバッファ２５０を介して半導体集積回路
装置Ｂ（２２０）に入力されることになる（２９０参
照）。

【００４３】また半導体集積回路Ｂ（２２０）の入力テ
スト時には、イネーブル信号生成回路２３０によりＬレ
ベルのイネーブル信号を出力すると、第一のバッファ２
４０が非導通状態になるため、外部端子２６０を介して
外部入力を第二の半導体集積回路２２０に入力すること
ができる（２８０参照）。

【００４４】このように第一実施例によれば、半導体集
積回路Ａの内部信号が外部端子２６０を介して外部に出
力されるため、半導体集積回路Ａの内部信号が正しく出
力されるかを簡単にテストすることができる。

【００４５】また外部端子２６０から半導体集積回路Ｂ
の入力となる内部信号を入力することができるので、わ
ざわざ半導体集積回路Ａで内部信号を作らなくても半導
体集積回路装置Ｂの入力テストを行うことができる。従
ってテストベクトルの作成負担を軽減することもでき
る。

【００４６】従って第一実施例によれば、半導体集積回
路Ａ、Ｂの単体テストのテストベクトルの作成、テスト
結果の検証が容易に実現できる。

【００４７】また図１に示すように選択回路３０を介し
て半導体集積回路装置Ａ、Ｂを接続した場合には、選択
回路３０について接続テストが必要となる。しかし本実
施例では第一のバッファ２４０と第二のバッファ２５０
の間には素子が存在せずアルミ配線のみなので特に接続
テストを行う必要がなく、テスト時間及びテスト負荷を
削減することができる。

【００４８】２．第二実施例次に第二実施例として内部信号がデータバスのような双
方向の信号線を通る場合について説明する。

【００４９】図３（Ａ）（Ｂ）は、第二実施例の特徴に
ついて説明するための図である。

【００５０】図３（Ａ）は半導体集積回路装置３００に
集積化された半導体集積回路Ａ、Ｂの内部信号をデータ
バス等の双方向信号線３３０を介してやりとりする場合
の簡単な回路図である。

【００５１】図３（Ｂ）は、第二実施例の半導体集積回
路装置３４０の特徴部分についての回路図の一例を示し
たものである。内部信号が双方向の場合には半導体集積
回路Ａ、Ｂの入力（ＡＩ、ＢＩ）、出力（ＡＯ，ＢＯ）
イネーブル信号（ＡＥ，ＢＥ）を同図に示すように双方
向信号用Ｉ／Ｏ回路３７０に接続する。

【００５２】３７４は半導体集積回路Ａ、Ｂ（３５０、
３６０）のイネーブル信号の論理和回路であり、３７２
は半導体集積回路Ａ、Ｂの出力信号の選択回路である。
Ｉ／Ｏ回路３７０は、半導体集積回路Ａ，Ｂ（３５０、
３６０）からイネーブル信号に基づき半導体集積回路
Ａ，Ｂ（３５０、３６０）からの内部信号を選択し、外
部端子３８０を介して外部に出力するとともに、半導体
集積回路Ａ，Ｂ（３５０，３６０）の入力として出力す
る。

【００５３】例えば半導体集積回路Ａ（３５０）のＡＯ
から内部信号が出力される場合にはＡＥからＨレベルの
イネーブル信号が出力されるとともに、半導体集積回路
Ｂ（３６０）のＢＥからＬレベルのイネーブル信号が出
力される。従って出力信号選択回路３７２においてＡＯ
からの内部信号が選択される。またＡＥからのＨレベル
のイネーブル信号によりバッファ３７６は導通状態とな
り、ＡＯからの内部信号は外部端子３８０を介して外部
に出力されるとともにバッファ３７８を介して半導体集
積回路ＢのＢＩに入力される。この場合には外部端子３
８０から半導体集積回路Ａ（３５０）の内部信号が出力
されるため、半導体集積回路Ａ（３５０）の内部信号の
出力テストを行うこともできる。

【００５４】また半導体集積回路Ｂ（３６０）のＢＯか
ら内部信号が出力される場合にはＢＥからＨレベルのイ
ネーブル信号が出力されるとともに、半導体集積回路Ａ
（３５０）のＡＥからＬレベルのイネーブル信号が出力
される。従って出力信号選択回路３７２においてＢＯか
らの内部信号が選択される。またＢＥからのＨレベルの
イネーブル信号によりバッファ３７６は導通状態とな
り、ＢＯからの内部信号は外部端子３８０を介して外部
に出力されるとともにバッファ３７９を介して半導体集
積回路ＡのＡＩに入力される。この場合には外部端子３
８０から半導体集積回路Ｂ（３６０）の内部信号が出力
されるため、半導体集積回路Ｂ（３６０）の内部信号の
出力テストを行うこともできる。

【００５５】また例えば半導体集積回路Ａ（３５０）の
ＡＩ又はＢ（３６０）のＢＩにテスト用の信号を入力し
たい場合にはＡＥ及びＢＥからＬレベルのイネーブル信
号を出力するとバッファ３７６は非導通状態になる。こ
のため外部端子３８０からのテスト入力を半導体集積回
路Ａ（３５０）のＡＩ又はＢ（３６０）のＢＩに入力す
ることができる。

【００５６】このようにすることによりデータバス等の
双方向信号線においても、半導体集積回路装置のテスト
負荷の削減を図ることができる。

【００５７】図４は双方向データバスに半導体集積回路
Ａ、Ｂ、Ｃ間の内部信号の入出力が接続されている場合
の本発明の適用例を説明するための図である。

【００５８】（ＡＩ、ＢＩ，ＣＩ）は半導体集積回路
Ａ、Ｂ、Ｃの入力端子に、（ＡＯ、ＢＯ，ＣＯ）は、半
導体集積回路Ａ、Ｂ、Ｃの出力端子に、（ＡＥ、ＢＥ，
ＣＥ）は半導体集積回路Ａ、Ｂ、Ｃのイネーブル信号出
力端子に接続されている。

【００５９】３９４は半導体集積回路Ａ、Ｂ、Ｃのイネ
ーブル信号の論理和回路であり、３９６は半導体集積回
路Ａ、Ｂ、Ｃの出力信号の選択回路である。選択回路３
９６は半導体集積回路Ａ，Ｂ，Ｃからの各イネーブル信
号に基づき半導体集積回路Ａ、Ｂ，Ｃからの各内部信号
を選択し、バッファ３９８の入力として出力する。バッ
ファ３９８はイネーブル信号の論理和回路３９４の出力
に基づき導通、非導通状態が制御される。半導体集積回
路Ａ，Ｂ，Ｃのいずれかからのイネーブル信号がアクテ
ィブである場合には、当該半導体集積回路からの内部信
号が選択され、外部端子３９２を介して外部に出力する
とともに、半導体集積回路Ａ、Ｂ，Ｃの入力として出力
されることになる。

【００６０】このようにすることにより３個以上の半導
体集積回路間でデータバス等の双方向信号線を用いてや
りとりされる内部信号を有する場合にも本発明を適用可
能である。

【００６１】３．第三実施例次に第三実施例としてテスト機能付きバッファを用いた
本発明の適用例について説明する。

【００６２】図５は、第三実施例の特徴について説明す
るための回路図である。

【００６３】第三実施例の特徴は、半導体集積回路Ａ
（４１０）から半導体集積回路Ｂ（４２０）への内部信
号をテスト機能付きバッファ４４０を含むＩ／Ｏ回路４
３０を介して半導体集積回路Ｂ（４２０）へ入力する点
にある。

【００６４】４１０、４２０は１チップの半導体集積回
路装置４００に集積される半導体集積回路Ａ，Ｂであ
る。４５０は前記半導体集積回路装置４００の外部端子
（ＰＡＤ）であり、Ｉ／Ｏ回路４３０が接続されてい
る。Ｉ／Ｏ回路４３０はテスト機能付きバッファ４４０
とバッファ４３２を含む。

【００６５】テスト機能付きバッファのＡ端子は半導体
集積回路Ａ（４１０）の出力に接続されており、Ｅ端子
はイネーブル信号生成回路４６０の出力に接続されてい
る。ＴＡ端子、ＴＥ端子、ＴＳ端子はテスト信号生成回
路４７０の出力に接続されている。

【００６６】テスト機能付きバッファ４４０の出力は外
部端子（ＰＡＤ）４５０を介して半導体集積回路装置４
００の外部に出力されるとともにバッファ４３２を介し
て半導体集積回路Ｂ（４２０）へ入力される。

【００６７】ここでテスト機能付きバッファ４４０につ
いて説明する。テスト機能付きバッファは、ＤＣテスト
やＡＣテストを効率よく行うためのテスト機能を備えて
いるＩ／Ｏ回路である。ＤＣテストは入力・出力端子が
電流特性に関する仕様を満たしているかを測定するため
のテストであり、ＡＣテストは入力ピンから出力ピンの
スピードの測定するためのテストである。

【００６８】図６はテスト機能付きバッファの内部回路
図の一例であり、図７はテスト機能付きバッファの入出
力の真理値表である。

【００６９】テスト機能付きバッファ４４０はＡ，Ｅ，
ＴＡ，ＴＥ，ＴＳの５本の入力ピンを有している。ＴＳ
は電流特性テストモード設定端子、ＴＡは電流特性テス
トモード用入力端子、ＴＥは電流特性テストモード用イ
ネーブル端子、Ａは通常モード用入力端子、Ｅは通常モ
ード用イネーブル端子である。ＴＳ＝１の時で電流特性
テストモードが設定され（図７の５４０参照）、ＴＳ＝
０で通常モードが設定される（図７の５３０参照）。

【００７０】図６に示すようにテスト機能付きバッファ
４４０は、端子ＴＳの入力に基づき端子ＴＡからの入力
と端子Ａからの入力を選択する入力信号選択回路４４２
と、端子ＴＳの入力に基づき端子ＴＥからの入力と端子
Ｅからの入力を選択するイネーブル信号選択回路４４４
とを含む。入力信号選択回路４４２の出力は第一のバッ
ファ４４６の入力に接続され、前記イネーブル信号選択
回路４４４の出力は前記第一のバッファ４４６のイネー
ブル端子に接続される。

【００７１】例えば図７の５４２のテストモードを再現
することにより、第一のバッファ４４６が接続された外
部端子４５０のリーク電流の測定を行うことができる。
また図７の５４４のテストモードを再現することによ
り、第一のバッファ４４６が接続された外部端子４５０
のＬレベルの出力電流を測定することができる。また４
４６のテストモードを再現することにより、第一のバッ
ファ４４６が接続された外部端子４５０のＨレベルの出
力電流を測定することができる。

【００７２】図８は本実施の形態の第三実施例の回路図
の一例を示した図である。

【００７３】半導体集積回路Ａ、Ｂの出力（ＡＯ，Ｂ
Ｏ）、イネーブル信号（ＡＥ，ＢＥ）をそれぞれテスト
機能付きバッファ（６３２−１、６３２−２）のＡ端
子、Ｅ端子に接続する。

【００７４】テスト機能付きバッファ（６３２−１、６
３２−２）の出力は外部端子（６３４−１、６３４−
２）に接続されるとともに、図８に示すように各半導体
集積回路Ａ、Ｂの入力（ＡＩ、ＢＩ）に接続されてい
る。

【００７５】またテスト機能付きバッファ（６３２−
１、６３２−２）のＴＡ端子、ＴＥ端子、ＴＳ端子は、
それぞれのテスト信号生成回路６４０に接続されてい
る。

【００７６】テスト信号生成回路６４０は、内部信号で
あるＣＰＵＴＥＳＴ、ＡＳＩＣＴＥＳＴ、ＴＥＳＴ０、
ＴＥＳＴ１、ＴＥＳＴ２に基づき、半導体集積回路Ａ、
Ｂのテスト用信号及びＤＣテスト用の信号の生成を行
う。

【００７７】ＣＰＵＴＥＳＴは半導体集積回路Ｂ（ＣＰ
Ｕ）のテストモードを指定するための信号であり、ＡＳ
ＩＣＴＥＳＴは半導体集積回路Ｂ（ＡＳＩＣ）のテスト
モードを指定するための信号であり、ＴＥＳＴ２はＤＣ
テストモードを指定するための信号であり、各信号はＨ
レベルでアクティブとなる。ＴＥＳＴ０はＤＣテスト用
出力データであり、ＴＥＳＴ１はＤＣテスト用出力イネ
ーブルである。

【００７８】第三実施例では、テスト機能付きバッファ
（６３２−１、６３２−２）を用いて、ＤＣテスト及び
半導体集積回路Ａ、Ｂ間の内部信号の伝達、半導体集積
回路Ａ、Ｂのテストを簡易に行うことができる。

【００７９】図９はテスト信号生成回路の内部信号とテ
スト機能付きバッファの端子との関係について説明する
ための図である。

【００８０】まずＤＣテスト時の動作例について説明す
る。ＤＣテスト時には、ＣＰＵＴＥＳＴとＡＳＩＣＴＥ
ＳＴはＬレベルに、ＴＥＳＴ２をＨレベルにする。

【００８１】ここにおいて外部端子へのハイレベル出力
電流を測定する場合には、ＴＥＳＴ０をＨレベルに、Ｔ
ＥＳＴ１をＬレベルにする。このようにすると、６４１
の出力はＨレベルに、６４２の出力はＬレベルに、６４
３の出力はＨレベルに、６４４の出力はＬレベルに、６
４５の出力はＨレベルになる。従ってテスト機能付きバ
ッファ（６３２−１、６３２−２）のＴＡ端子はＨレベ
ルに、ＴＥ端子はＬレベルに、ＴＳ端子はＨレベルにな
る。従って図９の７１０に示すように出力（ＰＡＤ）
はＨレベルとなり、外部端子（６３４−１、６３４−
２）のＨレベル出力電流を測定することができる（図９
の７１０参照）。

【００８２】また外部端子へのロウレベル出力電流を測
定する場合には、ＴＥＳＴ０をＬレベルに、ＴＥＳＴ１
をＬレベルにする。このようにすると、６４１の出力は
Ｌレベルに、６４２の出力はＬレベルに、６４３の出力
はＨレベルに、６４４の出力はＬレベルに、６４５の出
力はＨレベルになる。従ってテスト機能付きバッファ
（６３２−１、６３２−２）のＴＡ端子はＬレベルに、
ＴＥ端子はＬレベルに、ＴＳ端子はＨレベルになる。
従って図９の７２０に示すように出力（ＰＡＤ）はＬレ
ベルとなり、外部端子（６３４−１、６３４−２）のＬ
レベル出力電流を測定することができる。

【００８３】また外部端子へのリーク電流を測定する場
合には、ＴＥＳＴ１をＨレベルにする。このようにする
と、６４２の出力はＨレベルに、６４３の出力はＨレベ
ルに、６４４の出力はＨレベルに、６４５の出力はＨレ
ベルになる。従ってテスト機能付きバッファ（６３２−
１、６３２−２）のＴＥ端子はＨレベルに、ＴＳ端子は
Ｈレベルになる。従って図９の７３０に示すように出
力（ＰＡＤ）はＨＺ（ハイインピーダンス）となり、外
部端子（６３４−１、６３４−２）のリーク電流を測定
することができる。

【００８４】次に半導体集積回路Ｂ（ＣＰＵ）のテスト
時の動作例について説明する。ＣＰＵテスト時には、Ｃ
ＰＵＴＥＳＴをＨレベルに、ＡＳＩＣＴＥＳＴとＴＥＳ
Ｔ２をＬレベルにする。

【００８５】このようにすると、６４４の出力はＨレベ
ルに、６４５の出力はＨレベルになるためテスト機能付
きバッファ（６３２−１）のＴＳ端子はＨレベルに、Ｔ
Ｅ端子はＨレベルとなり、図９の７４０に示すように出
力（ＰＡＤ）状態はＨＺ（ハイインピーダンス）とな
る。このため半導体集積回路Ａ（ＡＳＩＣ）から半導体
集積回路Ｂ（ＣＰＵ）への内部信号は非導通状態とな
り、外部端子６３４−１からテスト用の外部入力を半導
体集積回路Ｂ（ＣＰＵ）のＢＩ端子に入力することがで
きる（図８の６５０参照）。

【００８６】従って、本来内部信号として半導体集積回
路Ｂ（ＣＰＵ）に入力される信号をテスト時には、外部
信号として半導体集積回路Ｂ（ＣＰＵ）に入力できるこ
とになる。

【００８７】またこのときの半導体集積回路Ｂ（ＣＰ
Ｕ）の出力ＢＯは、以下に説明するように外部端子６３
４−２に出力されることになる。即ち６４３の出力はＬ
レベルになるためテスト機能付きバッファ（６３２−
２）のＴＳ端子はＬレベルとなり、出力（ＰＡＤ）状態
（図９の注１）は、Ａ端子に入力されるＢＯ、Ｅ端子に
入力されるＢＥに依存することになる。半導体集積回路
Ｂ（ＣＰＵ）のＢＯ出力時にはＢＥはＬレベルとなりＢ
Ｏの状態が出力（ＰＡＤ）状態となり、これが外部端子
６３４−２に出力される。従って外部端子６３４−１か
ら入力された動作結果を外部端子６３４−２の出力で検
証することができる。

【００８８】このようにＣＰＵＴＥＳＴをＨレベルにす
る事により、半導体集積回路Ｂ（ＣＰＵ）の単体テスト
のテストベクトルの作成、実行、検証を容易に行うこと
ができる。

【００８９】次に半導体集積回路Ａ（ＡＳＩＣ）のテス
ト時の動作例について説明する。ＡＳＩＣテスト時に
は、ＡＳＩＣＴＥＳＴをＨレベルに、ＣＰＵＴＥＳＴと
ＴＥＳＴ２をＬレベルにする。

【００９０】このようにすると、６４２の出力はＨレベ
ルに、６４３の出力はＨレベルになるためテスト機能付
きバッファ（６３２−２）のＴＳ端子はＨレベルに、Ｔ
Ｅ端子はＨレベルととなり、図９の７５０に示すように
出力（ＰＡＤ）状態はＨＺ（ハイインピーダンス）とな
る。このため半導体集積回路Ｂ（ＣＰＵ）から半導体集
積回路Ａ（ＡＳＩＣ）への内部信号は非導通状態とな
り、外部端子６３４−２からテスト用の外部入力を半導
体集積回路Ａ（ＡＳＩＣ）のＡＩ端子に入力することが
できる（図８の６６０参照）。

【００９１】従って、本来内部信号として半導体集積回
路Ａ（ＡＳＩＣ）に入力される信号をテスト時には、外
部から半導体集積回路Ａ（ＡＳＩＣ）に入力できること
になる。

【００９２】またこのときの半導体集積回路Ａ（ＡＳＩ
Ｃ）の出力ＡＯは、以下に説明するように外部端子６３
４−１に出力されることになる。即ち６４５の出力はＬ
レベルになるためテスト機能付きバッファ（６３２−
１）のＴＳ端子はＬレベルとなり、出力（ＰＡＤ）状態
（図９の注２）は、Ａ端子に入力されるＡＯ、Ｅ端子に
入力されるＡＥに依存することになる。半導体集積回路
Ａ（ＡＳＩＣ）のＡＯ出力時にはＡＥはＬレベルとなり
ＡＯの状態が出力（ＰＡＤ）状態となり、これが外部端
子６３４−１に出力される。従って外部端子６３４−２
から入力された動作結果を外部端子６３４−１の出力で
検証することができる。

【００９３】このようにＡＳＩＣＴＥＳＴをＨレベルに
する事により、半導体集積回路Ａ（ＡＳＩＣ）の単体テ
ストのテストベクトルの作成、実行、検証を容易に行う
ことができる。

【００９４】次に通常動作時の動作例について説明す
る。ここにおいて通常動作時には、ＣＰＵＴＥＳＴ、Ａ
ＳＩＣＴＥＳＴ、ＴＥＳＴ２をＬレベルにする。

【００９５】このようにすると、６４３、６４５の出力
はＬレベルになるためテスト機能付きバッファ（６３２
−１、６３２−２）のＴＳ端子はＬレベルとなり、各テ
スト機能付きバッファ（６３２−１、６３２−２）の出
力（ＰＡＤ）状態（注１、注２）は、Ａ端子に入力され
るＡＯ、ＢＯ、Ｅ端子に入力されるＡＥ、ＢＥに依存す
ることになる（図９の７６０参照）。

【００９６】半導体集積回路Ａ（ＡＳＩＣ）のＡＯ出力
時にはＡＥはＬレベルとなりＡＯの状態が出力（ＰＡ
Ｄ）状態となり、これが外部端子６３４−１に出力され
るとともに、半導体集積回路Ｂ（ＣＰＵ）のＢＩ端子に
入力される（図８の６７０参照）。

【００９７】半導体集積回路Ｂ（ＣＰＵ）のＢＯ出力時
にはＢＥはＬレベルとなりＢＯの状態が出力（ＰＡＤ）
状態となり、これが外部端子６３４−２に出力されると
ともに、半導体集積回路Ａ（ＡＳＩＣ）のＡＩ端子に入
力される（図８の６８０参照）。

【００９８】このようにして通常動作時には半導体集積
回路Ａ、Ｂ間の内部信号のやりとりがテスト機能付きバ
ッファ（６３２−１、６３２−２）を介してなされる。

【００９９】４．半導体集積回路装置図１０に本実施の形態の半導体集積回路装置の一例であ
るマイクロコンピュータ８００のブロック図を示す。本
マイクロコンピュータ８００は、ＣＰＵ機能を有する半
導体集積回路８１０と周辺機能であるＬＣＤコントロー
ラ機能を有する半導体集積回路８２０とコンパニオン機
能を有するゲートアレイ（半導体集積回路）８３０を１
チップに集積化したマイクロコンピュータである。

【０１００】コンパニオン機能を有するゲートアレイ
（半導体集積回路）８３０は、ユーザーが当該マイクロ
コンピュータの使用目的に対応した機能を組み込むこと
が可能なユーザブルゲートアレイ領域として構成されて
いる。従って前記周辺機能及びユーザブルゲートアレイ
により、ＬＣＤを使用したアプリケーションへのオリジ
ナルシステムオンチップが可能となる。

【０１０１】ＣＰＵ８１０は各種命令の実行処理を行う
ものであり、ＬＣＤコントローラ８２０はＬＣＤ（液晶
素子又は液晶ディスプレイ）による表示を制御するため
の各種信号の生成処理を行うものであり、ゲートアレイ
８３０はユーザブルゲートアレイによって組み込まれた
各種処理を行うものであり、テスト回路８４０はＤＣ
（電流特性）テストやゲートアレイ８３０とＣＰＵ８１
０とＬＣＤコントローラ８２０の各種テスト信号を生成
する回路である。

【０１０２】バストランスファ８５０は各種バスの制御
を行うものでデータバスマルチプレクサ８５２を含む。
データバスマルチプレクサ８５２はデータバスに接続さ
れた複数の信号線から信号の選択処理を行うものであ
り、データバスのように双方向の信号線を用いて信号の
やりとりを行う場合に必要となる。図３（Ｂ）ではＩ／
Ｏ回路３７０の一部にデータバスマルチプレクサが設け
られている場合について説明したが、図１０のように、
各Ｉ／Ｏ回路（８１２，８２２，８３２、８４２）の外
に設けられている場合でもよい。

【０１０３】Ｘバス８６０は、データバスであり、Ｙバ
ス８７０はデータバス以外のバスである。

【０１０４】ＣＰＵＩ／Ｏ８１２、ＬＣＤＣＩ／Ｏ８２
２、ゲートアレイＩ／Ｏ８３２、テストＩ／Ｏ８４２
は、それぞれ外部端子（ＰＡＤ）に接続されたＩ／Ｏ回
路を含む。

【０１０５】本実施の形態では、各半導体集積回路（８
１０，８２０，８３０）間の内部信号のやりとりを外部
端子（ＰＡＤ）に接続されたＩ／Ｏ回路（９１２，８２
２，８３２、８４２）を介して行うように構成されてい
る。

【０１０６】まず双方向信号線であるＸバス（データバ
ス）を介してやりとりされる内部信号について説明す
る。Ｘバス（データバス）８６０を介してやりとりされ
る内部信号は、ＣＰＵＩ／Ｏ８１２に接続されたバスト
ランスファ８５０を介してやりとりされ、ＣＰＵＩ／Ｏ
８１２に含まれている図示しないＩ／Ｏ回路の外部端子
（ＰＡＤ）を介して外部に出力できるように構成されて
いる。また外部端子（ＰＡＤ）を介してテスト用の内部
信号を入力できるように構成されている。

【０１０７】従って通常動作時及びＣＰＵ８１０の出力
テスト時にはＣＰＵ８１０からゲートアレイ８３０へＸ
バスを介して送られる内部信号は、一旦バストランスフ
ァ８５０及び信号線８６１を介してＣＰＵＩ／Ｏ８１２
に接続された外部端子を介して外部に出力されるととも
に、ゲートアレイ８３０に入力される（図１０の８８０
参照）。

【０１０８】またゲートアレイの入力テスト時にはＣＰ
ＵＩ／Ｏ８１２に接続された外部端子を介して外部から
入力したテスト信号をゲートアレイ８３０に入力する
（図１０の８９０参照）。

【０１０９】次にデータバス以外のバスや信号線を介し
てやりとりされる内部信号について説明する。データバ
ス以外のバスであるＹバス８７０を介してやりとりされ
る内部信号は、ＣＰＵＩ／Ｏ８１２を介してやりとりさ
れ、ＣＰＵＩ／Ｏ８１２に含まれているＩ／Ｏ回路の外
部端子（ＰＡＤ）を介して外部に出力できるように構成
されている。また外部端子（ＰＡＤ）を介してテスト用
の内部信号を入力できるように構成されている。

【０１１０】従って通常動作時及びＣＰＵ８１０の出力
テスト時にはＣＰＵ８１０からゲートアレイ８３０へＹ
バスを介して送られる内部信号は、一旦信号線８７１を
介してＣＰＵＩ／Ｏ８１２入力され、図示しない外部端
子を介して外部に出力されるとともに、Ｙバスを通って
ゲートアレイ８３０に入力される（図１０の８９０参
照）。

【０１１１】またゲートアレイの入力テスト時にはＣＰ
ＵＩ／Ｏ８１２に接続された外部端子を介して外部から
入力したテスト信号をＹからゲートアレイ８３０に入力
する。

【０１１２】５．電子機器図１１に、図１０のマイクロコンピュータを含む電子機
器のブロック図の一例を示す。この電子機器は、マイク
ロコンピュータ９００、入力部９０２、メモリ９０４、
電源生成部９０６、画像出力部９０８、音出力部９１０
を含む。

【０１１３】ここで、入力部９０２は、種々のデータを
入力するためのものである。マイクロコンピュータ９０
０は、この入力部９０２により入力されたデータに基づ
いて種々の処理を行うことになる。メモリ９０４は、マ
イクロコンピュータ９００などの作業領域となるもので
ある。電源生成部９０６は、電子機器で使用される各種
電源を生成するためのものである。画像出力部９０８
は、電子機器が表示する各種の画像（文字、アイコン、
グラフィック等）を出力するためのものであり、その機
能は、ＬＣＤやＣＲＴなどのハードウェアにより実現で
きる。音出力部９１０は、電子機器が出力する各種の音
（音声、ゲーム音等）を出力するためのものであり、そ
の機能は、スピーカなどのハードウェアにより実現でき
る。

【０１１４】図１２（Ａ）に、電子機器の１つである携
帯電話９５０の外観図の例を示す。この携帯電話９５０
は、入力部として機能するダイヤルボタン９５２や、画
像出力部として機能し電話番号や名前やアイコンなどを
表示するＬＣＤ９５４や、音出力部として機能し音声を
出力するスピーカ９５６を備える。

【０１１５】図１２（Ｂ）に、電子機器の１つである携
帯型ゲーム装置９６０の外観図の例を示す。この携帯型
ゲーム装置９６０は、入力部として機能する操作ボタン
９６２、十字キー９６４や、画像出力部として機能しゲ
ーム画像を表示するＬＣＤ９６６や、音出力部として機
能しゲーム音を出力するスピーカ９６８を備える。

【０１１６】図１２（Ｃ）に、電子機器の１つであるパ
ーソナルコンピュータ９７０の外観図の例を示す。この
パーソナルコンピュータ９７０は、入力部として機能す
るキーボード９７２や、画像出力部として機能し文字、
数字、グラフィックなどを表示するＬＣＤ９７４、音出
力部９７６を備える。

【０１１７】図１２（Ａ）〜図１２（Ｃ）の電子機器
に、本実施形態の半導体集積回路装置である図１１のマ
イクロコンピュータを組みむことにより、テスト負荷が
少なくてコストパフォーマンスのよい電子機器を得るこ
とができる。

【０１１８】なお、本実施形態を利用できる電子機器と
しては、図１２（Ａ）、（Ｂ）、（Ｃ）に示すもの以外
にも、携帯型情報端末、ページャー、電子卓上計算機、
タッチパネルを備えた装置、プロジェクタ、ワードプロ
セッサ、ビューファインダ型又はモニタ直視型のビデオ
テープレコーダ、カーナビゲーション装置、プリンタ
等、種々の電子機器を考えることができる。

【０１１９】なお、本発明は本実施形態に限定されず、
本発明の要旨の範囲内で種々の変形実施が可能である。

【０１２０】例えば、図２のバッファ２４０や図３
（Ｂ）のバッファ３７６、図４のバッファ３９８はハイ
アクティブである場合を例に取り説明したがそれに限ら
れず、ローアクティブでもの場合でもよい。

【０１２１】また、本発明のＡＳＩＣや電子機器の構成
も、図１２（Ａ）〜図１２（Ｃ）で説明したものに限定
されるものでなく、種々の変形実施が可能である。

【図面の簡単な説明】

【図１】ＳＯＣ（システムオンチップ）において、Ａ、
Ｂ２つのチップ間でインターフェースをとる手法につい
て説明するための図である。

【図２】図２は本実施の形態の第一実施例について説明
するための回路図である。

【図３】図３（Ａ）（Ｂ）は、第二実施例の特徴につい
て説明するための図である。

【図４】双方向データバスに半導体集積回路Ａ、Ｂ、Ｃ
間の内部信号の入出力が接続されている場合の本発明の
適用例を説明するための図である。

【図５】本実施の形態の第三実施例の特徴について説明
するための図である。

【図６】テスト機能付きバッファの内部回路の一例であ
る。

【図７】テスト機能付きバッファの真理値表である。

【図８】本実施の形態の第三実施例の回路図の一例であ
る。

【図９】テスト信号生成回路の内部信号とテスト機能付
きバッファの端子との関係について説明するための図で
ある。

【図１０】本実施の形態の半導体集積回路装置の一例で
あるマイクロコンピュータのブロック図である。

【図１１】マイクロコンピュータを含む電子機器のブロ
ック図の一例を示す。

【図１２】図１２（Ａ）、（Ｂ）、（Ｃ）は、種々の電
子機器の外観図の例である。

【符号の説明】

２００半導体集積回路装置２１０半導体集積回路Ａ２２０半導体集積回路Ｂ２３０イネーブル信号生成回路２４０第一のバッファ２５０第二のバッファ２６０外部端子２６２Ｉ／Ｏ回路２７０、２９０内部信号２８０外部入力３４０半導体集積回路装置３５０半導体集積回路Ａ３６０半導体集積回路Ｂ３７０双方向信号用Ｉ／Ｏ回路３７２出力信号の選択回路３７４イネーブル信号の論理和回路３７６バッファ（第一のバッファ）３８０外部端子３９０双方向信号用Ｉ／Ｏ回路３９４イネーブル信号の論理和回路３９６出力信号の選択回路４００半導体集積回路装置４１０半導体集積回路Ａ４２０半導体集積回路Ｂ４３０Ｉ／Ｏ回路４４０テスト機能付きバッファ４４２入力信号選択回路４４４イネーブル信号選択回路４４６バッファ（第一のバッファ）４５０外部端子４６０イネーブル信号生成回路４７０テスト信号生成回路６１０半導体集積回路Ｂ（ＣＰＵ）６２０半導体集積回路Ａ（ＡＳＩＣ）６３０−１、６３０−２Ｉ／Ｏ回路６３２−１、６３２−２テスト機能付きバッファ６３４−１、６３４−２外部端子６４０テスト信号生成回路６５０，６６０外部入力６７０，６８０内部信号

Claims

【特許請求の範囲】

【請求項１】第一の半導体集積回路と、第二の半導体
集積回路と、外部端子に接続されたＩ／Ｏ回路とを含む
半導体集積回路装置であって、前記Ｉ／Ｏ回路は、第一の半導体集積回路から第二の半
導体集積回路への内部信号を受けて、該内部信号を外部
端子を介して外部に出力するとともに、第二の半導体集
積回路の入力として出力することを特徴とする半導体集
積回路装置。
【請求項２】請求項１において、前記Ｉ／Ｏ回路は、前記内部信号が入力される第一のバッファと、前記第一
のバッファの出力と外部端子を結ぶ信号線に接続された
第二のバッファを含み、前記第一のバッファはイネーブル端子を有し、該イネー
ブル端子が受けたイネーブル信号に基づき前記第一のバ
ッファの導通、非導通状態を制御し、前記第二のバッファは前記内部信号又は外部端子からの
入力信号を受け第二の半導体集積回路の入力として出力
することを特徴とする半導体集積回路装置。
【請求項３】請求項２において、第一の半導体集積回路の出力を試験する際には前記第一
のバッファを導通状態にし、第二の半導体集積回路の入
力を試験する際には第一のバッファを非導通状態にする
イネーブル信号を生成し、前記第一のバッファのイネー
ブル端子の入力として出力するイネーブル信号生成回路
を含むことを特徴とする半導体集積回路装置。
【請求項４】請求項２乃至４のいずれかにおいて、前記Ｉ／Ｏ回路は、前記第一のバッファの電流特性をテ
ストする電流特性テスト回路を含み、前記電流特性テスト回路は、電流特性テストモード設定
端子ＴＳ、電流特性テストモード用入力端子ＴＡ、電流
特性テストモード用イネーブル端子ＴＥ、通常モード用
入力端子Ａ、通常モード用イネーブル端子Ｅと、端子ＴＳの入力に基づき端子ＴＡからの入力と端子Ａか
らの入力を選択する入力信号選択回路と、端子ＴＳの入力に基づき端子ＴＥからの入力と端子Ｅか
らの入力を選択するイネーブル信号選択回路とを含み、前記端子Ａに第一の半導体集積回路から出力される内部
信号の信号線を接続し、前記入力信号選択回路の出力
を前記第一のバッファの入力に接続し、前記イネーブル信号選択回路の出力を前記第一のバッフ
ァのイネーブル端子に接続することにより、前記内部信
号を外部端子を介して外部に出力するとともに、第二の
半導体集積回路の入力として出力することを特徴とする
半導体集積回路装置。
【請求項５】第一の半導体集積回路と、第二の半導体
集積回路と、外部端子に接続されたＩ／Ｏ回路とを含む
半導体集積回路装置であって、前記Ｉ／Ｏ回路は、第一の半導体集積回路から第二の半導体集積回路へ第一
の内部信号が出力された場合には外部端子を介して前記
第一の内部信号を外部に出力するとともに、第二の半導
体集積回路の入力として出力し、第二の半導体集積回路から第一の半導体集積回路へ第二
の内部信号が出力された場合には外部端子を介して前記
第二の内部信号を外部に出力するとともに、第一の半導
体集積回路の入力として出力することを特徴とする半導
体集積回路装置。
【請求項６】請求項５において、前記Ｉ／Ｏ回路は、イネーブル端子を有する第一のバッファを含み、前記第一の内部信号の出力を制御するための第一のイネ
ーブル信号と前記第二の内部信号の出力を制御するため
の第二のイネーブル信号の論理和を前記第一のバッファ
の前記イネーブル端子の入力として出力する論理和回路
と、前記第一のイネーブル信号及び前記第二のイネーブル信
号に基づき前記第一の内部信号と前記第二の内部信号の
いずれかの内部信号を選択し、前記第一のバッファの入
力として出力する内部信号選択回路を含み、前記第一のバッファは、前記論理和回路の出力に基づい
て、前記第一の内部信号又は前記第二の内部信号を外部
端子を介して外部に出力するとともに、第一の半導体集
積回路又は第二の半導体集積回路の入力として出力する
ことを特徴とする半導体集積回路装置。
【請求項７】請求項１乃至６のいずれかの半導体集積
回路装置と、前記半導体集積回路装置の処理対象となるデータの入力
手段と、前記半導体集積回路装置により処理されたデータを出力
するための出力手段とを含むことを特徴とする電子機
器。
【請求項８】第一の半導体集積回路からの内部信号が
外部端子に接続されたＩ／Ｏ回路の第一のバッファを介
して第二の半導体集積回路へ入力される半導体集積回路
装置のテスト方法であって、第一の半導体集積回路の出力を試験する際には前記第一
のバッファを導通状態に制御し、第二の半導体集積回路
の入力を試験する際には前記第一のバッファを非導通状
態に制御することを特徴とする半導体集積回路装置のテ
スト方法。